JPH1022322A - 半導体装置 - Google Patents

半導体装置

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JPH1022322A
JPH1022322A JP8169460A JP16946096A JPH1022322A JP H1022322 A JPH1022322 A JP H1022322A JP 8169460 A JP8169460 A JP 8169460A JP 16946096 A JP16946096 A JP 16946096A JP H1022322 A JPH1022322 A JP H1022322A
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JP
Japan
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gate electrode
laminate
semiconductor substrate
oxide film
semiconductor device
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JP8169460A
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Kenji Yagi
賢次 八木
Haruo Kawakita
晴夫 川北
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Abstract

(57)【要約】 【課題】セル上ボンディングを行っても素子の短絡や漏
れ電流増大等の不具合を回避することができる半導体装
置を提供する。 【解決手段】半導体基板４の表層部には、深いｐ型チャ
ネル形成領域５が形成されるとともに、このチャネル形
成領域５内には浅いｎ型ソース領域６が形成され、領域
５，６（セル領域）は、帯状をなし、かつ、平行に配置
されている。ゲート酸化膜、ポリシリコンゲート電極、
シリコン酸化膜からなる帯状のゲート電極用積層体１１
が離間して平行に配置されている。隣接するゲート電極
用積層体１１に対し補強用積層体１２で連結されてい
る。補強用積層体１２は、シリコン酸化膜、ポリシリコ
ン膜、シリコン酸化膜とからなる。半導体基板４の上に
はアルミ層が形成され、このアルミ層の上にボンディン
グワイヤが設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ構造を有
する半導体装置に関するものである。
【０００２】
【従来の技術】ＩＧＢＴ等のＭＯＳ構造を有する半導体
装置において、セル上にボンディングを行う構造が採用
されている。これを図１５，１６を用いて説明する。半
導体基板３０には帯状をなすチャネル形成領域３１およ
びソース領域３２が平行に配置され、帯状のセル部（セ
ル領域）３３が多数並設されている。半導体基板３０の
上にはゲート酸化膜３４、ゲート電極材３５、層間絶縁
膜３６からなる積層体３７が延設されている。又、図１
６に示すように、半導体基板３０の上にはアルミ層（エ
ミッタ電極）３８が形成され、このアルミ層３８の上に
ボンディングワイヤ３９が設けられ、セル領域３３の真
上のアルミ層３８にボンディングワイヤ３９を設けた構
造となっている。
【０００３】このように、大電流を扱うＩＧＢＴ（絶縁
ゲート素子）においては一般的にエミッタ電極のボンデ
ィングパッドはセル部の真上に配置されたアルミ層３８
を用いてボンディングを行い、電流の流れる経路を短く
して発熱を低減していた。又、これによりボンディング
のためのパット専用領域を廃止することで素子のサイズ
ダウンを図っている。
【０００４】
【発明が解決しようとする課題】ところが、このような
構造をもつＩＧＢＴ（絶縁ゲート素子）においてセル上
にボンディングを行うと、ボンディング時にワイヤを押
さえつける荷重や衝撃およびワイヤを超音波で振動させ
る力がアルミ層３８を通ってアルミ層下に配置されてい
る層間絶縁膜３６、ゲート電極材３５、ゲート酸化膜３
４およびセル領域を含む半導体基板３０に加わり割れを
生じさせ、短絡や漏れ電流の増大といった不具合が発生
する。
【０００５】そこで、この発明の目的は、セル上ボンデ
ィングを行っても素子の短絡や漏れ電流増大等の不具合
を回避することができる半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と金属層との間において、隣接するゲー
ト電極用積層体に対し補強層で連結したことを特徴とし
ている。よって、隣接するゲート電極用積層体に連結し
た補強層が梁の働きをし、ワイヤボンディング時のワイ
ヤ押し付けによる荷重や衝撃、ワイヤを超音波で振動さ
せる力が分散して、ゲート電極用積層体を構成するゲー
ト酸化膜、ゲート電極材、層間絶縁膜、および半導体基
板に割れが発生しにくくなる。
【０００７】その結果、セル上ボンディングを行っても
素子の短絡や漏れ電流増大等の不具合を回避することが
できる。請求項２に記載の発明のように、請求項１に記
載の発明における補強層を、前記ゲート電極用積層体と
同じ材料よりなる積層体としてもよい。
【０００８】請求項３に記載の発明のように、請求項２
に記載の発明における前記補強用積層体を、ゲート電極
用積層体と同時に形成すると、補強用積層体の形成のた
めに特別な工夫は不要になる。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１には本実施の形態におけるＩ
ＧＢＴの平面図を示す。図２には図１のＡ−Ａ断面図を
示すとともに、図３には図１のＢ−Ｂ断面図を示す。
尚、図１においては、図２，３にて示すボンディングワ
イヤ１７及びエミッタ電極用アルミ層１６の無い状態に
おける平面図としている。
【００１０】図２に示すように、ｐ+ 型シリコン基板１
の上にはｎ+ 型エピタキシャル層２が形成されるととも
に、ｎ+ 型エピタキシャル層２の上にはｎ- 型エピタキ
シャル層３が形成されている。このようにして、ｐ+ 型
シリコン基板１とｎ+ 型エピタキシャル層２とｎ- 型エ
ピタキシャル層３とにより半導体基板４が構成されてい
る。
【００１１】ｎ- 型エピタキシャル層３の表層部には、
深いｐ型チャネル形成領域を含むベース領域（以降ベー
ス領域）５が形成されるとともに、このベース領域５内
には浅いｎ型ソース領域６が形成されている。ベース領
域５およびｎ型ソース領域６は、図１に示すように、帯
状をなし、かつ、離間した状態で平行に配置されてい
る。
【００１２】このように、半導体基板４にはベース領域
５（不純物拡散層）とソース領域（不純物拡散層）６か
らなるセル部（セル領域）７が多数並設されている。図
２に示すように、半導体基板４（ｎ- 型エピタキシャル
層３）の上において、隣接するソース領域６の間には、
帯状の薄いゲート酸化膜８が延設され、ゲート酸化膜８
の上にはゲート電極材としての帯状のポリシリコンゲー
ト電極９が延設されている。このポリシリコンゲート電
極９は層間絶縁膜としてのシリコン酸化膜１０にて覆わ
れている。このように、半導体基板４上に、ゲート酸化
膜８、ポリシリゲート電極９、シリコン酸化膜１０より
なる帯状のゲート電極用積層体１１が、図１に示すよう
に、離間した状態で平行に配置され、その下の半導体基
板４に、帯状のベース領域５およびソース領域６が平行
に形成されている。
【００１３】さらに、図１に示すように、半導体基板４
において隣接するゲート電極用積層体１１に対し補強層
としての帯状の補強用積層体１２で連結されている。補
強用積層体１２は、図３に示すように、シリコン酸化膜
１３、ポリシリコン膜１４、シリコン酸化膜１５とを積
層したものであり、前記ゲート電極用積層体１１と同じ
材料よりなる。即ち、ゲート電極用積層体１１から補強
用積層体１２を延設した構造をなしている。
【００１４】又、図１に示すように、補強用積層体１２
はゲート電極用積層体１１の延設方向に対し直交する方
向に直線的に延び、かつ、補強用積層体１２は隣の列の
補強用積層体１２とは1/2 ピッチずらして配置されてい
る。
【００１５】又、図２，３に示すように、半導体基板４
の上には金属層としてのエミッタ電極用（カソード電極
用、ソース電極用）アルミ層１６が形成され、ソース領
域６およびベース領域５と接している。つまり、積層体
１１，１２による格子の開口部（半導体基板４の露出
部）に少なくともソース領域６に接するアルミ層１６が
配置されている。このエミッタ電極用アルミ層１６の上
に外部と電気的接続をとるためのボンディングワイヤ１
７が設けられている。
【００１６】このように、半導体基板４上に少なくとも
ソース領域６と接するアルミ層１６が配置され、このア
ルミ層１６に対し、少なくともゲート電極用積層体１１
の配置領域を含むセル領域７の上方においてボンディン
グワイヤ１７が設けられている。
【００１７】又、図２，３に示すように、半導体基板４
の裏面（下面）にはコレクタ電極（アノード電極、ドレ
イン電極）１８が形成されている。次に、このように構
成したＩＧＢＴの製造方法を、図４〜図９を用いて説明
する。尚、製造工程は図１でのＢ−Ｂ断面を用いて説明
する。
【００１８】図４に示すように、ｐ+ 型シリコン基板１
を用意し、その上に、ｎ+ 型エピタキシャル層２および
ｎ- 型エピタキシャル層３を順に成長する。その結果、
半導体基板４が形成される。
【００１９】そして、図５に示すように、ｎ- 型エピタ
キシャル層３の表層部における所定領域に、ｐ型ベース
領域５およびｎ型ソース領域６を形成する。さらに、図
６に示すように、ｎ- 型エピタキシャル層３の上にゲー
ト酸化膜となる薄いシリコン酸化膜２０を形成し、さら
に所望の形状にパターニングする。その後、図７に示す
ように、シリコン酸化膜２０の上にゲート電極となるポ
リシリコン膜２１を堆積し、さらに所望の形状にパター
ニングする。引き続き、図８に示すように、ポリシリコ
ン膜２１の上に層間絶縁膜となるシリコン酸化膜２２を
堆積し、さらに所望の形状にパターニングする。
【００２０】このようにして、隣接するゲート電極用積
層体１１に対し連結した補強用積層体１２は、ゲート電
極用積層体１１と同時に形成される。そして、半導体基
板４の裏面（下面）にコレクタ電極１８を形成する。
【００２１】次に、図９に示すように、半導体基板４の
上にアルミ層１６を形成する。さらに、図３に示すよう
に、超音波ボンディングを行いワイヤ１７により素子外
部と電気的接続する。
【００２２】このボンディング工程において、格子状に
配置された積層体１１，１２におけるつなぎ部（連結
部）である補強用積層体１２が梁として作用してゲート
電極用積層体１１に加わる応力を緩和する。即ち、ボン
ディング時のワイヤ押し付けによる荷重や衝撃、ワイヤ
を超音波で振動させる力を分散させ、ゲート酸化膜（２
０）、ポリシリコンゲート電極（２１）、層間絶縁膜
（２２）、半導体基板４には大きな力が加わることがな
い。よって、割れが生ぜず短絡や漏れ電流の増大といっ
た不具合の発生も抑制できる。
【００２３】このように本実施の形態は、以下の特徴を
有する。 （イ）半導体基板４とアルミ層１６との間において、隣
接するゲート電極用積層体１１に対し補強用積層体（補
強層）１２で連結した。よって、隣接するゲート電極用
積層体１１に連結した補強用積層体１２が梁の働きを
し、ワイヤボンディング時のワイヤ押し付けによる荷重
や衝撃、ワイヤを超音波で振動させる力が分散して、ゲ
ート電極用積層体１１を構成するゲート酸化膜、ゲート
電極用ポリシリコン膜、層間絶縁膜、および半導体基板
４に割れが発生しにくくなる。
【００２４】その結果、電気的な短絡や漏れ電流の増大
を抑制できる。このようにしてセル上ボンディングを行
っても素子の短絡や漏れ電流増大などの不具合が回避で
きる。 （ロ）補強用積層体１２を、ゲート電極用積層体１１と
同時に形成するようにしたので、補強用積層体１２の形
成のための製造工程の追加無しに積層体１２を形成で
き、特別な工夫は不要になる。
【００２５】これまで説明した形態の他にも次のような
形態にて実施してもよい。図１０，１１，１２に示すよ
うに、シリコン酸化膜１３、ポリシリコン膜１４、シリ
コン酸化膜１５よりなる補強用積層体２５（図１０，１
１参照）を、隣の列の補強用積層体２５と一致させても
よい。即ち、図１においては補強用積層体１２は隣の列
の補強用積層体１２とは1/2 ピッチずらして配置した
が、図１０に示すように、各列の補強用積層体１２は直
線Ｌ１上に乗るように配置してもよい。
【００２６】又、図１３，１４に示すように、ゲート電
極用積層体１１の延設方向に対し補強用積層体２６を斜
めに延設してもよい。即ち、例えば、図１３のθ＝６０
°に配置する。
【００２７】又、補強層は、ゲート電極用積層体とは異
なる材料であったもよく、積層体でなくてもよい。又、
ＩＧＢＴの他にも、ＭＯＳＦＥＴ等の他のＭＯＳ構造を
有する半導体装置に適用してもよい。
【図面の簡単な説明】
【図１】 実施の形態におけるＩＧＢＴの平面図。
【図２】 図１のＡ−Ａ断面図。
【図３】 図１のＢ−Ｂ断面図。
【図４】 製造工程を説明するためのＩＧＢＴの断面
図。
【図５】 製造工程を説明するためのＩＧＢＴの断面
図。
【図６】 製造工程を説明するためのＩＧＢＴの断面
図。
【図７】 製造工程を説明するためのＩＧＢＴの断面
図。
【図８】 製造工程を説明するためのＩＧＢＴの断面
図。
【図９】 製造工程を説明するためのＩＧＢＴの断面
図。
【図１０】 他の実施の形態におけるＩＧＢＴの平面
図。
【図１１】 図１０のＣ−Ｃ断面図。
【図１２】 図１０のＤ−Ｄ断面図。
【図１３】 他の実施の形態におけるＩＧＢＴの平面
図。
【図１４】 図１３のＥ−Ｅ断面図。
【図１５】 従来のＩＧＢＴの平面図。
【図１６】 図１５のＦ−Ｆ断面図。
【符号の説明】
４…半導体基板、５…チャネル形成領域を含むベース領
域、６…ソース領域、８…ゲート酸化膜、９…ゲート電
極材としてのポリシリコンゲート電極、１０…層間絶縁
膜としてのシリコン酸化膜、１１…ゲート電極用積層
体、１２…補強層としての補強用積層体、１３…シリコ
ン酸化膜、１４…ポリシリコン膜、１５…シリコン酸化
膜、１６…金属層としてのエミッタ電極用アルミ層、１
７…ボンディングワイヤ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ゲート酸化膜、ゲート
    電極材、層間絶縁膜よりなる帯状のゲート電極用積層体
    が離間した状態で平行に配置され、このゲート電極用積
    層体の下の半導体基板に、帯状のチャネル形成領域およ
    びソース領域が平行に形成され、さらに、前記半導体基
    板上に少なくとも前記ソース領域と接する金属層が配置
    され、この金属層に対し、少なくとも前記ゲート電極用
    積層体の配置領域を含むセル領域の上方においてボンデ
    ィングワイヤが設けられた半導体装置であって、 前記半導体基板と前記金属層との間において、隣接する
    前記ゲート電極用積層体に対し補強層で連結したことを
    特徴とする半導体装置。
  2. 【請求項２】 前記補強層は、前記ゲート電極用積層体
    と同じ材料よりなる積層体である請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記補強用積層体は、ゲート電極用積層
    体と同時に形成されるものである請求項２に記載の半導
    体装置。
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