JP2000200906A5

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Publication number: JP2000200906A5
Application number: JP1999001713A
Authority: JP
Filing date: 1999-01-07
Publication date: 2005-05-19
Anticipated expiration: 2019-01-07

Description

また、セル領域２ＴＣを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＴＧを形成している。なお、セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造を総称して、エミッタ側構造２とする。

図４２にフリーホイールダイオードを内蔵したＩＧＢＴ９０の断面構成を示す。ＩＧＢＴ９０の基本構成は、図３９を用いて説明したトランジスタＱ１Ｌと同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。なお、図４２におけるエミッタ側構造２は、図３９におけるエミッタ側構造２Ｔに対応しており、両者は実質的に同じものである。また、図３９におけるシリコン基板１Ｔはｎ型ベース層１と呼称する。

本発明に係る請求項１４記載の電力用半導体装置は、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、金属層あるいは不純物濃度が前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層をさらに備えている。

本発明に係る請求項１８記載の電力用半導体装置の製造方法は、第１導電型の第１の半導体基板を準備し、前記第１の半導体基板の第１の主面の表面内に選択的に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域の表面内に選択的に第１導電型の第２の半導体領域を形成し、少なくとも、前記第２の半導体領域と前記第１の半導体基板の間の前記第１の半導体領域の表面に接するように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成して第１ユニットの集合体を形成する工程(ａ)と、第１導電型の第２の半導体基板を準備し、前記第２の半導体基板の第１の主面の表面内に選択的に第２導電型の第３の半導体領域を形成し、前記第３の半導体領域の表面内に選択的に第１導電型の第４の半導体領域を形成し、少なくとも、前記第４の半導体領域と前記第２の半導体基板の間の前記第３の半導体領域の表面に接するように第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成して第２ユニットの集合体を形成する工程(ｂ)と、前記第１および第２の半導体基板のそれぞれの第２の主面どうしを貼り合わせ法により接合する工程(ｃ)とを備えている。

ＩＧＢＴ１００はｎチャネル型であり、図１および図２に示すように、ｎ型のシリコン基板１（ｎ型ベース層１と呼称する場合あり）の上主面表面内において、不純物濃度１×１０¹⁶〜１×１０¹⁹／ｃｍ³程度のｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。なお、ゲート電極１１の周囲にはゲート絶縁膜が形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度（１×１０¹⁹〜１×１０²¹／ｃｍ³程度）に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８と後述するエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。

そして、シリコン基板１の下主面上には不純物濃度１×１０¹⁷〜１×１０¹⁹／ｃｍ³程度のｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内には不純物濃度１×１０¹⁷〜１×１０²¹／ｃｍ³程度のｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むように不純物濃度１×１０¹⁷〜１×１０²¹／ｃｍ³程度のｎ型カソード領域６が選択的に形成された構成となっている。なお、ｐ型コレクタ層４およびｎ型カソード領域６はシリコン基板１とは距離を隔てて形成されている。

また、コレクタ端子Ｃに印加される負電圧が大きくなり、ｐ型コレクタ層４とｎ型バッファ層３のｐｎ接合の耐圧、いわゆる逆耐圧を超えた場合や、上記ｐｎ接合にリーク電流がある場合にはｎ型バッファ層３、ｐ型コレクタ層４、コレクタ電極５ｐを経て、コレクタ端子Ｃに達する経路にも電流は流れる。

そして、コレクタ端子Ｃに正電圧が印加された状態で、ゲート端子Ｇの電圧がオン電圧となった場合、コレクタ端子Ｃ、コレクタ電極５ｐ、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８中のチャネル、ｎ型エミッタ領域９、エミッタ電極１９を経て、エミッタ端子Ｅに達する電流が流れる。

ダイオード１３は、アノード層ＡＮがダイオード接続端子Ｈ上に接触するように載置されている。そして、ダイオード１３のカソード層ＫＮは、ワイヤボンディングによりコレクタ端子Ｃに電気的に接続されている。

＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態２を図６〜図９を用いて説明する。図６はフリーホイールダイオードを内蔵したＩＧＢＴ２００の構成を示す断面図である。なお、図６において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

その後、アノード領域１４および低抵抗導電体層１６に接触するようにｎ型不純物を高濃度に含んだｎ型半導体層を形成し、カソード領域１５とすることで、電流抑制用のダイオードと並列に、コレクタ端子Ｃに接続される導電体層が同時に形成される。

なお、ＩＧＢＴ２００とＩＧＢＴ２００Ａとの大きな相違点は、ＩＧＢＴ２００Ａではカソード領域１５が低抵抗導電体層１６にも接触し、絶縁層７が最外部コレクタ電極１７にまで達していない点と、低抵抗導電体層１６がＩＧＢＴ２００では金属材料で形成されているのに対し、ＩＧＢＴ２００Ａでは高濃度ｎ型半導体層で形成されている点である。しかし、コレクタ電極５ｐおよびカソード電極５ｎは、高濃度ｎ型半導体層（すなわち低抵抗導電体層１６）とアノード領域１４のｐｎ接合で分離することができるので、ＩＧＢＴ２００および２００Ａの構成は実質的に同等である。

＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態３を図１０〜図１２を用いて説明する。図１０はフリーホイールダイオードを内蔵したＩＧＢＴ３００の構成を示す断面図である。なお、図１０において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

そして、コレクタ電極５ｐおよびカソード電極５ｎの間には絶縁層７が形成されている。なお、最外部電極２０はコレクタ端子Ｃに接続されている。

また、シリコン基板１の下主面表面内には、ｎ型バッファ層３が選択的に形成され、ｎ型バッファ層３の表面内にはｎ型不純物を比較的高濃度に含んだｎ型半導体層で構成されたｎ型カソード領域６が選択的に形成されている。そして、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように金属のカソード電極５ｋが形成されている。また、カソード電極５ｋはカソード端子Ｋに電気的に接続されている。そして、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが同心状に形成されている。なお、ｎ型バッファ層３、ｎ型カソード領域６、ｐ型半導体領域２８ｂを総称してカソード側構造２Ｋとする。なお、ｐ型半導体領域２８ａおよび２８ｂは、最も内側のものはそれぞれアノード電位およびカソード電位となっており、それ以外は浮遊電位となっている。

ここで、ｎ型カソード領域６はカソード電極５ｋとｎ型バッファ層３とのオーミックコンタクトを達成するための層であり、シリコン基板１はｐｉｎダイオードのｉ層に対応する層である。

なお、アノード側構造２ＡＮの製造方法は従来のフリーホイールダイオードの製造方法と同様であり、カソード側構造２Ｋは、一般的なイオン注入法により、シリコン基板１表面内にｎ型バッファ層３を選択的に形成し、ｎ型バッファ層３の表面内にｎ型カソード領域６を選択的に形成し、ｎ型バッファ層３を囲むようにｐ型半導体領域２８ｂを形成することで得られる。

最後に、図３３に示すように、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように、例えばアルミニウムの合金で構成されるカソード電極５ｋを形成することでフリーホイールダイオード６００が完成する。

Claims

前記第１の半導体層は、前記第１ユニットの集合体側と、前記第２ユニットの集合体側とで、結晶面方位および結晶軸方位のうち少なくとも一方が異なっており、
前記ライフタイム設定領域は、前記第１ユニットの集合体側の前記第１の半導体層と、前記第２ユニットの集合体側の前記第１の半導体層の境界領域である、請求項１１記載の電力用半導体装置。
前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、金属層あるいは不純物濃度が前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層をさらに備える、請求項１０記載の電力用半導体装置。
(ａ)第１導電型の第１の半導体基板を準備し、前記第１の半導体基板の第１の主面の表面内に選択的に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域の表面内に選択的に第１導電型の第２の半導体領域を形成し、少なくとも、前記第２の半導体領域と前記第１の半導体基板の間の前記第１の半導体領域の表面に接するように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成して第１ユニットの集合体を形成する工程と、
(ｂ)第１導電型の第２の半導体基板を準備し、前記第２の半導体基板の第１の主面の表面内に選択的に第２導電型の第３の半導体領域を形成し、前記第３の半導体領域の表面内に選択的に第１導電型の第４の半導体領域を形成し、少なくとも、前記第４の半導体領域と前記第２の半導体基板の間の前記第３の半導体領域の表面に接するように第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成して第２ユニットの集合体を形成する工程と、
(ｃ)前記第１および第２の半導体基板のそれぞれの第２の主面どうしを貼り合わせ法により接合する工程と、を備える電力用半導体装置の製造方法。