JP2012049562A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記第3半導体領域は、前記金属と接触しショットキー接合を形成している。
【選択図】図13
Description
一方、一つの半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを搭載した半導体装置では、パワーMISFETとショットキーバリアダイオード素子とを電気的に接続するボンディングワイヤを省略することができるため、寄生インダクタンスを低減できる。この結果、パワーMISFETのボディダイオード素子に流れる電流の時間を制御することができ、PWM制御されているDC/DCコンバータ動作時の「Dead time」期間の損失を大幅に低減することができる。
(1)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記第3半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第2半導体領域と電気的に接続され、
前記第1領域内の隣接する第1導電体の中心間距離は、前記第2領域内の隣接する第2導電体の中心間距離よりも小さいことを特徴とする半導体装置である。
(2)前記手段(1)に記載の半導体装置において、
前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、
前記第1領域内においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。
(3)前記手段(2)に記載の半導体装置において、
前記第2領域の隣接する第2導電体の中心間距離は、前記半導体基板に垂直な面内における前記溝の深さよりも大きいことを特徴とする半導体装置である。
(4)前記手段(2)に記載の半導体装置において、
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。
(5)前記手段(4)に記載の半導体装置において、
前記第4半導体領域はガードリングであることを特徴とする半導体装置である。
(6)前記手段(4)に記載の半導体装置において、
前記第2領域内の隣接する第2導電体の中心間距離は、前記第1領域内の隣接する第1導電体の中心間距離の2倍より小さくないことを特徴とする半導体装置である。
(7)前記手段(1)に記載の半導体装置において、
前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。
(8)前記手段(1)に記載の半導体装置において、
前記第1領域と第2領域は互いに隣接し、それぞれ複数形成されていることを特徴とする半導体装置である。
(9)前記手段(1)に記載の半導体装置において、
前記第1領域と第2領域は隣接し、前記第1領域は複数、前記第2領域は単数が形成されていることを特徴とする半導体装置である。
(10)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記第3半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第2半導体領域と電気的に接続され、
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。
(11)前記手段(10)に記載の半導体装置において、
前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、
前記第1および第2導電体と前記半導体基板との間には、それぞれ第1および第2絶縁膜が形成され、
前記第1領域においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。
(12)前記手段(11)に記載の半導体装置において、
前記第1および第2導電体は、前記半導体基板内に形成された溝内に、前記第1および第2絶縁膜を介在して形成されることを特徴とする半導体装置である。
(13)前記手段(11)に記載の半導体装置において、
前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。
(14)前記手段(11)に記載の半導体装置において、
前記半導体基板に垂直な面内における前記第4半導体領域の深さは、前記第1半導体領域の深さよりも深いことを特徴とする半導体装置である。
(15)前記手段(11)に記載の半導体装置において、
前記第2領域の半導体基板主面上にあって、前記金属接触領域の端面を含む領域に、前記第1および第2絶縁膜よりも厚い第3絶縁膜が形成されていることを特徴とする半導体装置である。
(16)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記第3半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置である。
(17)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記第3半導体領域は、前記金属と接触しショットキー接合が形成され、
前記第1領域と第2領域は隣接し、前記半導体基板に平行な面内において、第2領域は第1領域を囲うように形成されることを特徴とする半導体装置である。
(18)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第1および第2領域の半導体基板上には、それぞれ第1および第2金属が形成され、
前記第1金属は前記第2半導体領域と電気的に接続され、
前記第2金属は前記第3半導体領域と接触しショットキー接合が形成され、
前記第1金属と第2金属は電気的に接続され、
前記第1金属の仕事関数よりも前記第2金属の仕事関数の方が大きいことを特徴とする半導体装置である。
(19)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第1領域の第1半導体領域下には、前記第3半導体領域と同導電型でかつ前記第3半導体領域より高濃度の第4半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記金属は前記第3半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置である。
(20)前記手段(19)に記載の半導体装置において、
前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第1領域内においては、前記第1導電体、第2半導体領域、第4半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。
(21)前記手段(19)に記載の半導体装置において、
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタの耐圧(ソース/ドレイン間の耐圧)を高めることができる。
(実施形態1)
本実施形態では、同一の半導体基板にトレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。
図1は、本発明の実施形態1である半導体装置の等価回路図であり、
図2は、図1の半導体装置の概略構成を示すチップレイアウト図であり、
図3は、図2の一部を拡大した模式的平面図であり、
図4は、図3のA−A線に沿う模式的断面図である。
図5は、本発明の実施形態2である半導体装置の概略構成を示すチップレイアウト図であり、
図6は、図5に示す領域Cの部分を拡大した模式的平面図であり、
図7は、図5に示す領域Dの部分を拡大した模式的断面図であり、
図8は、図5のB−B線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、
図9は、図5のC−C線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、
図10は、図8の一部を拡大した模式的断面図であり、
図11は、図9の一部を拡大した模式的断面図である。
図12は、本発明の実施形態3である半導体装置の概略構成を示すチップレイアウト図である。
図13は、本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。
図14は、本発明の実施形態5である半導体装置の概略構成を示す模式的断面図である。
ここで、q:電子の電荷量、
ΦB=ΦM−χ ΦM:金属の仕事関数、χ:電子親和力である。
図15は、本発明の実施形態6である半導体装置の概略構成を示す模式的断面図である。
図16は、本発明の実施形態7である半導体装置の概略構成を示す模式的断面図である。
本実施形態では、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。
本実施形態では、横型二重拡散構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。
Claims (11)
- 半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記第3半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置。 - 半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記第3半導体領域は、前記金属と接触しショットキー接合が形成され、
前記第1領域と第2領域は隣接し、前記半導体基板に平行な面内において、第2領域は第1領域を囲うように形成されることを特徴とする半導体装置。 - 半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第1および第2領域の半導体基板上には、それぞれ第1および第2金属が形成され、
前記第1金属は前記第2半導体領域と電気的に接続され、
前記第2金属は前記第3半導体領域と接触しショットキー接合が形成され、
前記第1金属と第2金属は電気的に接続され、
前記第1金属の仕事関数よりも前記第2金属の仕事関数の方が大きいことを特徴とする半導体装置。 - 半導体基板の主面に第1および第2領域を有し、
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、
前記第1領域の第1半導体領域下には、前記第3半導体領域と同導電型でかつ前記第3半導体領域より高濃度の第4半導体領域が形成され、
前記第2領域の半導体基板上には金属が形成され、
前記金属は前記第2半導体領域と電気的に接続され、
前記金属は前記第3半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第1領域内においては、前記第1導電体、第2半導体領域、第4半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第5半導体領域を含むことを特徴とする半導体装置。 - 半導体基板主面上に第1及び第2MISFET形成領域とショットキーバリアダイオード形成領域とを有する半導体装置であって、
前記第1MISFET形成領域内に形成された複数の第1MISFETと、
前記第2MISFET形成領域内に形成された複数の第2MISFETと、
前記ショットキーバリアダイオード形成領域内に形成されたショットキーバリアダイオードとを有し、
前記ショットキーバリアダイオード形成領域は、前記第1及び第2MISFET形成領域の間に位置し、
前記複数の第1MISFETの複数の第1ソース領域と前記複数の第2MISFETの複数の第2ソース領域は電気的に接続され、
前記複数の第1MISFETの複数のゲート電極と前記複数の第2MISFETの複数のゲート電極は電気的に接続され、
前記複数の第1MISFETの複数のドレイン領域と前記複数の第2MISFETの複数のドレイン領域は電気的に接続され、
前記ショットキーバリアダイオードのアノード領域は、前記複数の第1及び第2ソース領域と電気的に接続され、
前記ショットキーバリアダイオードのカソード領域は、前記複数の第1及び第2ドレイン領域と電気的に接続され、
前記半導体基板主面上には、前記ショットキーバリアダイオード形成領域以外にショットキーバリアダイオードを形成する領域がないことを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
前記半導体基板主面上には、前記第1及び第2MISFET形成領域以外にMISFETを形成する領域を持たないことを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
前記第1及び第2ゲート電極は、前記半導体基板主面に形成された複数の溝の中に形成されていることを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
前記複数の溝は、前記半導体基板主面内においてそれぞれ平行に延在していることを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
前記半導体基板の裏面にドレイン電極が形成され、
前記複数の第1及び第2ドレイン領域と前記ドレイン電極は電気的に接続されていることを特徴とする半導体装置。
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