JPH0955501A - 縦型半導体装置 - Google Patents

縦型半導体装置

Info

Publication number
JPH0955501A
JPH0955501A JP7206106A JP20610695A JPH0955501A JP H0955501 A JPH0955501 A JP H0955501A JP 7206106 A JP7206106 A JP 7206106A JP 20610695 A JP20610695 A JP 20610695A JP H0955501 A JPH0955501 A JP H0955501A
Authority
JP
Japan
Prior art keywords
conductivity type
region
semiconductor substrate
impurity diffusion
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7206106A
Other languages
English (en)
Inventor
Yosuke Hagiwara
洋右 萩原
Kazuyuki Tomii
和志 富井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP7206106A priority Critical patent/JPH0955501A/ja
Publication of JPH0955501A publication Critical patent/JPH0955501A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】オン抵抗の小さい縦型半導体装置を提供するこ
とにある。 【解決手段】ドレイン領域１２の表面に凸状部１２ａを
形成し、この凸状部１２ａがソース領域１５直下の位置
になるように、ゲート領域１４、ソース領域１５を形成
する。凸状部１２ａは主電流路となるソース領域１５直
下のドレイン領域１２とソース領域１５との間の距離を
短くし、従来高比抵抗領域であった部分を低比抵抗領域
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、静電誘導トランジ
スタや、縦型ＭＯＳトランジスタのような縦型半導体装
置に関するものである。
【０００２】
【従来の技術】図７、図８は従来の縦型半導体装置たる
静電誘導トランジスタ、縦型ＭＯＳトランジスタのセル
部の断面図を示す。従来の静電誘導トランジスタでは、
図７に示すように、ドレイン領域５２とドリフト層５３
とで構成された半導体基板５のドリフト層５３の表面に
ゲート領域５４、ソース領域５５が形成されている。
【０００３】また従来の縦型ＭＯＳトランジスタでは、
図８に示すように、ドレイン領域５２とドリフト層５３
とで構成された半導体基板５のドリフト層５３の表面に
Ｐ型不純物領域５７が、またＰ型不純物領域５７内にソ
ース領域５５が、更にＰ型不純物領域５７間のドリフト
層５３表面に酸化膜５８を介してゲート電極５９が夫々
形成されている。
【０００４】ところで、上記の静電誘導トランジスタ、
縦型ＭＯＳトランジスタの抵抗成分は、ドリフト層５３
の占める割合が高く、低オン抵抗とするには、ドリフト
層５３での電圧降下を小さくする必要がある。つまり、
ドリフト層５３の厚みを薄くして、比抵抗を低比抵抗と
すれば良い。しかし、要求される耐圧を満足するために
は、逆にドリフト層５３の厚みが厚く、比抵抗が高比抵
抗である方が望ましい。
【０００５】図９は上記静電誘導トランジスタ、縦型Ｍ
ＯＳトランジスタの半導体基板５の断面図を示し、半導
体基板５は一定の厚みを持つ平面状のドレイン領域５２
と一定の厚みを持つ平面状のドリフト層５３とで構成さ
れ、ドリフト層５３表面に有効領域が形成されるてい
る。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の静電誘導トランジスタ、縦型ＭＯＳトランジスタを
構成する縦型半導体装置の場合、要求される耐圧を得る
ためには、その耐圧に応じたドリフト層５３の厚みと比
抵抗が必要である。しかし、十分耐圧が得られるように
ドリフト層５３の厚みと比抵抗を設定すると、オン抵抗
が高くなる。つまりオン抵抗は、このドリフト層５３の
厚みと比抵抗で制限される。
【０００７】また、ドレイン領域５２でも、厚みを持つ
ため、電圧降下が生じ、オン抵抗を大きくする。ドレイ
ン領域５２は、半導体基板５の裏面側の電極とのオーミ
ックコンタクトがとれれば良いので、薄くてもかまわな
いが、薄すぎると割れるという問題がある。さらに、チ
ップ周縁部の表面までドリフト層５３で形成されている
ため、チップ周縁部をドレイン領域５２からドリフト層
５３を経てソース領域５５に達する電流により、ドリフ
ト層５３による電圧降下が生じ、オン抵抗を大きくする
という問題がある。
【０００８】本発明は、上記の点に鑑みて為されたもの
で、その目的とするところはオン抵抗の小さい縦型半導
体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明では、低比抵抗の第１導電型の半導体
基板表面に高比抵抗の第１導電型のドリフト層を形成し
た半導体基板を用い、前記ドリフト層表面に所定の間隔
で設けられた二つのゲート領域用の第２導電型の不純物
拡散領域と、前記ゲート領域用の第２導電型の不純物拡
散領域の間に設けられたソース領域用の第１導電型の不
純物拡散領域と、前記低比抵抗の第１導電型の半導体基
板で構成するドレイン領域とを備えて静電誘導トランジ
スタを構成する縦型半導体装置において、前記ソース領
域直下の前記ドレイン領域と前記ソース領域間の距離が
短くなるように前記ドレイン領域を凹凸のある形状とし
たことを特徴とする。
【００１０】また請求項２の発明では、低比抵抗の第１
導電型の半導体基板表面に高比抵抗の第１導電型のドリ
フト層を形成した半導体基板を用い、前記ドリフト層表
面に所定の間隔で設けられた二つの第２導電型の不純物
拡散領域と、前記第２導電型の不純物拡散領域内に形成
されたソース領域用の第１導電型の不純物拡散領域と、
前記第２導電型の不純物拡散領域の間の前記第１導電型
の半導体基板一側の表面に酸化膜を形成し、前記酸化膜
表面に電極を形成して構成されるゲートと、前記低比抵
抗の第１導電型の半導体基板で構成するドレイン領域と
を備えて縦型ＭＯＳトランジスタを構成する縦型半導体
装置において、主電流路となるゲート直下の前記ドレイ
ン領域と前記ゲートの距離が短くなるように前記ドレイ
ン領域を凹凸のある形状としたことを特徴とする。
【００１１】請求項３の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つのゲート領域用の第２導電
型の不純物拡散領域と、前記ゲート領域用の第２導電型
の不純物拡散領域の間に設けられたソース領域用の第１
導電型の不純物拡散領域と、前記低比抵抗の第１導電型
の半導体基板で構成するドレイン領域とを備えて静電誘
導トランジスタを構成する縦型半導体装置において、前
記ドリフト層と前記ドレイン領域との界面の主電流路
に、第１導電型の高不純物濃度の埋め込み層を形成した
ことを特徴とする。
【００１２】請求項４の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つの第２導電型の不純物拡散
領域と、前記第２導電型の不純物拡散領域内に形成され
たソース領域用の第１導電型の不純物拡散領域と、前記
第２導電型の不純物拡散領域の間の前記第１導電型の半
導体基板一側の表面に酸化膜を形成し、前記酸化膜表面
に電極を形成して構成されるゲートと、前記低比抵抗の
第１導電型の半導体基板で構成するドレイン領域とを備
えて縦型ＭＯＳトランジスタを構成する縦型半導体装置
において、前記ドリフト層と前記ドレイン領域との界面
の主電流路に、第１導電型の高不純物濃度の埋め込み層
を形成したことを特徴とする。
【００１３】請求項５の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つのゲート領域用の第２導電
型の不純物拡散領域と、前記ゲート領域用の第２導電型
の不純物拡散領域の間に設けられたソース領域用の第１
導電型の不純物拡散領域と、前記低比抵抗の第１導電型
の半導体基板で構成するドレイン領域とを備えて静電誘
導トランジスタを構成する縦型半導体装置において、前
記ドレイン領域を周縁部を残して裏面側から掘り込んだ
構造を特徴とする。
【００１４】請求項６の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つの第２導電型の不純物拡散
領域と、前記第２導電型の不純物拡散領域内に形成され
たソース領域用の第１導電型の不純物拡散領域と、前記
第２導電型の不純物拡散領域の間の前記第１導電型の半
導体基板一側の表面に酸化膜を形成し、前記酸化膜表面
に電極を形成して構成されるゲートと、前記低比抵抗の
第１導電型の半導体基板で構成するドレイン領域とを備
えて縦型ＭＯＳトランジスタを構成する縦型半導体装置
において、前記ドレイン領域を周縁部を残して裏面側か
ら掘り込んだ構造を特徴とする。
【００１５】請求項７の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つのゲート領域用の第２導電
型の不純物拡散領域と、前記ゲート領域用の第２導電型
の不純物拡散領域の間に設けられたソース領域用の第１
導電型の不純物拡散領域と、前記低比抵抗の第１導電型
の半導体基板で構成するドレイン領域とを備えて静電誘
導トランジスタを構成する縦型半導体装置において、前
記ドリフト層を前記ドレイン領域の表面に周辺部を残し
て埋め込んだ構造を特徴とする。
【００１６】請求項８の発明では、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つの第２導電型の不純物拡散
領域と、前記第２導電型の不純物拡散領域内に形成され
たソース領域用の第１導電型の不純物拡散領域と、前記
第２導電型の不純物拡散領域の間の前記第１導電型の半
導体基板一側の表面に酸化膜を形成し、前記酸化膜表面
に電極を形成して構成されるゲートと、前記低比抵抗の
第１導電型の半導体基板で構成するドレイン領域とを備
えて縦型ＭＯＳトランジスタを構成する縦型半導体装置
において、前記ドリフト層を前記ドレイン領域の表面に
周辺部を残して埋め込んだ構造を特徴とする。
【００１７】以上のように本発明の静電誘導トランジス
タ、縦型ＭＯＳトランジスタを構成する縦型半導体装置
では、主電流路の従来高比抵抗であった領域を小さくす
ることにより、或いは高比抵抗の部分に低比抵抗の埋め
込み層を形成することにより、またはドレイン領域の厚
みを薄くすることにより、また或いはチップ周縁部を低
比抵抗にすることにより、オン抵抗を低減することがで
きる。
【００１８】
【発明の実施の形態】以下、本発明を静電誘導トランジ
スタ、縦型ＭＯＳトランジスタの各実施形態に基づいて
詳説する。 （実施形態１）本実施形態は請求項１の発明の静電誘導
トランジスタを構成する縦型半導体装置にかかるもの
で、図１は本実施形態のセル部の断面図を示す。
【００１９】図１に示す静電誘導トランジスタでは、ド
レイン領域１２を構成する半導体基板をマスクを介して
異方性エッチング等によりエッチングして表面に突出し
た凸状部１２ａを形成し、更にその表面にドリフト層１
３をエピタキシヤル成長法等を用いて形成し、更に表面
を研磨により平坦にした後、ドリフト層１３の表面を酸
化し、フォトリソグラフィ法により、選択的に酸化膜を
エッチングしてＰ型不純物を注入・拡散し、二つのゲー
ト領域１４を所定間隔あけて形成する。更にフォトリソ
グラフィ法により、選択的に酸化膜をエッチングし、Ｎ
型不純物を注入・拡散し、ソース領域１５を形成する。
ただし、凸状部１２ａがソース領域１５直下の位置にな
るように、ゲート領域１４、ソース領域１５を形成す
る。この後コンタクトをとり、配線を形成する。この場
合、凸状部１２ａにより主電流路となるソース領域１５
直下のドレイン領域１２とソース領域１５との間の距離
が短くなり、つまり当該部位のドリフト層１３の厚みが
薄くなり、そのため従来高比抵抗領域であった部分が低
比抵抗領域となって、ここを流れる電流による電圧降下
が小さくなる。つまりオン抵抗が低減できる。
【００２０】耐圧はゲート領域１４直下のドリフト層１
３の厚みで決まるが、凸状部１２ａの位置がゲート領域
１４直下ではないので、凸状部１２ａをドリフト層１２
に形成したことによって耐圧が低下することはない。つ
まり、要求される耐圧を維持しつつ、オン抵抗を低減さ
せることができる。 （実施形態２）本実施形態は請求項２の発明の縦型ＭＯ
Ｓトランジスタを構成する縦型半導体装置にかかるもの
で、図２は本実施形態のセル部の断面図を示す。
【００２１】本実施形態の縦型ＭＯＳトランジスタも実
施形態１の静電誘導トランジスタと同様にドレイン領域
１２を構成する半導体基板をマスクを介し異方性エッチ
ングによりエッチングして表面に突出した凸状部１２ａ
を形成している。そしてその表面にドリフト層１３をエ
ピタキシヤル成長法等を用いて形成し、更に表面を研磨
により平坦にした後、ドリフト層１３の表面を酸化し、
フォトリソグラフィ法により選択的に酸化膜をエッチン
グしてＰ型不純物を注入・拡散し、二つのＰ型不純物領
域１７を所定間隔をあけて形成する。更にＰ型不純物領
域１７内にソース領域１５を形成するとともに、二つの
Ｐ型不純物領域１７間のドリフト層１３の表面に酸化膜
１８を介してゲート電極１９を形成する。ただし、凸状
部１２ａがゲート電極１９直下の位置になるように、ゲ
ート電極１９を形成している。
【００２２】従って主電流路となるゲート電極１９直下
のドレイン領域１２とゲート電極１９との距離が短くな
り、つまり当該部位のドリフト層１３の厚みが薄くな
り、そのため従来高比抵抗領域であった部分が低比抵抗
領域となって、ここを流れる電流による電圧降下が小さ
くなる。つまりオン抵抗が低減できる。耐圧は、Ｐ型不
純物領域１７直下のドリフト層１３の厚みで決まるが、
凸状部１２ａの位置がＰ型不純物領域１７直下ではない
ので、凸状部１２ａをドリフト層１２に形成したことに
よって耐圧が低下することはない。つまり、要求される
耐圧を維持しつつ、オン抵抗を低減させることができ
る。
【００２３】（実施形態３）本実施形態は請求項３の発
明の静電誘導トランジスタを構成する縦型半導体装置に
かかるもので、図３は本実施形態のセル部の断面図を示
す。図３に示す静電誘導トランジスタでは、半導体基板
のドリフト層１３とドレイン領域１２との界面で、主電
流路となる部分に、低比抵抗の埋め込み層１６を形成し
ている。この形成方法は、ドリフト層１３となる低比抵
抗基板に、フォトリソグラフィ法によって選択的にＮ型
不純物を高濃度に注入し、その後、この表面にドリフト
層１３となる低比抵抗領域をエピタキシヤル成長法によ
り成長させることにより、Ｎ型不純物を高濃度に注入し
た部分に埋め込み層１６を形成するのである。この埋め
込み層１６を形成した後、ドリフト層１３の表面を酸化
し、フォトリソグラフィ法により、選択的に酸化膜をエ
ッチングし、Ｐ型不純物を注入・拡散し、ゲート領域１
４を形成する。さらに、フオトリソグラフィ法により、
選択的に酸化膜をエッチングし、Ｎ型不純物を注入・拡
散し、ソース領域１５を形成する。ただし、埋め込み層
１６がソース領域１５直下の位置になるように、ゲート
１４、ソース１５領域を形成する。この後コンタクトを
とり、配線を形成する。この場合、従来、主電流路の高
比抵抗のドリフト層１３部分が埋め込み層１６により低
比抵抗領域となるので、電圧降下が小さくなる。つまり
オン抵抗が低減できる。
【００２４】耐圧は、ゲート領域１４直下のドリフト層
１３の厚みで決まるが、埋め込み層２６を形成した領域
の位置がゲート領域１４直下ではないので、埋め込み層
１６を形成したことによって耐圧が低下することはな
い。つまり、要求される耐圧を維持しつつ、オン抵抗を
低減させることができる。 （実施形態４）本実施形態は請求項４の発明の縦型ＭＯ
Ｓトランジスタを構成する縦型半導体装置にかかるもの
で、図４は本実施形態のセル部の断面図を示す。
【００２５】本実施形態の縦型ＭＯＳトランジスタも実
施形態３の静電誘導トランジスタと同様に半導体基板の
ドリフト層１３とドレイン領域１２との界面で、主電流
路となる部分に、低比抵抗の埋め込み層１６を形成して
いる。この形成方法は実施形態３と同じであるため、そ
の説明は省略する。そして埋め込み層１６を形成した
後、ドリフト層１３の表面を酸化し、フォトリソグラフ
ィ法により、選択的に酸化膜をエッチングしてＰ型不純
物を注入・拡散してＰ型不純物領域１７を形成し、更に
Ｐ型不純物領域１７内にソース領域１５を形成し、更に
またＰ型不純物領域１７間のドリフト層１３の表面に酸
化膜１８を介してゲート電極１９を形成する。ただし、
埋め込み層１６がゲート電極１９直下の位置になるよう
に、ゲート電極１９を形成している。
【００２６】従って主電流路の高比抵抗のドリフト層１
３部分が埋め込み層１６により低比抵抗領域となるの
で、電圧降下が小さくなる。つまりオン抵抗が低減でき
る。耐圧は、Ｐ型不純物領域１７直下のドリフト層１３
の厚みで決まるが、埋め込み層１６の位置がＰ型不純物
領域１７直下ではないので、凸状部１２ａをドリフト層
１２に形成したことによって耐圧が低下することはな
い。つまり、要求される耐圧を維持しつつ、オン抵抗を
低減させることができる。
【００２７】（実施形態５）本実施形態は、本発明の請
求項５、６の静電誘導トランジスタ、縦型ＭＯＳトラン
ジスタを構成する縦型半導体装置にかかるもので、図５
はこれら縦型半導体装置に用いる半導体基板の断面図を
示す。本実施形態の半導体基板のドリフト層１３の表面
は、図８に示す従来例と同様な構成とするが、裏面側か
らチップ周縁部を残してエッチング等でドレイン領域１
２を掘り込んだ構造としている。尚チップ周縁部はウェ
ハの割れに対する強度を維持するためにエッチングせず
に残しておくが、ダイシングの工程で切り代となるの
で、半導体チップになると、この部分はなくなる。
【００２８】而して、本実施形態の半導体基板の裏面よ
りドレイン領域１２を掘り込んだことによりオン抵抗を
低減できる。尚ドレイン領域１２は、割れに対する強度
維持ができれば、なるべく深く捕り込んだ方が、オン抵
抗を低減できる。 （実施形態６）本実施形態は、本発明の請求項７、８の
静電誘導トランジスタ、縦型ＭＯＳトランジスタを構成
する縦型半導体装置にかかるもので、図６はこれら縦型
半導体装置に用いる半導体基板の断面図を示す。
【００２９】本実施形態の半導体基板では、ドレイン領
域１２となる低比抵抗の半導体基板に、ドリフト層１３
となる高比抵抗領域を、チップ周縁部を残して埋め込ん
だ構造とする。つまりドレイン領域１２となる低比抵抗
の半導体基板の中央部分をエッチングにより除去し、こ
の除去した部分に、ドリフト層１３となる高比抵抗層を
エピタキシヤル成長法等で形成し、その後、研磨で表面
を平坦化する。この場合、チップ周縁部では、表面まで
低比抵抗の領域が形成されているので、チップ周縁部を
流れる電流による電圧降下が小さくなり、そのためオン
抵抗を低減することができる。
【００３０】尚本発明は、上記６つの実施形態に限定さ
れるものではなく、夫々の実施形態を組み合わせても良
い。また、静電誘導トランジスタ、縦型ＭＯＳトランジ
スタが、図においてＰ型とＮ型が逆転した構成のもので
あってもよい。
【００３１】
【発明の効果】請求項１の発明は、低比抵抗の第１導電
型の半導体基板表面に高比抵抗の第１導電型のドリフト
層を形成した半導体基板を用い、前記ドリフト層表面に
所定の間隔で設けられた二つのゲート領域用の第２導電
型の不純物拡散領域と、前記ゲート領域用の第２導電型
の不純物拡散領域の間に設けられたソース領域用の第１
導電型の不純物拡散領域と、前記低比抵抗の第１導電型
の半導体基板で構成するドレイン領域とを備えて静電誘
導トランジスタを構成する縦型半導体装置において、前
記ソース領域直下の前記ドレイン領域と前記ソース領域
間の距離が短くなるように前記ドレイン領域を凹凸のあ
る形状としたので、また請求項２の発明は、低比抵抗の
第１導電型の半導体基板表面に高比抵抗の第１導電型の
ドリフト層を形成した半導体基板を用い、前記ドリフト
層表面に所定の間隔で設けられた二つの第２導電型の不
純物拡散領域と、前記第２導電型の不純物拡散領域内に
形成されたソース領域用の第１導電型の不純物拡散領域
と、前記第２導電型の不純物拡散領域の間の前記第１導
電型の半導体基板一側の表面に酸化膜を形成し、前記酸
化膜表面に電極を形成して構成されるゲートと、前記低
比抵抗の第１導電型の半導体基板で構成するドレイン領
域とを備えて縦型ＭＯＳトランジスタを構成する縦型半
導体装置において、主電流路となるゲート直下の前記ド
レイン領域と前記ゲートの距離が短くなるように前記ド
レイン領域を凹凸のある形状としたので、主電流路の領
域となるドリフト層の厚みを薄くできて低比抵抗領域と
することができ、そのため主電流路を流れる電流による
電圧降下が小さくなり、オン抵抗が低減できるという効
果がある。
【００３２】請求項３の発明は、低比抵抗の第１導電型
の半導体基板表面に高比抵抗の第１導電型のドリフト層
を形成した半導体基板を用い、前記ドリフト層表面に所
定の間隔で設けられた二つのゲート領域用の第２導電型
の不純物拡散領域と、前記ゲート領域用の第２導電型の
不純物拡散領域の間に設けられたソース領域用の第１導
電型の不純物拡散領域と、前記低比抵抗の第１導電型の
半導体基板で構成するドレイン領域とを備えて静電誘導
トランジスタを構成する縦型半導体装置において、前記
ドリフト層と前記ドレイン領域との界面の主電流路に、
第１導電型の高不純物濃度の埋め込み層を形成したの
で、また請求項４の発明は、低比抵抗の第１導電型の半
導体基板表面に高比抵抗の第１導電型のドリフト層を形
成した半導体基板を用い、前記ドリフト層表面に所定の
間隔で設けられた二つの第２導電型の不純物拡散領域
と、前記第２導電型の不純物拡散領域内に形成されたソ
ース領域用の第１導電型の不純物拡散領域と、前記第２
導電型の不純物拡散領域の間の前記第１導電型の半導体
基板一側の表面に酸化膜を形成し、前記酸化膜表面に電
極を形成して構成されるゲートと、前記低比抵抗の第１
導電型の半導体基板で構成するドレイン領域とを備えて
縦型ＭＯＳトランジスタを構成する縦型半導体装置にお
いて、前記ドリフト層と前記ドレイン領域との界面の主
電流路に、第１導電型の高不純物濃度の埋め込み層を形
成したので、埋め込み層により主電流路の領域を低比抵
抗領域とすることができ、そのため主電流路を流れる電
流による電圧降下が小さくなり、オン抵抗が低減できる
という効果がある。
【００３３】請求項５の発明は、低比抵抗の第１導電型
の半導体基板表面に高比抵抗の第１導電型のドリフト層
を形成した半導体基板を用い、前記ドリフト層表面に所
定の間隔で設けられた二つのゲート領域用の第２導電型
の不純物拡散領域と、前記ゲート領域用の第２導電型の
不純物拡散領域の間に設けられたソース領域用の第１導
電型の不純物拡散領域と、前記低比抵抗の第１導電型の
半導体基板で構成するドレイン領域とを備えて静電誘導
トランジスタを構成する縦型半導体装置において、前記
ドレイン領域を周縁部を残して裏面側から掘り込んだの
で、また請求項６の発明は、低比抵抗の第１導電型の半
導体基板表面に高比抵抗の第１導電型のドリフト層を形
成した半導体基板を用い、前記ドリフト層表面に所定の
間隔で設けられた二つの第２導電型の不純物拡散領域
と、前記第２導電型の不純物拡散領域内に形成されたソ
ース領域用の第１導電型の不純物拡散領域と、前記第２
導電型の不純物拡散領域の間の前記第１導電型の半導体
基板一側の表面に酸化膜を形成し、前記酸化膜表面に電
極を形成して構成されるゲートと、前記低比抵抗の第１
導電型の半導体基板で構成するドレイン領域とを備えて
縦型ＭＯＳトランジスタを構成する縦型半導体装置にお
いて、前記ドレイン領域を周縁部を残して裏面側から掘
り込んだので、ドレイン領域の厚みを薄くすることがで
き、そのため主電流路の領域を低比抵抗領域とすること
ができ、そのため主電流路を流れる電流による電圧降下
が小さくなり、オン抵抗が低減できるという効果ができ
る。
【００３４】また請求項７の発明は、低比抵抗の第１導
電型の半導体基板表面に高比抵抗の第１導電型のドリフ
ト層を形成した半導体基板を用い、前記ドリフト層表面
に所定の間隔で設けられた二つのゲート領域用の第２導
電型の不純物拡散領域と、前記ゲート領域用の第２導電
型の不純物拡散領域の間に設けられたソース領域用の第
１導電型の不純物拡散領域と、前記低比抵抗の第１導電
型の半導体基板で構成するドレイン領域とを備えて静電
誘導トランジスタを構成する縦型半導体装置において、
前記ドリフト層を前記ドレイン領域の表面に周辺部を残
して埋め込んだ構造としたので、また請求項８の発明
は、低比抵抗の第１導電型の半導体基板表面に高比抵抗
の第１導電型のドリフト層を形成した半導体基板を用
い、前記ドリフト層表面に所定の間隔で設けられた二つ
の第２導電型の不純物拡散領域と、前記第２導電型の不
純物拡散領域内に形成されたソース領域用の第１導電型
の不純物拡散領域と、前記第２導電型の不純物拡散領域
の間の前記第１導電型の半導体基板一側の表面に酸化膜
を形成し、前記酸化膜表面に電極を形成して構成される
ゲートと、前記低比抵抗の第１導電型の半導体基板で構
成するドレイン領域とを備えて縦型ＭＯＳトランジスタ
を構成する縦型半導体装置において、前記ドリフト層を
前記ドレイン領域の表面に周辺部を残して埋め込んだ構
造としたので、チップ周縁部の表面まで低比抵抗領域で
形成でき、そのため主電流路を流れる電流による電圧降
下が小さくなり、オン抵抗が低減できるという効果がで
きる。
【図面の簡単な説明】
【図１】実施形態１にかかる静電誘導トランジスタのセ
ル部の断面図である。
【図２】実施形態２にかかる縦型ＭＯＳトランジスタの
セル部の断面図である。
【図３】実施形態３にかかる静電誘導トランジスタのセ
ル部の断面図である。
【図４】実施形態４にかかる縦型ＭＯＳトランジスタの
セル部の断面図である。
【図５】実施形態５にかかる静電誘導トランジスタ、縦
型ＭＯＳトランジスタの半導体基板の断面図である。
【図６】実施形態６にかかる縦型ＭＯＳトランジスタ、
縦型ＭＯＳトランジスタの半導体基板の断面図である。
【図７】従来の静電誘導トランジスタのセル部の断面図
である。
【図８】従来の縦型ＭＯＳトランジスタのセル部の断面
図である。
【図９】従来の静電誘導トランジスタ、縦型ＭＯＳトラ
ンジスタの半導体基板の断面図である。
【符号の説明】
１２ ドレイン領域 １２ａ 凸状部 １３ ドリフト層 １４ ゲート領域 １５ ソース領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つのゲート領域用の第２導電型の不純物拡散領域
    と、前記ゲート領域用の第２導電型の不純物拡散領域の
    間に設けられたソース領域用の第１導電型の不純物拡散
    領域と、前記低比抵抗の第１導電型の半導体基板で構成
    するドレイン領域とを備えて静電誘導トランジスタを構
    成する縦型半導体装置において、前記ソース領域直下の
    前記ドレイン領域と前記ソース領域間の距離が短くなる
    ように前記ドレイン領域を凹凸のある形状としたことを
    特徴とする縦型半導体装置。
  2. 【請求項２】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つの第２導電型の不純物拡散領域と、前記第２導電
    型の不純物拡散領域内に形成されたソース領域用の第１
    導電型の不純物拡散領域と、前記第２導電型の不純物拡
    散領域の間の前記第１導電型の半導体基板一側の表面に
    酸化膜を形成し、前記酸化膜表面に電極を形成して構成
    されるゲートと、前記低比抵抗の第１導電型の半導体基
    板で構成するドレイン領域とを備えて縦型ＭＯＳトラン
    ジスタを構成する縦型半導体装置において、主電流路と
    なるゲート直下の前記ドレイン領域と前記ゲートの距離
    が短くなるように前記ドレイン領域を凹凸のある形状と
    したことを特徴とする縦型半導体装置。
  3. 【請求項３】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つのゲート領域用の第２導電型の不純物拡散領域
    と、前記ゲート領域用の第２導電型の不純物拡散領域の
    間に設けられたソース領域用の第１導電型の不純物拡散
    領域と、前記低比抵抗の第１導電型の半導体基板で構成
    するドレイン領域とを備えて静電誘導トランジスタを構
    成する縦型半導体装置において、前記ドリフト層と前記
    ドレイン領域との界面の主電流路に、第１導電型の高不
    純物濃度の埋め込み層を形成したことを特徴とする縦型
    半導体装置。
  4. 【請求項４】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つの第２導電型の不純物拡散領域と、前記第２導電
    型の不純物拡散領域内に形成されたソース領域用の第１
    導電型の不純物拡散領域と、前記第２導電型の不純物拡
    散領域の間の前記第１導電型の半導体基板一側の表面に
    酸化膜を形成し、前記酸化膜表面に電極を形成して構成
    されるゲートと、前記低比抵抗の第１導電型の半導体基
    板で構成するドレイン領域とを備えて縦型ＭＯＳトラン
    ジスタを構成する縦型半導体装置において、前記ドリフ
    ト層と前記ドレイン領域との界面の主電流路に、第１導
    電型の高不純物濃度の埋め込み層を形成したことを特徴
    とする縦型半導体装置。
  5. 【請求項５】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つのゲート領域用の第２導電型の不純物拡散領域
    と、前記ゲート領域用の第２導電型の不純物拡散領域の
    間に設けられたソース領域用の第１導電型の不純物拡散
    領域と、前記低比抵抗の第１導電型の半導体基板で構成
    するドレイン領域とを備えて静電誘導トランジスタを構
    成する縦型半導体装置において、前記ドレイン領域を周
    縁部を残して裏面側から掘り込んだ構造を特徴とする縦
    型半導体装置。
  6. 【請求項６】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つの第２導電型の不純物拡散領域と、前記第２導電
    型の不純物拡散領域内に形成されたソース領域用の第１
    導電型の不純物拡散領域と、前記第２導電型の不純物拡
    散領域の間の前記第１導電型の半導体基板一側の表面に
    酸化膜を形成し、前記酸化膜表面に電極を形成して構成
    されるゲートと、前記低比抵抗の第１導電型の半導体基
    板で構成するドレイン領域とを備えて縦型ＭＯＳトラン
    ジスタを構成する縦型半導体装置において、前記ドレイ
    ン領域を周縁部を残して裏面側から掘り込んだ構造を特
    徴とする縦型半導体装置。
  7. 【請求項７】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つのゲート領域用の第２導電型の不純物拡散領域
    と、前記ゲート領域用の第２導電型の不純物拡散領域の
    間に設けられたソース領域用の第１導電型の不純物拡散
    領域と、前記低比抵抗の第１導電型の半導体基板で構成
    するドレイン領域とを備えて静電誘導トランジスタを構
    成する縦型半導体装置において、前記ドリフト層を前記
    ドレイン領域の表面に周辺部を残して埋め込んだ構造を
    特徴とする縦型半導体装置。
  8. 【請求項８】低比抵抗の第１導電型の半導体基板表面に
    高比抵抗の第１導電型のドリフト層を形成した半導体基
    板を用い、前記ドリフト層表面に所定の間隔で設けられ
    た二つの第２導電型の不純物拡散領域と、前記第２導電
    型の不純物拡散領域内に形成されたソース領域用の第１
    導電型の不純物拡散領域と、前記第２導電型の不純物拡
    散領域の間の前記第１導電型の半導体基板一側の表面に
    酸化膜を形成し、前記酸化膜表面に電極を形成して構成
    されるゲートと、前記低比抵抗の第１導電型の半導体基
    板で構成するドレイン領域とを備えて縦型ＭＯＳトラン
    ジスタを構成する縦型半導体装置において、前記ドリフ
    ト層を前記ドレイン領域の表面に周辺部を残して埋め込
    んだ構造を特徴とする縦型半導体装置。
JP7206106A 1995-08-11 1995-08-11 縦型半導体装置 Withdrawn JPH0955501A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7206106A JPH0955501A (ja) 1995-08-11 1995-08-11 縦型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7206106A JPH0955501A (ja) 1995-08-11 1995-08-11 縦型半導体装置

Publications (1)

Publication Number Publication Date
JPH0955501A true JPH0955501A (ja) 1997-02-25

Family

ID=16517907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7206106A Withdrawn JPH0955501A (ja) 1995-08-11 1995-08-11 縦型半導体装置

Country Status (1)

Country Link
JP (1) JPH0955501A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012049562A (ja) * 2011-11-04 2012-03-08 Renesas Electronics Corp 半導体装置
JP2012138396A (ja) * 2010-12-24 2012-07-19 Shindengen Electric Mfg Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138396A (ja) * 2010-12-24 2012-07-19 Shindengen Electric Mfg Co Ltd 半導体装置
JP2012049562A (ja) * 2011-11-04 2012-03-08 Renesas Electronics Corp 半導体装置

Similar Documents

Publication Publication Date Title
US6204097B1 (en) Semiconductor device and method of manufacture
US7691711B2 (en) Method for fabricating silicon carbide vertical MOSFET devices
JPH0613622A (ja) 改良されたブレークダウン特性を有するｖｄｍｏｓトランジスタ及びその製造方法
JP4929538B2 (ja) 半導体装置の製造方法
JP2006186145A (ja) 半導体装置及びその製造方法
JPH0354855A (ja) 高アーリイ電圧のｃｍｏｓ構造及び効果的な横型バイポーラトランジスタを含んで成る混合技術集積回路及びその製造方法
JPH11191559A (ja) Ｍｏｓｆｅｔの製造方法
KR100843532B1 (ko) 반도체 장치
JPH09139438A (ja) 半導体装置およびその製造方法
KR100223600B1 (ko) 반도체 장치 및 그 제조 방법
JP2000188399A (ja) 炭化珪素半導体装置及びその製造方法
JP6391136B2 (ja) 高電圧ダイオード
JPH07321321A (ja) Ｐｉｃ構造体及びその製造方法
EP1081768A2 (en) Insulated gate field-effect transistor and method of making the same
JP2003069040A (ja) 炭化珪素半導体装置およびその製造方法
WO2006082618A1 (ja) 半導体装置およびその製造方法
JPH0955501A (ja) 縦型半導体装置
JPH11330451A (ja) 半導体装置
KR100275093B1 (ko) 반도체 장치
US4116732A (en) Method of manufacturing a buried load device in an integrated circuit
JPH08227897A (ja) 半導体装置およびその製法
JPH02186675A (ja) 高耐圧プレーナ型半導体素子およびその製造方法
KR0163924B1 (ko) 수평형 트랜지스터 및 그 제조방법
JPH09213954A (ja) 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法
JP2003289145A (ja) 横型パワーｍｏｓトランジスタおよびその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20021105