JPH0354855A - 高アーリイ電圧のｃｍｏｓ構造及び効果的な横型バイポーラトランジスタを含んで成る混合技術集積回路及びその製造方法 - Google Patents

高アーリイ電圧のｃｍｏｓ構造及び効果的な横型バイポーラトランジスタを含んで成る混合技術集積回路及びその製造方法

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JPH0354855A
JPH0354855A JP2172529A JP17252990A JPH0354855A JP H0354855 A JPH0354855 A JP H0354855A JP 2172529 A JP2172529 A JP 2172529A JP 17252990 A JP17252990 A JP 17252990A JP H0354855 A JPH0354855 A JP H0354855A
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クラウディオ　コンティーロ
Paola Galbiati
パオラ　ガルビアティ
Lucia Zullino
ルシア　ツノリ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高アーリイ（Ｅａｒｌｙ）　Ｔｉ圧及び電気
的効率を有する高密度ＣＭＯＳ構造及び横型ハイボーラ
トランジスタが集積された混合技術集積回路及びその製
造方法に関する。
（従来技術） その顕著な多様性のために、混合技術集積回路は利用の
機会が増大してきている。他方システムのミニチュア化
を図るためにこれらの集積デバイスの密度を更に増大さ
せる要求は、同じチップにモノリヂックに集積されたバ
イポーラトランジスタ及びＭＯＳ　（ＣＭＯＳ）トラン
ジスタのような巽なった技術構造を形成する互換性の問
題を強調させている。
特に最新の製造プロセスによると、高密度混合技術集積
回路は必然的に拡散の接合深さの大きな減少を招く。こ
の事実は効果的なＣＭＯＳ構造を形成するという重要な
利点を生じさせるが、横型バイポーラトランジスタの電
気的効率とアーリイ電圧特性を損ないがちになる。実際
に初期の時代には、その形成後に分離電界酸化物が幾何
的に限定されかつ接合深さが比較的大きい（例えばｐ゛
拡散について３から４μｍ）ままである混合技術集積回
路では、横型バイポーラトランジスタの効率は満足でき
るものであったが、その構造は非常に高密度に形成する
ことはできなかった。逆に窒化シリコンマスクにより予
備限定されたエリア上の分離電界酸化物の成長及び自己
整列モードでの表面富化ウェル領域の形成を意図する最
新技術により製造された混合技術集積回路では、トラン
ジスタ領域を囲む分離接合（及び基板）方向のコレクタ
電流のロスが増大するため、横型ハイポーラトランジス
タの電気的効率の一貫した低下を伴うが、高密度集積構
造を得ることはできる。
この機構が第１図及び第２図に概略的に示され、ここで
は初期の時代の混合技術集積デバイスの部分概略断面と
最新技術による類似の集積デバイスの部分概略断面図が
それぞれ示されている。異なった領域及び拡散の符号及
び極性は一般的なものであり、余分な説明を行わなくて
も当業者に容易Ｇこ理解されるであろう。
第１図の低密度集積デバイスの場合、バイポーラトラン
ジスタ（図示の場合ＰＮＰ）のエミンタ接合から流れ出
す電流のラインを示す矢印により示されるように、エミ
ンタ電流の大部分はトランジスタのコレクタにより効果
的に集められる。逆にコレクタ接合深さが典型的には僅
かに０．７μｍである第２図に示されるような最新技術
により製造された高密度の集積デバイスでは、第１図及
び第２図間のスケール表示の正確性は無視するとして、
トランジスタのｐ−タイプ分離接合により集められたエ
ミッタ電流の殆どの部分が集積デバイスのＰ−シリコン
基板を通して大地方向に失われる。
この種のデバイスでは、コレクク電流及び分離接合を通
して失われる電流の比１　ｃ／　Ｉ　ｓｕｌ＋ｓＬｒａ
Ｌｅは約８として評価され、一方横型ＰＮＰ　トランジ
スタにより提示されるアーリイ電圧は僅か約２０Ｖであ
る。
特にＣＭＯＳ構造の集積密度を増加させるために、写真
食刻のディメンジョン及び接合深さを減少させかつ電界
酸化物を使用して不要な表面反転（バラシチックなＭＯ
Ｓトランジスタの形成）を防止するために必要なウェル
（第２図に示された場合のｐ−ウェル）の表面富化領域
の自己整列モードでの形成を許容することが必要である
ため、横型ハイポーラトランジスタの電気的効率の前記
低下は回避することができず、又これらの制限は横型バ
イポーラトランジスタの上述の問題点を決定する。実際
に基板方向への電流のロスを即制するために、コレクタ
をエミッタにできるだけ近づけて低いアーリイ電圧が生
ずるようにしている。
（発明の目的と概要） この従来技術に対して、本発明は横型バイポーラトラン
ジスタが高い電気的効率及び高いアーリイ電圧を維持し
ている高密度の混合技術集積回路を提供するという目的
を有している。
本発明の他の目的はこのような改良された高密度混合技
術集積回路の製造方法を提供することである。
本発明によると、その電気的効率及びアーリイ電圧が所
望の通りに増加しなければならない横型バイポーラトラ
ンジスタのコレクタエリアを通して、「ウェル」拡散部
（コレクタ接合拡散部と同じ極性）が形成され、これは
コレクタ接合の拡散プロフィールを越えてエピタキシャ
ル層深く広がり、エミッタ接合から来る電流ラインを遮
りかつこのような電流をコレクタに集めこれによりトラ
ンジスタ領域を囲む隣接する分離拡散部に向かう分散電
流を少なくする。
本発明の異なった態様及び利点は引き続く好ましい実施
例の詳細な説明により容易に認識できるであろうが、こ
の実施例は純粋に例示的であり限定することを意図しな
い。
（図面の簡単な説明） 第１図は、既知の第１法により形成された混合技術集積
回路の部分概略断面図を示し、第２図は、最新の既知技
術により形成された高密度混合技術集積回路の部分概略
断面図であり、第３図は、本発明に従って形成された高
密度混合技術集積回路の部分概略断面図である。
（好ましい実施例の説明） 第３図に概略的に示されているように、本発明の好まし
い実施例である高密度混合技術集積回路は、硼素でドー
プされ１０から２０Ωｃｍの嵩抵抗を有しその上に低導
電性のｎ−エピタキシャル層２が成長した単結晶ｐ−タ
イプシリコン基板１を含んで戒っている。ｎ゛埋設層３
及び底部分離ｐ−タイプ拡散部４は、このタイプの集積
回路の通常の製造技術に従って形成されている。
同し既知の製造技術によると、エピタキシャル層２の表
面の予備限定されたエリアが、引き続く硼素拡散を通し
てｐ−ウェル領域５Ａを形成するために硼素でインプラ
ントされ、該領域５Ａはその中にＣＭＯＳ構造のｎ−チ
ャンネルｌ・ランジスタが形戊されるボディ領域として
、そして最終的にはＮＰＮタイプの横型バイポーラトラ
ンジスタのベース領域（図示せず）として使用され、更
に異なったデバイスの活性エリアを聞むｐ−タイプシリ
コンの分離壁を形成する対応する底部父離拡散部４と一
体化する１−ソプ分離拡散部５Ｂとして使用される。
図示の例によると、ｎ−チャンネルＭ　Ｏ　Ｓ　トラン
ジスタのｐ−ウェル５Ａ及びトップ分離部５Ｂと同じ拡
散プロフィールが、付加的なプロセスステノブの導入を
必要とすることなく実線で図中に示した通り、横型ＰＮ
Ｐ　トランジスタのコレクタの深い接合部（コレクタ拡
大領域、領域５Ｃ）をより効果的に形成するために利用
される。
表面にドーバントが富化された領域５Ｄ（チャンネルス
トツパ領域としても知られる）を前記ｐタイプ領域５Ａ
、５Ｂ及び５Ｃのトップに形成するようにしてもよい。
一Ｃにこれらの「ウェル」領域５Ａ、５Ｂ、そして図示
の横型ＰＮＰ　ｌ−ランジスクの場合の約４〜６μｍの
深さのエピタキシャル層中の領域である領域５Ｃは隣接
する分離拡散部５Ｂ及び４方向への電流の分散（矢示の
通り）の効果的なバリアを提供する。トランジスタのエ
ミッタゾーンを囲むコレクタゾーン中に形成されるＳＣ
ｅＪｆ域の効果は、第３図に示された本発明の一例であ
る高密度構造を、このような５Ｃ領域を有しない従来技
術乙こ従って形成された第２図に示された高密度構造と
を比較することにより容易に図面上で認識されるであろ
う。
第２図のＰＮＰ　トランジスタの場合の前述の比Ｉ　ｃ
／　Ｉ　Ｓｕｂｓｔｒａｔｅは約８に等しく、そして他
の構造的パラメータの場合も同じであるが、これは図示
のように形成されかつコレクタゾーン中に領域５Ｃが形
成された対応するＰＮＰ　トランジスタの場合は驚くべ
きことに約３００に達する。
更にＰＮＰ　トランジスタのコレクタ領域の領域５Ｃ（
実質的にｐ−ウェル領域）のような弱くドープされた領
域の存在はアーリイ電圧を顕著に増加させこの電圧は１
００　Ｖを越える値に達することがある。逆電圧がトラ
ンジスタのエミッタとコレクタ間に加えられたときに「
コレクタ拡大領域」と呼ぶことともできる前記弱くドー
プされたコレクク領域５Ｃが空乏の大部分を保持するた
め、ＶＣＥ。
電圧及びブレークダウン電圧ＢＶｃｇｏ及びＢ，，，も
増加する。
本発明による集積回路を形戊するための製造方法は、ト
ップ分離エリア中にドーパントをインプラントした後に
対応する横型バイポーラトランジスタのコレクタエリア
上にウェル領域を形成するためのドーバントインプラン
トを行い、引き続く拡散熱処理後に前記ウェルと同し拡
散プロフィールを有するコレクタ拡散領域（第３図の５
Ｃ）を形成するという点で、前述のタイプの混合技術集
積デハイスの標準的な製造プロセスから区別される。勿
論トップ分離拡散部５Ｂ及びｐ−ウェル拡散部５Ａ上に
自己整列モードで富化表面領域（チャンネルストッパ、
第３図に５Ｄで示した）を形成するために通常の製造プ
ロセスにより意図されるような富化インプラントを前記
コレクタエリア上に前もって行うことも可能である。
ウェル領域の形成と同時に所望のコレクタ拡大領域５Ｃ
を実際に形成した後でかつ分離電界酸化物を成長させた
後に、通常の順序のステップを通してその終了まで製造
プロセスを継続することができる。
当業者には周知であるように、第３図に示された実施例
として詳細に説明したものは、全ての極性を第３図の極
性に対して反転させた類似の混合技術集積回路に関する
ＮＰＮ横型バイポーラトランジスタの場合にも同様に適
用することができる。
更にシリコンの種々の領域のとドーピングレベルの変化
の範囲も当業者には周知である。例えばｐ−タイプシリ
コンは実質的に硼素で適度にドープされたシリコン領域
を意味し、一方ｐ・タイプ領域は硼素で強くドープされ
た領域を示している。
同様に低導電性エピタキシャル領域はｎ−シリコンとし
て表示されリンで非常に弱くドープされた領域を意味し
、一方ｎ″領域は当業者により直ちに理解される専門用
語に従って砒素又はリン又はアンチモンで強くドープさ
れた領域を示し、対応１７ＸＢのドーピングレベルは周
知で容易に入手できる文献に記載されている範囲内で変
化できる。
【図面の簡単な説明】
第１図は、既知の第１法により形成された混合技術集積
回路の部分概略断面図、第２図は、最新の既知技術によ
り形成された高密度混合技術集積回路の部分概略断面図
、第３図は、本発明に従って形成された高密度混合技術
集積回路の部分概略断面図である。 １　・　・ ２　・　・ ４　・　・ ５Ａ　・ ５Ｂ　・ ５Ｃ　・ ５Ｄ　・ ・シリコン基｛反 ・エピタキシャル層　３・・・埋設層 ・ｐ−タイプ拡散部 ・・ウェル領域 ・・トップ分離拡散部 ・・コレクタ拡大領域（環状拡散部） ・・ドーパント富化領域

Claims (4)

    【特許請求の範囲】
  1. （１）相補表面電界効果トランジスタ及び第２の極性の
    バイポーラ横型トランジスタを含んで成る第２の極性の
    弱くドープされたシリコン基板上に成長した第１の極性
    の弱くドープされたエピタキシャル層中にモノリチック
    に集積された集積回路であって、前記第２の極性の各バ
    イポーラ横型トランジスタが、エピタキシャル層の領域
    の底部に形成された前記第１の極性の強くドープされた
    埋設層により前記シリコン基板から電気的に分離されか
    つ横方向には一体となって前記領域の周囲の前記エピタ
    キシャル層の全厚に亘って広がる第２の極性のドープさ
    れたシリコンの壁を形成する底部分離拡散部及びトップ
    分離又はウェル拡散部により分離された前記エピタキシ
    ャル層の領域中に形成され、前記各バイポーラトランジ
    スタが、第１の極性の強くドープされたベースコンタク
    ト拡散部、第２の極性の強くドープされたエミッタ拡散
    部及び該エミッタ拡散部の周囲に形成された第２の極性
    の強くドープされた環状のコレクタ拡散部を含んで成り
    、前記ベースコンタクト、エミッタ及びコレクタ拡散部
    が前記相補電界効果トランジスタのソース及びドレイン
    領域のそれぞれの拡散プロフィールと同一のそれぞれの
    プロフィールを有している集積回路において、 前記エミッタ拡散部からの電流を遮りかつそれをトラン
    ジスタのコレクタに集めてトランジスタ領域を囲む前記
    分離拡散部方向への前記電流の分散を減少させるための
    、第２の極性の前記強くドープされた環状コレクタ拡散
    部を含みそのプロフィールを越えて広がる前記トップ分
    離又はウェル拡散部と同じ拡散プロフィールを有する少
    なくとも１個の第２の極性の第２の環状拡散部を含んで
    成ることを特徴とする集積回路。
  2. （２）基板がｐ−タイプ基板で、エピタキシャル層がｎ
    −タイプ層で、バイポーラ横型トランジスタがＰＮＰト
    ランジスタで、該ＰＮＰトランジスタのコレクタゾーン
    に形成された第２の環状拡散部がｎ−チャンネル電界効
    果トランジスタ中で利用されるｐ−ウェルと同じ拡散プ
    ロフィールを有している請求項１に記載の集積回路。
  3. （３）第２の環状拡散部の表面領域が硼素富化されてい
    る請求項２に記載の集積回路。
  4. （４）それぞれ理設層及び底部分離拡散部を形成するた
    めにｐ−シリコン基板の表面に限定された対応エリアに
    アンチモン又は砒素及び硼素をインプラントし、ｎ−エ
    ピタキシャル層を成長させ、該エピタキシャル層の表面
    を酸化し、ｎ−チャンネルＭＯＳトランジスタのボディ
    領域として及び横型バイポーラＮＰＮトランジスタのベ
    ース領域として使用される底部分離拡散部及びｐ−ウェ
    ル拡散部と一体化する深いトップ分離拡散部を形成する
    ために前記酸化されたエピタキシャル層の表面に限定さ
    れたエリアに硼素をインプラントすることを含んで成る
    、表面電界効果相補トランジスタ及びバイポーラ横型Ｐ
    ＮＰトランジスタが存在するｐ−タイプ単結晶シリコン
    基板上に形成されたｎ−タイプエピタキシャル層中に集
    積回路を製造する方法において、 更に前記ｐ−ウェル拡散部を形成するために前記エリア
    上に硼素をインプラントする際に同時に前記横型ＰＮＰ
    トランジスタのコレクタエリア上にも硼素をインプラン
    トし、表面硼素富化領域を形成するための窒化シリコン
    をマスクする層により被覆されていないエリアを通して
    硼素をインプラントし、かつ前記窒化物層により被覆さ
    れていないエリア上に分離電界酸化層を成長させること
    を含んで成る集積回路の製造方法。
JP2172529A 1989-06-28 1990-06-28 高アーリイ電圧のｃｍｏｓ構造及び効果的な横型バイポーラトランジスタを含んで成る混合技術集積回路及びその製造方法 Pending JPH0354855A (ja)

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