KR100194408B1 - 고밀도 cmos 구조와 가로방향 양극형 트랜지스터 특성의 집적회로 - Google Patents

Abstract

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Description

고밀도 CMOS 구조와 가로방향 양극형 트랜지스터 특성의 집적회로

제1도는 처음 공지된 기술에 따라 만들어진 혼합된 기술 집적회로의 개략적인 부분단면도.

제2도는 보다 최근에 알려진 기술에 따라 만들어진 고밀도의 혼합된 기술 접적회로의 부분 개략단면도.

제3도는 본 발명에 따라 만들어진 고밀도의 혼합된 기술 집적회로 부분 개략단면도.

* 도면의 주요부분에 대한 부호의 설명

2 : n^-에피텍셜층 3 : n⁺층(짙게 도핑된 층)

4 : 기판 저부의 고립 p-타입확산(부) 5A : p-우물영역

5B : 기판 상부 고립확산(부)(p-타입확산(1부)

5C : 콜레터영역(두번째 환상 확산)

본 발명은 신속함과 높은 전기적 효율을 갖는 고밀도 CMOS 구조 및 가로방향 양극성 트랜지스터가 집적되는 집적회로에 관한 것이다.

혼합 기술에 의한 집적회로는 이들의 다재로움 때문에 사용기회가 많아지고 있다. 반면 시스템의 소형화를 증가시키기 위해 이들 집적된 소자의 고밀도 요구는 같은 칩내에 완전한 단일체로 집적된 양극성 트랜지스터와 MOS(CMOS) 트랜지스터와 같은 각기 다른 기술구조를 형성시키는데 양립성 문제를 일으킨다.

특히, 고밀도 및 혼합된 기술 집적회로의 실현은 대부분의 현대 제작처리에 따를 경우 확산 접합 깊이의 상당한 감소를 동반하게 된다. 이같은 사실은 효과적인 CMOS 구조를 만드는데 중요한 장점을 가져오기는 하나 전기적 효율과 가로방향 양극성 트랜지스터의 초기(early) 전압특성을 곤란하게 하는 경향이 있다. 고립 필드 산화물층이 집적회로가 형성되어진 뒤에 기하학적으로 만들어지고 접합깊이가 비교적 크게 남아있는(예를 들어 p⁺확산의 경우 3 내지 4㎛)제 1 세대의 혼합된 기술의 집적회로에서는 가로방향 양극성 트랜지스터의 효율이 만족스럽다고 할 수 있으나, 그 구조는 충분히 밀집하도록 만들어질 수 없다(제1도의 공지기술). 반대로 질화규소마스크에 의한 사전에 정해진 부분에서 고립 필드 산화물층의 성장과 표면강화(superficial enrichment)우물영역의 자체-정렬(self-alignment) 모드로 집적회로를 형성하고자 하는 가장 최근 기술에 따라 만들어진 혼합기술의 집적회로에서는 높은 밀도의 집적된 구조가 얻어지나, 상기 트랜지스터 영역을 둘러싸는 고립접합(그리고 기판)을 향한 콜렉터 전류의 손실이 크게 증가하기 때문에 가로방향 양극성 트랜지스터의 전기적 효율이 크게 떨어진다(제2도의 공지기술).

이같은 수단이 제1도 및 2도에 개략적으로 도시되 있으며, 제 1 세대의 혼합 기술 집적회로 및 본 발명에 따라 만들어진 유사한 집적소자의 부분적인 단면이 각각 도시되어 있다. 각기 다른 영역 및 확산의 기호 및 극성은 관례에 의한 것이며 그에 대한 상세한 설명은 당해 기술분야에 통상의 기술을 가진자에 잘 알려진 바의 것이다.

제1도의 저밀도 집적소자의 경우 전류선을 나타내기도 하는 양극성 트랜지스터(도시된 예에서는 PNP)의 에미터-접합으로부터 나오는 화살표로 도시된 바와 같이 에미터 전류의 대부분이 트랜지스터의 콜렉터에 의해 효과적으로 모아진다. 이와는 반대로 대개 콜렉터 접합깊이가 0.7㎛밖에 안되는 두 도면사이의 축적 정확도를 무시한 제2도에 도시된 바와 같은 현대기술에 따라 만들어진 고밀도 집적소자에는, 일정한 에미터 전류가 집적소자의 p-규소 기판을 통해 접지로 분실되며, 트랜지스터의 p-타입 고립접합에 의해 모아진다.

이같은 종류의 소자에서, 콜렉터 전류와 고립접합을 통해 분실된 전류 사이의 비(I_c/I_기판)(즉 콜렉터 전류대 기판으로 분실 또는 손실되는 전류의 비)가 약 8인 것으로 평가되며, 가로방향 PNP 트랜지스터에 의해 제공되는 초기 전압(early voltage)은 약 20V에 불과하다.

가로방향 양극성 트랜지스터의 전기효율의 이같은 강하는 피하여질 수 없는 것인데, 이는 특히 CMOS 구조이 집적밀도를 증가시키기 위해서는 석판크기, 접합깊이를 줄이고, 불필요한 표면반전(superficial inversion)(기생MOS 트랜지스터의 발생)을 막기 위해 필요한 우물(제2도에 도시된 경우 p-우물)의 표면 강화 영역을 자체-정렬(self-alignment)모드로 형성할 수 있도록 만들어진 필드 산화물층을 사용하는 것이 필요하기 때문에, 상기 석판크기와 접합깊이를 줄이며 필드 산화물층을 사용할 수 밖에 없는 제한이 가로방향 양극자 트랜지스터에서의 상기 언급된 문제를 발생시키게 하는 것이다. 사실 기판을 향하는 전류의 손실을 막기 위해, 콜렉터는 에미터에 가능한한 가까이 있도록 만들어지는데 이는 다시금 낮은 초기 전압을 발생시키도록 한다.

본 발명의 목적은 가로방향 양극성 트랜지스터가 높은 전기적 효율과 높은 초기전압을 유지시키는 고밀도의 혼합 기술 집적회로를 제공하는 것이다.

본 발명의 또다른 목적은 그와 같은 개선된 고밀도 혼합 기술 집적회로를 만들기 위한 방법을 제공하는 것이다.

본 발명에 따라, 트랜지스터의 전기적 효율과 초기전압이 증가되는 것이 바람직한 가로방향 양극성 트랜지스터의 콜렉터 영역을 통해, 우물(well) 확산(콜렉터 접합 확산과 같은 극성을 갖는)이 형성되며, 이는 에미터 접합으로부터 나오는 전류(선)을 가로채기 위해 그리고 그같은 전류를 콜렉터로 모아서 트랜지스터 영역을 둘러싸는 인접한 고립 확산을 향해 퍼지는 것을 막기 위해 콜렉터 접합의 확산 프로파일을 지나 에피텍셜층내로 깊이 확산된다.

본 발명의 한 바람직한 실시예에 따라, 두 번째 전도도 타입의 단결정이며 약하게 도핑된 규소 기판상에 성장된 첫 번째 전도도 타입의 약하게 도핑된 규소의 에피텍셜층내 단일체로 집적되며,

상보형(complementary)의 표면 전계효과 트랜지스터와 두 번째 전도도 타입의 가로방향 양극성 트랜지스터로 구성되고,

상기 두 번째 전도도 타입의 가로방향 양극성 트랜지스터 각각이 상기 에피텍셜 층 한 영역에 형성되며, 상기 영역이 기판 저부에 형성된 첫 번째 전도도 타입의 짙게 도핑된 층에 의해 상기 기판으로부터 전기적으로 고립되며, 기판 저부 고립확산과 기판 상부고립 또는 상기 영역 주위로 에피텍셜층 전두께로 연장되는 두 번째 전도도 타입의 도핑된 규소벽을 형성하도록 합하여지는 우물 확산에 의해 측면으로부터 전기적으로 고립되고,

상기 양극성 트랜지스터 각각이 상기 첫 번째 전도도 타입의 짙게 도핑된 베이스 접촉확산, 상기 두 번째 전도도 타입의 짙게 도핑된 에미터 확산, 그리고 상기 에미터 확산주위에 형성된 두 번째 전도도 타입의 환상의 콜렉터 확산으로 이루어 지며,

상기 베이스 접촉, 에미터 그리고 환상의 콜렉터 확산이 상기 상보형 전계효과 트랜지스터의 소스 및 드레인 영역 각각의 확산 프로파일(profile)과 동일한 각각의 프로파일을 갖는 집적회로에 있어서,

상기 기판 상부 고립 또는 우물확산 프로파일과 같은 확산 프로파일을 갖는 상기 두 번째 전도도 타입의 하나이상의 두 번째 환상(annular)화산을 포함하며,

상기 두 번째 환상 확산이 상기 두 번째 전도도 타입의 짙게 도핑된 환상의 콜렉터 확산을 포함하고 상기 에피텍셜 층내로 깊숙히 상기 환상의 콜렉터 확산 프로파일을 지나 확산되어

상기 에미터 확산으로부터 발생되는 전류를 가로채로, 트랜지스터의 콜렉터로 향하는 상기 전류를 모으도록하며,

따라서 상기 트랜지스터 영역을 둘러싸는 상기 고립 확산을 향하는 전류의 분산을 막게함을 특징으로 하는 CMOS 구조와 측면 양극성 트랜지스터로 이루어진 고밀도 CMOS 구조와 가로방향 양극성 트랜지스터 특성의 집적회로가 제공된다.

하기에서는 첨부도면을 참조하여 본 발명에 상세히 설명한다.

제3도에서 개략적으로 도시된 바와 같이, 본 발명의 고밀도의 혼합 기술의 집적회로는 붕소로 도핑되고 10 내지 20 오옴 X ㎝ 벌크고유저항(bulk resistivity)을 갖는 단결정 p-타입 규소 기판(1)을 포함하며, 그위에 저전도도 n^-에피텍셜층(2)이 성장된다. n⁺가 매장된 층(3)과 기판 저부의 p-타입확산(4)이 이같은 타입의 집적된 소자의 통상적인 제조기술에 따라 만들어진다. 같은 공지된 제조기술에 따라 에피텍셜층(2)표면의 사전에 정해진 부분에 뒤이은 붕소의 확산을 통해 p-우물영역(5A)를 형성시키기 위해 붕소가 도핑되며, 이때 상기 p-우물영역은 CMOS 구조의 n-채널 트랜지스터가 형성되는 몸체영역으로 사용되고, 궁극적으로는 NPN타입의 가로방향 양극성 트랜지스터(도면에는 도시되지 않음)의 베이스 영역으로 사용되며, 각기 다른 소자의 능동 부분 주위에서 p-타입 규소의 고립벽(isolation wall)을 형성시키기 위해 상응하는 기판 저부의 고립 확산(4)과합하여지는 기판 상부의 고립 확산(5B)으로 더욱더 사용되게 된다.

본 발명에 따라 추가의 처리단계없이 가로방향 PNP 트랜지스터(영역 5C)의 보다 효과적인 콜렉터의 깊은 접합(콜렉터 확장영역)을 형성시키기 위해 n-채널 MOS 트랜지스터의 p-우물(5A) 및 기판 상부 고립 확산(5B)과 같은 확산 프로파일이 사용되며, 제3도에서 굵은 선으로 도시된다.

선택에 따라, 표면 도핑제 강화영역(5D)(채널 스토퍼(channel stopper)영역으로 알려져 있음)은 상기 p-타입영역(5A)(5B) 및 (5C)의 상부에 형성된다.

통상의 이들 우물 영역(5A)(5B) 그리고 따라서 약 4-6㎛ 깊이의 에피텍셜층내 그와 같은 영역과, 도시된 가로방향 PNP 트랜지스터의 경우 영역 5C는 인접한 고립 확산(5B)(4)을 향한 전류분산(화살표로 표시된)에 대한 효과적인 한 장벽을 제공한다. 트랜지스터의 에미터 영역을 둘러싸는 콜렉터 영역내에 형성된 5C 영역의 효과는 제3도에 도시된 발명의 고밀도 구조를 종래기술에 딸 만들어지며 5C 영역을 갖지 않는 제2도에 도시된 비교가능한 고밀도 구좌 비교하므로써 도식적으로 용이하게 설명될 수 있다.

제2도의 PNP 트랜지스터 경우 다른 구조상의 파라미터가 같은 때 약 8에 달하는 앞서 설명된 I_c/I_기판(즉 콜렉터 전류대 기판으로 분실 또는 손실되는 전류)비는 본 발명에 따라 만들어지고 콜렉터 영역에서 영역(5C)가 제공된 비교가능한 PNP 트랜지스터의 경우 노랍게도 약 300에 도달한다.

또한 영역(5C)와 같은 약하게 도핑된 영역(p-우물영역)이 PNP 트랜지스터의 콜렉터 영역내에 있으므로 해서 초기전압(early voltage)을 크게 증가시킬 수 있으며 이같은 초기전압은 100V보다 큰 값에 도달할 수 있다.

V_CEO전압과 브레이크다운 전압 BV_CBO및 B_CES는 콜렉터 확장영역이라고 불릴 수도 있는 약하게 도핑된 콜렉터영역(5C)이 트랜지스터의 에미터와 콜렉터 사이에 역전압이 적용되는 때 손실 또는 분실되는 대부분의 전류를 보존시키기 때문에 역시 증가된다.

본 발명에 따라 집적회로를 만들기 위한 제조방법은 기판상부의 고립영역에서 도핑이 있은 후에 우물영역을 만들기 위한 도핑을 위해 해당하는 가로방향 양극성 트랜지스터 콜렉터 영역에서 역시 실시되어 뒤이는 확산 열처리에 이어 상기 우물의 같은 확산단면(profile)을 갖는 콜렉터 확장영역(제3도에서 5C)이 형성되도록 한다는 사실에 의해 그 자체를 이와 같은 타입의 혼합기술의 집적소자 표본 제조방법으로부터 구별시킨다. 물론 상기 콜렉터 영역에서 사전에 도핑하도록 함이 역시 가능할 것인데, 이는 기판 상부 고립확산(5B)에서 그리고 p-확산영역(5A)에서의 강화된 표면 영역(채널 스토퍼)(제3도에서 5D로 표시된)을 자체-정렬(self-alignment)모드로 형성시키기 위한 통상의 제조방법에 의해 생각될 수 있는 것이다.

바람직한 콜렉터 확장영역(5C)을 우물영역의 형성과 함께 동시에 실현시킨 뒤에 그릭 고립 전계 필드 산화물층을 성장시킨뒤의 제조과정은 통상의 처리순서를 통해 끝까지 계속된다.

숙련된 기술자에 분명한 바와 같이 제3도에 도시된 실시예에 대해 상세히 설명되었던 것이 모든 극성이 아날로그의 혼합 기술 집적회로와 관련해서 제3도 실시예의 극성과는 반전되는 NPN 가로방향 양극성 트랜지스터에서 똑같이 적용가능하다.

또한 다양한 규소영역의 도핑 수준 변화 범위는 숙련된 기술자에게 역시 잘 알려져 있다. p-타입 규소는 붕소로 약하게 도핑된 규소영역을 의미하며 p⁺타입영역은 붕소가 짙게 도핑된 영역을 나타낸다. 유사하게 낮은 전도도 에피텍셜 영역은 인으로 매우 약하게 도핑된 영역을 의미하는 n⁺타규소인 것으로 표시되며, n^-타영역은 상응하는 실제 도핑 수준이 숙련된 기술자에 의해 즉시 이해되는 비소, 인, 또는 안티몬으로 짙게 도핑된 영역을 나타내나, 실제 도핑수준은 잘 알려진 일정범위에서 변동될 수 있다.

Claims (3)

1. 두 번째 전도도 타입의 단결정이며 약하게 도핑된 규소 기판(1)상에 성장된 첫 번째 전도도 타입의 약하게 도핑된 규소의 에피텍셜 층(2)내 단일체로 집적되며, 상보형(complementary)의 표면 전계효과 트랜지스터와 두 번째 전도도 타입의 가로방향 양극성 트랜지스터로 구성되고, 상기 두 번째 전도도 타입의 가로방향 양극성 트랜지스터 각각이 상기 에피텍셜 층(2) 한 영역에 형성되며, 상기 영역의 기판 저부에 형성된 첫 번째 전도도 타입의 짙게 도핑된 층(3)에 의해 상기 기판(1)로부터 전기적으로 고립되며, 기판 저부 고립확산(4)과 기판 상부고립(5B) 또는 상기 영역주위로 에피텍셜 층(2)전두께로연장되는 두 번째 전도도 타입의 도핑된 규소벽을 형성하도록 합하여지는 우물확산(5A)에 의해 측면으로부터 전기적으로 고립되고, 상기 양극성 트랜지스터 각각이 상기 첫 번째 전도도 타입의 짙게 도핑된 베이스 접촉확산, 상기 두 번째 전도도 타입의 짙게 도핑딘 에미터 확산, 그리고 상기 에미터 확산주위에 형성된 두 번째 전도도 타입의 환상의 콜렉터 확산으로 이루어지며, 상기 베이스 접촉, 에미터 그리고 환상의 콜렉터 확산이 상기 상보형 전계효과 트랜지스터의 소스 및 드레인 영역 각각의 확산 프로파일과 동일한 각각의 프로파일을 갖는 집적회로에 있어서, 상기 기판 상부 고립 또는 우물확산 프로파일과 같은 확산 프로파일을 갖는 상기 두 번째 전도도 타입의 하나이상의 두 번째 환상(annular) 확산(5C)를 포함하며, 상기 두 번째 환상 확산(5C)이 상기 에피텍셜 층(2)내로 깊숙히 상기 환상의 콜렉터 확산 프로파일을 지나 확산되어 상기 에미터 확산으로부터 발생되는 전류를 가로채고, 트랜지스터의 콜렉터로 향하는 상기 두 번째 전도도 타입의 짙게 도핑된 환상의 콜렉터 확산을 포함하고 상기 전류를 모으도록 하며, 따라서 상기 트랜지스터 영역을 둘러싸는 상기 고립 확산을 향하는 전류의 분산을 막게함을 특징으로 하는 CMOS 구조와 가로방향 양극성 트랜지스터로 이루어진 고밀도 CMOS 구조와 가로방향 양극성 트랜지스터 특성의 집적회로.
2. 제1항에 있어서, 상기 기판이 p-타입이며, 상기 에피텍셜 층(2)이 n^-타입 층이고, 상기 가로방향 양극성 트랜지스터가 PNP 트랜지스터이고, 상기 PNP 트랜지스터 콜렉터 영역내에 형성된 상기 두 번째 환상 확산이 n^-채널 전계효과 트랜지스터에서 사용된 p-우물 프로파일과같은 확산 프로파일을 가짐을 특징으로 하는 CMOS 구조와 가로방향 양극성 트랜지스터로 이루어진 고밀도 CMOS 구조와 가로방향 양극성 트랜지스터 특성을 집적회로.
3. 제2항에 있어서, 상기 두 번째 환상 확산의 표면영역(5D)가 붕소로 도핑됨을 특징으로 하는 CMOS 구조와 가로방향 양극성 트랜지스터로 이루어진 고밀도 CMOS 구조와 가로방향 양극성 트랜지스터 특성을 집적회로.