JPH03227054A - Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ - Google Patents

Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ

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JPH03227054A
JPH03227054A JP2284116A JP28411690A JPH03227054A JP H03227054 A JPH03227054 A JP H03227054A JP 2284116 A JP2284116 A JP 2284116A JP 28411690 A JP28411690 A JP 28411690A JP H03227054 A JPH03227054 A JP H03227054A
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region
type
epitaxial layer
bipolar transistor
isolation region
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モハマッド・エス・ナゼール
Saurabh M Desai
サウラブ・エム・デサイ
Derek F Bowers
デレク・エフ・ボウアーズ
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Precision Monolithics Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体デバイスに関し、特に相補型バイポー
ラ・トランジスタ構造の製造のための装置および方法に
関する。
（背景技術） 従来のバイポーラ型集積回路プロセスは、典型的には第
１図に示したものの如きＮＰＮバイポーラ・トランジス
タ構造の製造に基くものである。第１図においては、Ｐ
形基板ＩＯはＮ形埋込み層１２をその上面に有する。Ｎ
−エピタキシャル層１４が基板１０および埋込み層１２
上に成長される。エピタキシャル層１４の上面に設置さ
れたＰ＋ウェル領域１６．１８は、デバイスが加熱され
る時下方への拡散により隔てられたＰ−垂直分離領域を
形成するため使用される。Ｎ十エミッタ領域２４、Ｐ＋
ベース２６およびＮ＋コレクタ領域２８が、従来の手法
を用いてエピタキシャル層１４の」二面に形成される。
金属コンタクト３０．３２．３４が、それぞれエミッタ
２４、ベース２６およびコレクタ２８に対して形成され
る。負の電圧が金属コンタクト３６に加えられて、垂直
分離領域２２．２０および基板１０に負の電位を形成す
る。次いで、酸化層３８がデバイス全体に形成され、そ
の後保護絶縁層４０が形成される。
第１図に示したＮＰＮトランジスタの製造のため用いら
れる従来の製造法は横方向ＰＮＰバイポーラ・トランジ
スタを同しウェーハ上に製造するためにも使用されてき
たが、このように製造されたＰＮＰ　トランジスタの性
能はＮ　Ｐ　Ｎ　Ｉ−ランジスタのそれと比較して劣っ
ている。
同しウェーハ上に高品質のＰＮＰバイポーラ・トランジ
スタおよびＮＰＮバイポーラ・トランジスタを生成する
ために、いくつかのプロセスが開発され、ＰＮＰ　トラ
ンジスタは、ＮＰＮトランノスタの製造の際使用される
ものと類似の一連のプロセス過程を用いて形成される。
１つの従来技術の試みが第２図に示された。第２図にお
いては、Ｎ　ｌ）　Ｎ　トランジスタの構成要素は、類
似の機能を有する第１図の対応する構成要素と同し番号
が付されている。
第２図の左側に示されるＰＮＰＩ−ランジスタに関して
は、Ｎウェル領域４２が基板１０からＰ十タブ分離領域
４４を分離するため形成される。次いで、Ｎ−エピタキ
シャル層１４が基板１０、ウェル４２およびＰ十分離領
域４４上に成長される。
次に、Ｐ＋ウェル領域４６．４８がエピタキシャル層１
４の」二面に設置される。デバイスが加熱される時、ウ
ェル領域４６．４８からのドーパント・イオンが下方へ
拡散し、Ｐ十タブ分離領域４４からの上方に拡散するイ
オンと遭遇してＰ−下方分離領域５０を形成する。Ｐ＋
ウェル領域４８はまた、ＰＮＰトランジスタに対するコ
レクタとして働（。
Ｐ十エミッタ５２およびＮ＋ベース５４は、イオン注入
の如き周知の手法を用いてエピタキシャル層１４の上面
に設置される。エミッタ・コンタクト５６、ベース・コ
ンタクト５８およびコレクタ・コンタクト６０は、酸化
層３８におけるウィンドウを介して被着（デポジット）
され、これらがエミッタ５２、ベース５４およびコレク
タ４８とそれぞれ接触するようにする。次いで、保護絶
縁層４０がデバイス全体にわたり形成される。
第２図に示した相補型バイポーラ・トランジスタ構造は
満足し得る結果を達成するが、この構造は第１図に示し
た如き標準的なバイポーラ・プロセスにおいて要求され
るよりも４つ余分なマスキング工程を必要とする。
バイポーラ・トランジスタおよび相補型金属酸化物半導
体（ＣｕＯ２）デバイスが同じウェーｌＳ　上に組込ま
れた。一般に、これらのｒＢｉｃＭＯ３Ｊ製造法は、既
に複雑なＣＭＯＳプロセスにＮＰＮおよびＰ　Ｎ　ｌ）
バイポーラ・トランジスタを付設する複雑さの故に、ま
たこのような完全に相補型のＢ１ＣＭＯＳデバイスの製
造に要する比較的多くの余分なマスキング工程数の故に
、ＣＭＯＳデバイスきして同しウェーハ上に唯１つのタ
イプのバイポーラ・トランジスタを製造することを可能
にする。
（発明の概要） 本発明の特徴および利点は、ＣＭＯＳコンパチブル・プ
ロセスを用いて相補型バイポーラ・トランジスタを製造
するための手法の提供にある。
本発明の別の特徴および利点は、最小限のマスキング工
程数を用いて高性能の相補型バ、イポーラ・トランジス
タを製造するための手法の提供にある゛。
本発明の更に別の特徴および利点は、同じ処理工程を用
いて同じウェーハ上に低電力ディジタル回路と高性能ア
ナログ回路を形成するための手法の提供にある。
上記および池の特徴および利点は、ＣＭＯＳプロセスお
よび拡散分離を用いて完全に相補型のバイポーラ・トラ
ンジスタを製造するための手法において達成される。
本発明によれば、相補型バイポーラ・トランジスタは下
記の手法を用いて製造される。最初に、基板の上面に延
在する第１および第２のタブ分離領゛域が形成される。
この基板は第１の極性にドープされ、第１および第２の
タブ分離領域が第２の極性にドープされる。第１の極性
にドープされた埋込み層は、異なる拡散速度を持つ少な
くとも２つの種類のドーパント・イオンでドープされる
ことが望ましい。次に第１の極性にドープされたエピタ
キシャル層が基板、第１および第２のタブ分離領域およ
び埋込み層上に形成される。
次いで、第１のウェル領域がエピタキシャル層の上面お
よび第１のタブ分離領域上に形成される。
このウェル領域は、バイポーラ・トランジスタの一方を
分離するため用いられる。また、第２および第３の隔て
られたウェル領域が、第２のタブ分離領域」−のエピタ
キシャル層の上面に形成される。
次いで、デバイス全体が加熱されて、第１、第２および
第３のウェル領域から下方に、また第１および第２の分
離タブから上方にドーパントをエピタキシャル層に対し
て拡散させる。この拡散工程の間、第１のタブ分離領域
から上方に拡散されたドーパント・イオンが第１のウェ
ル領域から下方に拡散するドーパント・イオンと遭遇し
て下方分離領域を生成し、第２および第３のウェル領域
から下方へ拡散するドーパント・イオンは第２のタブ領
域から上方へ拡散するドーパント・イオンと遭遇して第
２のトランジスタを分離する隔てられた垂直分離領域を
生成する。
各トランジスタのエミッタ、ベースおよびコレクタ領域
は、それらの対応する金属コンタクトと共に、注入法の
如き周知の手法を用いて形成される。負の電位を加える
ことができるように、垂直分離領域の１つに対して金属
コンタクトもまた形成される。正の電位は基板に対して
加えられる。
上記の熱拡散工程の間、埋込み層からのドーパント・イ
オンは側方、下方および上方の諸方向に拡散する。この
拡散は、第２の極性の傾斜を持つ領域を埋込み層と第２
のタブ分離領域との間に形成させる。同時に、比較的速
い拡散速度を持つ埋込み層からのドーパントは上方に拡
散して、埋込み層上に形成される第２のタブ分離領域の
部分を逆極性のドープを施す。望ましい実施態様におい
ては、埋込み層のドーピングのため使用される２′・種
類のドーパント・イオンは、ヒ素およびリンである。
本発明の上記および他の特徴および利点については、当
業者には望ましい実施態様の以降の詳細な記述および図
面から明らかになるであろう。
（実施例） 第３図乃至第８図は、製造プロセスにおける各段階のデ
バイスを時間同順に示す断面図である。
第８図は、結果として得るバイポーラ・トランジスタ構
造である。第３図乃至第８図においては、対応する機能
を持つ構成要素には同し参照番号が付される。
第３図は、製造プロセスにおける最初の工程を示す。第
３図において、Ｎ＜１００＞シリコン基板６２は、それ
ぞれその上面に形成された第１および第２のｌ）タブ分
離領域６４．６６を有する。
Ｎ形基板の使用は、ＣＩＶＩ　ＯＳプロセスが典型的に
Ｎ形基板を使用するため、本発明をＣＭＯＳプロセスを
用いて製造することを可能にする。
第１図および第２図に示した従来技術のデバイスは、Ｐ
形基板を使用する。Ｎ基板６２に対しては＜１００＞配
向が望ましいが、他の配向も使用可能である。
第１および第２のタブ分離領域６４．６６はそれぞれ、
基板上に酸化物層（図示せず）を成長させて、注入のた
めの領域６４．６６を画成するため周知のマスキング工
程を使用することにより、形成されることが望ましい。
以下において更に詳細に述べるように、第１のタブ分離
領域６４は結果として得るＩ’　Ｎ　Ｐ　）ランジスタ
に対する埋込み層として働くが、第２のタブ分離領域６
６はＮ形基板６２からＮＰＮ　トランジスタを分離する
ため用いられる。Ｐ−タブ領域６４．６６は、最初に、
立方センチ当たり１０１６〜１０１７ホウ素イオン程度
の初期表面ドーパント濃度で注入あるいは化学的に彼着
される。
第４図に示される次の製造工程において、Ｎ形埋込み層
（Ｂ／Ｌ）６８が第２のタブ分離領域６６の上面におい
てＮＰＮトランジスタとして形成される。埋込み層６８
は、周知のマスキング工程を用い、かつ少なくとも２種
類のＮ形ドーパント・イオンをヒ素あるいはアンチモン
およびリンの如き異なる拡散速度て埋込み層６８に注入
することにより形成される。
Ｎドーパントの濃度および種類は、本発明の重要な特質
である。濃度に関しては、もし濃いＮ形濃度か用いられ
るならば、埋込み層６８と第２のタブ分離領域６６との
間の早すぎるブレークダウンか生しることになる。反対
に、もし薄すぎるＮ−タイプ濃度が用いられるならば、
埋込み層のラテラル・インピーダンスはＮ　Ｐ　Ｎコレ
クタ抵抗の妥当な低い値を生しるには高すぎることにな
る。
埋込み層６８に対するドーパントの選択もまた重要であ
る。もしリンか通常の濃度で単独に使用されるならば、
以下に述へる以後の熱拡散分離工程間のリンの上方向拡
散は、非常に低いコレクターベース降伏電圧をもたらす
結果となる。もしヒ素あるいはアンチモンがＮ形ドーパ
ントとして単独に用いられるならば、熱分離拡散工程中
領域６６からＰドーパント・イオンが直接埋込み層６８
を介して拡散し、埋込み層６８をＮＰＮＩ−ランジスタ
のコレクタから完全に絶縁状態にさせる。即ち、Ｐ−フ
ィルムがＮ形埋込み層６８上に形成されることになる。
Ｐ−フィルムの存在は、ＮＰＮトランジスタにおいて非
常に高いコレクタ抵抗を、あるいは更にベース−分離層
の短絡さえ生じるおそれがある。
Ｉ−記の諸問題は本発明により解決されるが、これにお
いては２つのタイプのドーパント・イオンか埋込み層６
８において用いられる。望ましい実施態様においては、
ヒ素およびアンチモン・イオンが、立方センチ当たり１
０１８乃至１０１９イオン程度の比較的高い初期露光量
で注入される。
同時に、リン・イオンは、立方センチ当たり５ＸＩＯ”
乃至５Ｘ　１０”イオン程度の比較的低い初期濃度で注
入される。ヒ素あるいはアンチモンおよびリンの如き２
種類のドーパント・イオンを使用する利点のいくつかは
、ラテラル埋込み層インピーダンスが低いこと、５０乃
至７０ボルト以上の程度の高いコレクターベース降伏電
圧が得られること、上記のＰ−フィルムの問題が排除さ
れること、および第７図に関して更に詳細に述べるよう
に、傾斜を持つＰ形の分離領域が埋込み層６８と第２の
分離領域６６との間に境界として生成されることである
。
第５図は、次の主な製造工程を示しており、Ｎエピタキ
シャル領域（ＥＰｒ）７０がウエーハ全体即ち基板６２
、第１および第２のタブ分離領域６４．６６、および埋
込み層６８１に成長させられる。
このエピタキシャル層の厚さは、特定の所要の用途に応
して選択されるが、典型的には約７乃至１５μで変化す
る。エピタキシャル層７０の抵抗率もまた所要の用途に
従って選択されるが、一般には１乃至５Ωｃｍの範囲内
にある。
第６図に示される次の製造工程において、マスキング工
程がエピタキシャル層７０の上面にＰ−ウェル領域７２
．７６．７８を画成するため使用される。最初に、Ｐ−
ウェル領域７２が第１のタブ分離領域６４上に置かれ、
第２および第３のウェル領域７６．７８が第２のタブ分
離領域６６上に置かれる。
以下に述へるように、このウェル領域はドライブ・イン
（ｄｒｉｖｅ−ｉｎ）拡散分離工程の間ＮＰＮ　Ｉ−ラ
ンジスタを分離するため使用される。第１のウェル領域
はまた、ＰＮＰ　トランジスタに対するコレクタ領域と
しても働く。
Ｐ−ウェル領域７２．７６．７８におけるドーパント濃
度は、従来のバイポーラ・タイプの分離拡散におけるよ
りも遥かに高い。本発明においては、このドーパント濃
度は立方センチ当たり１０１６イオン程度であるが、従
来のバイポーラ分離拡散法においては、ドーパント濃度
は立方センチ当たり１０１８乃至１０１９イオン程度で
ある。従来のバイポーラ・プロセスは、周囲のデバイス
から各トランジスタを分離する分離領域を画成してＰＮ
Ｐ　トランジスタのコレクタを形成する別個の工程を必
要とする。本発明においては、通常の拡散がＮＰＮＩ−
ランジスタを分離してＰＮＰトランジスタのコレクタ領
域を形成する。この拡散の濃度はＣＭＯＳプロセスにお
けるＰ−ウエル領域と同じにすることができ、相補型バ
イポーラ・トランジスタを標準的なＣＭＯＳデバイスと
同時に作ることを可能にする。
次いで、本デバイスは約１１００乃至１２００℃で約１
０時間加熱されて、第７図に示される如く分離領域の生
成あるいはドライブ・インを行う。この熱拡散分離工程
中、第１のウェル領域７２からのドーパント・イオンは
下方へ拡散するが、第１のタブ分離領域６４からのドー
パント・イオンは上方へ拡散する。その結果は、ＰＮＰ
　トランジスタのコレクタ領域を形成する１〕−ウェル
分離領域８０の生成となる。
またこのドライブ・イン工程中、第２のウェル領域７６
からのドーパント・イオンは下方へ拡散するが、同時に
第２のタブ分離領域６６からのドーパント・イオンは上
方へ拡散する。この下方および上方へ拡散するドーパン
ト・イオンは遭遇して、垂直Ｐ−ウェル分離領域８２を
生成する。
同様に、ウェル領域７８からの下方に拡散するイオンは
第２のタブ分離領域６６からの上方に拡散するドーパン
ト・イオンと遭遇して、第２の垂直Ｐ−ウェル分離領域
８４を生成する。この隔てられた垂直分離領域８２．８
４は、他のデバイスからＮＰＮ　トランジスタを分離す
るため用いられる。
また、熱波ドライブ・イン工程中、埋込み層６８におけ
るドーパント・イオンが埋込み層６８から下方かつ側方
へ拡散して、第２のタブ分離領域６６の各部付近を部分
的に逆極性ドーピング（カウンタ・ドーピング）を行う
。この拡散および逆ドーピングは、埋込み層６８と第２
のタブ分離領域６６との間の境界に傾斜を持つ（グレー
テッド）Ｐ形分離領域８６を生成する。傾斜領域８６は
、埋込み層６８に対する適当な高降伏電圧を生じる。
比較的高い拡散速度を持つ埋込み層６８におけるドーパ
ント・イオンはまた、同じ熱ドライブ・イン工程中上方
へ拡散して、さもなければ、埋込み層６８上方に位置す
ることになる第２のタブ分離領域の部分に逆極性ドーピ
ングを行う。このように、埋込み層６８上のシリコンが
Ｎ形に変換され、これにより先に述べたＰ−フィルムの
問題を回避する。
第８図は、本発明による相補型バイポーラ・トランジス
タ構造の望ましい実施態様の断面図である。第７図に関
して先に述べた熱波ドライブ・イン工程の後、従来のマ
スキングおよびイオン注入法を用いてＰＮＰ　）ランジ
スタに対するＮベース９（）および１】十エミッタ８８
を形成する。同様に、従来の手法を用いてＮ十エミッタ
９２、Ｐ　＋ベース９４、Ｎ＋コレクタ９６、ガード・
リングとして働くＰ十領域９７、および［〕−ウェル分
離領域８２．８４との接触を可能にする１〕十領域９８
を形成する。次いで、金属コンタクトに対する適当なウ
ィンドウを持つ酸化物層９９が構造体全体に被着される
。従来の被着法あるいはスパッタリング法を用いて、エ
ミッタ８８に対する金属エミッタ・コンタクト［００、
ベース９０に対する金属ベース・コンタクト１０２、コ
レクタ／ウェル領域７４に対する金属コレクタ・コンタ
クト１０４、エミッタ９２に対する全屈ミンタ・コンタ
クト１０６、ベース９４に対する金属ベース・コンタク
ト１０８、コレクタ９６に対する金属コレクタ・コンタ
クト１１０、およびウェル領域７８に対する電気コンタ
クトである金属コンタクト１１２を形成する。コンタク
ト１１２を介してウェル領域７８に対し負の電位を加え
る手段（図示せず）は、ＮＰ接合ダイオードを負にバイ
アスした状態に保持して、従来のバイポーラ・プロセス
においてなされたような大きな電流の流れを阻ｔＬする
。また、正の供給電源か正の電位を基板６２へ加えて、
Ｐ　Ｎ　Ｐ　トランジスタがそれ自体絶縁状態になるこ
とを保証する。
最後の工程として、保護絶縁層１１４が構造全体にわた
り被着されて、環境要因からデバイスを保護する。望ま
しい実施態様は、ＣＭＯ３丁〕チャンネル・ドレーン／
ソース拡ｔＦｉ　’ｆｒ：　Ｐ　Ｎ　Ｐエミッタ材料と
して用い、ＣＭＯ３Ｎチャンネル・ドレーン／ソース拡
散をＮＰＮエミッタ材料として用い、これにより２つの
製造工程を節減する。高電圧ＣＭＯＳプロセスにおいて
時に使用されるＰガード・リング材料をＮＰＮ　トラン
ジスタのベース領域として使用することにより、更に節
減を行うことができる。
特定の望ましい実施態様を示し述へたが、当業者には、
多くの変更および修正例が実施可能であり、しかも本発
明の趣旨および範囲内に含まれることが明らかであろう
。従って、本発明は頭書の特許請求の範囲によってのみ
限定されるへきものである。
【図面の簡単な説明】
第１図は従来技術のＮＰＮバイポーラ・トランジスタを
示す断面図、第２図は従来技術の相補型バイポーラ・ト
ランジスタ構造を示す断面図、第３図は基板に設置され
たドープされた第１および第２のタブ分離領域を持つ本
発明により形成された相補型バイポーラ・トランジスタ
構造に対する初期の基板を示す断面図、第４図は第２の
タブ分離領域」二に埋込み層が形成された比較的後の製
造段階における第３図の構造を示す断面図、第５図は基
板、埋込み層および第１および第２のタブ分離領域上に
エピタキシャル層か形成された製造プロセスの比較的後
の段階における第４図の構造を示す断面図、第６図はエ
ピタキシャル層の上面に３つのウェル領域が形成された
製造プロセスの比較的後の段階における第５図の構造を
示す断面図、第７図は同し熱拡散工程の間分離領域が駆
動された製造プロセスの比較的後の段階における第６図
の構造を示す断面図、および第８図は本発明の望ましい
実施態様を示す製造プロセスの比較的後の段階における
第７図の構造を示す断面図である。 ６２・・・ノリコン基板、６４．６６・・・タブ分離領
域、６８・・・埋込み層、７０・・・Ｎエピタキシャル
層、７２．７６．７８・・・Ｐ−ウェル領域、７４・・
・コレクタ／ウェル領域ｆ域、８０・・・Ｐ−ウェル分
離領域、８２．８４・・・垂直Ｐ−ウェル分離領域、８
６・・Ｐ−タイプ分離領域、８８・・Ｐ十エミッタ、９
０・・・Ｎベース、９２・・・Ｎ十エミッタ、９４・・
・Ｐ＋ベース、９６・・・Ｎ＋コレクタ、９７・・・Ｐ
十領域、９８・・・Ｐ十領域、９９・・・酸化物層、１
００・・・金属エミッタ・コンタクト、１０２・・・金
属ベース・コンタクト、１０４・・・金［コレクタ・コ
ンタクト、１０６・・・金属エミッタ・コンタクト、１
１０・・・金属コレクタ・コンタクト、１１２・・・金
属コンタクト。 ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５

Claims (1)

  1. 【特許請求の範囲】 １、第１の導電性にドープされた半導体基板（６２）と
    、 前記基板（６２）の上面まで延長し前記第１の導電性と
    は逆の第２の導電性にドープされたタブ分離領域（６６
    ）と、 前記タブ分離領域（６６）の上面まで延長し、かつ前記
    第１の導電性の少なくとも２種類のドーパントを有する
    埋込み層（６８）とを備え、該ドーパントの一方が他方
    のドーパントより大きな熱拡散率を有し、更に、 前記基板（６２）、前記タブ分離領域（６６）、および
    前記埋込み層（６８）にわたって成長され、かつ前記第
    １の導電性にドープされたエピタキシャル層（７０）と
    、 前記エピタキシャル層（７０）に設置され、前記第２の
    導電性にドープされたベース領域（９４）と、 前記ベース領域（９４）に設置され、前記第１の導電性
    にドープされたエミッタ領域（９２）と、 前記エピタキシャル層（７０）に設置され、前記第１の
    導電性にドープされたコレクタ領域（９６、７０）と、 を備えたバイポーラ・トランジスタ構造。 ２、前記タブ分離領域（６６）と電気的に接触して前記
    エピタキシャル層に設置され、前記第２の導電性にドー
    プされた垂直分離領域（８２、８４）を更に備えた請求
    項１記載のバイポーラ・トランジスタ構造。 ３、前記少なくとも２種類のドーパントがヒ素あるいは
    アンチモンおよびリンのイオンであり、ヒ素またはアン
    チモンのドーパント・イオンの初期濃度が、立方センチ
    当たり１０＾１＾８乃至１０＾１＾９イオン濃度にあり
    、リンのドーパント・イオンの初期濃度が立方センチ当
    たり５×１０＾１＾５乃至５×１０＾１＾５イオン濃度
    にある請求項１記載のバイポーラ・トランジスタ構造。 ４、前記タブ分離領域（６６）と前記埋込み層（６８）
    との間に置かれた傾斜を持つ分離領域（８６）を更に備
    え、該傾斜を持つ分離領域（８６）が前記第１の導電性
    の傾斜を持つドーピングを有する請求項１記載のバイポ
    ーラ・トランジスタ 構造。 ５、Ｎタイプの半導体基板（６２）と、 ＰＮＰバイポーラ・トランジスタ構造とを 備え、該構造は、前記基板の上面まで延長 する第１のＰタブ分離領域（６４）と、 前記基板（６２）と前記第１のＰタブ分離 領域（６４）とにわたり生長させられたＮ形エピタキシ
    ャル層（７０）と、 エピタキシャル層（７０）に設置されたＰ形コレクタ領
    域（８０）と、 Ｐ形コレクタ領域（８０）に設置されたＮ形ベース領域
    （９０）と、 Ｎ形ベース領域（９０）に設置されたＰ形 エミッタ領域（８８）とを含み、 ＮＰＮバイポーラ・トランジスタ構造を備え、該構造は
    、 前記基板（６２）の上面まで延長する第２のＰタブ分離
    領域（６６）と、 前記第２のＰタブ分離領域（６６）の上面 まで延長するＮタイプ埋込み層（６８）と、前記基板（
    ６２）と前記第２のＰタブ分離 領域（６６）とにわたって成長させられたＮ形エピタキ
    シャル層（７０）と、 前記エピタキシャル層（７０）に設置されたＰ形ベース
    領域（８４）と、 前記エピタキシャル層（７０）に設置されたＮ形コレク
    タ領域（９６、７０）と、 前記ベース領域（８４）に設置されたＮ形 エミッタ領域（９２）と を含む相補型バイポーラ・トランジスタ構造。 ６、Ｎ形エピタキシャル層（７０）と共通の基板（６２
    ）上に、相補型ＰチャンネルおよびＮチャンネルの金属
    酸化物半導体（ＣＭＯＳ）トランジスタと同時に、相補
    型のＰＮＰおよびＮＰＮバイポーラ・トランジスタを形
    成する方法に おいて、 前記エピタキシャル層（７０）に対するＰ形ドーパント
    の共通の拡散により、ＮチャンネルＭＯＳトランジスタ
    のためのＰ−ウェルを、またＰＮＰバイポーラ・トラン
    ジスタのためのコレクタ・ウェル（８０）とを形成し、 ＰＮＰトランジスタのための前記コレクタ 領域（８０）内にベース（８８）およびエミッタ（９０
    ）を、ＮＰＮバイポーラ・トランジスタのための前記エ
    ピタキシャル層（７０）内にベース（９０）、エミッタ
    （９２）およびコレクタ（９６）を、ＮｉチャンネルＭ
    ＯＳトランジスタのための前記Ｐ−ウェル内にソースお
    よびドレーンを、またＰチャンネルＭＯＳトランジスタ
    のための前記エピタキシャル層（７０）内にソースおよ
    びドレーンを形成する、 ステップを含む方法。 ７、Ｐ形分離バリア（８２、８４）が、前記Ｐ−ウェル
    およびコレクタ・ウェル（８０）の拡散と共通のＰ形ド
    ーパントの拡散において、ＮＰＮバイポーラ・トランジ
    スタの周囲のエピタキシャル層（７０）に形成される請
    求項６記載の方法。 ８、前記ＰチャンネルＭＯＳトランジスタのソースおよ
    びドレーンが、また前記ＰＮＰバイポーラ・トランジス
    タのエミッタ（８８）が、共通のＰ形ドーパント拡散に
    より形成される請求項６記載の方法。 ９、前記ＮチャンネルＭＯＳトランジスタのソースおよ
    びドレーン、およびＮＰＮバイポーラ・トランジスタの
    エミッタ（９２）が、共通のＮ形ドーパント拡散により
    形成される請求項６記載の方法。 １０、ＮチャンネルＭＯＳトランジスタに対するガード
    ・リング、およびＮＰＮバイポーラ・トランジスタのベ
    ース（９４）が、Ｐ形ドーパントの共通の拡散により形
    成され、ＮＰＮバイポーラトランジスタのエミッタ（９
    ２）が該トランジスタのベース（９４）内に形成される
    請求項９記載の方法。
JP2284116A 1990-01-25 1990-10-22 Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ Pending JPH03227054A (ja)

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