JPS61276359A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61276359A JPS61276359A JP60117871A JP11787185A JPS61276359A JP S61276359 A JPS61276359 A JP S61276359A JP 60117871 A JP60117871 A JP 60117871A JP 11787185 A JP11787185 A JP 11787185A JP S61276359 A JPS61276359 A JP S61276359A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ・トランジスタと０ＭＯ８構成の電
界効果トランジスタとを同一基板上に複合化した半導体
装置（以下パイ−ＣＭＯ８半導体装置という）の構造お
よび製造方法に関する。
界効果トランジスタとを同一基板上に複合化した半導体
装置（以下パイ−ＣＭＯ８半導体装置という）の構造お
よび製造方法に関する。
従来、バイ・ＣＭ０８半導体装置のＰＮＰバイポーラ・
トランジスタは、通常、横形に構成される。その理由の
大半は、製造プロセスが簡単なうえ、チップ上の占有面
積が小さくて済むことによるものである。
トランジスタは、通常、横形に構成される。その理由の
大半は、製造プロセスが簡単なうえ、チップ上の占有面
積が小さくて済むことによるものである。
しかしながら、一般に知られているように、積形ＰＮＰ
バイポーラ・トランジスタのエミッタ接地電流増幅率β
は高々３０〜５０と小さく、また、利得帯域幅積ｆ！も
同様に３０〜５０ＭＨｚと低いので、バイアス回路など
の低周波回路ならば兎も角、高速動作を行なう高周波回
路への組込みに重大な支障を与える。一方、半導体集積
回路装置に対する要望は全般的に高速化、微細化、高集
積化を指向す句匿勢にあり、このバイ・ＣＭＯ８半導体
装置がもつ回路設計上の制約についての解決が望まれて
いる。しかし、横形ＰＮＰバイポーラ・トランジスタは
、その耐圧を１５Ｖ程度に維持した上で高周波特性を改
善することが本質上難しいので、上り高速化を目指す最
近の要望に応えることができない。
バイポーラ・トランジスタのエミッタ接地電流増幅率β
は高々３０〜５０と小さく、また、利得帯域幅積ｆ！も
同様に３０〜５０ＭＨｚと低いので、バイアス回路など
の低周波回路ならば兎も角、高速動作を行なう高周波回
路への組込みに重大な支障を与える。一方、半導体集積
回路装置に対する要望は全般的に高速化、微細化、高集
積化を指向す句匿勢にあり、このバイ・ＣＭＯ８半導体
装置がもつ回路設計上の制約についての解決が望まれて
いる。しかし、横形ＰＮＰバイポーラ・トランジスタは
、その耐圧を１５Ｖ程度に維持した上で高周波特性を改
善することが本質上難しいので、上り高速化を目指す最
近の要望に応えることができない。
本発明の目的は、上記の情況に鑑み、ＰＮＰバイポーラ
−トランジスタを３重拡散の縦形゛トランジスタに形成
することによって、高周波特性を改善したパイ・ＣＭ０
８半導体装置およびその製造方法を提供することである
。
−トランジスタを３重拡散の縦形゛トランジスタに形成
することによって、高周波特性を改善したパイ・ＣＭ０
８半導体装置およびその製造方法を提供することである
。
本発明の半導体装置は、Ｐ形半導体基板と、前記Ｐ形半
導体基板上に形成されるＮ形半導体層と、前記Ｎ形半導
体層の分離された島状領域に形成される縦形ＮＰＮバイ
ポーラ・トランジスタおよびＰチャネル形電界効果トラ
ンジスタと、前記島状領域内に設けたＰ形ウェル領域に
形成される３重拡散縦形ＰＮＰバイポーラ・トランジス
タと、前記Ｎ形半導体層内のＰ形ウェル領域に形成され
るＮチャネル形電界効果トランジスタとを含む。
導体基板上に形成されるＮ形半導体層と、前記Ｎ形半導
体層の分離された島状領域に形成される縦形ＮＰＮバイ
ポーラ・トランジスタおよびＰチャネル形電界効果トラ
ンジスタと、前記島状領域内に設けたＰ形ウェル領域に
形成される３重拡散縦形ＰＮＰバイポーラ・トランジス
タと、前記Ｎ形半導体層内のＰ形ウェル領域に形成され
るＮチャネル形電界効果トランジスタとを含む。
また、本発明の半導体装置の製造方法は、Ｐ形半導体基
板に複数個のＮ Ｍ１込み層領域を互いに離間して選択
的に形成する工程と、前記Ｎ 埋込み層領域相互の離間
領域および選択されたＮ＋埋込み層領域内にＰ 埋込み
層をそれぞれ同時形成する工程と、前記Ｎ＋およびＰ＋
埋込み層を含むＰ形半導体基板の全面にＮ形半導体層を
エピタキシャル成長する工程と、前記Ｎ形エピタキシャ
ル半導体層面に前記Ｐ＋埋込み層と対向させＰ形半導体
領域をそれぞれ形成する工程と、前記Ｐ＋埋込層および
Ｐ形半導体領域をそれぞれ対向する位置で接続し前記Ｎ
形エピタキシャル半導体層内にＰ形分離領域およびＰ形
ウェル領域をそれぞれ形成する不純物押し込み工程と、
前記Ｐ形分離領域で堰り囲まれる前記Ｎ形エピタキシャ
ル半導体層の島状領域に縦形ＮＰＮバイポーラ・トラン
ジスタのＰ形ベース領域を形成する工程と、前記Ｎ中種
込み層内に形成されたＰ＋埋込み層を含むＰ形ウェル領
域にＮ形不純物領域を形成１−る３重拡散縦形ＰＮＰバ
イポーラ・トランジスタのベース領域形成工程と、前記
２つのベース領域および前記Ｐ形ベース領域を含む島状
領域並びに前記Ｎ＋埋込み層領域相互の離間領域に形成
されたＰ形ウェル領域にＮ＋不純物領域を同時形成する
前記縦形ＮＰバイポーラートランジスタのエミッタ領域
およびコレクターオーム接触部並びにＮチャネル電界効
果トランジスタのソース、ドレイン領域の同時形成工程
と、前記２つのベース領域および島状領域にＰ＋不純物
領域を同時形成する前記縦形ＮＰＮバイポーラ・トラン
ジスタのベースｅオーム接触部２工びＰチャネル電界効
果トランジスタのソース、ドレイン領域の同時形成工程
とを含む。
板に複数個のＮ Ｍ１込み層領域を互いに離間して選択
的に形成する工程と、前記Ｎ 埋込み層領域相互の離間
領域および選択されたＮ＋埋込み層領域内にＰ 埋込み
層をそれぞれ同時形成する工程と、前記Ｎ＋およびＰ＋
埋込み層を含むＰ形半導体基板の全面にＮ形半導体層を
エピタキシャル成長する工程と、前記Ｎ形エピタキシャ
ル半導体層面に前記Ｐ＋埋込み層と対向させＰ形半導体
領域をそれぞれ形成する工程と、前記Ｐ＋埋込層および
Ｐ形半導体領域をそれぞれ対向する位置で接続し前記Ｎ
形エピタキシャル半導体層内にＰ形分離領域およびＰ形
ウェル領域をそれぞれ形成する不純物押し込み工程と、
前記Ｐ形分離領域で堰り囲まれる前記Ｎ形エピタキシャ
ル半導体層の島状領域に縦形ＮＰＮバイポーラ・トラン
ジスタのＰ形ベース領域を形成する工程と、前記Ｎ中種
込み層内に形成されたＰ＋埋込み層を含むＰ形ウェル領
域にＮ形不純物領域を形成１−る３重拡散縦形ＰＮＰバ
イポーラ・トランジスタのベース領域形成工程と、前記
２つのベース領域および前記Ｐ形ベース領域を含む島状
領域並びに前記Ｎ＋埋込み層領域相互の離間領域に形成
されたＰ形ウェル領域にＮ＋不純物領域を同時形成する
前記縦形ＮＰバイポーラートランジスタのエミッタ領域
およびコレクターオーム接触部並びにＮチャネル電界効
果トランジスタのソース、ドレイン領域の同時形成工程
と、前記２つのベース領域および島状領域にＰ＋不純物
領域を同時形成する前記縦形ＮＰＮバイポーラ・トラン
ジスタのベースｅオーム接触部２工びＰチャネル電界効
果トランジスタのソース、ドレイン領域の同時形成工程
とを含む。
すなわち、本発明によれば、ＰＮＰバイポーラ・トラン
ジスタは、Ｎ形半導体層内ＯＮ＋埋込み層の上にＰ＋埋
込み層を含んで形成されるＰ形ウェル領域に所謂３重拡
散の縦形トランジスタとして構成される。この３重拡散
縦形構造によりＰＮＰバイポーラ・トランジスタは高速
化される。また、ＰおよびＮの各チャネル形電界効果ト
ランジスタは、Ｎ形エピタキシャル半導体層に形成され
る同形の島状領域およびＰ形ウェル領域にそれぞれ形成
される。これらは、必要に応じて互いに隣接して形成さ
れる。この際、この両者の何れもがそれぞれのウェル領
域上に形成されるようにしてもよい。すなわち、島状領
域にこれと同形のＮ形ウェル領域を改めて設けてＰチャ
ネル形電界効果トランジスタを形成してもよい。このよ
うにすると、Ｐチャネル形電界効果トランジスタのゲー
トしきい値電圧のバラツキおよび短チヤネル効果が改善
でき、ＣＭＯ８構成回路の動作特性を向上せしめ得る。
ジスタは、Ｎ形半導体層内ＯＮ＋埋込み層の上にＰ＋埋
込み層を含んで形成されるＰ形ウェル領域に所謂３重拡
散の縦形トランジスタとして構成される。この３重拡散
縦形構造によりＰＮＰバイポーラ・トランジスタは高速
化される。また、ＰおよびＮの各チャネル形電界効果ト
ランジスタは、Ｎ形エピタキシャル半導体層に形成され
る同形の島状領域およびＰ形ウェル領域にそれぞれ形成
される。これらは、必要に応じて互いに隣接して形成さ
れる。この際、この両者の何れもがそれぞれのウェル領
域上に形成されるようにしてもよい。すなわち、島状領
域にこれと同形のＮ形ウェル領域を改めて設けてＰチャ
ネル形電界効果トランジスタを形成してもよい。このよ
うにすると、Ｐチャネル形電界効果トランジスタのゲー
トしきい値電圧のバラツキおよび短チヤネル効果が改善
でき、ＣＭＯ８構成回路の動作特性を向上せしめ得る。
また、本発明の半導体装置の製造方法は、３重拡散縦形
ＰＮＰバイポーラ・トランジスタのコレクタ領域および
Ｎチャネル形電界効果トランジスタのＰ形ウェル領域並
びにＰ形分ｍ領域の各下部Ｐ＋埋込み層領域、また、３
重拡散縦形ＰＮＰバイポーラ・トランジスタおよびＮチ
ャネル形電界効果トランジスタにおけるＰ形ウェル領域
のＰ−半導体領域、或いは、３重拡縦形ＰＮＰバイポー
ラ・トランジスタのコレクタ・オーム接触部とＰ形分離
領域の上部Ｐ＋半導体領域を始め、これらバイポーラ形
および電界効果形各トランジスタにおけるエミッタ、ベ
ースまたはコレクタの各オーム接触部、或いはソース、
ドレインなど導゛亀形および不純物濃度を等しくする半
導体領域を全て一括し、それぞれ一工程で同時形成せし
め得る。従って製造工程はきわめて簡略されるので、き
わめて素子特性バラツキの少ない半導体装置を提供する
ことが可能である。
ＰＮＰバイポーラ・トランジスタのコレクタ領域および
Ｎチャネル形電界効果トランジスタのＰ形ウェル領域並
びにＰ形分ｍ領域の各下部Ｐ＋埋込み層領域、また、３
重拡散縦形ＰＮＰバイポーラ・トランジスタおよびＮチ
ャネル形電界効果トランジスタにおけるＰ形ウェル領域
のＰ−半導体領域、或いは、３重拡縦形ＰＮＰバイポー
ラ・トランジスタのコレクタ・オーム接触部とＰ形分離
領域の上部Ｐ＋半導体領域を始め、これらバイポーラ形
および電界効果形各トランジスタにおけるエミッタ、ベ
ースまたはコレクタの各オーム接触部、或いはソース、
ドレインなど導゛亀形および不純物濃度を等しくする半
導体領域を全て一括し、それぞれ一工程で同時形成せし
め得る。従って製造工程はきわめて簡略されるので、き
わめて素子特性バラツキの少ない半導体装置を提供する
ことが可能である。
この３重拡散縦形ＰＮＰバイポーラ・トランジスタは横
形に比しきわめて良好な高周波および耐圧の諸物件を具
備するので、ウェル領域に形成されゲートしきい値電圧
のバラツキを改善された電界効果トランジスタと相俟っ
て、パイ・ＣＭ０８半導体装置をきわめて高速且つ安定
に作動せしめ得る。
形に比しきわめて良好な高周波および耐圧の諸物件を具
備するので、ウェル領域に形成されゲートしきい値電圧
のバラツキを改善された電界効果トランジスタと相俟っ
て、パイ・ＣＭ０８半導体装置をきわめて高速且つ安定
に作動せしめ得る。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す断面構造図である。本
実施例では、Ｐ形半導体基板ｌと、互いに離間して設け
られた複数個ＯＮ＋埋込み層２と、基板全面にエピタキ
シャル成長されたＮ″″形半形体導体層３このＮ″″形
半形体導体層３状領域４゜５および６をそれぞれ形成す
るＰ十分離領域７およびＰ形ウェル領域８と、選択され
た一つの島状領域５に形成された埋込み層２に達する深
さのＰ形ウェル領域９と、２つの島状領域４および６の
Ｎ−形半導体層上にそれぞれ形成された縦形ＮＰＮバイ
ポーラ・トランジスタＱ１およびＰチャネル形電界効果
トランジスタＱ４と、２つのＰ形ウェル領域８および９
上にそれぞれ形成されたＮチャネル形電界効果トランジ
スタＱ３および３重拡散縦形ＰＮＰバイポーラ・トラン
ジスタＱ！とを含む。仁こで（ＢＩＪｌ、Ｃ１） お
よび（Ｂ２゜Ｂ２．Ｃ２）はトランジスタＱ１およびＧ
２のベース、エミッタ、コレクタの各引出電極を、また
、（８１，Ｇｔ、Ｄｓ）および（Ｓｔ、Ｇ２．Ｄｚ）は
トランジスタＱ３およびＱ＝のソース、ゲート、ドレイ
ンの各引出電極をそれぞれ示すものである。
実施例では、Ｐ形半導体基板ｌと、互いに離間して設け
られた複数個ＯＮ＋埋込み層２と、基板全面にエピタキ
シャル成長されたＮ″″形半形体導体層３このＮ″″形
半形体導体層３状領域４゜５および６をそれぞれ形成す
るＰ十分離領域７およびＰ形ウェル領域８と、選択され
た一つの島状領域５に形成された埋込み層２に達する深
さのＰ形ウェル領域９と、２つの島状領域４および６の
Ｎ−形半導体層上にそれぞれ形成された縦形ＮＰＮバイ
ポーラ・トランジスタＱ１およびＰチャネル形電界効果
トランジスタＱ４と、２つのＰ形ウェル領域８および９
上にそれぞれ形成されたＮチャネル形電界効果トランジ
スタＱ３および３重拡散縦形ＰＮＰバイポーラ・トラン
ジスタＱ！とを含む。仁こで（ＢＩＪｌ、Ｃ１） お
よび（Ｂ２゜Ｂ２．Ｃ２）はトランジスタＱ１およびＧ
２のベース、エミッタ、コレクタの各引出電極を、また
、（８１，Ｇｔ、Ｄｓ）および（Ｓｔ、Ｇ２．Ｄｚ）は
トランジスタＱ３およびＱ＝のソース、ゲート、ドレイ
ンの各引出電極をそれぞれ示すものである。
本実施例では島状領域６とＰ形ウェル領域８とは互いに
隣接して形成され、２つの電界効果トランジスタＱｓ２
よびＧ４が０Ｍ０８回路を容易に構成し得るよう配置さ
れる。また、１０および１１はＰ形ウェル領域８３工び
９直下のＰ＋埋込み層を、１２および１３はチャネル・
ストッパおよび酸化保ｆｉｌ膜をそれぞれ示す。ここで
、Ｐ＋埋込み層１１は周知のと８つ３重拡散縦形ＰＮＰ
バイポーラ・トランジスタＱ２のコレクタ抵抗ヲ充分低
減するよう作用する。なお、各トランジスタにおける各
領域の導電型は、それぞれ周知であるので全て省略した
。また、ハツチングも省略し見易くした。
隣接して形成され、２つの電界効果トランジスタＱｓ２
よびＧ４が０Ｍ０８回路を容易に構成し得るよう配置さ
れる。また、１０および１１はＰ形ウェル領域８３工び
９直下のＰ＋埋込み層を、１２および１３はチャネル・
ストッパおよび酸化保ｆｉｌ膜をそれぞれ示す。ここで
、Ｐ＋埋込み層１１は周知のと８つ３重拡散縦形ＰＮＰ
バイポーラ・トランジスタＱ２のコレクタ抵抗ヲ充分低
減するよう作用する。なお、各トランジスタにおける各
領域の導電型は、それぞれ周知であるので全て省略した
。また、ハツチングも省略し見易くした。
かかる構造のＰＮＰバイポーラ・トランジスタＱ２は、
５０以上のエミッタ接地電流増幅率βと３００ＭＨｚ
以上の利得帯域幅積ｆ丁と１５Ｖ以上の耐圧特性とを具
備するので、きわめて高速動作を行ない得る。また、Ｎ
チャネル形電界効果トランジスタＱ３はＰ形ウェル領域
８に形成されているので、デートしきい値電圧のロフト
間バラツキが僅小であり、ＰＮＰバイポーラ・トランジ
スタＱ２の高周波特性の向上と相俟って、従来のパイ・
ＣＭ ０．８半導体装置がもつ回路設計上の制約を有効
に解決し得る。
５０以上のエミッタ接地電流増幅率βと３００ＭＨｚ
以上の利得帯域幅積ｆ丁と１５Ｖ以上の耐圧特性とを具
備するので、きわめて高速動作を行ない得る。また、Ｎ
チャネル形電界効果トランジスタＱ３はＰ形ウェル領域
８に形成されているので、デートしきい値電圧のロフト
間バラツキが僅小であり、ＰＮＰバイポーラ・トランジ
スタＱ２の高周波特性の向上と相俟って、従来のパイ・
ＣＭ ０．８半導体装置がもつ回路設計上の制約を有効
に解決し得る。
第２図（ａ）〜（ｇ）は本発明半導体装置の製造方法の
一実施例を示す工程図で、第１図と共通する各部にはこ
れらと同一符号が用いられている。
一実施例を示す工程図で、第１図と共通する各部にはこ
れらと同一符号が用いられている。
まず、Ｐ形半導体基板１（比抵抗１〜３Ω／ｃＩＩＬ）
には複数個のＮ 埋込み層２が互いに離間して選択的に
形成され、ついでこれらの離間領域上および選択された
Ｎ＋埋込み層領域内にＰ＋埋込み層７ａ、１０および１
１がそれぞれ選択的に形成され、これら全面にＮ−形半
導体層３（比抵抗１〜３Ω／ｃｍ）４〜５μｍの厚さに
エピタキシャル成長される。（第２（ａ）図）。ついで
第２（ｂ）図に示すように、酸化被膜１３をマスクとし
て複数個のＰ＋半導体領域７ｔｌよびＰ″″半導体領域
ｇａ、９ａを下部の埋込み層’７ａ＊ｔｏおよび１１と
それぞれ対向させて形成し、深さ１μｍ程度の第１回押
し込み工程を加える。つぎに一つのＰ−半導体領域９ａ
内にＮ形半導体領域１４をイオン注入によって形成し、
更に第２回目の押し込み工程を行ない互いに対向するＰ
形半導体領域同志を接続することによって、複数個のＰ
形分離領域７およびＰ形ウェル８，９がそれぞれ形成さ
れると共に、Ｎ−形島状領域４，５．６および３重拡散
縦形ＰＮＰバイポーラトランジスタＱ２のベース領域が
同時に形成される。（第２（Ｃ）図）。ここで、島状領
域４にＰ形不純物を深さ０．５〜１．０μｍに選択拡散
して縦形ＮＰＮバイポーラ・トランジスタＱｌのベース
領域（層抵抗ＩＫΩ／口）１５を形成し、更にこのＰ形
ベース領域１５およびＮ−形島状領域４並びにＮ形ベー
ス領域１４１３よびＰ形ウェル上にＮ＋半導体領域１６
および１７並びに１８．１９を同時形成する。（第２（
ｄ）図および第２（ｅ）図）。
には複数個のＮ 埋込み層２が互いに離間して選択的に
形成され、ついでこれらの離間領域上および選択された
Ｎ＋埋込み層領域内にＰ＋埋込み層７ａ、１０および１
１がそれぞれ選択的に形成され、これら全面にＮ−形半
導体層３（比抵抗１〜３Ω／ｃｍ）４〜５μｍの厚さに
エピタキシャル成長される。（第２（ａ）図）。ついで
第２（ｂ）図に示すように、酸化被膜１３をマスクとし
て複数個のＰ＋半導体領域７ｔｌよびＰ″″半導体領域
ｇａ、９ａを下部の埋込み層’７ａ＊ｔｏおよび１１と
それぞれ対向させて形成し、深さ１μｍ程度の第１回押
し込み工程を加える。つぎに一つのＰ−半導体領域９ａ
内にＮ形半導体領域１４をイオン注入によって形成し、
更に第２回目の押し込み工程を行ない互いに対向するＰ
形半導体領域同志を接続することによって、複数個のＰ
形分離領域７およびＰ形ウェル８，９がそれぞれ形成さ
れると共に、Ｎ−形島状領域４，５．６および３重拡散
縦形ＰＮＰバイポーラトランジスタＱ２のベース領域が
同時に形成される。（第２（Ｃ）図）。ここで、島状領
域４にＰ形不純物を深さ０．５〜１．０μｍに選択拡散
して縦形ＮＰＮバイポーラ・トランジスタＱｌのベース
領域（層抵抗ＩＫΩ／口）１５を形成し、更にこのＰ形
ベース領域１５およびＮ−形島状領域４並びにＮ形ベー
ス領域１４１３よびＰ形ウェル上にＮ＋半導体領域１６
および１７並びに１８．１９を同時形成する。（第２（
ｄ）図および第２（ｅ）図）。
すなわち、この工程により縦形ＮＰＮバイポーラ・トラ
ンジスタＱ１のエミッタ領域、コレクタ領域のオーム接
触部、３重拡散縦形ＰＮＰバイポーラ・トランジスタＱ
！のベース領域オーム接触部２よびＮチャネル電界効果
トランジスタＱ３のソース、ドレイン領域１９．２０が
同時に形成される１ついで第２（ｆ）図の工程に移り、
チャネル・ストッパ１２の各Ｐ＋形領領域共に、縦形Ｎ
ＰＮバイポーラ・トランジスタＱ＝のベース領域オーム
接触部２１，３重拡散縦形ＰＮＰバイポーラ・トランジ
スタＱ２のエミッタ領域およびコレクタ領域のオーム接
触部２２および２３並びにＰチャネル形電界効果トラン
ジスタＱ４のソース、ドレイン領域２４．２５が同時形
成され、各トランジスタの引出電極がそれぞれ形成され
れば、第２（ｇ）図に示すように本発明の半導体装置を
得る。
ンジスタＱ１のエミッタ領域、コレクタ領域のオーム接
触部、３重拡散縦形ＰＮＰバイポーラ・トランジスタＱ
！のベース領域オーム接触部２よびＮチャネル電界効果
トランジスタＱ３のソース、ドレイン領域１９．２０が
同時に形成される１ついで第２（ｆ）図の工程に移り、
チャネル・ストッパ１２の各Ｐ＋形領領域共に、縦形Ｎ
ＰＮバイポーラ・トランジスタＱ＝のベース領域オーム
接触部２１，３重拡散縦形ＰＮＰバイポーラ・トランジ
スタＱ２のエミッタ領域およびコレクタ領域のオーム接
触部２２および２３並びにＰチャネル形電界効果トラン
ジスタＱ４のソース、ドレイン領域２４．２５が同時形
成され、各トランジスタの引出電極がそれぞれ形成され
れば、第２（ｇ）図に示すように本発明の半導体装置を
得る。
本発明製造方法によれば、導電形および不純物濃度を等
しくする半導体領域は全て一つの工程で同時形成できる
他、各半導体素子を小さなチップ内に集約することが可
能である。また、トランジスタＱｘのコレクタ領域にお
けるオーム接触部２２を、分離領域７と同時形成するこ
ともできる。
しくする半導体領域は全て一つの工程で同時形成できる
他、各半導体素子を小さなチップ内に集約することが可
能である。また、トランジスタＱｘのコレクタ領域にお
けるオーム接触部２２を、分離領域７と同時形成するこ
ともできる。
第３図は本発明半導体装ｔの池の実施例を示す部分断面
構造図で、上記の方法に工つてオーム接触部２２を形成
したものである。この場合には１、 オーム接触部２
２の深さをＰ＋埋込み層１１）こまで達せしめることが
でき、コレクタ直列抵抗をより一層減少せしめ得る。
構造図で、上記の方法に工つてオーム接触部２２を形成
したものである。この場合には１、 オーム接触部２
２の深さをＰ＋埋込み層１１）こまで達せしめることが
でき、コレクタ直列抵抗をより一層減少せしめ得る。
第４図（ａ）〜（ｅ）は本発明半導体装はの製造方法の
他の実施例を示す工程図である。本実施例はＰチャネル
形電界効果トランジスタＱ４もＮチャネル形同様ウェル
内に形成しようとするものである。
他の実施例を示す工程図である。本実施例はＰチャネル
形電界効果トランジスタＱ４もＮチャネル形同様ウェル
内に形成しようとするものである。
従って、その他の素子構造は全て第２図に合わせてあり
、用いる符号も全て統一した。
、用いる符号も全て統一した。
本実施例ではイオン注入法が多用され、Ｐチャネル形電
界効果トランジスタＱ４を形成すべき酸化被膜（８ｉ０
ｚ）１３の開口部を除きボロン・イオン（”Ｂ）が注入
され、深さ１μｍ程度に熱拡散される。（第４（ａ）図
）。ここで、２６はＰＲレジストを示し、この工程によ
り前実施例と同様に分離領域のＰ＋半導体領域７ｂおよ
びＰ形ウェル領域のＰ″″半導体領域３ａ、９ａがそれ
ぞれ形成される。ついで、第４（ｂ）図に示すように、
ＰＲレジスト２６を各Ｐ士卒導体領域７ａおよびＰ−半
導体領域８ａ上にそれぞれ付は替え、燐イオン（３１ｐ
＋ ） の注入が行なわれる。この工程によりＰ−半
導体領域９ａおよびＰチャネル形電界効果トランジスタ
Ｑ４を形成すべき領域には、Ｎ形半導体領域１４ａおよ
び２７ａがそれぞれ形成される。（第４（Ｃ）図）。従
って、つぎの押し込み工程によって分離領域７ｉ３よび
Ｐ形ウェル領域８，９と共に、３重拡散縦形ＰＮＰバイ
ポーラ・トランジスタＱ２のＮ形ベース領域１４および
Ｐチャネル形電界効果トランジスタＱ４のためのＮ形ウ
ェル領域２７か同時形成される。（第４（ｄ）図）。こ
こで、第４（ｅ）図は、縦形ＰＮＰ トランジスタＱ２
のベース濃度をより高く設定するための付加工程図であ
る。この付加工程によりＮ形ベース領域１４の不純物濃
度はＮ形ウェル領域２７よりも１桁以上高くなり、３重
拡散縦形ＰＮＰ ）ランジスタＱ２の高周波特性ドライ
ス能力が改４ｊされる。
界効果トランジスタＱ４を形成すべき酸化被膜（８ｉ０
ｚ）１３の開口部を除きボロン・イオン（”Ｂ）が注入
され、深さ１μｍ程度に熱拡散される。（第４（ａ）図
）。ここで、２６はＰＲレジストを示し、この工程によ
り前実施例と同様に分離領域のＰ＋半導体領域７ｂおよ
びＰ形ウェル領域のＰ″″半導体領域３ａ、９ａがそれ
ぞれ形成される。ついで、第４（ｂ）図に示すように、
ＰＲレジスト２６を各Ｐ士卒導体領域７ａおよびＰ−半
導体領域８ａ上にそれぞれ付は替え、燐イオン（３１ｐ
＋ ） の注入が行なわれる。この工程によりＰ−半
導体領域９ａおよびＰチャネル形電界効果トランジスタ
Ｑ４を形成すべき領域には、Ｎ形半導体領域１４ａおよ
び２７ａがそれぞれ形成される。（第４（Ｃ）図）。従
って、つぎの押し込み工程によって分離領域７ｉ３よび
Ｐ形ウェル領域８，９と共に、３重拡散縦形ＰＮＰバイ
ポーラ・トランジスタＱ２のＮ形ベース領域１４および
Ｐチャネル形電界効果トランジスタＱ４のためのＮ形ウ
ェル領域２７か同時形成される。（第４（ｄ）図）。こ
こで、第４（ｅ）図は、縦形ＰＮＰ トランジスタＱ２
のベース濃度をより高く設定するための付加工程図であ
る。この付加工程によりＮ形ベース領域１４の不純物濃
度はＮ形ウェル領域２７よりも１桁以上高くなり、３重
拡散縦形ＰＮＰ ）ランジスタＱ２の高周波特性ドライ
ス能力が改４ｊされる。
以上は押し込み工程を最後に行なったが、（ｂ）図から
（Ｃ）図に至る段階で行っても工い。菫だ、本実施例は
アルミゲートの電界効果トランジスタを含む場合につい
てのみ説明したが、シリコンゲートの場合についても実
施し得ることも明らかである。
（Ｃ）図に至る段階で行っても工い。菫だ、本実施例は
アルミゲートの電界効果トランジスタを含む場合につい
てのみ説明したが、シリコンゲートの場合についても実
施し得ることも明らかである。
以上詳細に説明した工うに、本発明半導体装置は、従来
の横形に代わる３重拡散の縦形ＰＮＩ’バイポーラ・ト
ランジスタとゲートしきい値電圧のバラツキの少ない電
界効果トランジスタとが一つのチップ上に複合化される
ので、高速且つ安定に動作し得るのみならず、ドライブ
能力も１桁以上改善される。また、本発明によれば、導
電形および不純物濃度を等しくする領域は全て一つの工
程で同時形成し得るので、最も理想的工程順序を以って
信頼性高き製品を安価且つ迅速に提供し得る。
の横形に代わる３重拡散の縦形ＰＮＩ’バイポーラ・ト
ランジスタとゲートしきい値電圧のバラツキの少ない電
界効果トランジスタとが一つのチップ上に複合化される
ので、高速且つ安定に動作し得るのみならず、ドライブ
能力も１桁以上改善される。また、本発明によれば、導
電形および不純物濃度を等しくする領域は全て一つの工
程で同時形成し得るので、最も理想的工程順序を以って
信頼性高き製品を安価且つ迅速に提供し得る。
第１図は本発明の一実施例を示す断面構造図、第２図（
ａ）〜（ｇ）は、本発明半導体装置の製造方法の一実施
例を示す各工程での断面図、第３図は本発明半導体装置
の他の実施例を示す部分断面構造図、第４図（ａ）〜（
ｅ）は、本発明半導体装置の製造方法の他の実施例を示
す各工程での断面図である。 １・・・・・・Ｐ形半導体基板、２・・・・・・Ｎ＋埋
込み層、３・・・・・・Ｎ形半導体層、４，５，６・・
・・・・Ｎ形島状領域、７・・・・・・分離領域、８，
９・・・・・・Ｐ形ウェル領域、１０．１１・・・・・
・Ｐ 埋込み層、１２・・・・・・チャネル・ストッパ
、１３・・・・・・シリコン酸化Ｌ Ｑｌ・・・・・・
縦形ＮＰＮバイポーラ・トランジスタ、Ｑ２・・・・・
・３重拡散縦形ＰＮＰバイポーラ・トランジスタ、Ｑｓ
・・・・・・Ｎチャネル形電界効果トランジスタ、Ｑ４
・・・・・・Ｐチャネル形電界効果トランジスタ、１４
・・・・・・Ｎ形ベース１１Ｎ域（Ｑｘ）、ｔｓ・・・
・・・Ｐ形ベース領域（Ｑｔ）、１６・・・・・・Ｎ＋
エミッタ領域（Ｑす、１７・・・・・・コレクターオー
ム接触部（Ｑｌ）、１８・・・・・・ベース−オーム接
触部（Ｑす、１９および２゜・・・・・・ソース２よび
ドレイン領域（ＱＳ）、２１・・・・・・ベース・オー
ム接触部（Ｑｌ）、２２・・・・・・Ｐ＋エミッタ領域
（Ｑり、２３・・・・・・コレクタ・オーム接触部（Ｑ
ｌ ）、２４および２５・・・・・・ソースおよびドレ
イン領域（Ｑ４）、２６・・・・・・ＰＲレジスト、２
７・・・・・・Ｎ形ウェル領域。 代理人 弁理士 内 原 晋。 半 １ 図 ＄３ Ｉ！１ （Ｃ） （ｔｈ 箒 ２ 回 （ｅ） （ｆ） 第 ２３！ｒ （春Ｊ （Ｃ） 第 ４ ＠
ａ）〜（ｇ）は、本発明半導体装置の製造方法の一実施
例を示す各工程での断面図、第３図は本発明半導体装置
の他の実施例を示す部分断面構造図、第４図（ａ）〜（
ｅ）は、本発明半導体装置の製造方法の他の実施例を示
す各工程での断面図である。 １・・・・・・Ｐ形半導体基板、２・・・・・・Ｎ＋埋
込み層、３・・・・・・Ｎ形半導体層、４，５，６・・
・・・・Ｎ形島状領域、７・・・・・・分離領域、８，
９・・・・・・Ｐ形ウェル領域、１０．１１・・・・・
・Ｐ 埋込み層、１２・・・・・・チャネル・ストッパ
、１３・・・・・・シリコン酸化Ｌ Ｑｌ・・・・・・
縦形ＮＰＮバイポーラ・トランジスタ、Ｑ２・・・・・
・３重拡散縦形ＰＮＰバイポーラ・トランジスタ、Ｑｓ
・・・・・・Ｎチャネル形電界効果トランジスタ、Ｑ４
・・・・・・Ｐチャネル形電界効果トランジスタ、１４
・・・・・・Ｎ形ベース１１Ｎ域（Ｑｘ）、ｔｓ・・・
・・・Ｐ形ベース領域（Ｑｔ）、１６・・・・・・Ｎ＋
エミッタ領域（Ｑす、１７・・・・・・コレクターオー
ム接触部（Ｑｌ）、１８・・・・・・ベース−オーム接
触部（Ｑす、１９および２゜・・・・・・ソース２よび
ドレイン領域（ＱＳ）、２１・・・・・・ベース・オー
ム接触部（Ｑｌ）、２２・・・・・・Ｐ＋エミッタ領域
（Ｑり、２３・・・・・・コレクタ・オーム接触部（Ｑ
ｌ ）、２４および２５・・・・・・ソースおよびドレ
イン領域（Ｑ４）、２６・・・・・・ＰＲレジスト、２
７・・・・・・Ｎ形ウェル領域。 代理人 弁理士 内 原 晋。 半 １ 図 ＄３ Ｉ！１ （Ｃ） （ｔｈ 箒 ２ 回 （ｅ） （ｆ） 第 ２３！ｒ （春Ｊ （Ｃ） 第 ４ ＠
Claims (8)
- （１）Ｐ型半導体基板と、前記Ｐ形半導体基板上に形成
されるＮ型半導体層と、前記Ｎ型半導体層の分離された
島状領域に形成される縦形ＮＰＮバイポーラ・トランジ
スタおよびＰチャネル形電界効果トランジスタと、前記
島状領域内に設けたＰ形ウェル領域に形成される３重拡
散縦形ＰＮＰバイポーラ・トランジスタと、前記Ｎ形半
導体層内のＰ形ウェル領域に形成されるＮチャネル形電
界効果トランジスタとを含むことを特徴とする半導体装
置。 - （２）前記Ｐチャネル形電界効果トランジスタが前記島
状領域内に形成されるＮ形ウェル領域に設けられること
を特徴とする特許請求の範囲第（１）項記載の半導体装
置。 - （３）前記３重拡散縦形ＰＮＰバイポーラ・トランジス
タのベース領域不純物濃度が前記Ｐチャネル形電界効果
トランジスタのＮ形ウェル領域濃度より高く設定される
ことを特徴とする特許請求の範囲第（１）項記載の半導
体装置。 - （４）前記３重拡散縦形ＰＮＰバイポーラ・トランジス
タのコレクタ引出電極直下のＰ形ウェル領域内に高濃度
のＰ形半導体領域が埋込みＰ＾＋層領域に達する深さま
で形成されることを特徴とする特許請求の範囲第（１）
項記載の半導体装置。 - （５）Ｐ形半導体基板に複数個のＮ＾＋埋込み層領域を
互いに離間して選択的に形成する工程と、前記Ｎ＾＋埋
込み層領域相互の離間領域および選択されたＮ＾＋埋み
層領域内にＰ＾＋埋込み層をそれ同時形成する工程と、
前記Ｎ＾＋およびＰ＾＋埋込み層を含むＰ形半導体基板
の全面にＮ形半導体層をエピタキシャル成長する工程と
、前記Ｎ形エピタキシャル半導体層面に前記Ｐ＾＋埋込
み層と対向させＰ形半導体領域をそれぞれ形成する工程
と、前記Ｐ＾＋埋込み層およびＰ形半導体領域をそれぞ
れ対向する位置で接続し前記Ｎ形エピタキシャル半導体
層内にＰ形分離領域およびＰ形ウェル領域をそれぞれ形
成する不純物押し込み工程と、前記Ｐ形分離領域で取り
囲まれる前記Ｎ形エピタキシャル半導体層の島状領域に
縦形ＮＰＮバイポーラ・トランジスタのＰ形ベース領域
を形成する工程と、前記Ｎ＾＋埋込み層内に形成された
Ｐ＾＋埋込み層を含むＰ形ウェル領域にＮ形不純物領域
を形成する３重拡散縦形ＰＮＰバイポーラ・トランジス
タのベース領域形成工程と、前記２つのベース領域およ
び前記Ｐ形ベース領域を含む島状領域並びに前記Ｎ＾＋
埋込み層領域相互の離間領域に形成されたＰ形ウェル領
域にＮ＾＋不純物領域を同時形成する前記縦形ＮＰＮバ
イポーラ・トランジスタのエミッタ領域およびコレクタ
・オーム接触部並びにＮチャネル電界効果トランジスタ
のソース、ドレイン領域の同時形成工程と、前記２つの
ベース領域および島状領域にＰ＾＋不純物領域を同時形
成する前記縦形ＮＰＮバイポーラ・トランジタのベース
・オーム接触部およびＰチャネル電界効果トランジスタ
のソース、ドレイン領域の同時形成工程とを含むことを
特徴とする半導体装置の製造方法。 - （６）前記Ｐチャネル電界効果トランジスタを前記３重
拡散縦形バイポーラ・トランジスタのＮ形ベース領域と
同時形成のＮ形ウェル領域上に形成することを特徴とす
る特許請求の範囲第（５）項記載の半導体装置の製造方
法。 - （７）前記３重拡散縦形ＰＮＰバイポーラ・トランジス
タのベース領域の不純物濃度を前記Ｎ形ウェル領域濃度
より１桁以上高濃度とする選択的不純物添加工程を含む
ことを特徴とする特許請求の範囲第（６）項記載の半導
体装置の製造方法。 - （８）前記３重拡散縦形ＰＮＰバイポーラ・トランジス
タのコレクターオーム接触部をＰ形分離領域Ｐ＾＋半導
体領域と同時形成することを特徴とする特許請求の範囲
第（５）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117871A JPS61276359A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117871A JPS61276359A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276359A true JPS61276359A (ja) | 1986-12-06 |
Family
ID=14722340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117871A Pending JPS61276359A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276359A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287051A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH01230267A (ja) * | 1988-03-10 | 1989-09-13 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH03227054A (ja) * | 1990-01-25 | 1991-10-08 | Precision Monolithics Inc | Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154384A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
-
1985
- 1985-05-31 JP JP60117871A patent/JPS61276359A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154384A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287051A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH01230267A (ja) * | 1988-03-10 | 1989-09-13 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH03227054A (ja) * | 1990-01-25 | 1991-10-08 | Precision Monolithics Inc | Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ |
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