JPH104198A - ハロー注入を有するシリコン上半導体トランジスタ - Google Patents
ハロー注入を有するシリコン上半導体トランジスタInfo
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Abstract
(57)【要約】
【課題】 シリコン上半導体トランジスタデバイス及び
その製造方法を提供することである。 【解決手段】 絶縁体上半導体トランジスタ（１００）
は、半導体サブストレート（３２）を覆っている絶縁層
（３４）上に形成された半導体メサ（３６）を含む。第
１の導電型のソース及びドレイン領域（６６、６８）が
メサの両端に形成される。第２の導電型のボディノード
（５０）が、メサ内のソース領域とドレイン領域との間
に位置している。ゲート絶縁体（４０）及びゲート電極
（４６）が、ボディノード上に横たわっている。ハロー
注入（５４、５６）がソース領域及びドレイン領域をボ
ディノードまたはチャネル領域から完全に分離するよう
に配置され、短チャネル効果を改善する。
その製造方法を提供することである。 【解決手段】 絶縁体上半導体トランジスタ（１００）
は、半導体サブストレート（３２）を覆っている絶縁層
（３４）上に形成された半導体メサ（３６）を含む。第
１の導電型のソース及びドレイン領域（６６、６８）が
メサの両端に形成される。第２の導電型のボディノード
（５０）が、メサ内のソース領域とドレイン領域との間
に位置している。ゲート絶縁体（４０）及びゲート電極
（４６）が、ボディノード上に横たわっている。ハロー
注入（５４、５６）がソース領域及びドレイン領域をボ
ディノードまたはチャネル領域から完全に分離するよう
に配置され、短チャネル効果を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体トランジス
タデバイスに関し、詳しく述べればシリコン上半導体
（セミコンダクタ・オン・シリコン）トランジスタデバ
イスに関する。
タデバイスに関し、詳しく述べればシリコン上半導体
（セミコンダクタ・オン・シリコン）トランジスタデバ
イスに関する。
【０００２】
【従来の技術】絶縁体上半導体（セミコンダクタ・オー
バー・インシュレータ：ＳＯＩ）技術は、集積回路の分
野において重要性が増加しつつある。ＳＯＩ技術は、サ
ブストレート上の絶縁層の上に重ねられた半導体材料の
層内にトランジスタを形成させる技術である。ＳＯＩ構
造に共通する例は、二酸化シリコンの層の上に重ねられ
たシリコンの単結晶層である。従来の絶縁体上半導体
（“ＳＯＩ”）トランジスタは、絶縁層上に重ねられた
半導体メサを含む。半導体メサは、一方の端にソース領
域を、また他方の端にドレイン領域を有している。ボデ
ィ領域（もしくはボディノード、またはチャネル）が、
ソース領域とドレイン領域との間に配置されている。ソ
ース領域及びドレイン領域は同一の導電型であり、ボデ
ィ領域の導電型とは反対の導電型である。例えばソース
領域及びドレイン領域はｎ−型材料であり、ボディ領域
はｐ−型材料である。ソース及びドレイン領域がｐ−型
材料であり、ボディ領域がｎ−型材料であるように、こ
れらの材料の型を逆にできることは理解されよう。ソー
ス領域及びドレイン領域は比較的高いドーパント濃度レ
ベルであり、一方ボディ領域は比較的低いドーパント濃
度レベルである。
バー・インシュレータ：ＳＯＩ）技術は、集積回路の分
野において重要性が増加しつつある。ＳＯＩ技術は、サ
ブストレート上の絶縁層の上に重ねられた半導体材料の
層内にトランジスタを形成させる技術である。ＳＯＩ構
造に共通する例は、二酸化シリコンの層の上に重ねられ
たシリコンの単結晶層である。従来の絶縁体上半導体
（“ＳＯＩ”）トランジスタは、絶縁層上に重ねられた
半導体メサを含む。半導体メサは、一方の端にソース領
域を、また他方の端にドレイン領域を有している。ボデ
ィ領域（もしくはボディノード、またはチャネル）が、
ソース領域とドレイン領域との間に配置されている。ソ
ース領域及びドレイン領域は同一の導電型であり、ボデ
ィ領域の導電型とは反対の導電型である。例えばソース
領域及びドレイン領域はｎ−型材料であり、ボディ領域
はｐ−型材料である。ソース及びドレイン領域がｐ−型
材料であり、ボディ領域がｎ−型材料であるように、こ
れらの材料の型を逆にできることは理解されよう。ソー
ス領域及びドレイン領域は比較的高いドーパント濃度レ
ベルであり、一方ボディ領域は比較的低いドーパント濃
度レベルである。
【０００３】絶縁体上半導体トランジスタは、例えば、
メモリデバイス、マイクロプロセッサ、コントローラ、
及び論理アレイのような多くの半導体デバイス応用に使
用することができる。絶縁体上半導体トランジスタをあ
る応用に使用することを考える場合、特定の応用が異な
るトランジスタを要求するかも知れない。若干のトラン
ジスタは長いチャネルを必要とし、他のトランジスタは
短いチャネルを必要とするかも知れない。また、処理変
化が原因でチャネルの長さが若干変化していることもあ
ろう。デバイスを小型化しても、長いチャネルのトラン
ジスタ及び短いチャネルのトランジスタが互いに同一の
しきい値電圧を有していることが重要である。更に、デ
バイスを小型化させた時に、長いチャネルのトランジス
タ及び短いチャネルのトランジスタ内の異なる浮動ボデ
ィの効果をできる限り減少させることも重要である。
メモリデバイス、マイクロプロセッサ、コントローラ、
及び論理アレイのような多くの半導体デバイス応用に使
用することができる。絶縁体上半導体トランジスタをあ
る応用に使用することを考える場合、特定の応用が異な
るトランジスタを要求するかも知れない。若干のトラン
ジスタは長いチャネルを必要とし、他のトランジスタは
短いチャネルを必要とするかも知れない。また、処理変
化が原因でチャネルの長さが若干変化していることもあ
ろう。デバイスを小型化しても、長いチャネルのトラン
ジスタ及び短いチャネルのトランジスタが互いに同一の
しきい値電圧を有していることが重要である。更に、デ
バイスを小型化させた時に、長いチャネルのトランジス
タ及び短いチャネルのトランジスタ内の異なる浮動ボデ
ィの効果をできる限り減少させることも重要である。
【０００４】従来の絶縁体上半導体トランジスタは、長
いチャネルのトランジスタと短いチャネルのトランジス
タとでは、しきい値電圧特性が広範に変化し、また浮遊
ゲート効果が発生する。これは特に、短いチャネル長を
ほぼ 0.3μｍ以下に短縮させた時に然りである。
いチャネルのトランジスタと短いチャネルのトランジス
タとでは、しきい値電圧特性が広範に変化し、また浮遊
ゲート効果が発生する。これは特に、短いチャネル長を
ほぼ 0.3μｍ以下に短縮させた時に然りである。
【０００５】
【発明の概要】これらの、及び他の問題は、絶縁体の層
の上に形成された半導体メサを含む絶縁体上半導体トラ
ンジスタによって解消される。第１の導電型のソース及
びドレイン領域が半導体メサ内に形成される。第２の導
電型の、そして第１のドーパントレベルのボディ（また
はチャネル）領域は、半導体メサ内のソース領域とドレ
イン領域との間に配置される。第２の導電型のハロー(
Halo )注入領域が、それぞれソース領域及びドレイン領
域とボディ領域との間に配置される。ハロー注入材料の
ドーパントレベルは、第１のドーパントレベルに実質的
に等しいか、またはそれより高い。本発明は、以下の添
付図面に基づく詳細な説明からより良く理解されよう。
の上に形成された半導体メサを含む絶縁体上半導体トラ
ンジスタによって解消される。第１の導電型のソース及
びドレイン領域が半導体メサ内に形成される。第２の導
電型の、そして第１のドーパントレベルのボディ（また
はチャネル）領域は、半導体メサ内のソース領域とドレ
イン領域との間に配置される。第２の導電型のハロー(
Halo )注入領域が、それぞれソース領域及びドレイン領
域とボディ領域との間に配置される。ハロー注入材料の
ドーパントレベルは、第１のドーパントレベルに実質的
に等しいか、またはそれより高い。本発明は、以下の添
付図面に基づく詳細な説明からより良く理解されよう。
【０００６】
【実施例】図１は、絶縁体上半導体トランジスタデバイ
スを製造する開始材料３０を示している。半導体サブス
トレート３２は、その上に位置する絶縁体３４の層を有
している。サブストレート３２は、例えばシリコンであ
ることができる。また例えば、二酸化シリコンまたはサ
ファイアを絶縁体３４として使用することができる。絶
縁体３４は、複数の誘電体層からなることができる。シ
リコンであることができる半導体の層が絶縁体３４上に
配置され、メサに形成されている。半導体メサ３６は単
結晶である。絶縁体３４上にメサ半導体材料３６を製造
する方法は幾つか知られている。以下の図１−２１は、
ＭＯＳＦＥＴトランジスタデバイスを製造する例示プロ
セスを表している。この例示プロセスは単なる例に過ぎ
ず、使用できる唯一の製造方法であるとは考えていな
い。
スを製造する開始材料３０を示している。半導体サブス
トレート３２は、その上に位置する絶縁体３４の層を有
している。サブストレート３２は、例えばシリコンであ
ることができる。また例えば、二酸化シリコンまたはサ
ファイアを絶縁体３４として使用することができる。絶
縁体３４は、複数の誘電体層からなることができる。シ
リコンであることができる半導体の層が絶縁体３４上に
配置され、メサに形成されている。半導体メサ３６は単
結晶である。絶縁体３４上にメサ半導体材料３６を製造
する方法は幾つか知られている。以下の図１−２１は、
ＭＯＳＦＥＴトランジスタデバイスを製造する例示プロ
セスを表している。この例示プロセスは単なる例に過ぎ
ず、使用できる唯一の製造方法であるとは考えていな
い。
【０００７】図２は、デバイス全体を覆って絶縁体３８
を成長または堆積させた後のデバイスの断面を示してい
る。絶縁体３８は二酸化シリコンであってよい。次に、
図３に示すように、半導体メサ３６の上面の絶縁体３８
を全てエッチバックして該上面を露出させる。残された
絶縁体３８及び層３４は半導体のメサ３６を他の回路要
素から絶縁し、当該デバイスと他のデバイスとの間のク
ロストークを防ぐ。絶縁されたメサの領域を形成する他
の方法（例えば、ＬＯＣＯＳの使用）が公知である。図
４に示すように、デバイスの上面に注入動作を遂行し、
半導体メサ内にあるレベルのドーパントを確立する。本
例では、ｎ−チャネルＭＯＳＦＥＴトランジスタの製造
を開始するためにｐ−型ドーパントを使用している。適
当なｐ−型ドーパント材料の例は、ホウ素、ガリウム、
及びインジウムである。ドーパントの量は、チャネル領
域内に得られるドーパントの濃度が比較的低くなるよう
に制御される。低濃度レベルはｐ−で表され、概ね 10
14/ｃｍ3 乃至 1018/ｃｍ3 の範囲である。メサ３６内
にドーパントレベルを確立した後に、メサの上部を絶縁
体で覆う。
を成長または堆積させた後のデバイスの断面を示してい
る。絶縁体３８は二酸化シリコンであってよい。次に、
図３に示すように、半導体メサ３６の上面の絶縁体３８
を全てエッチバックして該上面を露出させる。残された
絶縁体３８及び層３４は半導体のメサ３６を他の回路要
素から絶縁し、当該デバイスと他のデバイスとの間のク
ロストークを防ぐ。絶縁されたメサの領域を形成する他
の方法（例えば、ＬＯＣＯＳの使用）が公知である。図
４に示すように、デバイスの上面に注入動作を遂行し、
半導体メサ内にあるレベルのドーパントを確立する。本
例では、ｎ−チャネルＭＯＳＦＥＴトランジスタの製造
を開始するためにｐ−型ドーパントを使用している。適
当なｐ−型ドーパント材料の例は、ホウ素、ガリウム、
及びインジウムである。ドーパントの量は、チャネル領
域内に得られるドーパントの濃度が比較的低くなるよう
に制御される。低濃度レベルはｐ−で表され、概ね 10
14/ｃｍ3 乃至 1018/ｃｍ3 の範囲である。メサ３６内
にドーパントレベルを確立した後に、メサの上部を絶縁
体で覆う。
【０００８】図５に、全体を絶縁体４０の層で覆った後
のデバイスの断面を示す。この絶縁体４０の層は、ゲー
ト絶縁体として機能する。以後の図面では、絶縁体領域
３８の上を覆う絶縁体４０の層の部分は、領域３８と一
体に示されている。図６に、導電性材料４２の層で全体
を覆った後の例示デバイスを示す。この導電性材料４２
は、製造中のＭＯＳＦＥＴのゲートになる。図７は、デ
バイスの上面全体にフォトレジスト材料４４を堆積させ
ゲートを形成するためのマスクにパターン化した後のデ
バイスを示す。図８は、製造中のＭＯＳＦＥＴトランジ
スタの導電性ゲート４６を残して導電性材料４２の層を
エッチングした後のデバイスを示している。図９は、フ
ォトレジストマスクを除去した後のデバイスを示す。
のデバイスの断面を示す。この絶縁体４０の層は、ゲー
ト絶縁体として機能する。以後の図面では、絶縁体領域
３８の上を覆う絶縁体４０の層の部分は、領域３８と一
体に示されている。図６に、導電性材料４２の層で全体
を覆った後の例示デバイスを示す。この導電性材料４２
は、製造中のＭＯＳＦＥＴのゲートになる。図７は、デ
バイスの上面全体にフォトレジスト材料４４を堆積させ
ゲートを形成するためのマスクにパターン化した後のデ
バイスを示す。図８は、製造中のＭＯＳＦＥＴトランジ
スタの導電性ゲート４６を残して導電性材料４２の層を
エッチングした後のデバイスを示している。図９は、フ
ォトレジストマスクを除去した後のデバイスを示す。
【０００９】図１０は、軽くドープされたドレイン（Ｌ
ＤＤ）形成を行うオプション段階を実行した後の断面で
ある。絶縁体層４０を通して、例えば砒素または燐のよ
うなｎ−型ドーパントを注入する。図１０では、得られ
たドーパントの低濃度レベルを記号ｎ−で表しており、
概ね 1014/ｃｍ3 乃至 1019/ｃｍ3 の範囲である。これ
で製造中のデバイスは、ソース領域４８、チャネル領域
５０、及びドレイン領域５２を有することになり、それ
ぞれのドーパントは全て低濃度である。図１１に示すよ
うに、別の注入が行われる。この注入はハロー注入であ
る。ドーパントはｐ−型ドーパントであり、これは記号
ｐで表してある中間濃度レベルが得られるように注入さ
れる。この中間濃度レベルは、 1014/ｃｍ3 乃至 1019/
ｃｍ3 の範囲である。ハロー注入のためのドーパント材
料は、ソース領域４８及びドレイン領域５２内に存在す
るｎ−型ドーパント材料よりも拡散し易いように選択さ
れる。例えば、ハロー注入種は、ｎ−型ドーパントとし
ての砒素に対してホウ素であることができる。典型的に
は、バルクプロセスはｎ−型のソース及びドレイン領域
を形成するのに若干の燐を使用して接合リーケージを低
下させる。これはＳＯＩデバイスに対する制約ではな
い。ハロー注入材料をソース領域４８及びドレイン領域
５２内に注入した後に、次の焼戻しのような段階によっ
てハロードーパントはチャネル領域５０に向かって拡散
させられる。典型的な焼戻しは概ね 700°Ｃ乃至 1000
°Ｃの範囲で数秒乃至数時間にわたることができる。こ
れにより、ハロードーパントは図１１に示すハロー注入
領域５４及び５６を形成する。ハロー領域を形成するの
に使用できる代替プロセスシーケンスは、角度注入の使
用、またはゲート側壁スペーサステップの使用を含むこ
とができる。これらのシーケンスの若干の場合には、ハ
ロー注入種及びソース・ドレイン注入種の相対的な拡散
性は制約されない。ハロー注入領域５４及び５６は、そ
れぞれ、ソース領域４８及びドレイン領域５２をチャネ
ル領域から完全に分離する。
ＤＤ）形成を行うオプション段階を実行した後の断面で
ある。絶縁体層４０を通して、例えば砒素または燐のよ
うなｎ−型ドーパントを注入する。図１０では、得られ
たドーパントの低濃度レベルを記号ｎ−で表しており、
概ね 1014/ｃｍ3 乃至 1019/ｃｍ3 の範囲である。これ
で製造中のデバイスは、ソース領域４８、チャネル領域
５０、及びドレイン領域５２を有することになり、それ
ぞれのドーパントは全て低濃度である。図１１に示すよ
うに、別の注入が行われる。この注入はハロー注入であ
る。ドーパントはｐ−型ドーパントであり、これは記号
ｐで表してある中間濃度レベルが得られるように注入さ
れる。この中間濃度レベルは、 1014/ｃｍ3 乃至 1019/
ｃｍ3 の範囲である。ハロー注入のためのドーパント材
料は、ソース領域４８及びドレイン領域５２内に存在す
るｎ−型ドーパント材料よりも拡散し易いように選択さ
れる。例えば、ハロー注入種は、ｎ−型ドーパントとし
ての砒素に対してホウ素であることができる。典型的に
は、バルクプロセスはｎ−型のソース及びドレイン領域
を形成するのに若干の燐を使用して接合リーケージを低
下させる。これはＳＯＩデバイスに対する制約ではな
い。ハロー注入材料をソース領域４８及びドレイン領域
５２内に注入した後に、次の焼戻しのような段階によっ
てハロードーパントはチャネル領域５０に向かって拡散
させられる。典型的な焼戻しは概ね 700°Ｃ乃至 1000
°Ｃの範囲で数秒乃至数時間にわたることができる。こ
れにより、ハロードーパントは図１１に示すハロー注入
領域５４及び５６を形成する。ハロー領域を形成するの
に使用できる代替プロセスシーケンスは、角度注入の使
用、またはゲート側壁スペーサステップの使用を含むこ
とができる。これらのシーケンスの若干の場合には、ハ
ロー注入種及びソース・ドレイン注入種の相対的な拡散
性は制約されない。ハロー注入領域５４及び５６は、そ
れぞれ、ソース領域４８及びドレイン領域５２をチャネ
ル領域から完全に分離する。
【００１０】図１２において、例えば酸化物または窒化
物のような絶縁体５８の層がデバイス全体の上に形成さ
れる。図１３は、側壁スペース形成物を残して絶縁体の
層をエッチバックした後のデバイスを示す。次に、図１
４に示すように、別の注入が行われる。この注入は、ソ
ース及びドレイン接合を形成させるためである。ｎ−型
ドーパントが注入されてｎ＋レベルのドーパント濃度が
作られる。このｎ＋濃度レベルは、 1020/ｃｍ3 に概ね
等しいか、またはそれより高い濃度を表している。得ら
れたソース接合６６及びドレイン接合６８は、ｎ＋濃度
レベルのｎ型導電性である。
物のような絶縁体５８の層がデバイス全体の上に形成さ
れる。図１３は、側壁スペース形成物を残して絶縁体の
層をエッチバックした後のデバイスを示す。次に、図１
４に示すように、別の注入が行われる。この注入は、ソ
ース及びドレイン接合を形成させるためである。ｎ−型
ドーパントが注入されてｎ＋レベルのドーパント濃度が
作られる。このｎ＋濃度レベルは、 1020/ｃｍ3 に概ね
等しいか、またはそれより高い濃度を表している。得ら
れたソース接合６６及びドレイン接合６８は、ｎ＋濃度
レベルのｎ型導電性である。
【００１１】図１５は、デバイス全体を覆う絶縁体７０
の層を示す。図１６は、絶縁層内に接触孔を形成させる
ようにパターン化されたフォトレジスト材料７２を示
す。図１７に示すように、絶縁体はフォトレジストマス
クを通してゲート４６、ソース接合６６、及びドレイン
領域６８の上面までエッチングされる。このようにして
ゲート、ソース及びドレイン接触孔７４、７６、及び７
８が形成される。図１８には、フォトレジストマスク材
料を除去した後の、製造中のＭＯＳＦＥＴトランジスタ
が示されている。図１９は、導体８０の層でデバイスの
上面全体を覆った後のデバイスの断面を示している。こ
の導体８０はゲート、ソース及びドレイン接触孔に充填
され、ゲート４６、ソース接合６６、及びドレイン接合
６８と接触している。
の層を示す。図１６は、絶縁層内に接触孔を形成させる
ようにパターン化されたフォトレジスト材料７２を示
す。図１７に示すように、絶縁体はフォトレジストマス
クを通してゲート４６、ソース接合６６、及びドレイン
領域６８の上面までエッチングされる。このようにして
ゲート、ソース及びドレイン接触孔７４、７６、及び７
８が形成される。図１８には、フォトレジストマスク材
料を除去した後の、製造中のＭＯＳＦＥＴトランジスタ
が示されている。図１９は、導体８０の層でデバイスの
上面全体を覆った後のデバイスの断面を示している。こ
の導体８０はゲート、ソース及びドレイン接触孔に充填
され、ゲート４６、ソース接合６６、及びドレイン接合
６８と接触している。
【００１２】図２０に、導体８０を覆って、ワードライ
ン（ゲート）、ビットライン（ソース）、及び記憶ノー
ド（ドレイン）接続を形成するようにパターン化されて
いるフォトレジスト材料８４を示す。図２１は、フォト
レジストマスク外の導体８０をエッチングした後の、製
造中のＭＯＳＦＥＴトランジスタを示している。ゲート
４６、ソース接合６６、及びドレイン接合６８への接続
が分離されて残っている。フォトレジスト材料８４を除
去してしまうと、爾後の製造段階において分離した接続
８６、８７、及び８８を集積回路の他の要素に接続する
ことが可能になる。図１−２１に示した例示トランジス
タは対称的であるが、非対称ハローを作成するようにこ
のプロセスを変形することができる（例えば、ハロー注
入がソース側だけであるようにマスクすることができ
る）。
ン（ゲート）、ビットライン（ソース）、及び記憶ノー
ド（ドレイン）接続を形成するようにパターン化されて
いるフォトレジスト材料８４を示す。図２１は、フォト
レジストマスク外の導体８０をエッチングした後の、製
造中のＭＯＳＦＥＴトランジスタを示している。ゲート
４６、ソース接合６６、及びドレイン接合６８への接続
が分離されて残っている。フォトレジスト材料８４を除
去してしまうと、爾後の製造段階において分離した接続
８６、８７、及び８８を集積回路の他の要素に接続する
ことが可能になる。図１−２１に示した例示トランジス
タは対称的であるが、非対称ハローを作成するようにこ
のプロセスを変形することができる（例えば、ハロー注
入がソース側だけであるようにマスクすることができ
る）。
【００１３】図２２に、完成したＭＯＳＦＥＴトランジ
スタ１００を動作させるためにバイアス源への接続を示
す。ソース接合６６は接地レベルのような参照電圧に接
続され、ドレイン接合はドレイン供給電圧Ｖddに接続さ
れ、ゲートはゲート電圧Ｖgに接続されている。図２３
に示すように、動作中のデバイスのチャネル電流Ｉ対ゲ
ート・ソース電圧Ｖgs特性は、別々の傾斜した曲線１０
２で示すようにドレイン供給電圧Ｖddの大きさの関数で
ある。各動作条件毎のしきい値電圧は、横軸におけるそ
れぞれの曲線の曲がり付近である。図２４は、ハロー注
入を用いて製造されたＭＯＳＦＥＴトランジスタによっ
て達成された種々のドレイン・ソース電圧に対するしき
い値電圧の散乱プロットを示している。プロット１０４
に示すように、0.4 μｍより短い短チャネルのトランジ
スタに 2.5Ｖのドレイン・ソース電圧Ｖdsを印加した
時、しきい値電圧Ｖtがほぼ一定で 0.2Ｖを維持してい
ることに注目されたい。しきい値電圧Ｖt は、チャネル
長Ｌが変化しても降下または減少することはない。
スタ１００を動作させるためにバイアス源への接続を示
す。ソース接合６６は接地レベルのような参照電圧に接
続され、ドレイン接合はドレイン供給電圧Ｖddに接続さ
れ、ゲートはゲート電圧Ｖgに接続されている。図２３
に示すように、動作中のデバイスのチャネル電流Ｉ対ゲ
ート・ソース電圧Ｖgs特性は、別々の傾斜した曲線１０
２で示すようにドレイン供給電圧Ｖddの大きさの関数で
ある。各動作条件毎のしきい値電圧は、横軸におけるそ
れぞれの曲線の曲がり付近である。図２４は、ハロー注
入を用いて製造されたＭＯＳＦＥＴトランジスタによっ
て達成された種々のドレイン・ソース電圧に対するしき
い値電圧の散乱プロットを示している。プロット１０４
に示すように、0.4 μｍより短い短チャネルのトランジ
スタに 2.5Ｖのドレイン・ソース電圧Ｖdsを印加した
時、しきい値電圧Ｖtがほぼ一定で 0.2Ｖを維持してい
ることに注目されたい。しきい値電圧Ｖt は、チャネル
長Ｌが変化しても降下または減少することはない。
【００１４】ドレイン・ソース電圧Ｖdsを低下させて
0.1Ｖ及び 0.05 Ｖにした場合も、チャネル長が短くて
もしきい値電圧Ｖt は降下または減少しない。実際に
は、チャネル長を 0.3μｍ以下のように極めて短くする
と、しきい値電圧は若干上昇している。長チャネルしき
い値電圧からのずれは、注入条件及び爾後の熱サイクル
によって決定されるハロー注入によって制御することが
できる。チャネル長及び関心供給電圧の範囲に対するＶ
t のチャネル長依存性が最小になるように、ハロー注入
を選択することができる。右端縦軸上に示されているプ
ロット１０６は、比較的長いチャネルデバイスのもので
ある。長チャネルデバイスのためのこれらのプロット
は、中央部に集まって示されている短チャネルデバイス
と同じ条件の下で測定したものである。長チャネルデバ
イスのしきい値電圧Ｖt と、短チャネルデバイスのしき
い値電圧Ｖtとが各動作条件では酷似していることに注
目されたい。
0.1Ｖ及び 0.05 Ｖにした場合も、チャネル長が短くて
もしきい値電圧Ｖt は降下または減少しない。実際に
は、チャネル長を 0.3μｍ以下のように極めて短くする
と、しきい値電圧は若干上昇している。長チャネルしき
い値電圧からのずれは、注入条件及び爾後の熱サイクル
によって決定されるハロー注入によって制御することが
できる。チャネル長及び関心供給電圧の範囲に対するＶ
t のチャネル長依存性が最小になるように、ハロー注入
を選択することができる。右端縦軸上に示されているプ
ロット１０６は、比較的長いチャネルデバイスのもので
ある。長チャネルデバイスのためのこれらのプロット
は、中央部に集まって示されている短チャネルデバイス
と同じ条件の下で測定したものである。長チャネルデバ
イスのしきい値電圧Ｖt と、短チャネルデバイスのしき
い値電圧Ｖtとが各動作条件では酷似していることに注
目されたい。
【００１５】ハロー注入を用いた上記ＭＯＳＦＥＴの性
能に対して、ハロー注入を用いない従来のデバイスの性
能はは全く異なっている。図２５は、図２４と同一の動
作条件の下で測定した従来の絶縁体上半導体ＭＯＳＦＥ
Ｔトランジスタのしきい値電圧の散乱プロットである。
長チャネルデバイスのしきい値電圧１１０が比較的高い
ことに注目されたい。チャネル長がほぼ 0.3μｍのよう
に短いデバイスのしきい値電圧は、比較的高く留まって
いる。短めのチャネル長のデバイスのプロットは、チャ
ネル長が短くなるにつれてしきい値電圧が急速に低下す
ることを示している。この傾向は極めて短いチャネル長
まで続くので、実際の使用に際して従来の絶縁体上半導
体ＭＯＳＦＥＴトランジスタは十分に制御することはで
きない。
能に対して、ハロー注入を用いない従来のデバイスの性
能はは全く異なっている。図２５は、図２４と同一の動
作条件の下で測定した従来の絶縁体上半導体ＭＯＳＦＥ
Ｔトランジスタのしきい値電圧の散乱プロットである。
長チャネルデバイスのしきい値電圧１１０が比較的高い
ことに注目されたい。チャネル長がほぼ 0.3μｍのよう
に短いデバイスのしきい値電圧は、比較的高く留まって
いる。短めのチャネル長のデバイスのプロットは、チャ
ネル長が短くなるにつれてしきい値電圧が急速に低下す
ることを示している。この傾向は極めて短いチャネル長
まで続くので、実際の使用に際して従来の絶縁体上半導
体ＭＯＳＦＥＴトランジスタは十分に制御することはで
きない。
【００１６】図２６は、ハロー注入を用いて製造された
ＭＯＳＦＥＴトランジスタのサブスレショールド勾配の
散乱プロットである。チャネル長が 0.4μｍ以下の短チ
ャネルトランジスタのプロット１２２では、この設計の
場合、低ドレインバイアス（0.05 Ｖ−0.1 Ｖ）と高ド
レインバイアス（ 2.5Ｖ）との間のサブスレショールド
勾配の差がほぼ 20 ｍＶ／ディケードであることに注目
されたい。図２７は、ハロー注入を用いない従来のＭＯ
ＳＦＥＴトランジスタのサブスレショールド勾配の散乱
プロットである。チャネル長が 0.4μｍ以下の短チャネ
ルトランジスタのプロット１３２では、低ドレインバイ
アス（ 0.05 Ｖ−0.1 Ｖ）と高ドレインバイアス（ 2.5
Ｖ）との間のサブスレショールド勾配の差が、ハロー注
入を有する例示ＭＯＳＦＥＴトランジスタよりも遙かに
大きいことに注目されたい。ハロー注入を用いないＭＯ
ＳＦＥＴトランジスタの場合には、サブスレショールド
勾配の差は、平均で 35 ｍＶ／ディケードである。明ら
かにこれは、浮動ボディ効果を示している。浮動ボディ
効果は次の図２８に示されている。
ＭＯＳＦＥＴトランジスタのサブスレショールド勾配の
散乱プロットである。チャネル長が 0.4μｍ以下の短チ
ャネルトランジスタのプロット１２２では、この設計の
場合、低ドレインバイアス（0.05 Ｖ−0.1 Ｖ）と高ド
レインバイアス（ 2.5Ｖ）との間のサブスレショールド
勾配の差がほぼ 20 ｍＶ／ディケードであることに注目
されたい。図２７は、ハロー注入を用いない従来のＭＯ
ＳＦＥＴトランジスタのサブスレショールド勾配の散乱
プロットである。チャネル長が 0.4μｍ以下の短チャネ
ルトランジスタのプロット１３２では、低ドレインバイ
アス（ 0.05 Ｖ−0.1 Ｖ）と高ドレインバイアス（ 2.5
Ｖ）との間のサブスレショールド勾配の差が、ハロー注
入を有する例示ＭＯＳＦＥＴトランジスタよりも遙かに
大きいことに注目されたい。ハロー注入を用いないＭＯ
ＳＦＥＴトランジスタの場合には、サブスレショールド
勾配の差は、平均で 35 ｍＶ／ディケードである。明ら
かにこれは、浮動ボディ効果を示している。浮動ボディ
効果は次の図２８に示されている。
【００１７】図２８は、図２２に示したハロー注入を有
するデバイスの、対数チャネル電流logＩ対ゲート・ソ
ース電圧特性を示している。ハロー注入によって浮動ボ
ディ効果が減少し、曲線１４０で示すようにドレインバ
イアスが低くても、高くてもサブスレショールド勾配は
見事に一定に保たれている。ハロー注入を有していない
場合には浮動ボディ効果が顕著であり、図２８の曲線１
４２で示すようにＳＯＩ ＭＯＳＦＥＴデバイスのサブ
スレショールド勾配はドレインバイアスの増加と共に急
速に降下する。図２９−４９は、ハロー注入を用いたｐ
−チャネル絶縁体上半導体ＭＯＳＦＥＴトランジスタの
製造の諸段階の例示シーケンスを示している。これらの
製造段階は、図１−２１に関して説明済みのｎ−チャネ
ルトランジスタの製造段階と類似している。ドーピング
材料は、デバイスの種々領域の異なる極性を考慮しなけ
ればならない。領域の極性は図２９−４９に明示されて
いる。これらの各図はそれぞれ図１−２１と順番に相関
している。ＣＭＯＳプロセスでは、ハロー注入の使用及
び仕様は、ｎ−チャネル及びｐ−チャネルトランジスタ
について独立させることができる。異なるハロー仕様
の、またはハローを使用しない、同一の導電型のトラン
ジスタを集積することも可能である。
するデバイスの、対数チャネル電流logＩ対ゲート・ソ
ース電圧特性を示している。ハロー注入によって浮動ボ
ディ効果が減少し、曲線１４０で示すようにドレインバ
イアスが低くても、高くてもサブスレショールド勾配は
見事に一定に保たれている。ハロー注入を有していない
場合には浮動ボディ効果が顕著であり、図２８の曲線１
４２で示すようにＳＯＩ ＭＯＳＦＥＴデバイスのサブ
スレショールド勾配はドレインバイアスの増加と共に急
速に降下する。図２９−４９は、ハロー注入を用いたｐ
−チャネル絶縁体上半導体ＭＯＳＦＥＴトランジスタの
製造の諸段階の例示シーケンスを示している。これらの
製造段階は、図１−２１に関して説明済みのｎ−チャネ
ルトランジスタの製造段階と類似している。ドーピング
材料は、デバイスの種々領域の異なる極性を考慮しなけ
ればならない。領域の極性は図２９−４９に明示されて
いる。これらの各図はそれぞれ図１−２１と順番に相関
している。ＣＭＯＳプロセスでは、ハロー注入の使用及
び仕様は、ｎ−チャネル及びｐ−チャネルトランジスタ
について独立させることができる。異なるハロー仕様
の、またはハローを使用しない、同一の導電型のトラン
ジスタを集積することも可能である。
【００１８】図５０は、動作のためのバイアス源に相互
接続されたｐ−チャネル絶縁体上半導体ＭＯＳＦＥＴト
ランジスタを示す。ソース接合１６６は接地されてい
る。ゲート１４６はゲート電圧−Ｖg に接続され、ドレ
イン接合１６８はドレイン供給電圧−Ｖddに接続されて
いる。どのようなセットの動作条件の下であっても、長
チャネル及び短チャネルトランジスタのしきい値電圧Ｖ
t は相対的に一貫している。
接続されたｐ−チャネル絶縁体上半導体ＭＯＳＦＥＴト
ランジスタを示す。ソース接合１６６は接地されてい
る。ゲート１４６はゲート電圧−Ｖg に接続され、ドレ
イン接合１６８はドレイン供給電圧−Ｖddに接続されて
いる。どのようなセットの動作条件の下であっても、長
チャネル及び短チャネルトランジスタのしきい値電圧Ｖ
t は相対的に一貫している。
【００１９】上述した絶縁体上半導体ＭＯＳＦＥＴトラ
ンジスタデバイスの製造の他に、同じ製造プロセスを絶
縁体上半導体バイポーラトランジスタの製造に有利に使
用することができる。これらのバイポーラトランジスタ
デバイス及び製造プロセスを以下に説明する。これらの
デバイス及び製造プロセスを例示するが、他の処理シー
ケンスでも同じ結果が得られることを理解されたい。図
５１に、絶縁体上半導体ＮＰＮバイポーラトランジスタ
デバイスを製造するための開始材料を示す。半導体サブ
ストレート２３２は、その上全体に重ねられた絶縁体２
３４の層を有している。サブストレート２３２は、例え
ばシリコンであることができる。これも例として、絶縁
体２３４には二酸化シリコンまたはサファイアを使用す
ることができる。絶縁体２３４の上にはシリコンである
ことができる半導体の層が位置決めされ、メサを形成し
ている。半導体メサ２３６は単結晶である。前述したよ
うに、絶縁体２３４上にメサ半導体材料２３６を製造す
る方法は幾つか知られている。
ンジスタデバイスの製造の他に、同じ製造プロセスを絶
縁体上半導体バイポーラトランジスタの製造に有利に使
用することができる。これらのバイポーラトランジスタ
デバイス及び製造プロセスを以下に説明する。これらの
デバイス及び製造プロセスを例示するが、他の処理シー
ケンスでも同じ結果が得られることを理解されたい。図
５１に、絶縁体上半導体ＮＰＮバイポーラトランジスタ
デバイスを製造するための開始材料を示す。半導体サブ
ストレート２３２は、その上全体に重ねられた絶縁体２
３４の層を有している。サブストレート２３２は、例え
ばシリコンであることができる。これも例として、絶縁
体２３４には二酸化シリコンまたはサファイアを使用す
ることができる。絶縁体２３４の上にはシリコンである
ことができる半導体の層が位置決めされ、メサを形成し
ている。半導体メサ２３６は単結晶である。前述したよ
うに、絶縁体２３４上にメサ半導体材料２３６を製造す
る方法は幾つか知られている。
【００２０】図５１に示すように、デバイスの上部を注
入動作に曝して半導体メサ内にあるレベルのドーパント
を確立する。この例では、ｐ−型ドーパントを使用して
ＮＰＮバイポーラトランジスタのｐ−ベース領域の作成
を開始する。適当なドーパント材料の例は、ホウ素、ガ
リウム、及びインジウムである。ドーパントの量は、チ
ャネル領域内に得られるドーパント濃度が比較的低くな
るように制御される。低濃度レベルはｐ−で表されてお
り、概ね 1014/ｃｍ3 乃至 1018/ｃｍ3 の範囲内であ
る。メサ３６内にドーパントレベルを確立した後に、メ
サの上部を絶縁体で覆う。図５２に、デバイスの上部全
体に絶縁体２３８を成長または堆積させてから、半導体
メサ２３６の上面が全て露出するように絶縁体をエッチ
バックした後のデバイスの断面を示す。絶縁体２３８は
二酸化シリコンであってよい。残された絶縁体２３８及
び層２３４が、半導体材料のメサを他の回路要素から絶
縁してこのデバイスと他のデバイスとの間のクロストー
クを防ぐ。全ての上に堆積させた絶縁体２４０の層も示
されている。
入動作に曝して半導体メサ内にあるレベルのドーパント
を確立する。この例では、ｐ−型ドーパントを使用して
ＮＰＮバイポーラトランジスタのｐ−ベース領域の作成
を開始する。適当なドーパント材料の例は、ホウ素、ガ
リウム、及びインジウムである。ドーパントの量は、チ
ャネル領域内に得られるドーパント濃度が比較的低くな
るように制御される。低濃度レベルはｐ−で表されてお
り、概ね 1014/ｃｍ3 乃至 1018/ｃｍ3 の範囲内であ
る。メサ３６内にドーパントレベルを確立した後に、メ
サの上部を絶縁体で覆う。図５２に、デバイスの上部全
体に絶縁体２３８を成長または堆積させてから、半導体
メサ２３６の上面が全て露出するように絶縁体をエッチ
バックした後のデバイスの断面を示す。絶縁体２３８は
二酸化シリコンであってよい。残された絶縁体２３８及
び層２３４が、半導体材料のメサを他の回路要素から絶
縁してこのデバイスと他のデバイスとの間のクロストー
クを防ぐ。全ての上に堆積させた絶縁体２４０の層も示
されている。
【００２１】図５３は、フォトレジスト材料２４４をデ
バイスの上部に堆積させ、エミッタ及びコレクタ領域を
形成するためのマスクにパターン化した後のデバイスを
示している。図５４は、エミッタ領域注入２６６及びコ
レクタ領域注入２６８を製造するための段階を示す。絶
縁体２４０層を通して例えば、砒素または燐のようなｎ
−型ドーパントを注入する。図５４には、得られた高濃
度レベルのドーパントを記号ｎ＋で示してあり、 1020/
ｃｍ3 に概ね等しいかまたはそれ以上の範囲である。こ
れにより、製造中のデバイスはエミッタ領域２６６、ベ
ース領域２５０、及びコレクタ領域２６８を有すること
になる。エミッタ領域２６６及びコレクタ領域２６８は
高濃度のｎ＋型ドーパントを有し、ベース領域２５０は
低濃度のｐ−型ドーパントを有している。
バイスの上部に堆積させ、エミッタ及びコレクタ領域を
形成するためのマスクにパターン化した後のデバイスを
示している。図５４は、エミッタ領域注入２６６及びコ
レクタ領域注入２６８を製造するための段階を示す。絶
縁体２４０層を通して例えば、砒素または燐のようなｎ
−型ドーパントを注入する。図５４には、得られた高濃
度レベルのドーパントを記号ｎ＋で示してあり、 1020/
ｃｍ3 に概ね等しいかまたはそれ以上の範囲である。こ
れにより、製造中のデバイスはエミッタ領域２６６、ベ
ース領域２５０、及びコレクタ領域２６８を有すること
になる。エミッタ領域２６６及びコレクタ領域２６８は
高濃度のｎ＋型ドーパントを有し、ベース領域２５０は
低濃度のｐ−型ドーパントを有している。
【００２２】図５４には、別の注入段階も示されてい
る。この注入はハロー注入である。ドーパントはｐ−型
ドーパントであり、記号ｐで示す中間濃度レベルを発生
するように注入される。この中間濃度レベルは 1014/ｃ
ｍ3 乃至 1019/ｃｍ3 の範囲である。ハロー注入のため
のドーパント材料は、エミッタ領域２６６及びコレクタ
領域２６８内に存在するｎ＋型ドーパントよりも拡散性
であるように選択する。代替として、角度注入または多
重スペーサステップを使用してハローを形成することが
できる。ハロー注入材料をエミッタ領域２６６及びコレ
クタ領域２６８内に注入した後に、焼戻しのような次の
製造段階によってハロードーパントをベース領域２５０
に向かって拡散せしめる。これにより、ハロードーパン
トは図５４に示すようにハロー注入領域２５４及び２５
６を形成する。ハロー注入領域２５４及び２５６が、エ
ミッタ領域２６６及びコレクタ領域２６８をそれぞれベ
ース領域２５０から完全に分離していることに注目され
たい。注入完了の後に、フォトレジストマスク２４４を
除去する。
る。この注入はハロー注入である。ドーパントはｐ−型
ドーパントであり、記号ｐで示す中間濃度レベルを発生
するように注入される。この中間濃度レベルは 1014/ｃ
ｍ3 乃至 1019/ｃｍ3 の範囲である。ハロー注入のため
のドーパント材料は、エミッタ領域２６６及びコレクタ
領域２６８内に存在するｎ＋型ドーパントよりも拡散性
であるように選択する。代替として、角度注入または多
重スペーサステップを使用してハローを形成することが
できる。ハロー注入材料をエミッタ領域２６６及びコレ
クタ領域２６８内に注入した後に、焼戻しのような次の
製造段階によってハロードーパントをベース領域２５０
に向かって拡散せしめる。これにより、ハロードーパン
トは図５４に示すようにハロー注入領域２５４及び２５
６を形成する。ハロー注入領域２５４及び２５６が、エ
ミッタ領域２６６及びコレクタ領域２６８をそれぞれベ
ース領域２５０から完全に分離していることに注目され
たい。注入完了の後に、フォトレジストマスク２４４を
除去する。
【００２３】図５５では、デバイスの上面全体に酸化物
絶縁体２５８の層が形成される。図５６は、デバイス全
体の上をフォトレジスト材料２７０で覆う。図５７で
は、酸化物層内の接触孔を形成するようにフォトレジス
ト材料２７０がパターン化されている。図５８に示すよ
うに、フォトレジストマスクを通して酸化物をエミッタ
領域２６６、ベース領域２５０、及びコレクタ領域２６
８の上面までエッチングする。これにより、エミッタ接
触孔２７４、ベース接触孔２７６、及びコレクタ接触孔
２７８が形成される。図５９に、フォトレジストマスク
材料を除去して導体２８０の層をデバイスの上面全体に
堆積させた後の製造中のＮＰＮバイポーラトランジスタ
を示す。この導体２８０は、エミッタ、ベース及びコレ
クタ接触孔に充填され、エミッタ領域２６６、ベース接
合２５０、及びコレクタ領域２６８と接触する。
絶縁体２５８の層が形成される。図５６は、デバイス全
体の上をフォトレジスト材料２７０で覆う。図５７で
は、酸化物層内の接触孔を形成するようにフォトレジス
ト材料２７０がパターン化されている。図５８に示すよ
うに、フォトレジストマスクを通して酸化物をエミッタ
領域２６６、ベース領域２５０、及びコレクタ領域２６
８の上面までエッチングする。これにより、エミッタ接
触孔２７４、ベース接触孔２７６、及びコレクタ接触孔
２７８が形成される。図５９に、フォトレジストマスク
材料を除去して導体２８０の層をデバイスの上面全体に
堆積させた後の製造中のＮＰＮバイポーラトランジスタ
を示す。この導体２８０は、エミッタ、ベース及びコレ
クタ接触孔に充填され、エミッタ領域２６６、ベース接
合２５０、及びコレクタ領域２６８と接触する。
【００２４】図６０に、導体２８０を覆い、エミッタ、
ベース及びコレクタ接続を形成するようにパターン化さ
れているフォトレジスト材料２８４を示す。図６１は、
フォトレジストマスク外の導体２８０をエッチングした
後の、製造中のＮＰＮバイボーラトランジスタを示して
いる。エミッタ領域２６６、ベース領域２５０、及びコ
レクタ領域２６８への接続が分離されて残っている。フ
ォトレジスト材料２８４を除去してしまうと、爾後の製
造段階において分離した接続２８６、２８７、及び２８
８を集積回路の他の要素に接続することができる。以上
に説明した図５１−６１は、ハロー注入を有する絶縁体
上半導体ＮＰＮバイポーラトランジスタの製造の諸段階
のシーケンスを示している。これらの製造段階は図１−
２１に関連して説明したｎ−チャネルＭＯＳＦＥＴトラ
ンジスタの製造段階に類似している。ドーピング材料
は、デバイスの種々の領域の異なる極性を考慮して選択
しなければならない。
ベース及びコレクタ接続を形成するようにパターン化さ
れているフォトレジスト材料２８４を示す。図６１は、
フォトレジストマスク外の導体２８０をエッチングした
後の、製造中のＮＰＮバイボーラトランジスタを示して
いる。エミッタ領域２６６、ベース領域２５０、及びコ
レクタ領域２６８への接続が分離されて残っている。フ
ォトレジスト材料２８４を除去してしまうと、爾後の製
造段階において分離した接続２８６、２８７、及び２８
８を集積回路の他の要素に接続することができる。以上
に説明した図５１−６１は、ハロー注入を有する絶縁体
上半導体ＮＰＮバイポーラトランジスタの製造の諸段階
のシーケンスを示している。これらの製造段階は図１−
２１に関連して説明したｎ−チャネルＭＯＳＦＥＴトラ
ンジスタの製造段階に類似している。ドーピング材料
は、デバイスの種々の領域の異なる極性を考慮して選択
しなければならない。
【００２５】図６１は、絶縁体上半導体ＮＰＮバイポー
ラトランジスタ２００の断面図である。図５１−６１の
要素、または部分は、図１−２１に使用した番号に２０
０を付加して（ 10 位及び１位は同一）識別している。
その結果、図５１−６１の製造プロセスによりＮＰＮト
ランジスタ２００が得られたのである。ｎ−型エミッタ
領域２６６は、ｐ−型ベース領域によってｎ＋型コレク
タ領域２６８から分離されている。導電性エミッタ電極
２８６はエミッタ領域２６６と直接接触している。導電
性ベース電極２８７はベース領域２５０と直接接触して
いる。コレクタ電極２８８はコレクタ領域２６８と直接
接触している。ハロー注入２５４及び２５６はそれぞ
れ、エミッタ及びコレクタ領域２６６及び２６８をベー
ス領域２５０から完全に分離している。
ラトランジスタ２００の断面図である。図５１−６１の
要素、または部分は、図１−２１に使用した番号に２０
０を付加して（ 10 位及び１位は同一）識別している。
その結果、図５１−６１の製造プロセスによりＮＰＮト
ランジスタ２００が得られたのである。ｎ−型エミッタ
領域２６６は、ｐ−型ベース領域によってｎ＋型コレク
タ領域２６８から分離されている。導電性エミッタ電極
２８６はエミッタ領域２６６と直接接触している。導電
性ベース電極２８７はベース領域２５０と直接接触して
いる。コレクタ電極２８８はコレクタ領域２６８と直接
接触している。ハロー注入２５４及び２５６はそれぞ
れ、エミッタ及びコレクタ領域２６６及び２６８をベー
ス領域２５０から完全に分離している。
【００２６】図６２に示すように、絶縁体上半導体ＮＰ
Ｎトランジスタ２００を動作させるには他のＮＰＮバイ
ポーラトランジスタと同様にバイアスする。例えば、エ
ミッタ領域２６６は接地電位に接続され、ベース領域２
５０はベース入力電圧Ｖbeに接続され、そしてコレクタ
領域２６８はコレクタバイアス供給電圧Ｖceに接続され
る。図６３−７３は、ハロー注入を有する絶縁体上半導
体ＰＮＰバイポーラトランジスタの製造の諸段階のシー
ケンスを示している。これらの製造段階は図５１−６１
に関連して説明したＮＰＮバイポーラトランジスタの製
造段階に類似している。ドーピング材料は、デバイスの
種々の領域の異なる極性を考慮して選択しなければなら
ない。これらの領域の極性は図６３−７３に明示してあ
る。これらの各図は、図５１−６１と順番に相関してい
る。
Ｎトランジスタ２００を動作させるには他のＮＰＮバイ
ポーラトランジスタと同様にバイアスする。例えば、エ
ミッタ領域２６６は接地電位に接続され、ベース領域２
５０はベース入力電圧Ｖbeに接続され、そしてコレクタ
領域２６８はコレクタバイアス供給電圧Ｖceに接続され
る。図６３−７３は、ハロー注入を有する絶縁体上半導
体ＰＮＰバイポーラトランジスタの製造の諸段階のシー
ケンスを示している。これらの製造段階は図５１−６１
に関連して説明したＮＰＮバイポーラトランジスタの製
造段階に類似している。ドーピング材料は、デバイスの
種々の領域の異なる極性を考慮して選択しなければなら
ない。これらの領域の極性は図６３−７３に明示してあ
る。これらの各図は、図５１−６１と順番に相関してい
る。
【００２７】図７３は、絶縁体上半導体ＰＮＰバイポー
ラトランジスタ３００を断面図で示している。ＰＮＰト
ランジスタ３００では、ｐ＋型エミッタ領域３６６は、
ｎ−型ベース領域３５０によってｐ＋型コレクタ領域３
６８から分離されている。導電性エミッタ電極３８６は
エミッタ領域３６６と直接接触している。導電性ベース
電極３８７はベース領域３５０と直接接触している。コ
レクタ電極３８８はコレクタ領域３６８と直接接触して
いる。ハロー注入３５４及び３５６はそれぞれ、エミッ
タ領域３６６及びコレクタ領域３６８をベース領域３５
０から完全に分離している。図７４に示すように、絶縁
体上半導体ＰＮＰトランジスタ３００を動作させるに
は、他のＰＮＰバイポーラトランジスタと同様にバイア
スする。例えばエミッタ領域３６６は接地電位に接続さ
れ、ベース領域３５０はベース入力電圧−Ｖbeに接続さ
れ、そしてコレクタ領域３６８はコレクタバイアス供給
電圧−Ｖceに接続される。
ラトランジスタ３００を断面図で示している。ＰＮＰト
ランジスタ３００では、ｐ＋型エミッタ領域３６６は、
ｎ−型ベース領域３５０によってｐ＋型コレクタ領域３
６８から分離されている。導電性エミッタ電極３８６は
エミッタ領域３６６と直接接触している。導電性ベース
電極３８７はベース領域３５０と直接接触している。コ
レクタ電極３８８はコレクタ領域３６８と直接接触して
いる。ハロー注入３５４及び３５６はそれぞれ、エミッ
タ領域３６６及びコレクタ領域３６８をベース領域３５
０から完全に分離している。図７４に示すように、絶縁
体上半導体ＰＮＰトランジスタ３００を動作させるに
は、他のＰＮＰバイポーラトランジスタと同様にバイア
スする。例えばエミッタ領域３６６は接地電位に接続さ
れ、ベース領域３５０はベース入力電圧−Ｖbeに接続さ
れ、そしてコレクタ領域３６８はコレクタバイアス供給
電圧−Ｖceに接続される。
【００２８】図５１−７４に関して説明したＳＯＩバイ
ポーラトランジスタのベースを短くすると、動作電圧に
おいてエミッタ／コレクタがベース領域をパンチスルー
するのでこのＳＯＩバイポーラトランジスタは動作しな
くなる。ハロー注入を有していると、エミッタ及びコレ
クタからのパンチスルーを減少させることができ、ベー
スが極めて短いＳＯＩバイポーラトランジスタを作るこ
とが可能である。
ポーラトランジスタのベースを短くすると、動作電圧に
おいてエミッタ／コレクタがベース領域をパンチスルー
するのでこのＳＯＩバイポーラトランジスタは動作しな
くなる。ハロー注入を有していると、エミッタ及びコレ
クタからのパンチスルーを減少させることができ、ベー
スが極めて短いＳＯＩバイポーラトランジスタを作るこ
とが可能である。
【００２９】以上の記載に関連して、以下の各項を開示
する。 １．絶縁層と、上記絶縁層に接する第１の表面、及び上
記第１の表面とは反対側の第２の表面を有する半導体メ
サと、を備えているトランジスタであって、上記半導体
メサは、上記半導体メサ内にあって第１の導電型の第１
のソース／ドレイン領域と、上記半導体メサ内にあって
上記第１の導電型の第２のソース／ドレイン領域と、上
記絶縁層に接触し、上記メサの上記第２の表面まで伸
び、上記第１のソース／ドレイン領域と第２のソース／
ドレイン領域との間に位置し、第２の導電型であって第
１のドーパントレベルのボディ領域と、上記第１のソー
ス／ドレイン領域と上記ボディ領域との間に配置されて
いて上記第１のソース／ドレイン領域を上記ボディ領域
から完全に分離し、上記第２の導電型であって上記第１
のドーパントレベルに実質的に等しいか、またはそれよ
り高いドーパントレベルの第１の注入領域と、を備えて
いることを特徴とするトランジスタ。 ２．上記第２のソース／ドレイン領域と上記ボディ領域
との間に配置されていて上記第２のソース／ドレイン領
域を上記ボディ領域から完全に分離し、上記第２の導電
型であって上記第１のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第２の注
入領域、を更に備えている上記１に記載のトランジス
タ。 ３．上記第１の注入領域のための第１のドーパント材料
は、上記ソース／ドレイン領域のための第２のドーパン
ト材料よりも拡散性である上記１に記載のトランジス
タ。 ４．上記第１のドーパントは、上記第１のドーパントレ
ベルに実質的に等しいか、またはそれより高いドーパン
トレベルにある上記３に記載のトランジスタ。 ５．上記ボディ領域付近に位置決めされているゲート電
極と、上記ゲート電極を上記ボディ領域から分離してい
るゲート絶縁体と、を更に備えている上記１に記載のト
ランジスタ。 ６．絶縁層と、上記絶縁層に接するベースを有する半導
体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第１
の導電型であり、 1020/ｃｍ3 に等しいか、またはそれ
より高いドーパントレベルを有する第１のソース／ドレ
イン領域と、上記半導体メサ内にあって上記第１の導電
型であり、 1020/ｃｍ3 に等しいか、またはそれより高
いドーパントレベルを有する第２のソース／ドレイン領
域と、上記第１のソース／ドレイン領域と第２のソース
／ドレイン領域との間にあって第２の導電型であり、約
1014/ｃｍ3 と約 1018/ｃｍ3 との間の範囲の第１のド
ーパントレベルを有するボディ領域と、上記第１のソー
ス／ドレイン領域と上記ボディ領域との間に配置されて
いて上記第１のソース／ドレイン領域を上記ボディ領域
から完全に分離し、上記第２の導電型であって上記第１
のドーパントレベルに等しいか、またはそれより高いド
ーパントレベルの第１の注入領域と、を備えていること
を特徴とするトランジスタデバイス。 ７．上記第２のソース／ドレイン領域と上記ボディ領域
との間に配置されていて上記第２のソース／ドレイン領
域を上記ボディ領域から完全に分離し、上記第２の導電
型であって上記第１のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第２の注
入領域、を更に備えている上記６に記載のトランジスタ
デバイス。 ８．上記第１の注入領域のための第１のドーパント材料
は、上記ソース／ドレイン領域のための第２のドーパン
ト材料よりも拡散性である上記６に記載のトランジスタ
デバイス。 ９．上記ボディ領域付近に配置されているゲート電極
と、上記ゲート電極を上記ボディ領域から分離している
ゲート絶縁体と、を更に備えている上記１に記載のトラ
ンジスタ。 １０．第１の導電型の第１及び第２のソース／ドレイン
領域と、上記第１及び第２のソース／ドレイン領域の間
に位置決めされ第２の導電型であって第１のドーパント
レベルにドープされているチャネル領域とを有する絶縁
体上シリコントランジスタと、上記第１のソース／ドレ
イン領域と上記チャネル領域との間に形成され、上記第
１のソース／ドレイン領域を上記チャネル領域から完全
に分離している第１のハロー接合構造と、を備えている
ことを特徴とするトランジスタデバイス。 １１．上記第２のソース／ドレイン領域と上記チャネル
領域との間に形成され、上記第２のソース／ドレイン領
域を上記チャネル領域から完全に分離している第２のハ
ロー接合構造を更に備えている上記１０に記載のトラン
ジスタデバイス。 １２．上記第１のハロー接合構造及び上記チャネル領域
は、同一の導電型であり、上記第１のハロー接合構造
は、上記第１のドーパントレベルに実質的に等しいか、
またはそれより高いドーパントレベルを有している上記
１０に記載のトランジスタデバイス。 １３．上記第１のハロー接合構造内の第１のドーパント
材料は、上記第１及び第２のソース／ドレイン領域内の
第２のドーパント材料よりも拡散性である上記１２に記
載のトランジスタデバイス。 １４．上記チャネル領域付近に位置決めされているゲー
ト電極と、上記ゲート電極を上記チャネル領域から分離
しているゲート絶縁体と、を更に備えている上記１０に
記載のトランジスタデバイス。 １５．絶縁層と、上記絶縁層に接する第１の表面、及び
上記第１の表面とは反対側の第２の表面を有する半導体
メサと、を備えているトランジスタデバイスであって、
上記半導体メサは、上記半導体メサ内にあって第１の導
電型の第１のエミッタ／コレクタ領域と、上記半導体メ
サ内にあって上記第１の導電型の第２のエミッタ／コレ
クタ領域と、上記絶縁層に接触し、上記メサの上記第２
の表面まで伸び、上記第１のエミッタ／コレクタ領域の
間に位置し、第２の導電型であって第１のドーパントレ
ベルを有するベース領域と、上記第１のエミッタ／コレ
クタ領域と上記ベース領域との間に配置されていて上記
第１のエミッタ／コレクタ領域を上記ベース領域から完
全に分離し、上記第２の導電型であって上記第１のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルの第１の注入領域と、を備えていることを特徴
とするトランジスタデバイス。 １６．上記第２のエミッタ／コレクタ領域と上記ベース
領域との間に配置されていて上記第２のエミッタ／コレ
クタ領域を上記ベース領域から完全に分離し、上記第２
の導電型であって上記第１のドーパントレベルに実質的
に等しいか、またはそれより高いドーパントレベルの第
２の注入領域を更に備えている上記１５に記載のトラン
ジスタデバイス。 １７．上記第１の注入領域のための第１のドーパント材
料は、上記エミッタ／コレクタ領域のための第２のドー
パント材料よりも拡散性である上記１５に記載のトラン
ジスタデバイス。 １８．上記第１のドーパント材料は、上記第１のドーパ
ントレベルに等しいか、またはそれより高い第１のドー
パントレベルにある上記１７に記載のトランジスタデバ
イス。 １９．上記ベース領域に接続されているベース電極を更
に備えている上記１５項に記載のトランジスタデバイ
ス。 ２０．絶縁層と、上記絶縁層に接するベースを有する半
導体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第１
の導電型であり、 1020/ｃｍ3 に等しいか、またはそれ
より高いドーパントレベルを有する第１のエミッタ／コ
レクタ領域と、上記第１の導電型であり、 1020/ｃｍ3
に等しいか、またはそれより高いドーパントレベルを有
する第２のエミッタ／コレクタ領域と、上記エミッタ／
コレクタ領域の間にあって第２の導電型であり、約 10
14/ｃｍ 3 と約 1018/ｃｍ3 との間の範囲の第１のドー
パントレベルを有するベース領域と、上記エミッタ領域
と上記ベース領域との間に配置されていて上記エミッタ
領域を上記ベース領域から完全に分離し、上記第２の導
電型であって上記第１のドーパントレベルに等しいか、
またはそれより高いドーパントレベルの第１の注入領域
と、を備えていることを特徴とするトランジスタデバイ
ス。 ２１．上記コレクタ領域と上記ベース領域との間に配置
されていて上記コレクタ領域を上記ベース領域から完全
に分離し、上記第２の導電型であって上記第１のドーパ
ントレベルに等しいか、またはそれより高いドーパント
レベルの第２の注入領域を更に備えている上記２０に記
載のトランジスタデバイス。 ２２．上記第１の注入領域のための第１のドーパント材
料は、上記エミッタ／コレクタ領域のための第２のドー
パント材料よりも拡散性である上記２０に記載のトラン
ジスタデバイス。 ２３．上記ベース領域に接続されているベース電極を更
に備えている上記２０項に記載のトランジスタデバイ
ス。 ２４．エミッタ領域、コレクタ領域、及びベース領域を
有する絶縁体上シリコントランジスタを備え、上記エミ
ッタ領域及びコレクタ領域は、第１の導電型であり、上
記ベース領域は、上記エミッタ領域とコレクタ領域との
間に位置決めされ、第２の導電型であって第１のドーパ
ントレベルにドープされており、上記エミッタ領域及び
コレクタ領域と上記ベース領域との間に形成され、上記
エミッタ領域及びコレクタ領域を上記ベース領域から完
全に分離しているハロー接合構造を更に備えていること
を特徴とするトランジスタデバイス。 ２５．上記ハロー接合構造及び上記ベース領域は同一の
導電型であり、上記ハロー接合構造は、上記第１のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルを有している上記２４に記載のトランジスタデ
バイス。 ２６．上記ハロー接合構造内の第１のドーパント材料
は、上記エミッタ及びコレクタ領域内の第２のドーパン
ト材料よりも拡散性である上記２５に記載のトランジス
タデバイス。 ２７．上記ベース領域に接続されているベース電極を更
に備えている上記２４項に記載のトランジスタデバイ
ス。 ２８．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のチャネル領域ド
ーパントを注入する段階と、 ｃ．上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 ｄ．上記半導体メサのソース領域及びドレイン領域内に
第２の導電型の低密度ドーパントを注入する段階と、 ｅ．上記半導体メサの上記ソース領域及びドレイン領域
内に第１の導電型のドーパントを注入する段階と、 ｆ．上記ソース領域及びドレイン領域内に第２の導電型
の高レベル濃度ドーパントを注入する段階と、 ｇ．上記ソース領域及びドレイン領域内の上記第１の導
電型のドーパントを上記第２の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域と上記チャネル領域との
間にハロー注入を形成させる段階と、を備えていること
を特徴とする方法。 ２９．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記２８に記載の方法。 ３０．上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第１の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記２８に記載の方法。 ３１．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のチャネル領域ド
ーパントを注入する段階と、 ｃ．上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 ｄ．上記半導体メサのソース領域及びドレイン領域内に
第１の導電型のハロー注入ドーパントを注入する段階
と、 ｅ．上記ソース領域及びドレイン領域内に第２の導電型
のドーパントを注入する段階と、 ｆ．上記ソース領域及びドレイン領域内の上記第１の導
電型のドーパントを上記第２の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域を上記チャネル領域から
分離するハロー注入を形成させる段階と、を備えている
ことを特徴とする方法。 ３２．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記３１に記載の方法。 ３３．上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第１の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記３１に記載の方法。 ３４．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のベース領域ドー
パントを注入する段階と、 ｃ．上記半導体メサ上にエミッタ領域及びコレクタ領域
を形成するためのマスクを作る段階と、 ｄ．上記半導体メサのエミッタ領域及びコレクタ領域内
に第１の導電型のハロー注入ドーパントを注入する段階
と、 ｅ．上記エミッタ領域及びコレクタ領域内に第２の導電
型のドーパントを注入する段階と、 ｆ．上記エミッタ領域及びコレクタ領域内の上記第１の
導電型のドーパントを上記第２の導電型のドーパントの
拡散よりも早く上記ベース領域に向かって拡散させ、上
記エミッタ領域及びコレクタ領域を上記ベース領域から
完全に分離するハロー注入を形成させる段階と、を備え
ていることを特徴とする方法。 ３５．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記３４に記載の方法。 ３６．上記拡散段階は、上記デバイスを十分に加熱して
上記エミッタ領域及びコレクタ領域内の上記第１の導電
型ドーパントを上記ベース領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記３４に記載の方法。 ３７．絶縁体上半導体トランジスタ（１００）は、半導
体サブストレート（３２）を覆っている絶縁層（３４）
上に形成された半導体メサ（３６）を含む。第１の導電
型のソース及びドレイン領域（６６、６８）がメサの両
端に形成される。第２の導電型のボディノード（５０）
が、メサ内のソース領域とドレイン領域との間に位置し
ている。ゲート絶縁体（４０）及びゲート電極（４６）
が、ボディノード上に横たわっている。ハロー注入（５
４、５６）がソース領域及びドレイン領域をボディノー
ドまたはチャネル領域から完全に分離するように配置さ
れ、短チャネル効果を改善する。このトランジスタは、
パスゲートとして、及びＤＲＡＭにおける周辺トランジ
スタとして有用であり、またディジタル及びアナログ応
用に、及び小電力応用に有用である。
する。 １．絶縁層と、上記絶縁層に接する第１の表面、及び上
記第１の表面とは反対側の第２の表面を有する半導体メ
サと、を備えているトランジスタであって、上記半導体
メサは、上記半導体メサ内にあって第１の導電型の第１
のソース／ドレイン領域と、上記半導体メサ内にあって
上記第１の導電型の第２のソース／ドレイン領域と、上
記絶縁層に接触し、上記メサの上記第２の表面まで伸
び、上記第１のソース／ドレイン領域と第２のソース／
ドレイン領域との間に位置し、第２の導電型であって第
１のドーパントレベルのボディ領域と、上記第１のソー
ス／ドレイン領域と上記ボディ領域との間に配置されて
いて上記第１のソース／ドレイン領域を上記ボディ領域
から完全に分離し、上記第２の導電型であって上記第１
のドーパントレベルに実質的に等しいか、またはそれよ
り高いドーパントレベルの第１の注入領域と、を備えて
いることを特徴とするトランジスタ。 ２．上記第２のソース／ドレイン領域と上記ボディ領域
との間に配置されていて上記第２のソース／ドレイン領
域を上記ボディ領域から完全に分離し、上記第２の導電
型であって上記第１のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第２の注
入領域、を更に備えている上記１に記載のトランジス
タ。 ３．上記第１の注入領域のための第１のドーパント材料
は、上記ソース／ドレイン領域のための第２のドーパン
ト材料よりも拡散性である上記１に記載のトランジス
タ。 ４．上記第１のドーパントは、上記第１のドーパントレ
ベルに実質的に等しいか、またはそれより高いドーパン
トレベルにある上記３に記載のトランジスタ。 ５．上記ボディ領域付近に位置決めされているゲート電
極と、上記ゲート電極を上記ボディ領域から分離してい
るゲート絶縁体と、を更に備えている上記１に記載のト
ランジスタ。 ６．絶縁層と、上記絶縁層に接するベースを有する半導
体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第１
の導電型であり、 1020/ｃｍ3 に等しいか、またはそれ
より高いドーパントレベルを有する第１のソース／ドレ
イン領域と、上記半導体メサ内にあって上記第１の導電
型であり、 1020/ｃｍ3 に等しいか、またはそれより高
いドーパントレベルを有する第２のソース／ドレイン領
域と、上記第１のソース／ドレイン領域と第２のソース
／ドレイン領域との間にあって第２の導電型であり、約
1014/ｃｍ3 と約 1018/ｃｍ3 との間の範囲の第１のド
ーパントレベルを有するボディ領域と、上記第１のソー
ス／ドレイン領域と上記ボディ領域との間に配置されて
いて上記第１のソース／ドレイン領域を上記ボディ領域
から完全に分離し、上記第２の導電型であって上記第１
のドーパントレベルに等しいか、またはそれより高いド
ーパントレベルの第１の注入領域と、を備えていること
を特徴とするトランジスタデバイス。 ７．上記第２のソース／ドレイン領域と上記ボディ領域
との間に配置されていて上記第２のソース／ドレイン領
域を上記ボディ領域から完全に分離し、上記第２の導電
型であって上記第１のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第２の注
入領域、を更に備えている上記６に記載のトランジスタ
デバイス。 ８．上記第１の注入領域のための第１のドーパント材料
は、上記ソース／ドレイン領域のための第２のドーパン
ト材料よりも拡散性である上記６に記載のトランジスタ
デバイス。 ９．上記ボディ領域付近に配置されているゲート電極
と、上記ゲート電極を上記ボディ領域から分離している
ゲート絶縁体と、を更に備えている上記１に記載のトラ
ンジスタ。 １０．第１の導電型の第１及び第２のソース／ドレイン
領域と、上記第１及び第２のソース／ドレイン領域の間
に位置決めされ第２の導電型であって第１のドーパント
レベルにドープされているチャネル領域とを有する絶縁
体上シリコントランジスタと、上記第１のソース／ドレ
イン領域と上記チャネル領域との間に形成され、上記第
１のソース／ドレイン領域を上記チャネル領域から完全
に分離している第１のハロー接合構造と、を備えている
ことを特徴とするトランジスタデバイス。 １１．上記第２のソース／ドレイン領域と上記チャネル
領域との間に形成され、上記第２のソース／ドレイン領
域を上記チャネル領域から完全に分離している第２のハ
ロー接合構造を更に備えている上記１０に記載のトラン
ジスタデバイス。 １２．上記第１のハロー接合構造及び上記チャネル領域
は、同一の導電型であり、上記第１のハロー接合構造
は、上記第１のドーパントレベルに実質的に等しいか、
またはそれより高いドーパントレベルを有している上記
１０に記載のトランジスタデバイス。 １３．上記第１のハロー接合構造内の第１のドーパント
材料は、上記第１及び第２のソース／ドレイン領域内の
第２のドーパント材料よりも拡散性である上記１２に記
載のトランジスタデバイス。 １４．上記チャネル領域付近に位置決めされているゲー
ト電極と、上記ゲート電極を上記チャネル領域から分離
しているゲート絶縁体と、を更に備えている上記１０に
記載のトランジスタデバイス。 １５．絶縁層と、上記絶縁層に接する第１の表面、及び
上記第１の表面とは反対側の第２の表面を有する半導体
メサと、を備えているトランジスタデバイスであって、
上記半導体メサは、上記半導体メサ内にあって第１の導
電型の第１のエミッタ／コレクタ領域と、上記半導体メ
サ内にあって上記第１の導電型の第２のエミッタ／コレ
クタ領域と、上記絶縁層に接触し、上記メサの上記第２
の表面まで伸び、上記第１のエミッタ／コレクタ領域の
間に位置し、第２の導電型であって第１のドーパントレ
ベルを有するベース領域と、上記第１のエミッタ／コレ
クタ領域と上記ベース領域との間に配置されていて上記
第１のエミッタ／コレクタ領域を上記ベース領域から完
全に分離し、上記第２の導電型であって上記第１のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルの第１の注入領域と、を備えていることを特徴
とするトランジスタデバイス。 １６．上記第２のエミッタ／コレクタ領域と上記ベース
領域との間に配置されていて上記第２のエミッタ／コレ
クタ領域を上記ベース領域から完全に分離し、上記第２
の導電型であって上記第１のドーパントレベルに実質的
に等しいか、またはそれより高いドーパントレベルの第
２の注入領域を更に備えている上記１５に記載のトラン
ジスタデバイス。 １７．上記第１の注入領域のための第１のドーパント材
料は、上記エミッタ／コレクタ領域のための第２のドー
パント材料よりも拡散性である上記１５に記載のトラン
ジスタデバイス。 １８．上記第１のドーパント材料は、上記第１のドーパ
ントレベルに等しいか、またはそれより高い第１のドー
パントレベルにある上記１７に記載のトランジスタデバ
イス。 １９．上記ベース領域に接続されているベース電極を更
に備えている上記１５項に記載のトランジスタデバイ
ス。 ２０．絶縁層と、上記絶縁層に接するベースを有する半
導体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第１
の導電型であり、 1020/ｃｍ3 に等しいか、またはそれ
より高いドーパントレベルを有する第１のエミッタ／コ
レクタ領域と、上記第１の導電型であり、 1020/ｃｍ3
に等しいか、またはそれより高いドーパントレベルを有
する第２のエミッタ／コレクタ領域と、上記エミッタ／
コレクタ領域の間にあって第２の導電型であり、約 10
14/ｃｍ 3 と約 1018/ｃｍ3 との間の範囲の第１のドー
パントレベルを有するベース領域と、上記エミッタ領域
と上記ベース領域との間に配置されていて上記エミッタ
領域を上記ベース領域から完全に分離し、上記第２の導
電型であって上記第１のドーパントレベルに等しいか、
またはそれより高いドーパントレベルの第１の注入領域
と、を備えていることを特徴とするトランジスタデバイ
ス。 ２１．上記コレクタ領域と上記ベース領域との間に配置
されていて上記コレクタ領域を上記ベース領域から完全
に分離し、上記第２の導電型であって上記第１のドーパ
ントレベルに等しいか、またはそれより高いドーパント
レベルの第２の注入領域を更に備えている上記２０に記
載のトランジスタデバイス。 ２２．上記第１の注入領域のための第１のドーパント材
料は、上記エミッタ／コレクタ領域のための第２のドー
パント材料よりも拡散性である上記２０に記載のトラン
ジスタデバイス。 ２３．上記ベース領域に接続されているベース電極を更
に備えている上記２０項に記載のトランジスタデバイ
ス。 ２４．エミッタ領域、コレクタ領域、及びベース領域を
有する絶縁体上シリコントランジスタを備え、上記エミ
ッタ領域及びコレクタ領域は、第１の導電型であり、上
記ベース領域は、上記エミッタ領域とコレクタ領域との
間に位置決めされ、第２の導電型であって第１のドーパ
ントレベルにドープされており、上記エミッタ領域及び
コレクタ領域と上記ベース領域との間に形成され、上記
エミッタ領域及びコレクタ領域を上記ベース領域から完
全に分離しているハロー接合構造を更に備えていること
を特徴とするトランジスタデバイス。 ２５．上記ハロー接合構造及び上記ベース領域は同一の
導電型であり、上記ハロー接合構造は、上記第１のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルを有している上記２４に記載のトランジスタデ
バイス。 ２６．上記ハロー接合構造内の第１のドーパント材料
は、上記エミッタ及びコレクタ領域内の第２のドーパン
ト材料よりも拡散性である上記２５に記載のトランジス
タデバイス。 ２７．上記ベース領域に接続されているベース電極を更
に備えている上記２４項に記載のトランジスタデバイ
ス。 ２８．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のチャネル領域ド
ーパントを注入する段階と、 ｃ．上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 ｄ．上記半導体メサのソース領域及びドレイン領域内に
第２の導電型の低密度ドーパントを注入する段階と、 ｅ．上記半導体メサの上記ソース領域及びドレイン領域
内に第１の導電型のドーパントを注入する段階と、 ｆ．上記ソース領域及びドレイン領域内に第２の導電型
の高レベル濃度ドーパントを注入する段階と、 ｇ．上記ソース領域及びドレイン領域内の上記第１の導
電型のドーパントを上記第２の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域と上記チャネル領域との
間にハロー注入を形成させる段階と、を備えていること
を特徴とする方法。 ２９．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記２８に記載の方法。 ３０．上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第１の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記２８に記載の方法。 ３１．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のチャネル領域ド
ーパントを注入する段階と、 ｃ．上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 ｄ．上記半導体メサのソース領域及びドレイン領域内に
第１の導電型のハロー注入ドーパントを注入する段階
と、 ｅ．上記ソース領域及びドレイン領域内に第２の導電型
のドーパントを注入する段階と、 ｆ．上記ソース領域及びドレイン領域内の上記第１の導
電型のドーパントを上記第２の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域を上記チャネル領域から
分離するハロー注入を形成させる段階と、を備えている
ことを特徴とする方法。 ３２．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記３１に記載の方法。 ３３．上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第１の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記３１に記載の方法。 ３４．絶縁体上半導体トランジスタデバイスを製造する
方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のベース領域ドー
パントを注入する段階と、 ｃ．上記半導体メサ上にエミッタ領域及びコレクタ領域
を形成するためのマスクを作る段階と、 ｄ．上記半導体メサのエミッタ領域及びコレクタ領域内
に第１の導電型のハロー注入ドーパントを注入する段階
と、 ｅ．上記エミッタ領域及びコレクタ領域内に第２の導電
型のドーパントを注入する段階と、 ｆ．上記エミッタ領域及びコレクタ領域内の上記第１の
導電型のドーパントを上記第２の導電型のドーパントの
拡散よりも早く上記ベース領域に向かって拡散させ、上
記エミッタ領域及びコレクタ領域を上記ベース領域から
完全に分離するハロー注入を形成させる段階と、を備え
ていることを特徴とする方法。 ３５．上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記３４に記載の方法。 ３６．上記拡散段階は、上記デバイスを十分に加熱して
上記エミッタ領域及びコレクタ領域内の上記第１の導電
型ドーパントを上記ベース領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記３４に記載の方法。 ３７．絶縁体上半導体トランジスタ（１００）は、半導
体サブストレート（３２）を覆っている絶縁層（３４）
上に形成された半導体メサ（３６）を含む。第１の導電
型のソース及びドレイン領域（６６、６８）がメサの両
端に形成される。第２の導電型のボディノード（５０）
が、メサ内のソース領域とドレイン領域との間に位置し
ている。ゲート絶縁体（４０）及びゲート電極（４６）
が、ボディノード上に横たわっている。ハロー注入（５
４、５６）がソース領域及びドレイン領域をボディノー
ドまたはチャネル領域から完全に分離するように配置さ
れ、短チャネル効果を改善する。このトランジスタは、
パスゲートとして、及びＤＲＡＭにおける周辺トランジ
スタとして有用であり、またディジタル及びアナログ応
用に、及び小電力応用に有用である。
【００３０】以上に、本発明を実現する種々の絶縁体上
半導体トランジスタデバイス、及びそれらを製造する方
法を説明した。これらの実施例及び方法は、これらから
明白にされた他のものと共に、特許請求の範囲内にある
ものと理解されたい。
半導体トランジスタデバイス、及びそれらを製造する方
法を説明した。これらの実施例及び方法は、これらから
明白にされた他のものと共に、特許請求の範囲内にある
ものと理解されたい。
【図１】集積回路の一部の断面図であって、絶縁体上半
導体トランジスタを製造する開始材料を示している。
導体トランジスタを製造する開始材料を示している。
【図２】図１の開始材料に対して遂行される最初の段階
を示す図である。
を示す図である。
【図３】図２の次の段階を示す図である。
【図４】図３の次の段階を示す図である。
【図５】図４の次の段階を示す図である。
【図６】図５の次の段階を示す図である。
【図７】図６の次の段階を示す図である。
【図８】図７の次の段階を示す図である。
【図９】図８の次の段階を示す図である。
【図１０】図９の次の段階を示す図である。
【図１１】図１０の次の段階を示す図である。
【図１２】図１１の次の段階を示す図である。
【図１３】図１２の次の段階を示す図である。
【図１４】図１３の次の段階を示す図である。
【図１５】図１４の次の段階を示す図である。
【図１６】図１５の次の段階を示す図である。
【図１７】図１６の次の段階を示す図である。
【図１８】図１７の次の段階を示す図である。
【図１９】図１８の次の段階を示す図である。
【図２０】図１９の次の段階を示す図である。
【図２１】絶縁体上半導体トランジスタを製造する最終
段階を示す図である。
段階を示す図である。
【図２２】絶縁体上半導体トランジスタを動作させるた
めの電圧源に接続されたトランジスタを示す図である。
めの電圧源に接続されたトランジスタを示す図である。
【図２３】絶縁体上半導体トランジスタの動作特性曲線
である。
である。
【図２４】３つの異なるソース・ドレイン電圧に対す
る、ハロー注入を有する絶縁体上半導体トランジスタの
しきい値電圧（Ｖt ）対チャネル長（Ｌ）の散乱プロッ
トである。
る、ハロー注入を有する絶縁体上半導体トランジスタの
しきい値電圧（Ｖt ）対チャネル長（Ｌ）の散乱プロッ
トである。
【図２５】３つの異なるソース・ドレイン電圧に対す
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのしきい値電圧（Ｖt ）対チャネル長（Ｌ）の散乱
プロットである。
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのしきい値電圧（Ｖt ）対チャネル長（Ｌ）の散乱
プロットである。
【図２６】３つの異なるソース・ドレイン電圧に対す
る、ハロー注入を有する絶縁体上半導体トランジスタの
サブシュレショルド勾配対チャネル長（Ｌ）の散乱プロ
ットである。
る、ハロー注入を有する絶縁体上半導体トランジスタの
サブシュレショルド勾配対チャネル長（Ｌ）の散乱プロ
ットである。
【図２７】３つの異なるソース・ドレイン電圧に対す
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのサブシュレショルド勾配対チャネル長（Ｌ）の散
乱プロットである。
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのサブシュレショルド勾配対チャネル長（Ｌ）の散
乱プロットである。
【図２８】絶縁体上半導体トランジスタの別の動作特性
曲線である。
曲線である。
【図２９】集積回路の一部の断面図であって、別の絶縁
体上半導体トランジスタを製造する開始材料を示してい
る。
体上半導体トランジスタを製造する開始材料を示してい
る。
【図３０】図２９の開始材料に対して遂行される最初の
段階を示す図である。
段階を示す図である。
【図３１】図３０の次の段階を示す図である。
【図３２】図３１の次の段階を示す図である。
【図３３】図２の次の段階を示す図である。
【図３４】図３３の次の段階を示す図である。
【図３５】図３４の次の段階を示す図である。
【図３６】図３５の次の段階を示す図である。
【図３７】図３６の次の段階を示す図である。
【図３８】図３７の次の段階を示す図である。
【図３９】図３８の次の段階を示す図である。
【図４０】図３９の次の段階を示す図である。
【図４１】図４０の次の段階を示す図である。
【図４２】図４１の次の段階を示す図である。
【図４３】図４２の次の段階を示す図である。
【図４４】図４３の次の段階を示す図である。
【図４５】図４４の次の段階を示す図である。
【図４６】図４５の次の段階を示す図である。
【図４７】図４６の次の段階を示す図である。
【図４８】図４７の次の段階を示す図である。
【図４９】別の絶縁体上半導体トランジスタを製造する
最終段階を示す図である。
最終段階を示す図である。
【図５０】別の絶縁体上半導体トランジスタを動作させ
るための電圧源に接続されたトランジスタを示す図であ
る。
るための電圧源に接続されたトランジスタを示す図であ
る。
【図５１】集積回路の一部の断面図であって、別の絶縁
体上半導体トランジスタを製造する開始材料を示してい
る。
体上半導体トランジスタを製造する開始材料を示してい
る。
【図５２】図５１の開始材料に対して遂行される最初の
段階を示す図である。
段階を示す図である。
【図５３】図５２の次の段階を示す図である。
【図５４】図５３の次の段階を示す図である。
【図５５】図５４の次の段階を示す図である。
【図５６】図５５の次の段階を示す図である。
【図５７】図５６の次の段階を示す図である。
【図５８】図５７の次の段階を示す図である。
【図５９】図５８の次の段階を示す図である。
【図６０】図５９の次の段階を示す図である。
【図６１】別の絶縁体上半導体トランジスタを製造する
最終段階を示す図である。
最終段階を示す図である。
【図６２】絶縁体上半導体トランジスタを動作させるた
めの電圧源に接続されたトランジスタを示す図である。
めの電圧源に接続されたトランジスタを示す図である。
【図６３】集積回路の一部の断面図であって、更に別の
絶縁体上半導体トランジスタを製造する開始材料を示し
ている。
絶縁体上半導体トランジスタを製造する開始材料を示し
ている。
【図６４】図６３の開始材料に対して遂行される最初の
段階を示す図である。
段階を示す図である。
【図６５】図６４の次の段階を示す図である。
【図６６】図６５の次の段階を示す図である。
【図６７】図６６の次の段階を示す図である。
【図６８】図６７の次の段階を示す図である。
【図６９】図６８の次の段階を示す図である。
【図７０】図６９の次の段階を示す図である。
【図７１】図７０の次の段階を示す図である。
【図７２】図７１の次の段階を示す図である。
【図７３】別の絶縁体上半導体トランジスタを製造する
最終段階を示す図である。
最終段階を示す図である。
【図７４】絶縁体上半導体トランジスタを動作させるた
めの電圧源に接続されたトランジスタを示す図である。
めの電圧源に接続されたトランジスタを示す図である。
３０ 開始材料 ３２、２３２ 半導体サブストレート ３４、３８、４０、５８、７０、２３４、２３８、２４
０、２５８ 絶縁体 ３６、２３６ 半導体メサ ４２ 導電性材料 ４４、７２、８４、２４４、２７０、２８４ フォトレ
ジスト ４６、１４６ ゲート ４８ ソース領域 ５０ チャネル領域 ５２ ドレイン領域 ５４、５６、２５４、２５６、３５４、３５６ ハロー
注入領域 ６６、１６６ ソース接合 ６８、１６８ ドレイン接合 ７４ ゲート接触孔 ７６ ソース接触孔 ７８ ドレイン接触孔 ８０、２８０ 導体 ８６ ８７、８８、２８６、２８７、２８８ 接続 １００ ＭＯＳＦＥＴトランジスタ ２００ ＮＰＮバイポーラトランジスタ ２５０ ベース領域 ２６６ エミッタ領域 ２６８ コレクタ領域 ２７４ エミッタ接触孔 ２７６ ベース接触孔 ２７８ コレクタ接触孔 ３００ ＰＮＰバイポーラトランジスタ
０、２５８ 絶縁体 ３６、２３６ 半導体メサ ４２ 導電性材料 ４４、７２、８４、２４４、２７０、２８４ フォトレ
ジスト ４６、１４６ ゲート ４８ ソース領域 ５０ チャネル領域 ５２ ドレイン領域 ５４、５６、２５４、２５６、３５４、３５６ ハロー
注入領域 ６６、１６６ ソース接合 ６８、１６８ ドレイン接合 ７４ ゲート接触孔 ７６ ソース接触孔 ７８ ドレイン接触孔 ８０、２８０ 導体 ８６ ８７、８８、２８６、２８７、２８８ 接続 １００ ＭＯＳＦＥＴトランジスタ ２００ ＮＰＮバイポーラトランジスタ ２５０ ベース領域 ２６６ エミッタ領域 ２６８ コレクタ領域 ２７４ エミッタ接触孔 ２７６ ベース接触孔 ２７８ コレクタ接触孔 ３００ ＰＮＰバイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７Ａ (72)発明者 セオドア ダブリュー ヒューストン アメリカ合衆国 テキサス州 75080 リ チャードソン オーパル レーン 627
Claims (2)
- 【請求項１】 絶縁層と、 上記絶縁層に接する第１の表面、及び上記第１の表面と
は反対側の第２の表面を有する半導体メサと、を備えて
いるトランジスタであって、上記半導体メサは、 上記半導体メサ内にあって第１の導電型の第１のソース
／ドレイン領域と、 上記半導体メサ内にあって上記第１の導電型の第２のソ
ース／ドレイン領域と、 上記絶縁層に接触し、上記メサの上記第２の表面まで伸
び、上記第１のソース／ドレイン領域と第２のソース／
ドレイン領域との間に位置し、第２の導電型であって第
１のドーパントレベルのボディ領域と、 上記第１のソース／ドレイン領域と上記ボディ領域との
間に配置されていて上記第１のソース／ドレイン領域を
上記ボディ領域から完全に分離し、上記第２の導電型で
あって上記第１のドーパントレベルに実質的に等しい
か、またはそれより高いドーパントレベルの第１の注入
領域と、を備えていることを特徴とするトランジスタ。 - 【請求項２】 絶縁体上半導体トランジスタデバイスを
製造する方法であって、 ａ．サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 ｂ．上記半導体メサ内に第１の導電型のチャネル領域ド
ーパントを注入する段階と、 ｃ．上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 ｄ．上記半導体メサのソース領域及びドレイン領域内に
第２の導電型の低密度ドーパントを注入する段階と、 ｅ．上記半導体メサの上記ソース領域及びドレイン領域
内に第１の導電型のドーパントを注入する段階と、 ｆ．上記ソース領域及びドレイン領域内に第２の導電型
の高レベル濃度ドーパントを注入する段階と、 ｇ．上記ソース領域及びドレイン領域内の上記第１の導
電型のドーパントを上記第２の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域と上記チャネル領域との
間にハロー注入を形成させる段階と、を備えていること
を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1336496P | 1996-03-13 | 1996-03-13 | |
| US60/013364 | 1996-03-13 |
Publications (1)
| Publication Number | Publication Date |
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