KR20100040031A - 트랜지스터, 상기 트랜지스터의 형성방법 및 상기 트랜지스터를 가지는 반도체 메모리 셀 - Google Patents
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Abstract
트랜지스터, 상기 트랜지스터의 형성방법 및 상기 트랜지스터를 가지는 반도체 메모리 셀을 제공한다. 이를 위해서, 반도체 기판에 제 1 반도체 영역을 형성할 수 있다. 상기 제 1 반도체 영역 상에 게이트 패턴이 배치될 수 있다. 상기 게이트 패턴들의 측벽들에 스페이서 패턴들이 배치될 수 있다. 상기 반도체 기판에 위치하도록 게이트 패턴 아래에, 스페이서 패턴들 아래에, 그리고 스페이서 패턴들 주변에 제 1 내지 3 반도체 영역들이 순서적으로 배치될 수 있다. 상기 제 1 반도체 영역의 불순물 이온 농도는 제 2 반도체 영역의 불순물 이온 농도의 크기보다 높게 형성될 수 있다.
반도체 기판, 트랜지스터, 반도체 영역, 불순물 이온 농도
Description
발명의 실시예들은 트랜지스터, 상기 트랜지스터의 형성방법 및 상기 트랜지스터를 가지는 반도체 메모리 셀에 관한 것이다.
최근에, 반도체 장치는 반도체 기판 상에 정보 저장 요소(Information Storage Element)를 배치시키지 않고 트랜지스터 만으로 반도체 메모리 동작을 하는 반도체 메모리 셀을 가지고 제조되고 있다. 이를 위해서, 상기 정보 저장 요소는 불순물 이온들을 사용해서 게이트 패턴 아래의 반도체 기판에 배치될 수 있다. 이때에, 상기 정보 저장 요소는 게이트 패턴의 크기보다 작게 형성될 수 있다. 이때에, 상기 정보 저장 요소는 게이트 패턴과 중첩하는 소오스 및 드레인 영역들로 둘러싸일 수 있다. 상기 정보 저장 요소는 반도체 기판에서 바이폴라 동작을 일으키는 일 부분일 수 있다. 그러나, 상기 정보 저장 요소는 게이트 패턴의 크기에 한정되어서 반도체 장치의 데이타 센싱 마진을 증가시키는데 한계를 갖는다.
발명의 실시예들이 해결하고자 하는 기술적 과제는 반도체 장치의 데이타 센싱 마진을 증가하려고 데이터 저장 용량을 향상시키는데 적합한 트랜지스터 및 상기 트랜지스터의 형성방법을 제공하는데 있다.
발명의 실시예들이 해결하고자 하는 다른 기술적 과제는 반도체 장치가 구동되는 동안에 인접한 트랜지스터들에 대응되는 정보 저장 요소들의 데이타의 반전을 방지할 수 있는 반도체 메모리 셀을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 발명의 실시예들은 트랜지스터, 상기 트랜지스터의 형성방법 및 상기 트랜지스터를 가지는 반도체 메모리 셀을 제공한다.
발명의 실시예들의 제 1 양태는 트랜지스터를 제공할 수 있다. 상기 트랜지스터는 반도체 기판 상에 배치되는 게이트 패턴을 포함할 수 있다. 상기 게이트 패턴의 일 측벽에 스페이서 패턴이 배치될 수 있다. 상기 반도체 기판에 제 1 내지 제 3 반도체 영역들이 배치될 수 있다. 상기 제 1 반도체 영역은 상기 게이트 패턴 아래에 배치될 수 있다. 상기 제 2 반도체 영역은 상기 스페이서 패턴 아래에 배치될 수 있다. 상기 제 3 반도체 영역은 상기 스페이서 패턴 주변에 배치될 수 있다. 상기 제 1 및 2 반도체 영역들은 상기 제 3 반도체 영역과 다른 형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역의 양 측부들은 상기 게이트 패턴의 양 측벽들 과 실질적으로 중첩할 수 있다. 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역의 불순물 이온 농도보다 높은 크기를 가질 수 있다. 그리고, 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함할 수 있다. 상기 기저판 및 상기 반도체 막은 실리콘을 가질 수 있다. 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉할 수 있다. 그리고, 상기 제 2 반도체 영역의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가질 수 있다.
발명의 선택된 실시예들에 따르면, 상기 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가질 수 있다. 그리고, 상기 스페이서 패턴들의 각각은 단면적으로 반원 모양을 포함할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 트랜지스터는 다른 스페이서 패턴 그리고 제 4 및 5 반도체 영역들을 더 포함할 수 있다. 상기 다른 스페이서 패턴은 상기 게이트 패턴의 타 측벽에 배치될 수 있다. 상기 제 4 및 5 반도체 영역들은 상기 반도체 기판에 위치하도록 상기 다른 스페이서 패턴 아래에 그리고 상기 다른 스페이서 패턴 주변에 순서적으로 배치될 수 있다.
이때에, 상기 제 4 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역의 불순물 이온 농도와 동일한 크기를 가질 수 있다. 상기 제 2 및 4 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩할 수 있다. 상기 제 5 반도체 영역의 불순물 이온 농도는 상기 제 3 반도체 영역의 불순물 이온 농도와 동일한 크기를 가질 수 있다. 그리고, 상기 제 4 및 5 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속할 수 있다.
발명의 나머지 실시예들에 따르면, 상기 트랜지스터는 게이트 절연막, 유전막 및 전극 단자들을 더 포함할 수 있다, 상기 게이트 절연막은 상기 게이트 패턴 및 상기 반도체 기판 사이에 배치될 수 있다. 상기 유전막은 상기 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치될 수 있다. 상기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가질 수 있다. 상기 전극 단자들은 상기 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉할 수 있다. 그리고, 상기 전극 단자들은 제 3 및 5 반도체 영역들과 각각 접촉할 수 있다.
발명의 실시예들의 제 2 양태에 따르는 트랜지스터는 반도체 기판 상에 배치되는 게이트 패턴을 포함할 수 있다. 상기 게이트 패턴의 측벽들에 스페이서 패턴들이 각각 배치될 수 있다. 상기 반도체 기판에 위치해서 상기 게이트 패턴 아래에 제 1 반도체 영역이 배치될 수 있다. 상기 반도체 기판에 위치해서 상기 스페이서 패턴들 아래에 제 2 반도체 영역들이 각각 배치될 수 있다. 상기 제 2 반도체 영역들 중 적어도 하나에 제 3 반도체 영역이 배치될 수 있다. 상기 반도체 기판에 위치해서 상기 스페이서 패턴들 주변에 제 4 반도체 영역들이 배치될 수 있다. 상기 제 1 및 2 반도체 영역들은 상기 제 3 및 4 반도체 영역들과 다른 형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역의 양 측부들은 상기 게이트 패턴의 상기 측벽들과 실질적으로 중첩할 수 있다. 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도보다 높은 크기를 가질 수 있다. 그리고, 상기 제 1 내지 4 반도체 영역들은 전기적으로 서로 접속할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함할 수 있다. 상기 기저판 및 상기 반도체 막은 실리콘을 가질 수 있다. 상기 제 1 내지 4 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉할 수 있다. 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가질 수 있다. 그리고, 상기 제 3 반도체 영역의 불순물 이온 농도는 상기 제 4 반도체 영역들의 각각의 불순물 이온 농도보다 낮은 크기를 가질 수 있다.
발명의 선택된 실시예들에 따르면, 상기 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가질 수 있다. 그리고, 상기 스페이서 패턴들의 각각은 단면적으로 반원 모양을 포함할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 트랜지스터는 게이트 절연막, 유전막 및 전극 단자들을 더 포함할 수 있다. 상기 게이트 절연막은 상기 게이트 패턴 및 상기 반도체 기판 사이에 배치될 수 있다. 상기 유전막은 상기 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치될 수 있다. 상 기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가질 수 있다. 상기 전극 단자들은 상기 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉할 수 있다. 그리고, 상기 전극 단자들은 상기 제 4 반도체 영역들과 각각 접촉할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 포함할 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 일 측벽의 상기 제 1 및 2 스페이서들 아래에 및 상기 게이트 패턴의 다른 측벽의 상기 제 1 스페이서 아래에 배치될 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩할 수 있다. 그리고, 상기 제 3 반도체 영역은 상기 게이트 패턴의 상기 다른 측벽의 상기 제 2 스페이서 아래에 배치될 수 있다.
발명의 나머지 실시예들에 따르면, 상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 포함할 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 1 스페이서들 아래에 배치될 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩할 수 있다. 그리고, 상기 제 3 반도체 영역은 상기 게이트 패턴의 상기 측벽들의 상기 제 2 스페이서들 아래에 배치될 수 있다.
발명의 실시예들의 제 3 양태에 따르는 반도체 메모리 셀을 제공할 수 있다. 상기 반도체 메모리 셀은 반도체 기판에 배치되는 활성 영역 및 그 영역을 둘러싸는 소자 분리 영역을 포함할 수 있다. 상기 활성 영역 상에 적어도 하나의 게이트 패턴이 배치될 수 있다. 상기 적어도 하나의 게이트 패턴의 측벽들에 스페이서 패턴들이 각각 배치될 수 있다. 상기 활성 영역에 위치해서 상기 적어도 하나의 게이트 패턴 아래에 제 1 반도체 영역이 배치될 수 있다. 상기 활성 영역에 위치해서 상기 스페이서들 아래에 제 2 반도체 영역들이 각각 배치될 수 있다. 상기 활성 영역에 위치해서 상기 스페이서 패턴들 주변에 제 3 반도체 영역들이 배치될 수 있다. 상기 제 1 및 2 반도체 영역들은 상기 제 3 반도체 영역들과 다른 형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역의 양 측부들은 상기 적어도 하나의 게이트 패턴의 상기 측벽들과 실질적으로 중첩할 수 있다. 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도보다 높은 크기를 가질 수 있다. 그리고, 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함할 수 있다. 상기 기저판 및 상기 반도체 막은 실리콘을 가질 수 있다. 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉할 수 있다. 그리고, 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가질 수 있다.
발명의 선택된 실시예들에 따르면, 상기 적어도 하나의 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가질 수 있다. 그리고, 상기 스페이서 패턴들의 각각은 단면적으로 반 원 모양을 포함할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 반도체 메모리 셀은 게이트 절연막, 유전막 및 전극 단자들을 더 포함할 수 있다. 상기 게이트 절연막은 상기 적어도 하나의 게이트 패턴 및 상기 반도체 기판 사이에 배치될 수 있다. 상기 유전막은 상기 적어도 하나의 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치될 수 있다. 상기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가질 수 있다. 상기 전극 단자들은 상기 적어도 하나의 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉할 수 있다. 그리고, 상기 전극 단자들은 상기 제 3 반도체 영역들과 각각 접촉할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 반도체 메모리 셀은 상기 제 2 반도체 영역들 중 선택된 하나에 제 4 반도체 영역을 더 포함할 수 있다. 상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 가질 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 일 측벽의 상기 제 1 및 2 스페이서들 아래에 및 상기 게이트 패턴의 다른 측벽의 상기 제 1 스페이서 아래에 배치될 수 있다. 상기 제 4 반도체 영역은 상기 게이트 패턴의 상기 다른 측벽의 상기 제 2 스페이서 아래에 배치될 수 있다. 그리고, 상기 제 4 반도체 영역은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속할 수 있다.
발명의 나머지 실시예들에 따르면, 상기 반도체 메모리 셀은 상기 제 2 반도체 영역들에 각각 배치되는 제 4 반도체 영역들을 더 포함할 수 있다. 상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 가질 수 있다. 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 1 스페이서들 아래에 배치될 수 있다. 상기 제 4 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 2 스페이서들 아래에 배치될 수 있다. 그리고, 상기 제 4 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속할 수 있다.
발명의 실시예들의 제 4 양태에 따라서 트랜지스터의 형성방법을 제공할 수 있다. 상기 트랜지스터의 방법은 반도체 기판 상에 마스크 패턴들 및 제 1 스페이서들을 형성할 수 있다. 상기 제 1 스페이서들은 상기 마스크 패턴들의 측벽들에 각각 형성될 수 있다. 상기 마스크 패턴들 및 상기 제 1 스페이서들을 마스크로 사용해서 상기 반도체 기판에 제 1 반도체 영역을 형성할 수 있다. 상기 제 1 스페이서들 사이에 게이트 패턴을 형성할 수 있다. 상기 마스크 패턴들을 제거할 수 있다. 상기 제 1 스페이서들의 측벽들에 제 2 스페이서들을 각각 형성할 수 있다. 상기 반도체 기판에 제 2 및 3 반도체 영역들을 형성할 수 있다. 상기 제 2 반도체 영역들은 제 1 및 2 스페이서들 아래에 형성될 수 있다. 상기 제 3 반도체 영역들은 제 1 및 2 스페이서들 주변에 형성될 수 있다. 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도 보다 높은 크기를 가질 수 있다. 상기 제 1 및 2 반도체 영역들은 제 3 반도체 영역들과 다른 형 의 도전성을 가질 수 있다. 그리고, 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속할 수 있다.
발명의 선택된 실시예들에 따르면, 상기 트랜지스터의 형성방법은 상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 것과, 상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 마스크로 사용해서 상기 반도체 기판 상에 불순물 이온 주입을 수행하는 것을 더 포함할 수 있다. 이때에, 상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막일 수 있다.
발명의 선택된 실시예들에 따르면, 상기 제 2 및 3 반도체 영역들을 형성하는 것은 상기 불순물 이온 주입의 불순물 이온들을 통해서 상기 반도체 기판에 상기 제 3 반도체 영역들과 함께 상기 제 1 및 3 반도체 불순물 영역들 사이에 상기 제 2 반도체 영역들을 형성하는 것을 포함할 수 있다. 이때에, 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 위치해서 상기 절연막과 접촉할 수 있다.
발명의 나머지 실시예들에 따르면, 상기 트랜지스터의 형성방법은 상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 것과, 상기 제 2 스페이서들 주변에 위치하도록 상기 게이트 절연막 및 상기 반도체 기판에 메몰 홀들을 형성하는 것과, 및 상기 메몰 홀들을 각각 채우는 도전성 플러그들을 형성하는 것을 더 포함할 수 있다. 이때에, 상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막일 수 있다.
발명의 나머지 실시예들에 따르면, 상기 제 2 및 3 반도체 영역들을 형성하 는 것은 상기 도전성 플러그들의 불순물 이온들을 상기 반도체 기판에 확산시켜서 상기 제 3 반도체 영역들을 형성함과 아울러서 상기 제 1 및 3 반도체 불순물 영역들 사이에 상기 제 2 반도체 영역들을 형성하는 것을 포함할 수 있다. 이때에, 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 위치해서 상기 절연막과 접촉할 수 있다.
상기 기술적 과제들을 통해서, 발명의 실시예들은 제 1 내지 3 반도체 영역들 또는 제 1 내지 4 반도체 영역들을 게이트 패턴 아래의 반도체 기판에 개시할 수 있다. 상기 제 1 및 2 반도체 영역들은 제 3 및 4 반도체 영역들과 다른 형의 도전성을 가질 수 있다. 상기 제 1 및 2 반도체 영역들은 반도체 메모리 셀의 정보 저장 요소일 수 있다. 그리고, 상기 제 3 및 4 반도체 영역들은 트랜지스터의 소오스 및 드레인 영역들 또는 드레인 및 소오스 영역들일 수 있다.
상기 실시예들은, 좀 더 상세하게 설명하면, 정보 저장 요소를 게이트 패턴 및 그 패턴의 측벽들에 위치하는 스페이서 패턴들 아래에 적어도 하나 제공할 수 있다. 이를 통해서, 상기 정보 저장 요소는 반도체 메모리 셀에 종래 기술 대비 보다 큰 데이타 저장 용량을 제공할 수 있다. 그리고, 상기 소오스 영역 또는 드레인 영역은 게이트 패턴과 중첩하지 않도록 게이트 패턴들 주변에 배치될 수 있다. 이를 통해서, 상기 트랜지스터는 구동되는 동안 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage) 전류를 감소시킬 수 있다.
상기 실기예들에 따라서 제 1 내지 3 반도체 영역들을 개시하는 경우에, 상 기 제 2 및 3 반도체 영역들은 상기 소오스 및 드레인 영역 주변에서 경사 접합(Graded Junction)을 이룰 수 있다. 상기 제 1 내지 4 반도체 영역들을 개시하는 경우에, 상기 제 2 및 3 반도체 영역들은 상기 소오스 및 드레인 영역 주변에서 경사 접합을 이룰 수 있다. 이를 통해서, 상기 경사 접합은 드레인 영역 주변에서 전기장 세기를 낮추어서 정보 저장 요소 내 전하들의 보존 시간을 종래 기술 대비 증가시킬 수 있다.
상기 실시예들은 제 2 반도체 영역의 불순물 이온 농도보다 큰 크기를 가지는 제 1 반도체 영역을 개시할 수 있다. 이를 통해서, 상기 제 1 및 2 반도체 영역은 반도체 메모리 셀의 축소된 디자인 룰에서도 트랜지스터의 유효 채널 길이(Effective Channel Length)의 크기를 종래 기술 대비 크게 가질 수 있다. 결론적으로, 상기 실시예들은 제 1 내지 3 반도체 영역들 또는 제 1 내지 4 반도체 영역들을 포함하는 트랜지스터를 사용해서 반도체 메모리 셀의 전기적 특성을 향상시킬 수 있다.
상기 실시예들은 선택된 하나의 활성 영역 상에 위치하는 두 개의 게이트 패턴들 그리고 게이트 패턴들 사이에 위치하는 전극 단자를 개시할 수 있다. 상기 전극 단자의 직경은 게이트 패턴의 채널의 폭 대비 큰 크기를 가질 수 있다. 이를 통해서, 상기 전극 단자는 게이트 패턴들과 동일한 개수로 활성 영역을 전기적으로 분리시켜서 게이트 패턴들에 대응되는 정보 저장 요소들의 데이타 반전을 방지할 수 있다.
상기 실시예들은 선택된 게이트 패턴과 중첩하지 않는 소오스 및 드레인 영 역들을 개시할 수 있다. 상기 소오스 및 드레인 영역들은 그 영역들에 대응하도록 반도체 기판에 배치되는 도전성 플러그들의 확산을 통해서 형성될 수 있다. 이때에, 상기 도전성 플러그들은 반도체 기판에서 정보 저장 요소, 그리고 소오스 및 드레인 영역들 사이에 직선 형태의 정션을 형성할 수 있다. 상기 직선 형태의 정션은 소오스 또는 드레인 영역을 향해서 정보 저장 요소 내 전하들을 단위 시간 당 빠르게 방출시킬 수 있게 한다.
본 발명의 실시예들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 본 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 실시예들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 실시예들은 본 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 본 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 '반도체 기판', '제 1 내지 4 반도체 영역들', '전극 단자들', '유전막' .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "아래, 선택된, 다른, 일 부분, 나머지 부분, 주변, 상부 측 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 실시예들을 단지 설명하기 위함이지 본 발명을 한정하려는 것은 아니다.
이제, 발명의 실시예들에 따르는 트랜지스터 및 상기 트랜지스터를 가지는 반도체 메모리 셀을 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 발명의 실시예들에 따르는 반도체 메모리 장치를 보여주는 평면도이다. 도 2 및 3 은 도 1 의 반도체 메모리 셀을 보여주는 평면도들이고, 그리고 도 4 는 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취한 반도체 메모리 셀을 보여주는 단면도이다. 더불어서, 도 5 는 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라 취한 반도체 메모리 셀을 보여주는 단면도이다.
우선적으로, 상기 반도체 메모리 셀에 하나의 트랜지스터가 배치되는 발명의 선택된 실시예를 설명한다.
도 1, 2 및 4 를 참조하면, 상기 선택된 실시예에 따라서 반도체 메모리 장치(A)가 도 1 과 같이 제공될 수 있다. 상기 반도체 메모리 장치(A)는 셀 어레이 영역(B) 및 주변 회로 영역(도면에 미 도시)을 포함할 수 있다. 상기 셀 어레이 영역(B)은 반도체 메모리 셀(C)을 복수 개 가질 수 있다. 상기 셀 어레이 영역(B)은 반도체 메모리 셀(C)을 통해서 목적하는 데이타를 저장할 수 있다. 상기 주변 회로 영역은 셀 어레이 영역(B)에 데이타를 입력시키거나 또는 셀 어레이 영역(B)으로부터 데이타를 출력시키기 위해서 논리 회로들을 가질 수 있다.
상기 선택된 실시예에 따라서, 상기 반도체 메모리 셀(C)은 하나의 트랜지스터(173)를 도 2 및 4 와 같이 포함할 수 있다. 상기 트랜지스터(173)는 반도체 기판 상에 게이트 패턴(90)을 도 4 와 같이 가질 수 있다. 상기 반도체 기판은 차례로 적층된 기저판(10), 절연막(20) 및 반도체 막(30)을 도 4 와 같이 가질 수 있다. 상기 기저판(10) 및 반도체 막(30)은 다결정 또는 단결정 실리콘을 가질 수 있다. 상기 반도체 막(30)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 반도체 막(30)은 활성 영역(50) 및 소자 분리 영역(44)을 도 4 와 같이 가질 수 있다. 상기 활성 영역(50)은 소자 분리 영역(44)으로 둘러싸여질 수 있다.
상기 선택된 실시예에 따라서, 상기 게이트 패턴(90)은 활성 영역(50)의 상부를 가로지르도록 도 2 와 같이 배치될 수 있다. 상기 게이트 패턴(90)은 도전 물질을 포함할 수 있다. 상기 게이트 패턴(90)은 트랜지스터(173)의 채널 길이(L) 및 채널 폭(W)을 한정하는 크기들을 도 2 와 같이 가질 수 있다. 상기 게이트 패턴(90)은 활성 영역(50)의 주 표면으로부터 활성 영역(50)의 상부 측을 향하여 단면적이 커지는 모양을 도 4 와 같이 가질 수 있다. 상기 게이트 패턴(90)의 양 측벽에 스페이서 패턴들이 배치될 수 있다. 상기 스페이서 패턴들은 절연 물질을 포함할 수 있다.
상기 선택된 실시예에 따라서, 상기 스페이서 패턴들의 각각은 제 1 및 2 스페이서들(78, 105)을 도 4 와 같이 가질 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 단면적으로 반원 모양을 가질 수 있다. 상기 게이트 패턴(90) 및 스페이서 패턴들 아래에 제 1 및 2 반도체 영역들(80, 48)이 도 4 와 같이 배치될 수 있다. 상기 제 1 및 2 반도체 영역들(80, 48)은 활성 영역(50)에 배치되어서 절연막(20)과 접촉할 수 있다. 상기 제 1 및 2 반도체 영역들(80, 48)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역(80)의 불순물 이온 농도는 제 2 반도체 영역(48)의 불순물 이온 농도보다 높은 크기를 가질 수 있다. 상기 제 2 반도체 영역(48)들은 반도체 막(30)과 동일 형의 도전성을 가질 수 있다.
상기 선택된 실시예에 따라서, 상기 제 2 반도체 영역(48)들의 각각의 불순물 이온 농도는 반도체 막(30)의 불순물 이온 농도와 동일한 크기를 가질 수 있다. 상기 제 1 반도체 영역(80)의 양 측부들은 게이트 패턴(90)의 양 측벽들과 실질적으로 중첩할 수 있다. 상기 제 1 및 2 반도체 불순물 영역들(80, 48)은 반도체 메모리 셀(C)의 정보 저장 요소(Information Storage Element)일 수 있다. 상기 제 1 및 2 반도체 불순물 영역들(80, 48)은 종래 기술의 정보 저장 요소의 면적보다 큰 크기를 가지고 데이타 저장 용량을 향상시킬 수 있다. 상기 제 2 반도체 영역(48)들은 게이트 패턴(90)의 상부 측과 도 4 와 같이 중첩할 수 있다. 상기 스페이서 패턴들 주변에 제 3 반도체 영역(110)들이 도 4 와 같이 배치될 수 있다.
상기 선택된 실시예에 따라서, 상기 제 3 반도체 영역(110)들은 활성 영역(50)에 배치되어서 절연막(20)과 접촉할 수 있다. 상기 제 3 반도체 영역(110)들은 제 1 및 2 반도체 영역들(80, 48)과 전기적으로 접속할 수 있다. 상기 제 3 반도체 영역(110)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 상기 제 3 반도체 영역(110)들은 트랜지스터의 소오스 및 드레인 영역들, 또는 드레인 및 소오스 영역들일 수 있다. 상기 제 3 반도체 영역(110)들은 게이트 패턴(90)과 중첩하지 않는다.
이에 따라서, 상기 제 3 반도체 영역(110)들은 트랜지스터(173)가 동작되는 동안 활성 영역(50)에 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage) 전류를 생성시키기 어려운 구조를 가질 수 있다. 더우기, 상기 제 1 및 2 반도체 영역들(80, 48)은 제 3 반도체 영역(110)들이 게이트 패턴(90) 아래를 향해서 확산되는 것을 방지시킬 수 있다. 이를 통해서, 상기 제 1 및 2 반도체 영역들(80, 48)은 반도체 메모리 셀(C)의 축소된 디자인 룰에서도 트랜지스터(173)의 유효 채널 길이(Effective Channel Length)의 크기를 종래 기술 대비 크게 가질 수 있다.
도 1, 2 및 4 를 다시 참조하면, 상기 선택된 실시예에 따라서, 상기 게이트 패턴(90) 및 활성 영역(50) 사이에 게이트 절연막(60)이 도 4 와 같이 배치될 수 있다. 상기 게이트 패턴(90) 및 스페이서 패턴들 상에 덮이도록 게이트 절연막(60) 상에 유전막(140)이 도 4 와 같이 배치될 수 있다. 상기 유전막(140)은 반도체 막(30)에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가질 수 있다. 상기 유전막(140)은 신장 응력을 반도체 막(30)에 가해서 트랜지스터(173)를 통과하는 전하의 이동도(Mobility)를 증가시킬 수 있다.
상기 선택된 실시예에 따라서, 상기 게이트 패턴(90)의 양 측부들에 위치하도록 유전막(140), 게이트 절연막(60) 및 반도체 막(30)을 관통해서 절연막(20)과 접촉하는 전극 단자(160)들이 도 4 와 같이 배치될 수 있다. 상기 전극 단자(160) 들은 차례로 적층된 금속 질화물(156) 및 금속(159)일 수 있다. 상기 전극 단자(160)들은 도 4 와 같이 제 3 반도체 영역(110)들과 각각 접촉할 수 있다. 따라서, 상기 전극 단자(160)들은 제 3 반도체 영역(110)들과 저항 접촉(Ohmic Contact)을 이룰 수 있다. 상기 전극 단자(160)들의 각각의 폭(S)은 트랜지스터의 채널 폭(W)보다 큰 크기를 도 2 와 같이 가질 수 있다.
상기 선택된 실시예에 따라서, 상기 정보 저장 요소에 전하를 저장시키는 경우에, 상기 트랜지스터(173)는 금속 산화막 반도체 전계 효과(MOSFET; Metal Oxide Silicon Field Effect)를 이용할 수 있다. 이를 위해서, 상기 트랜지스터(173)는 게이트 패턴(90)을 전기적으로 '온 상태(On-State)' 에 위치시킬 수 있다. 그리고, 상기 트랜지스터(173)는 제 1 및 2 반도체 영역들(80, 48) 대비 상대적으로 제 3 반도체 영역(110)들에 역 방향 전압들을 인가할 수 있다. 이를 통해서, 상기 트랜지스터(173)는 제 3 반도체 영역(110)들 중 선택된 하나 (=드레인 영역) 근처에서 전자들 및 정공들을 생성시킬 수 있다.
이에 따라서, 상기 트랜지스터(173)는 생성된 전자들 또는 정공들을 제 1 및 2 반도체 영역들(80, 48)에 저장시킬 수 있다. 이때에, 상기 제 3 반도체 영역(110)들의 역방향 전압들은 제 1 및 2 반도체 영역들(80, 48)로부터 전자들 또는 정공들이 방출되는 것을 억제시킬 수 있다. 또한, 상기 제 2 반도체 영역(48)들은 제 1 및 3 반도체 영역들(80, 110) 사이에 위치해서 경사 접합(Graded Junction)을 유도할 수 있다. 상기 경사 접합은 제 1 및 3 반도체 영역들(80, 110) 사이의 정션(Junction)에 생기는 전기장의 세기를 낮출 수 있다. 따라서, 상기 제 2 반도체 영역들(48)은 제 1 및 2 반도체 영역들(80, 48)로부터 전자들 또는 정공들의 방출을 더욱 억제시킬 수 있다.
한편, 상기 선택된 실시예에 따라서, 상기 정보 저장 요소로부터 전자들 또는 정공들을 방출시키는 경우에, 상기 트랜지스터(173)는 제 1 내지 3 반도체 영역들(80, 48, 110)로 이루어진 바이폴라(Bipolar)의 동작을 이용할 수 있다. 이를 위해서, 상기 트랜지스터(173)는 게이트 패턴(90)을 전기적으로 '오프 상태(Off-State)' 에 위치시킬 수 있다. 상기 트랜지스터(173)는 제 1 및 2 반도체 영역들(80, 48) 대비 상대적으로 제 3 반도체 영역(110)들 중 하나(=소오스 영역)에 역방향 전압을 인가할 수 있다. 그리고, 상기 트랜지스터(173)는 제 1 및 2 반도체 영역들(80, 48) 대비 상대적으로 제 3 반도체 영역(110)들 중 나머지 (=드레인 영역)에 순 방향 전압을 인가할 수 있다.
이에 따라서, 상기 트랜지스터(173)는 제 3 반도체 영역(110)들 중 나머지 (=드레인 영역)를 통해서 제 1 및 2 반도체 영역들(80, 48) 내 저장된 전자들 또는 정공들을 방출시킬 수 있다. 이때에, 상기 제 2 및 3 반도체 영역들(48, 110)은 그 영역들(48, 110) 사이에서 실질적으로 직선 형태의 정션(Junction)을 도 4 와 같이 이룰 수 있다. 상기 직선 형태의 정션은 제 1 및 2 반도체 영역들(80, 48) 내 저장된 전자들 또는 정공들을 종래 기술 대비 단위 시간 당 보다 빠르게 방출시킬 수 있다. 또한, 상기 소오스 및 드레인 영역들 내 전극 단자(160)들은 제 3 반도체 영역(110)들과 저항 접촉을 이룰 수 있다. 상기 저항 접촉은 제 1 및 2 반도체 영역들(80, 48) 내 저장된 전자들 또는 정공들을 빠르게 방출시키는데 더욱 기여할 수 있다.
다음으로, 상기 반도체 메모리 셀에 두 개의 트랜지스터들이 배치되는 발명의 다른 실시예를 설명한다. 상기 다른 실시예는 이미 기술한 선택된 실시예와 동일한 물질 및 동일한 구성 요소이면 동일 참조 부호 및 동일 크기를 사용할 수 있다.
도 1, 3 및 5 를 참조하면, 상기 다른 실시예에 따라서 반도체 메모리 장치(A)가 도 1 과 같이 제공될 수 있다. 상기 반도체 메모리 장치(A)는 선택된 실시예와 동일하게 셀 어레이 영역(B) 및 주변 회로 영역(도면에 미 도시)을 포함할 수 있다. 상기 셀 어레이 영역(B)은 반도체 메모리 셀(C)을 복수 개 가질 수 있다. 상기 반도체 메모리 셀(C)은 두 개의 트랜지스터(183)들을 도 3 및 5 와 같이 가질 수 있다. 상기 트랜지스터(183)들은 반도체 기판 상에 두 개의 게이트 패턴(90)들을 가질 수 있다.
상기 반도체 기판은 차례로 적층된 기저판(10), 절연막(20) 및 반도체 막(30)을 도 5 와 같이 가질 수 있다. 상기 반도체 기판에 활성 영역(50) 및 소자 분리 영역(44)이 배치될 수 있다. 상기 게이트 패턴(90)들은 소정 거리로 이격해서 활성 영역(50) 상에 도 3 또는 5 와 같이 배치될 수 있다. 상기 게이트 패턴(90)들의 각각은 채널 길이(L) 및 채널 폭(W)을 도 3 과 같이 가질 수 있다. 상기 게이트 패턴(90)들의 측벽들에 스페이서 패턴들(78, 105)이 도 5 와 같이 배치될 수 있다.
상기 활성 영역(50)에 위치하도록 게이트 패턴(90)들 및 스페이서 패턴들(78, 105) 아래에 제 1 및 2 반도체 영역들(80, 48)이 도 5 와 같이 배치될 수 있다. 상기 활성 영역(50)에 위치하도록 스페이서 패턴들(78, 105) 주변에 제 3 반도체 영역(110)들이 도 5 와 같이 배치될 수 있다. 상기 게이트 패턴(90)들 주변에 전극 단자(160)들이 도 5 와 같이 배치될 수 있다. 상기 게이트 패턴(90)들 및 반도체 기판 사이에 게이트 절연막(60)이 배치될 수 있다.
상기 게이트 절연막(60), 게이트 패턴(90)들 및 스페이서 패턴들(78, 105) 상에 유전막(140)이 배치될 수 있다. 상기 게이트 절연막(60) 및 유전막(140)은 반도체 막(30)과 함께 전극 단자(160)들을 둘러싸도록 배치될 수 있다. 상기 다른 실시예에 따르는 반도체 메모리 셀(C)은 활성 영역(50)에 두 개의 정보 저장 요소들을 가질 수 있다. 상기 정보 저장 요소들의 각각은 선택된 하나의 게이트 패턴(90) 아래에 위치하는 제 1 및 2 반도체 영역들(80, 48)로 구성될 수 있다. 따라서, 상기 다른 실시예에 따르는 반도체 메모리 셀(C)은 반도체 메모리 장치(A)의 집적도를 증가시킬 수 있다. 상기 제 2 반도체 영역(48)들은 게이트 패턴(90)들의 상부측과 중첩할 수 있다.
상기 다른 실시예에 따르는 트랜지스터(183)들의 각각은 도 2 및 4 의 선택된 실시예에 따르는 트랜지스터(173)와 동일한 전기적 효과를 가질 수 있다. 그리고, 상기 다른 실시예에 따르는 게이트 패턴(90)들 사이의 전극 단자(160)는 트랜지스터(183)들이 구동되는 동안 인접한 정보 저장 요소들 사이에 전자들 또는 정공들의 이동을 억제시킬 수 있다. 왜냐하면, 상기 다른 실시예에 따르는 게이트 패턴(90)들 사이의 전극 단자(160)의 폭(S)은 도 3 과 같이 물리적으로 게이트 패턴(90)의 채널 폭(W)보다 크기 때문이다. 이에 따라서, 상기 다른 실시예에 따르는 게이트 패턴(90)들 사이의 전극 단자(160)는 인접한 정보 저장 요소들 내 데이타를 보존시키는 강제 수단일 수 있다.
계속해서, 발명의 실시예들에 따르는 트랜지스터의 형성 방법을 나머지 참조 도면들을 사용해서 설명하기로 한다. 이때에, 상기 실시예들은 동일한 물질 및 동일한 구성 요소에 대해서 동일 참조 부호 및 동일 크기를 사용할 수 있다.
(제 1 실시예)
도 6 내지 10 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 1 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 6 을 참조하면, 상기 제 1 실시예에 따라서 반도체 기판을 준비한다. 상기 반도체 기판은 차례로 적층된 기저판(10), 절연막(20) 및 반도체 막(30)을 포함할 수 있다. 상기 기저판(20) 및 반도체 막(30)은 단결정 또는 다결정 실리콘을 가질 수 있다. 상기 반도체 막(30)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 반도체 막(30)에 소자 분리 영역(44) 및 활성 영역(50)을 형성할 수 있다. 상기 소자 분리 영역(44)은 활성 영역(50)을 둘러싸도록 형성될 수 있다. 상기 소자 분리 영역(44)은 실리콘 산화물, 실리콘 질화물 또는 이들의 적층 물질을 포함할 수 있다.
상기 제 1 실시예에 따라서, 상기 소자 분리 영역(44) 및 활성 영역(50) 상에 게이트 절연막(60)을 형성할 수 있다. 상기 게이트 절연막(60)은 실리콘 산화물, 실리콘 질화물 또는 이들의 적층 물질을 포함할 수 있다. 상기 게이트 절연막(60) 상에 마스크 패턴(74)들을 형성할 수 있다. 상기 마스크 패턴(74)들은 실리 콘 산화물, 실리콘 질화물 또는 이들의 적층 물질을 포함할 수 있다. 상기 마스크 패턴(74)들의 측벽들에 제 1 스페이서(78)들을 형성할 수 있다. 상기 마스크 패턴(74)들은 실리콘 산화물, 실리콘 질화물 또는 이들의 적층 물질을 포함할 수 있다. 상기 마스크 패턴(74)들 및 제 1 스페이서(78)들을 마스크로 사용해서 활성 영역(50)에 제 1 반도체 영역(80)을 형성할 수 있다.
상기 제 1 실시예에 따라서, 상기 제 1 반도체 영역(80)은 불순물 이온 주입을 사용해서 형성될 수 있다. 상기 제 1 반도체 영역(80)은 N 또는 P 형의 도전성을 가질 수 있다. 이를 통해서, 상기 활성 영역(50)은 제 1 및 2 반도체 영역들(80, 48)을 가질 수 있다. 상기 제 1 및 2 반도체 영역(80, 48)들은 반도체 막(30)과 동일형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역(80)의 불순물 이온 농도는 제 2 반도체 영역(48)들의 각각의 불순물 이온 농도보다 높은 크기를 가질 수 있다. 상기 제 2 반도체 영역(48)들의 각각의 불순물 이온 농도는 반도체 막(30)의 불순물 이온 농도와 동일한 크기를 가질 수 있다.
도 7 을 참조하면, 상기 제 1 실시예에 따라서 제 1 스페이서(78)들 사이의 공간을 채우는 게이트 패턴(90)을 형성할 수 있다. 상기 게이트 패턴(90)은 도전 물질을 포함할 수 있다. 상기 게이트 절연막(60), 제 1 스페이서(78)들 및 게이트 패턴(90)을 식각 버퍼막으로 사용해서 마스크 패턴(74)들을 제거할 수 있다. 상기 마스크 패턴(74)들은 건식 또는 습식 식각 기술을 사용해서 제거될 수 있다. 상기 제 1 스페이서(78)들의 측벽들에 제 2 스페이서(105)들을 형성할 수 있다. 상기 제 2 스페이서(105)들은 제 1 스페이서(78)들과 동일 물질 또는 다른 물질을 포함할 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 형성할 수 있다.
도 8 을 참조하면, 상기 제 1 실시예에 따라서 스페이서 패턴들 및 게이트 패턴(90)을 마스크로 사용해서 활성 영역(50)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 스페이서 패턴 주변의 활성 영역(50)에 제 3 반도체 영역(110)들을 형성할 수 있다. 상기 제 1 및 3 반도체 영역들(80, 110)은 그 영역들(80, 110) 사이에 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 상기 제 3 반도체 영역(110)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 이를 통해서, 상기 제 2 반도체 영역(48)들은 스페이서 패턴들 아래에 한정될 수 있다.
도 9 를 참조하면, 상기 제 1 실시예의 변형에 따라서 도 7 의 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 스페이서 패턴들 주변의 게이트 절연막(60)을 노출시키도록 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들은 게이트 패턴(90)의 양 측부들에 형성될 수 있다. 상기 포토레지스트 막의 개구부들을 통해서 게이트 절연막(60) 및 반도체 막(30)을 식각하여 절연막(20)을 노출시키는 메몰 홀(124)들을 형성할 수 있다.
상기 메몰 홀(124)들이 형성된 후에 포토레지스트 막이 제거될 수 있다. 상기 메몰 홀(124)들을 채우는 도전성 플러그(128)들을 형성할 수 있다. 상기 도전성 플러그(128)들은 그 플러그(128)들의 불순물 이온들을 확산 화살표들(D1, D2)을 따 라 제 2 반도체 영역(48)들에 확산시켜서 제 3 반도체 영역(130)들을 형성할 수 있다. 상기 제 3 반도체 영역(130)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 그리고, 상기 도전성 플러그(128)들은 제 1 및 3 반도체 영역들(80, 130) 사이에 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 이를 통해서, 상기 제 2 반도체 영역(48)들은 스페이서 패턴들 아래에 한정될 수 있다.
도 10 을 참조하면, 상기 제 1 실시예 및 그의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 유전막(140)을 형성할 수 있다. 상기 유전막(140)은 반도체 막(30)에 신장 응력(Tensile Stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질일 수 있다. 상기 유전막(140) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 도 9 의 메몰 홀(124)들의 폭보다 큰 크기를 가지는 개구부들을 가질 수 있다.
상기 포토레지스트 막의 개구부들을 통하여 유전막(140), 게이트 절연막(60) 및 반도체 막(30)을 식각해서 절연막(20)을 노출시키는 콘택 홀(153)들을 형성할 수 있다. 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 소자 분리 영역(44) 및 제 3 반도체 영역(110 또는 130)들을 노출시킬 수 있다. 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 제 3 반도체 영역(110 또는 130)들만 노출시킬 수도 있다. 상기 콘택 홀(153)들에 전극 단자(160)들을 채워서 제 1 실시예에 따르는 트랜지스터(173)를 형성할 수 있다. 상기 전극 단자(160)들은 차례로 적층된 금속 질화물(156) 및 금속(159)을 포함할 수 있다. 상기 트랜지스터(173)는 도 2 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
(제 2 실시예)
도 11 내지 13 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 2 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 11 을 참조하면, 상기 제 2 실시예는 도 7 에서 제 1 스페이서(78)들을 형성한 후의 결과물에 수행될 수 있다. 상기 제 2 실시예에 따라서 게이트 패턴(90) 및 제 1 스페이서(78)들을 마스크로 사용해서 활성 영역(50)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 제 2 반도체 영역(48)들에 제 3 반도체 영역(114)들을 형성할 수 있다. 상기 제 3 반도체 영역(114)들 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 이를 통해서, 상기 제 1 및 3 반도체 영역들(80, 114)은 그 영역들(80, 114) 사이에 제 2 반도체 영역(48)들을 다시 정의할 수 있다.
상기 제 2 실시예에 따라서, 상기 제 3 반도체 영역(114)들이 형성된 후에 제 1 스페이서(78)들의 측벽에 제 2 스페이서(105)들을 형성할 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 구성할 수 있다. 상기 게이트 패턴(90), 그리고 스페이서 패턴들을 마스크로 사용해서 활성 영역(50)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 제 3 반도체 영역(114)들에 제 4 반도체 영역(118)들을 형성할 수 있다. 상기 제 4 반도체 영역(118)들은 제 3 반도체 영역(114)들과 동일 형의 도전성을 가질 수 있다. 이를 통해서, 상기 제 2 및 4 반도체 영역들(48, 118)은 그 영역들(48, 118) 사이 에 제 3 반도체 영역(114)들을 다시 정의할 수 있다.
상기 제 2 실시예에 따라서, 상기 제 2 반도체 영역들(48)은 게이트 패턴(90)의 상부측과 중첩할 수 있다. 상기 제 3 및 4 반도체 영역들(114, 118)은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 상기 제 4 반도체 영역(118)들의 불순물 이온 농도는 제 3 반도체 영역(114)들의 불순물 이온 농도보다 큰 크기를 가질 수 있다. 이때에, 상기 제 2 실시예에 따르는 제 4 반도체 영역(118)들은 제 1 실시예에 따르는 제 3 반도체 영역(110)들에 대응될 수 있다.
도 12 를 참조하면, 상기 제 2 실시예의 변형은 도 11 에서 제 2 스페이서(105)들이 형성된 후의 결과물에 수행될 수 있다. 상기 제 2 실시예의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 스페이서 패턴들 주변의 게이트 절연막(60)을 노출시키도록 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들은 게이트 패턴(90)의 양 측부들에 형성될 수 있다. 상기 포토레지스트 막의 개구부들을 통해서 게이트 절연막(60) 및 반도체 막(30)을 식각하여 절연막(20)을 노출시키는 메몰 홀(124)들을 형성할 수 있다.
상기 메몰 홀(124)들이 형성된 후에 포토레지스트 막이 제거될 수 있다. 상기 메몰 홀(124)들을 채우는 도전성 플러그(128)들을 형성할 수 있다. 상기 도전성 플러그(128)들은 그 플러그(128)들의 불순물 이온들을 확산 화살표들(D1, D2)을 따라 제 3 반도체 영역(134)들에 확산시켜서 제 4 반도체 영역(138)들을 형성할 수 있다. 상기 제 3 및 4 반도체 영역(134, 138)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 그리고, 상기 도전성 플러그(128)들은 제 2 및 4 반도체 영역들(48, 138) 사이에 제 3 반도체 영역(134)들을 다시 정의할 수 있다. 이를 통해서, 상기 제 3 반도체 영역(134)들은 제 2 스페이서(105)들 아래에 한정될 수 있다.
도 13 을 참조하면, 상기 제 2 실시예 및 그의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 유전막(140)을 형성할 수 있다. 상기 유전막(140) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 도 9 의 메몰 홀(124)들의 폭보다 큰 크기를 가지는 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들을 통하여 유전막(140), 게이트 절연막(60) 및 반도체 막(30)을 식각해서 절연막(20)을 노출시키는 콘택 홀(153)들을 형성할 수 있다.
상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 소자 분리 영역(44) 및 제 4 반도체 영역(118 또는 138)들을 노출시킬 수 있다. 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 제 4 반도체 영역(118 또는 138)들만 노출시킬 수도 있다. 상기 콘택 홀(153)들에 전극 단자(160)들을 채워서 제 2 실시예에 따르는 트랜지스터(176)를 형성할 수 있다. 상기 전극 단자(160)들은 차례로 적층된 금속 질화물(156) 및 금속(159)을 포함할 수 있다. 상기 트랜지스터(176)는 도 2 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
상기 제 2 실시예 및 그의 변형은 제 1 실시예 및 그의 변형 대비 트랜지스 터(176)의 소오스 및 드레인 영역들 주변에서 전기장의 세기가 낮은 경사 접합을 구현할 수 있다. 왜냐하면, 상기 트랜지스터(176)는 소오스 및 드레인 영역들 주변에서 제 2 반도체 영역(48)들 및 제 3 반도체 영역(114 또는 134)들의 접합을 가지기 때문이다. 이를 통해서, 상기 제 2 실시예 및 그의 변형은 제 1 실시예 및 그의 변형 대비 정보 저장 요소 내 전하들의 보존 시간(Retention time)을 더 증가시킬 수 있다.
(제 3 실시예)
도 14 내지 16 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 3 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 14 를 참조하면, 상기 제 3 실시예는 도 7 에서 제 1 스페이서(105)들을 형성한 후의 결과물에 수행될 수 있다. 상기 제 3 실시예에 따라서 게이트 패턴(90)의 일 부분, 그리고 그 패턴(90) 주변에 위치하는 선택된 제 1 및 2 스페이서들(78, 105)을 덮도록 게이트 절연막(60) 상에 포토레지스트 패턴(도면에 미 도시)을 형성할 수 있다. 이때에, 상기 포토레지스트 패턴은 게이트 패턴(90)의 나머지 부분, 그리고 다른 제 1 및 2 스페이서들(78, 105)을 노출시키도록 형성될 수 있다. 상기 게이트 패턴(90)의 나머지 부분, 그리고 다른 제 1 및 2 스페이서들(78, 105)을 마스크로 사용해서 반도체 막(30)에 불순물 이온 주입을 수행할 수 있다.
상기 제 3 실시예에 따라서, 상기 불순물 이온 주입은 불순물 이온들을 사용 해서 제 2 반도체 영역(48)들 중 하나에 제 3 반도체 영역(114)을 배치시킬 수 있다. 상기 제 3 반도체 영역(114)이 형성된 후에 포토레지스트 패턴을 반도체 기판으로부터 제거시킬 수 있다. 상기 제 1 스페이서(78)들의 측벽에 제 2 스페이서(105)들을 형성할 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 구성할 수 있다. 상기 게이트 패턴(90) 및 스페이서 패턴들을 마스크로 사용해서 불순물 이온 주입을 계속해서 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 제 2 반도체 영역(48)들 중 나머지, 그리고 제 3 반도체 영역(114)에 제 4 반도체 영역(118)들을 형성시킬 수 있다.
상기 제 3 실시예에 따라서, 상기 제 4 반도체 영역(118)은 게이트 패턴(90)의 일 부분에서 제 2 스페이서(105)에 중첩될 수 있다. 상기 제 4 반도체 영역(118)은 게이트 패턴(90) 중 나머지 부분에서 제 2 스페이서(105) 주변에 배치될 수 있다. 좀 더 상세하게 설명하면, 상기 제 3 반도체 영역(114)은 도 16 의 트랜지스터(179)의 드레인 영역에 위치시킬 수 있다. 이때에, 상기 트랜지스터(179)의 소오스 영역에서, 상기 제 1 및 4 반도체 영역들(80, 118)은 제 1 스페이서(78) 아래에 제 2 반도체 영역(48)을 다시 한정할 수 있다. 상기 트랜지스터(179)의 드레인 영역에서, 상기 제 1 및 3 반도체 영역들(80, 114)은 그 영역들(80, 114) 사이에서 제 1 스페이서(78) 아래에 제 2 반도체 영역(48)을 다시 한정할 수 있다.
상기 제 3 실시예에 따라서, 상기 제 2 및 4 반도체 영역들(48, 118)은 그 영역들(48, 118) 사이에서 제 2 스페이서(105) 아래에 제 3 반도체 영역(114)을 다시 한정할 수 있다. 상기 제 3 실시예에 따르는 제 3 및 4 반도체 영역들(114, 118)은 제 2 실시예에 따르는 제 3 및 4 반도체 영역들(114, 118)과 동일 형의 도전성, 그리고 동일한 크기의 불순물 이온 농도를 가질 수 있다.
도 15 를 참조하면, 상기 제 3 실시예의 변형은 도 14 에서 제 2 스페이서(105)들이 형성된 후의 결과물에 수행될 수 있다. 상기 제 3 실시예의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 스페이서 패턴들 주변의 게이트 절연막(60)을 노출시키도록 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들은 게이트 패턴(90)의 양 측부들에 형성될 수 있다. 상기 포토레지스트 막의 개구부들을 통해서 게이트 절연막(60) 및 반도체 막(30)을 식각하여 절연막(20)을 노출시키는 메몰 홀(124)들을 형성할 수 있다.
상기 메몰 홀(124)들이 형성된 후에 포토레지스트 막이 제거될 수 있다. 상기 메몰 홀(124)들을 채우는 도전성 플러그(128)들을 형성할 수 있다. 상기 도전성 플러그(128)들은 그 플러그(128)들의 불순물 이온들을 확산 화살표들(D1, D2)을 따라 확산시켜서 제 4 반도체 영역(138)들을 형성할 수 있다. 이때에, 상기 제 4 반도체 영역(138)들 중 하나는 도 16 의 트랜지스터(179)의 소오스 영역에서 제 2 반도체 영역(48)에 형성될 수 있다. 상기 소오스 영역의 도전성 플러그(128)는 제 1 및 4 반도체 영역들(80, 138) 사이에 제 2 반도체 영역(48)을 다시 정의할 수 있다. 이를 통해서, 상기 소오스 영역의 제 2 반도체 영역(48)은 제 1 스페이서(78) 아래에 형성될 수 있다.
그리고, 상기 제 4 반도체 영역(138)들 중 나머지는 트랜지스터(179)의 드레 인 영역에서 제 3 반도체 영역(134)에 형성될 수 있다. 상기 드레인 영역의 도전성 플러그(128)는 제 2 및 4 반도체 영역들(48, 138) 사이에 제 3 반도체 영역(134)을 다시 정의할 수 있다. 이를 통해서, 상기 드레인 영역의 제 3 반도체 영역(134)은 제 2 스페이서(105) 아래에 형성될 수 있다. 상기 제 3 실시예의 변형에 따르는 제 3 및 4 반도체 영역들(134, 138)은 제 3 실시예에 따르는 제 3 및 4 반도체 영역들(134, 138)에 대응될 수 있다.
도 16 을 참조하면, 상기 제 3 실시예 및 그의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90) 및 스페이서 패턴들 상에 유전막(140)을 형성할 수 있다. 상기 유전막(140) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 도 15 의 메몰 홀(124)들의 폭보다 큰 크기를 가지는 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들을 통하여 유전막(140), 게이트 절연막(60) 및 반도체 막(30)을 식각해서 절연막(20)을 노출시키는 콘택 홀(153)들을 형성할 수 있다.
상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 소자 분리 영역(44) 및 제 4 반도체 영역(118 또는 138)들을 노출시킬 수 있다. 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 제 4 반도체 영역(118 또는 138)들만 노출시킬 수도 있다. 상기 콘택 홀(153)들에 전극 단자(160)들을 채워서 제 3 실시예에 따르는 트랜지스터(179)를 형성할 수 있다. 상기 전극 단자(160)들은 차례로 적층된 금속 질화물(156) 및 금속(159)을 포함할 수 있다. 상기 트랜지스터(179)는 도 2 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
상기 제 3 실시예 및 그의 변형은 제 1 실시예 및 그의 변형 대비 트랜지스터(179)의 드레인 영역 주변에서 전기장의 세기가 낮은 경사 접합을 구현할 수 있다. 왜냐하면, 상기 트랜지스터(179)는 드레인 영역 주변에서 제 2 반도체 영역(48) 및 제 3 반도체 영역(114 또는 134)의 접합을 가지기 때문이다. 이를 통해서, 상기 제 3 실시예 및 그의 변형은 제 1 실시예 및 그의 변형 대비 정보 저장 요소 내 전하들의 보존 시간을 더 증가시킬 수 있다.
(제 4 실시예)
도 17 내지 20 은 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 발명의 제 4 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 17 을 참조하면, 상기 제 4 실시예에 따라서 반도체 기판을 준비한다. 상기 반도체 기판은 도 6 의 반도체 기판에 대응될 수 있다. 즉, 상기 반도체 기판은 차례로 적층된 기저판(10), 절연막(20) 및 반도체 막(30)을 가질 수 있다. 상기 반도체 막(30) 상에 소자 분리 영역(44) 및 활성 영역(50)을 형성할 수 있다. 상기 소자 분리 영역(44)은 활성 영역(50)을 둘러싸도록 형성될 수 있다. 상기 반도체 막(30) 및 소자 분리 영역(44) 상에 게이트 절연막(60)을 형성할 수 있다. 상기 게이트 절연막(60) 상에 마스크 패턴(74)들을 형성할 수 있다. 상기 마스크 패턴(74)들의 측벽들에 제 1 스페이서(78)들을 형성할 수 있다.
상기 제 4 실시예에 따라서, 상기 마스크 패턴(74)들 및 제 1 스페이서(78)들을 마스크로 사용해서 활성 영역(50)에 불순물 이온 주입을 수행할 수 있다. 상 기 불순물 이온 주입은 불순물 이온들을 사용해서 제 1 반도체 영역(80)들을 형성할 수 있다. 상기 제 1 반도체 영역(80)들은 N 또는 P 형의 도전성을 가질 수 있다. 이를 통해서, 상기 활성 영역(50)은 제 1 및 2 반도체 영역들(80, 48)을 가질 수 있다. 상기 제 1 및 2 반도체 영역(80, 48)들은 반도체 막(30)과 동일 형의 도전성을 가질 수 있다. 상기 제 1 반도체 영역(80)들의 각각의 불순물 이온 농도는 제 2 반도체 영역(48)들의 각각의 불순물 이온 농도보다 높은 크기를 가질 수 있다.
상기 제 4 실시예에 따라서, 상기 제 2 반도체 영역(48)들의 각각의 불순물 이온 농도는 반도체 막(30)의 불순물 이온 농도와 동일한 크기를 가질 수 있다. 상기 제 2 반도체 영역(48)들은 게이트 패턴(90)들의 상부측과 중첩할 수 있다.
도 18 을 참조하면, 상기 제 4 실시예에 따라서 제 1 스페이서(78)들 사이의 공간을 채우는 게이트 패턴(90)들을 형성할 수 있다. 이때에, 상기 게이트 패턴(90)들의 각각의 양 측벽들은 제 1 반도체 영역(80)들의 각각의 양 측부들과 중첩할 수 있다. 상기 게이트 절연막(60), 제 1 스페이서(78)들 및 게이트 패턴(90)들을 식각 버퍼막으로 사용해서 마스크 패턴(74)들을 제거할 수 있다. 상기 제 1 스페이서(78)들의 측벽들에 제 2 스페이서(105)들을 형성할 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 구성할 수 있다.
상기 제 4 실시예에 따라서, 상기 스페이서 패턴들 및 게이트 패턴(90)들을 마스크로 사용해서 활성 영역(50)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 스페이서 패턴들 주변의 활성 영 역(50)에 제 3 반도체 영역(110)들을 형성할 수 있다. 상기 제 3 반도체 영역(110)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 상기 제 1 및 3 반도체 영역들(80, 110)은 그 영역들(80, 110) 사이에 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 이를 통해서, 상기 제 2 반도체 영역(48)들은 스페이서 패턴들 아래에 한정될 수 있다.
도 19 를 참조하면, 상기 제 4 실시예의 변형은 도 18 에서 제 2 스페이서(105)들이 형성된 후의 결과물에 수행될 수 있다. 상기 제 4 실시예의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90)들 및 스페이서 패턴들 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 스페이서 패턴들 주변의 게이트 절연막(60)을 노출시키도록 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들은 게이트 패턴(90)들의 측부들에 형성될 수 있다. 상기 포토레지스트 막의 개구부들을 통해서 게이트 절연막(60) 및 반도체 막(30)을 식각하여 절연막(20)을 노출시키는 메몰 홀(124)들을 형성할 수 있다.
상기 메몰 홀(124)들이 형성된 후에 포토레지스트 막이 제거될 수 있다. 상기 메몰 홀(124)들을 채우는 도전성 플러그(128)들을 형성할 수 있다. 상기 도전성 플러그(128)들은 그 플러그(128)들의 불순물 이온들을 확산 화살표들(D1, D2)을 따라 제 2 반도체 영역(48)들에 확산시켜서 제 3 반도체 영역(130)들을 형성할 수 있다. 상기 제 3 반도체 영역(130)들은 제 1 및 2 반도체 영역들(80, 48)과 다른 형의 도전성을 가질 수 있다. 그리고, 상기 도전성 플러그(128)들은 제 1 및 3 반도체 영역들(80, 130) 사이에 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 이를 통해서, 상기 제 2 반도체 영역(48)들은 스페이서 패턴들 아래에 한정될 수 있다.
도 20 을 참조하면, 상기 제 4 실시예 및 그의 변형에 따라서 게이트 절연막(60), 게이트 패턴(90)들 및 스페이서 패턴들 상에 유전막(140)을 형성할 수 있다. 상기 유전막(140) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 도 19 의 메몰 홀(124)들의 폭보다 큰 크기를 가지는 개구부들을 가질 수 있다. 상기 포토레지스트 막의 개구부들을 통하여 유전막(140), 게이트 절연막(60) 및 반도체 막(30)을 식각해서 절연막(20)을 노출시키는 콘택 홀(153)들을 형성할 수 있다. 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 소자 분리 영역(44) 및 제 3 반도체 영역(110 또는 130)들을 노출시킬 수 있다.
상기 제 4 실시예 및 그의 변형에 따라서, 상기 콘택 홀(153)들은 그 홀(153)들의 주변에서 제 3 반도체 영역(110 또는 130)들만 노출시킬 수도 있다. 상기 콘택 홀(153)들에 전극 단자(160)들을 채워서 제 4 실시예에 따르는 트랜지스터(183)들을 형성할 수 있다. 상기 전극 단자(160)들의 각각은 차례로 적층된 금속 질화물(156) 및 금속(159)을 포함할 수 있다. 상기 트랜지스터(183)들의 각각은 도 3 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
(제 5 및 6 실시예들)
도 21 및 22 는 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 발명의 제 5 및 6 실시예들에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 21 을 참조하면, 상기 제 5 실시예 또는 그 변형은 도 18 에서 제 1 스페 이서(78)들이 형성된 후의 결과물에 수행될 수 있다. 상기 제 5 실시예 또는 그 변형에 따라서 게이트 패턴(90)들 및 제 1 스페이서(78)들을 마스크로 사용해서 반도체 막(30)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 불순물 이온들을 사용해서 제 2 반도체 영역(48)들에 제 3 반도체 영역(114 또는 134)들을 형성할 수 있다. 상기 제 1 반도체 영역(80), 그리고 제 3 반도체 영역(114 또는 134)들은 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 상기 제 3 반도체 영역(114 또는 134)들이 형성된 후에 제 1 스페이서(78)들의 측벽에 제 2 스페이서(105)들을 형성할 수 있다.
상기 제 5 실시예 및 그의 변형에 따라서, 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 구성할 수 있다. 상기 게이트 패턴(90)들, 그리고 스페이서 패턴들을 가지는 반도체 기판 상에 도 11 내지 도 13 에서 실시되었던 공정 단계들을 수행할 수 있다. 상기 활성 영역(50) 상에 위치하는 게이트 패턴(90)들의 개수를 고려해서, 상기 제 5 실시예 및 그의 변형은 메몰 홀(124)들 및 콘택 홀(153)들을 적절하게 구현하도록 포토레지스트 막들에 각각 대응하는 포토 마스크들을 선택해서 수행될 수 있다.
이를 통해서, 상기 제 1 스페이서(78)들 아래에 제 2 반도체 영역(48)들 그리고 제 2 스페이서(105)들 아래에 제 3 반도체 영역(114 또는 134)들이 형성될 수 있다. 그리고, 상기 제 2 스페이서(105)들 주변에 제 4 반도체 영역(118 또는 138)들이 형성될 수 있다. 상기 제 5 실시예 및 그의 변형은 상기에 기술된 구성 요소들 및 전극 단자(160)들을 가지고 트랜지스터(186)들을 형성할 수 있다. 상기 제 5 실시예 및 그의 변형은 트랜지스터(186)들의 각각에서 실시예 2 및 그의 변형의 전기적 효과를 가질 수 있다. 상기 트랜지스터(186)들은 도 3 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
도 22 를 참조하면, 상기 제 6 실시예 또는 그 변형은 도 18 에서 제 1 스페이서들이 형성된 후의 결과물에 수행될 수 있다. 상기 제 6 실시예 또는 그 변형에 따라서 게이트 패턴(90)들 및 제 1 스페이서(78)들을 마스크로 사용해서 반도체 막(30)에 불순물 이온 주입을 수행할 수 있다. 상기 불순물 이온 주입은 트랜지스터들(189)의 드레인 영역에만 수행될 수 있다. 이때에, 상기 불순물 이온 주입은 불순물 이온들을 사용해서 드레인 영역의 제 2 반도체 영역(48)에 제 3 반도체 영역(114 또는 134)을 형성할 수 있다. 상기 제 1 반도체 영역(80), 그리고 제 3 반도체 영역(114 또는 134)들은 드레인 영역 주변에서 제 2 반도체 영역(48)들을 다시 정의할 수 있다. 상기 제 2 반도체 영역(48)들은 드레인 영역 주변에서 제 1 스페이서(78) 아래에 한정될 수 있다.
상기 제 6 실시예 또는 그 변형에 따라서, 상기 제 3 반도체 영역(114 또는 134)들이 형성된 후에 제 1 스페이서(78)들의 측벽에 제 2 스페이서(105)들을 형성할 수 있다. 상기 제 1 및 2 스페이서들(78, 105)은 스페이서 패턴들을 구성할 수 있다. 상기 게이트 패턴(90)들, 그리고 스페이서 패턴들을 가지는 반도체 기판 상에 도 14 내지 도 16 에서 실시되었던 공정 단계들을 수행할 수 있다. 상기 활성 영역(50) 상에 위치하는 게이트 패턴(90)들의 개수를 고려해서, 상기 제 6 실시예 및 그의 변형은 메몰 홀(153)들 및 콘택 홀(153)들을 적절하게 구현하도록 포토레 지스트 막들에 각각 대응하는 포토 마스크들을 선택해서 수행될 수 있다.
이를 통해서, 상기 트랜지스터(189)의 소오스 영역들에서 제 1 스페이서(78)들 아래에 제 2 반도체 영역(48)들 및 제 1 스페이서(78)들 주변에 제 4 반도체 영역(118 또는 138)들이 형성될 수 있다. 그리고, 상기 트랜지스터(189)의 드레인 영역에서 제 2 스페이서(105)들 아래에 제 3 반도체 영역(114 또는 134)들 및 제 2 스페이서(105)들 주변에 제 4 반도체 영역(118 또는 138)들이 형성될 수 있다. 상기 제 6 실시예 및 그의 변형은 상기 기술된 구성 요소들 및 전극 단자(160)들을 포함하는 트랜지스터(189)들을 형성할 수 있다. 상기 제 6 실시예 및 그의 변형은 트랜지스터(189)들의 각각에서 실시예 3 및 그의 변형의 전기적 효과를 가질 수 있다. 상기 트랜지스터(189)들은 도 3 의 구성 요소들을 가지고 반도체 메모리 셀(C)을 형성할 수 있다.
도 1 은 발명의 실시예들에 따르는 반도체 메모리 장치를 보여주는 평면도이다.
도 2 및 3 은 도 1 의 반도체 메모리 셀을 보여주는 평면도들이다.
도 4 는 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취한 반도체 메모리 셀을 보여주는 단면도이다.
도 5 는 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라 취한 반도체 메모리 셀을 보여주는 단면도이다.
도 6 내지 10 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 1 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 11 내지 13 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 2 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 14 내지 16 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 발명의 제 3 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 17 내지 20 은 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 발명의 제 4 실시예에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
도 21 및 22 는 도 3 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 발명의 제 5 및 6 실시예들에 따르는 반도체 메모리 셀의 형성방법을 설명해주는 단면도들이다.
Claims (22)
- 반도체 기판 상에 배치되는 게이트 패턴;상기 게이트 패턴의 일 측벽에 배치되는 스페이서 패턴; 및상기 반도체 기판에 위치하도록 상기 게이트 패턴 아래에, 상기 스페이서 패턴 아래에, 그리고 상기 스페이서 패턴 주변에 순서적으로 배치되는 제 1 내지 3 반도체 영역들을 포함하되,상기 제 1 및 2 반도체 영역들은 상기 제 3 반도체 영역과 다른 형의 도전성을 가지고, 상기 제 1 반도체 영역의 양 측부들은 상기 게이트 패턴의 양 측벽들과 실질적으로 중첩하고, 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역의 불순물 이온 농도보다 높은 크기를 가지고, 그리고 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속하는 트랜지스터.
- 제 1 항에 있어서,상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함하되,상기 기저판 및 상기 반도체 막은 실리콘을 가지고, 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하고, 그리고 상기 제 2 반도체 영역의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가지는 트랜지스터.
- 제 2 항에 있어서,상기 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가지고, 그리고 상기 스페이서 패턴들의 각각은 단면적으로 반원 모양을 포함하는 트랜지스터.
- 제 3 항에 있어서,상기 게이트 패턴의 타 측벽에 배치되는 다른 스페이서 패턴; 및상기 반도체 기판에 위치하도록 상기 다른 스페이서 패턴 아래에 그리고 상기 다른 스페이서 패턴 주변에 순서적으로 배치되는 제 4 및 5 반도체 영역들을 더 포함하되,상기 제 4 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역의 불순물 이온 농도와 동일한 크기를 가지고, 상기 제 2 및 4 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩하고, 상기 제 5 반도체 영역의 불순물 이온 농도는 상기 제 3 반도체 영역의 불순물 이온 농도와 동일한 크기를 가지고, 그리고 상기 제 4 및 5 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속하는 트랜지스터.
- 제 4 항에 있어서,상기 게이트 패턴 및 상기 반도체 기판 사이에 배치되는 게이트 절연막;상기 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치되는 유전막; 및상기 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉하는 전극 단자들을 더 포함하되,상기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가지고, 그리고 상기 전극 단자들은 제 3 및 5 반도체 영역들과 각각 접촉하는 트랜지스터.
- 반도체 기판 상에 배치되는 게이트 패턴;상기 게이트 패턴의 측벽들에 각각 배치되는 스페이서 패턴들; 및상기 반도체 기판에 위치해서 상기 게이트 패턴 아래에 배치되는 제 1 반도체 영역;상기 반도체 기판에 위치해서 상기 스페이서 패턴들 아래에 각각 배치되는 제 2 반도체 영역들;상기 제 2 반도체 영역들 중 적어도 하나에 배치되는 제 3 반도체 영역; 및상기 반도체 기판에 위치해서 상기 스페이서 패턴들 주변에 위치하는 제 4 반도체 영역들을 포함하되,상기 제 1 및 2 반도체 영역들은 상기 제 3 및 4 반도체 영역들과 다른 형의 도전성을 가지고, 상기 제 1 반도체 영역의 양 측부들은 상기 게이트 패턴의 상기 측벽들과 실질적으로 중첩하고, 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도보다 높은 크기를 가지고, 그리고 상기 제 1 내지 4 반도체 영역들은 전기적으로 서로 접속하는 트랜지스터.
- 제 6 항에 있어서,상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함하되,상기 기저판 및 상기 반도체 막은 실리콘을 가지고, 상기 제 1 내지 4 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하고, 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가지고, 그리고 상기 제 3 반도체 영역의 불순물 이온 농도는 상기 제 4 반도체 영역들의 각각의 불순물 이온 농도보다 낮은 크기를 가지는 트랜지스터.
- 제 7 항에 있어서,상기 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가지고, 그리고 상기 스페이서 패턴들의 각각은 단면적으로 반원 모양을 포함하는 트랜지스터.
- 제 8 항에 있어서,상기 게이트 패턴 및 상기 반도체 기판 사이에 배치되는 게이트 절연막;상기 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치되는 유전막; 및상기 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉하는 전극 단자들을 더 포함하되,상기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가지고, 그리고 상기 전극 단자들은 상기 제 4 반도체 영역들과 각각 접촉하는 트랜지스터.
- 제 9 항에 있어서,상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 포함하되,상기 제 2 반도체 영역들은 상기 게이트 패턴의 일 측벽의 상기 제 1 및 2 스페이서들 아래에 및 상기 게이트 패턴의 다른 측벽의 상기 제 1 스페이서 아래에 배치되고, 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩하고, 그리고 상기 제 3 반도체 영역은 상기 게이트 패턴의 상기 다른 측벽의 상기 제 2 스페이서 아래에 배치되는 트랜지스터.
- 제 10 항에 있어서,상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 포함하되,상기 제 2 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 1 스페이서들 아래에 배치되고, 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상부 측과 중첩하고, 그리고 상기 제 3 반도체 영역은 상기 게이트 패턴의 상기 측벽들의 상기 제 2 스페이서들 아래에 배치되는 트랜지스터.
- 반도체 기판에 배치되는 활성 영역 및 그 영역을 둘러싸는 소자 분리 영역;상기 활성 영역 상에 배치되는 적어도 하나의 게이트 패턴;상기 적어도 하나의 게이트 패턴의 측벽들에 각각 배치되는 스페이서 패턴들; 및상기 활성 영역에 위치해서 상기 적어도 하나의 게이트 패턴 아래에 배치되는 제 1 반도체 영역;상기 활성 영역에 위치해서 상기 스페이서들 아래에 각각 배치되는 제 2 반도체 영역들; 및상기 활성 영역에 위치해서 상기 스페이서 패턴들 주변에 배치되는 제 3 반도체 영역들을 포함하되,상기 제 1 및 2 반도체 영역들은 상기 제 3 반도체 영역들과 다른 형의 도전성을 가지고, 상기 제 1 반도체 영역의 양 측부들은 상기 적어도 하나의 게이트 패턴의 상기 측벽들과 실질적으로 중첩하고, 상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도보다 높은 크기를 가지고, 그리고 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속하는 반도체 메모리 셀.
- 제 12 항에 있어서,상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막을 포함하되,상기 기저판 및 상기 반도체 막은 실리콘을 가지고, 상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하고, 그리고 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도는 상기 반도체 막의 불순물 이온 농도와 동일한 크기를 가지는 반도체 메모리 셀.
- 제 13 항에 있어서,상기 적어도 하나의 게이트 패턴은 상기 반도체 기판의 주 표면으로부터 상기 반도체 기판의 상부 측을 향하여 단면적이 커지는 모양을 가지고, 그리고 상기 스페이서 패턴들의 각각은 단면적으로 반원 모양을 포함하는 반도체 메모리 셀.
- 제 14 항에 있어서,상기 적어도 하나의 게이트 패턴 및 상기 반도체 기판 사이에 배치되는 게이트 절연막;상기 적어도 하나의 게이트 패턴 및 상기 스페이서 패턴들 상에 덮이도록 상기 게이트 절연막 상에 배치되는 유전막; 및상기 적어도 하나의 게이트 패턴의 양 측부들에 위치하도록 상기 유전막, 상기 게이트 절연막 및 상기 반도체 막을 관통해서 상기 절연막과 접촉하는 전극 단자들을 더 포함하되,상기 유전막은 상기 반도체 막에 신장 응력(tensile stress)을 주는데 적합하도록 실리콘 나이트라이드를 포함하는 절연 물질을 가지고, 그리고 상기 전극 단자들은 상기 제 3 반도체 영역들과 각각 접촉하는 반도체 메모리 셀.
- 제 15 항에 있어서,상기 제 2 반도체 영역들 중 선택된 하나에 제 4 반도체 영역을 더 포함하되,상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 가지고, 상기 제 2 반도체 영역들은 상기 게이트 패턴의 일 측벽의 상기 제 1 및 2 스페이서들 아래에 및 상기 게이트 패턴의 다른 측벽의 상기 제 1 스페이서 아래에 배치되고, 상기 제 4 반도체 영역은 상기 게이트 패턴의 상기 다른 측벽의 상기 제 2 스페이서 아래에 배치되고, 그리고 상기 제 4 반도체 영역은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속하는 반도체 메모리 셀.
- 제 15 항에 있어서,상기 제 2 반도체 영역들에 각각 배치되는 제 4 반도체 영역들을 더 포함하 되,상기 스페이서 페턴들의 각각은 제 1 및 2 스페이서들을 가지고, 상기 제 2 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 1 스페이서들 아래에 배치되고, 상기 제 4 반도체 영역들은 상기 게이트 패턴의 상기 측벽들의 상기 제 2 스페이서들 아래에 배치되고, 그리고 상기 제 4 반도체 영역들은 상기 반도체 막에 배치되어서 상기 절연막과 접촉하며 상기 제 1 내지 3 반도체 영역들과 전기적으로 접속하는 반도체 메모리 셀.
- 반도체 기판 상에 마스크 패턴들 및 제 1 스페이서들을 형성하되, 상기 제 1 스페이서들은 상기 마스크 패턴들의 측벽들에 각각 형성되고,상기 마스크 패턴들 및 상기 제 1 스페이서들을 마스크로 사용해서 상기 반도체 기판에 제 1 반도체 영역을 형성하고,상기 제 1 스페이서들 사이에 게이트 패턴을 형성하고,상기 마스크 패턴들을 제거하고,상기 제 1 스페이서들의 측벽들에 제 2 스페이서들을 각각 형성하고, 및상기 반도체 기판에 위치하도록 상기 제 1 및 2 스페이서들 아래에 제 2 반도체 영역들 그리고 상기 제 1 및 2 스페이서들 주변에 제 3 반도체 영역들을 형성하는 것을 포함하되,상기 제 1 반도체 영역의 불순물 이온 농도는 상기 제 2 반도체 영역들의 각각의 불순물 이온 농도 보다 높은 크기를 가지고, 상기 제 1 및 2 반도체 영역들은 제 3 반도체 영역들과 다른 형의 도전성을 가지고, 그리고 상기 제 1 내지 3 반도체 영역들은 전기적으로 서로 접속하는 트랜지스터의 형성방법.
- 제 18 항에 있어서,상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하고, 및상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 마스크로 사용해서 상기 반도체 기판 상에 불순물 이온 주입을 수행하는 것을 더 포함하되,상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막인 트랜지스터의 형성방법.
- 제 19 항에 있어서,상기 제 2 및 3 반도체 영역들을 형성하는 것은,상기 불순물 이온 주입의 불순물 이온들을 통해서 상기 반도체 기판에 상기 제 3 반도체 영역들과 함께 상기 제 1 및 3 반도체 불순물 영역들 사이에 상기 제 2 반도체 영역들을 형성하는 것을 포함하되,상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 위치해서 상기 절연막과 접촉하는 트랜지스터의 형성방법.
- 제 18 항에 있어서,상기 게이트 패턴, 그리고 상기 제 1 및 2 스페이서들을 형성하기 전에 상기 반도체 기판 상에 게이트 절연막을 형성하고,상기 제 2 스페이서들 주변에 위치하도록 상기 게이트 절연막 및 상기 반도체 기판에 메몰 홀들을 형성하고, 및상기 메몰 홀들을 각각 채우는 도전성 플러그들을 형성하는 것을 더 포함하되,상기 반도체 기판은 차례로 적층된 기저판, 절연막 및 반도체 막인 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 제 2 및 3 반도체 영역들을 형성하는 것은,상기 도전성 플러그들의 불순물 이온들을 상기 반도체 기판에 확산시켜서 상기 제 3 반도체 영역들을 형성함과 아울러서 상기 제 1 및 3 반도체 불순물 영역들 사이에 상기 제 2 반도체 영역들을 형성하는 것을 포함하되,상기 제 1 내지 3 반도체 영역들은 상기 반도체 막에 위치해서 상기 절연막과 접촉하는 트랜지스터의 형성방법.
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