JP5422252B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法およびこの方法を用いて製造される半導体装置に関する。
従来の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）として、例えば特許文献１に記載されたものがある。
これは、トレンチゲート電極を有するパワートランジスタにおいて、ポリシリコンゲート電極の下部に、ソース電位が印加されたポリシリコンシールド層を設けることによって、ゲート−ドレイン間寄生容量を低減し、スイッチング特性を改善しようとするものである。
特許文献１に記載された装置を図１４および図１５に示す。図１５は、図１４のＥ−Ｅ'断面図である。この半導体装置は、高ドープドレイン領域となる基板１００８の上に、低ドープドレイン領域となるエピタキシャル層１０１４が形成されている。トレンチゲート構造は、ゲート絶縁膜１０３２と、ポリシリコンゲート電極１０３４と、その上に形成された層間絶縁層１０３３を有する。当該トレンチゲート構造は、さらに、ポリシリコンゲート電極１０３４の下に、絶縁層１０３６を介して埋設されたポリシリコンシールド層１０３８を有する。当該トレンチゲート構造の両サイドには、ベース領域１０１６およびその上部にソース領域１０１８が形成されている。ソース領域１０１８は、上部に形成されたソース電極１０２０に接続されている。ポリシリコンシールド層１０３８は、図１５に示したように、ダイの外周部に引き出され、ソース電極１０２０と電気的に接続される。つまり、ポリシリコンゲート電極１０３４とドレイン領域（エピタキシャル層１０１４）との間に、ソース電極１０２０と同じ静電ポテンシャルを有するポリシリコンシールド層１０３８が介在する。これにより、スイッチング過渡中のゲート−ドレイン間寄生容量を充放電する際に生じるスイッチングロスは、ソース電位に固定されているポリシリコンシールド層１０３８により低減する。したがって、スイッチング特性が向上する。
特表２００５−５０５９１２号公報
しかしながら、発明者は、以下の問題に気づいた。特許文献１によれば、図１５に示したように、ポリシリコンゲート電極１０３４及びポリシリコンシールド層１０３８は、それぞれゲート電極１０３９およびソース電極１０２０に接続される必要があり、ポリシリコンゲート電極１０３４のパターニング工程及びポリシリコンシールド層１０３８のパターニング工程がそれぞれ必要となる。また、ポリシリコンシールド層１０３８とソース電極１０２０との接続をダイの外周部に引き出して行っているため、広い領域が必要となり、ダイのサイズが大きくなる。よって、更なる改善を図りたいと考えた。
本発明の一態様の半導体装置の製造方法は、
ドレイン領域となる第一導電型半導体層上に第二導電型半導体層を形成する工程と、
前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチを形成する工程と、
前記第一乃至第三のトレンチにソース配線層を埋め込み、かつ、前記第二のトレンチの上端より上に前記ソース配線層を突出させる工程と、
前記第一及び前記第三のトレンチをゲート電極で埋め込む工程と、
前記第二のトレンチの上端より上に突出させた前記ソース配線層とソース電極を接触させる工程と、
前記第三のトレンチ内で前記ゲート電極にゲート配線層を接触させる工程と、
を含む。
この発明によれば、第二のトレンチでのみ、ソース配線層を第二のトレンチの上端より上に突出させて形成した後、第一、第三のトレンチにゲート電極を埋め込む。これにより、第一、第三のトレンチにはゲート電極を埋め込みつつ、第二のトレンチのソース配線層上に形成されたゲート電極は、エッチバックによって容易に除去することができる。また、この発明によれば、ゲート電極を第三のトレンチの外にはひきださず、トレンチの内部でゲート配線層とコンタクトをとる構造を採用する。そのため、従来は必要であった、ゲート配線層を引き出す為のレジストによるパターニング工程、及び、レジストの剥離工程が必要無くなる。したがって、ゲート・ドレイン間容量を低減させた半導体装置の作製に必要な工程数を削減することができる。さらに、本発明では、第二のトレンチを埋め込むソース配線層を第二のトレンチより上に突出させる構造を採用する。こうすることで、第二のトレンチとトランジスタとして動作する第一のトレンチとを隣接してレイアウトして、ソース配線層とソース電極とを直接接続している。したがって、装置外周部まで配線を引き回したり、配線引き出しの為の配線を形成したりする必要がなくなる。したがって、ゲート−ドレイン間寄生容量を低減させた半導体装置の小型化が図れる。
本発明によれば、ゲート−ドレイン間寄生容量を低減できる半導体装置を容易に製造することができる。
実施の形態に係る半導体装置を模式的に示した平面図である。 図１のＡ−Ａ'断面図である。 図１のＢ−Ｂ'断面図、または、図１３のＤ−Ｄ'断面図である。 図１のＣ−Ｃ'断面図である。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 実施の形態に係る半導体装置の製造方法を説明する図である。（ａ）は、トランジスタ領域を示す。（ｂ）は、ソース引き出し領域を示す。（ｃ）は、ゲート引き出し領域を示す。 （ａ）図１０で示す工程における、図１のＦ−Ｆ'断面図である。（ｂ）図１０で示す工程における、図１のＦ−Ｆ'部分を拡大した平面図である。 実施の形態に係る半導体装置の変形例を示す平面図である。 従来の縦型ＭＯＳＦＥＴを示す断面図である。 図１４のＥ−Ｅ'断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１〜図４は、本実施形態に係る半導体装置を示す模式図である。この半導体装置は、縦型ＭＯＳＦＥＴである。図１は、本実施形態に係る半導体装置の平面図である。図２は、図１のＡ−Ａ'断面図である。図３は、図１のＢ−Ｂ'断面図である、図４は、図１のＣ−Ｃ'断面図である。
図示するように、本実施形態の半導体装置は、ドレイン領域となるｎ＋型半導体基板１０及びｎ−型半導体層１１（第一導電型半導体層）と、ｎ−型半導体層１１上に形成された、チャネル領域となるｐ型半導体層１２（第二導電型半導体層）と、その上部に形成された、ソース領域となるｎ＋層１０３と、ｐ型半導体層１２を貫通し、互いに連結したトレンチ１０１（第一のトレンチ）、トレンチ２０１（第二のトレンチ）及びトレンチ３０１（第三のトレンチ）と、トレンチ１０１、２０１、３０１に埋め込まれ、かつ、トレンチ２０１の上端より上に突出しているソース配線層１４と、トレンチ１０１及びトレンチ３０１にそれぞれ埋め込まれ、ソース配線層１４上に形成されたゲート電極１６と、トレンチ２０１の上端より上に突出しているソース配線層１４にコンタクト（接触）するとともにｎ＋層１０３にコンタクトしているソース電極１８と、トレンチ３０１内でゲート電極１６にコンタクトしているゲート配線層１９と、を有する。トレンチ１０１、２０１、３０１は互いに接続している。
セル領域ＣＲは、縦型ＭＯＳＦＥＴの素子が形成されたトランジスタ領域（図２）である。セル領域ＣＲには、複数の、例えば矩形状の単位セル１０４が規則的に配置されている。セル領域ＣＲの外周には、ターミナル領域ＴＲが設けられている。ターミナル領域ＴＲは、ダイの外周縁における耐圧を確保するために設けられる領域であり、ソース配線層１４とソース電極１８との接続およびゲート電極１６とゲート配線層１９との接続にも利用される。ターミナル領域ＴＲは、ソース配線層１４がｐ半導体層１２の上部に引き出されたソース引き出し領域（図３）と、ゲート配線層１９が設けられたゲート引き出し領域（図４）とに区分される。
ｎ＋型半導体基板１０は、高不純物濃度半導体基板であり、ｎ＋型半導体基板１０上には、ｎ＋型半導体基板１０より低不純物濃度のｎ−型半導体層１１（例えばエピタキシャル層）が形成されている。ｎ＋型半導体基板の裏面にドレイン電極（図示せず）が形成され、ｎ＋型半導体基板及びｎ−型半導体層１１がドレイン領域となるｎ型半導体層を構成している。ｎ−型半導体層１１には、チャネル領域となるｐ型半導体層１２が形成され、その中にソース領域となるｎ＋層１０３およびバックゲートのコンタクト領域となるｐ＋層１０２が形成される。
トレンチ１０１、２０１、３０１の底面は、それぞれ、熱酸化膜等の絶縁膜１３で覆われている。絶縁膜１３は、ソース配線層１４と各トレンチの側壁との間にも形成されており、ソース配線層１４とｎ−型半導体層１１間を絶縁している。
ゲート引き出し領域及びソース引き出し領域のｐ型半導体層１２の上面は、いずれも、ゲート絶縁膜１５で覆われている。また、トレンチ１０１及びトレンチ３０１においては、ゲート電極１６と各トレンチ１０１、３０１との間にもゲート絶縁膜１５が形成されている。また、ゲート絶縁膜１５は、ソース配線層１４とゲート電極１６との間にも形成され、層間絶縁膜の役割も果たしている。
図２で示すトランジスタ領域では、ゲート電極１６の上面が層間膜１７で覆われている。トランジスタ領域に形成される層間膜１７は、図２にはトレンチ１０１の上に突出するように形成された例を図示したが、これに限らず、トレンチ１０１の内部に埋め込まれるように層間膜１７を形成してもよい。
図３で示すソース引き出し領域では、ソース配線層１４がトレンチ２０１よりも上方まで引き出される。ソース配線層１４の側壁には、ゲート電極１６と同一の材料により形成されたサイドウォール状の導電膜１６ａが形成される。この導電膜１６ａは、ゲート電極１６を構成する導電膜の一部であり、図１２（ａ）で示す様に、トレンチ２０１前後でトレンチ内で終端するゲート電極１６を、図１２（ｂ）で示す様に、導電膜１６ａにて互いに接続する。層間膜１７には、ソース配線層１４の一部を露出するコンタクトホールが形成され、このコンタクトホールを介してソース配線層１４とソース電極１８が接続される。
図４で示すゲート引き出し領域では、ソース配線層１４はトランジスタ領域（図２）と同様に、トレンチ３０１に埋め込まれている。層間膜１７には、ゲート電極１６の一部を露出するコンタクトホールが形成され、このコンタクトホールを介してゲート電極１６とゲート配線層１９が接続される。
この縦型ＭＯＳＦＥＴの動作は、次のようになる。ソース電極１８とドレイン領域（ｎ＋型半導体基板１０）との間に所定のドレイン電圧ＶＤＳを印加するとともに、ソース電極１８とゲート電極１６との間に所定のゲート電圧ＶＧＳを印加する。そうすると、図２で示すトランジスタ領域において、ゲート絶縁膜１５近傍のｐ型半導体層１２がｎ型に反転し、電荷の通路（チャネル）が形成される。このチャネルによりソースとドレインとの間が導通することになる（オン状態）。
また、オン状態にあるときソース電極１８とゲート電極１６との間に印加されたゲート電圧ＶＧＳを０Ｖにするか、または、負電圧（逆バイアス）にすることにより、ゲートはオフされｎ型に反転していたゲート絶縁膜１５近傍のｐ型半導体層１２がｐ型に戻る。これにより、ソースとドレインとの間が非導通になる（オフ状態）。
ソース配線層１４にはソース電位が印加されており、これがゲート電極１６とドレイン領域（ｎ−型半導体層１１）間のシールドの役割を果たす。このため、高速スイッチングが要求される場合にも、スイッチング過渡中のゲート−ドレイン間寄生容量を充放電する際に生じるスイッチングロスを低減できる。したがって、スイッチング特性が向上する。このように、本実施形態の縦型ＭＯＳＦＥＴは、特許文献１の縦型ＭＯＳＦＥＴに比べても遜色ないスイッチング特性を有する電力用スイッチング素子として動作することができる。
つづいて、本実施形態の縦型ＭＯＳＦＥＴを製造する方法について、図５〜図１２を用いつつ説明する。図５〜図１１において、（ａ）は、トランジスタ領域（図１のＡ−Ａ'断面）を示し、（ｂ）は、ソース引き出し領域（図１のＢ−Ｂ'断面）を示し、（ｃ）は、ゲート引き出し領域（図１のＣ−Ｃ'断面）を示す。図１２（ａ）は、図１のＦ−Ｆ'断面を示す。図１２（ｂ）は、ソース引き出し領域の平面図を示す。
まず、ｎ＋型半導体基板１０にｎ−型半導体層１１が積層されたウェハーに、イオン注入及び熱拡散処理にて、ｐ型半導体層１２を形成する。ついで、レジストパターニングやシリコンエッチング等を用い、ｎ−型半導体層１１に達するように、トレンチを形成する。トレンチは、ダイ中央のセル領域ＣＲに形成された部分をトレンチ１０１と称し、ダイ外周のターミナル領域ＴＲに形成された、ソース引き出し領域の部分をトレンチ２０１と称し、ゲート引き出し領域の部分をトレンチ３０１と称した。つまり、トレンチ１０１、２０１、３０１は互いに接続するように形成された一続きのトレンチである。トレンチ１０１、２０１の開口幅は、たとえば、０．５μｍとし、トレンチ３０１の開口幅は、たとえば、１．０μｍとする。
ついで、図６で示すように、熱酸化等により、トレンチ１０１、２０１、３０１の内壁に絶縁膜１３を形成する。ついで、ソース配線層１４となる第１のポリシリコン膜からなる導電膜を成膜する。ここで、第１のポリシリコン膜は、トレンチ１０１、２０１、３０１を埋め込み、かつ、トレンチ２０１の上端よりも上に突出するように形成する。第１のポリシリコン膜の膜厚は、トレンチ１０１、２０１、３０１内のソース配線層１４が途切れることなく連結されており、かつトレンチ２０１の上端よりも上にソース配線層１４が突出するように形成すればよく、たとえば、０．６μｍとする。トレンチ２０１の幅が広い場合は、第１のポリシリコンはトレンチ２０１を完全には埋めない（トレンチ２０１の側面と底面を被覆する膜状に形成される）場合があるが、トレンチ２０１の上端よりも上に突出された部分にてソース電極１８と接続可能であるため、問題はない。
ついで、ソース引き出し領域においてソース電極１８をコンタクトさせる箇所のみ第１のポリシリコン膜をレジスト２０２で保護する（図７（ｂ））。ついで、トランジスタ領域のトレンチ１０１及びゲート引き出し領域のトレンチ３０１内の第１のポリシリコン膜が所望の厚みになるようエッチングする。こうすることで、ソース引き出し領域のトレンチ２０１には、ソース配線層１４がトレンチ２０１の上端よりも上に突出した構造が形成され、これと同時に、トレンチ１０１、３０１では、トレンチ内にソース配線層１４が埋め込まれた構造が形成される。
ついで、図８で示すように、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法等によりソース配線層１４上にゲート絶縁膜１５を形成する。
ついで、図９で示すように、ゲート絶縁膜１５上にゲート電極１６となる第２のポリシリコン膜からなる導電膜１６ａを成膜する。
ついで、レジストマスクを形成することなく、エッチバックにより導電膜１６ａを除去し、図１０（ａ）、（ｃ）で示すように、トレンチ１０１、３０１を埋め込むゲート電極１６を形成する。こうすることで、ゲート絶縁膜１５を介してソース配線層１４上にゲート電極１６が形成される。また、ソース引き出し領域では、図１０（ｂ）で示すように、導電膜１６ａがソース配線層１４の側壁にサイドウォール状に残るように形成される。このサイドウォール状の導電膜１６ａは、トレンチ２０１内には埋め込まれていないが、図１２（ａ）（ｂ）で示す様に、ソース引き出し部前後の、ゲート電極１６と一続きとなっている。
ついで、図１１（ａ）で示すように、トランジスタ領域に露出したゲート絶縁膜１５を除去した後、ｐ型半導体層１２の表面にイオン注入し、熱処理等の工程を経て、ｐ＋層１０２及びｎ＋層１０３を、それぞれ、形成する。
ついで、層間膜１７でゲート電極１６の上面を覆う。その後、ソース引き出し領域のソース配線層１４、及び、ゲート引き出し領域のゲート電極１６のそれぞれの上面に、レジストパターニング及びエッチング等を用いてコンタクトホールを形成する。ついで、電極となる金属層（例えばアルミニウム）を成膜し、レジストパターニング及びエッチング等を順に進めることで、ソース電極１８及びゲート配線層１９を形成し、図１〜図４で示すＭＯＳＦＥＴを完成させる。
つづいて、本実施形態の作用効果について説明する。本実施形態によれば、トレンチ２０１（ソース引き出し領域）でのみソース配線層１４をトレンチ２０１の上端より上に突出させて形成する。この後、ゲート電極１６を形成するための第２のポリシリコン膜を形成し、レジストマスク無しでエッチバックする。これにより、トレンチ１０１、３０１の上端よりも上に形成された不要な第２のポリシリコン膜は、エッチバックによって容易に除去することができる。また、本実施形態では、ゲート電極１６の引き出しをトレンチ３０１の外には引き出さずトレンチ３０１の内部でゲート配線層１９とコンタクトをとる構造を併せて採用する。そのため、従来はゲート電極１６を引き出すためのレジストによるパターニング工程、及び、レジストの剥離工程が必要であったが、本実施形態によればこれらの工程を削減することができる。したがって、ゲート−ドレイン間寄生容量を低減させた半導体装置を、従来よりも製造工程を削減して作製することができる。
また、本実施形態の半導体装置は、ソース電極１８と接続するためのコンタクトホールに必要な面積を確保するように、トレンチ２０１の直上でソース配線層１４を突出させることで、ソース配線層１４とソース電極１８とのコンタクトに必要な面積を小さくしている。また、トランジスタ領域のトレンチ１０１とソース引き出し領域のトレンチ２０１とを隣接してレイアウトして、ソース配線層１４とソース電極１８とを直接接続した為、従来必要であった外周部まで配線を引き回したり、ソース電位引き出しの為のアルミ配線をソース電極と別個に形成する必要もなくなり、ゲート−ドレイン間寄生容量を低減させた半導体装置の小型化が図れる。なお、ソース引き出し領域（トレンチ２０１）においてソース配線層１４の側壁に残された導電膜１６ａは、ゲート絶縁膜１５および層間膜１７により、ソース配線層１４およびソース電極１８から絶縁されているので、問題はない。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、実施形態では、ターミナル領域ＴＲにトレンチ２０１を形成する構成を例に挙げて説明した。しかしながら、本発明のソース引き出し領域（図３）は、セル領域ＣＲ内に設けられていてもよい。
図１３にこの例を示す。この変形例では、セル領域ＣＲのところどころ、例えば、図１３のＤ−Ｄ'の位置にソース引き出し領域を形成している。つまり、Ｄ−Ｄ'断面が図３で示す構造となる。図３で示すように、トレンチ２０１上につくるソース引き出し部は、トレンチ２０１の直上にソース配線層１４を引き出し、ソース電極１８とコンタクト面を形成する。そのためソース引き出しに必要な面積は小さく、セル領域ＣＲ内にもレイアウト可能である。例えば、図示するように単位セル１０４の２個分のスペースが確保できればよい。したがって、セル領域ＣＲに高い密度でソース引き出し領域（図３）をレイアウトして、ソース配線層１４の不純物ドープ濃度が低いため高抵抗となっている場合も、トレンチ１０１内のソース電位を安定させることができる。
なお、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本発明を満足する範囲で各種に変更することができる。
たとえば、実施形態では、トランジスタ領域（図２）とソース引き出し領域（図３）とゲート引き出し領域（図４）とでトレンチ３０１の開口幅がトレンチ１０１、２０１の幅の２倍である例を示した。しかしながら、ソース引き出し領域やゲート引き出し領域におけるトレンチ２０１、３０１の開口幅は、本発明を満足する範囲で、任意の幅に拡張して、それらの抵抗を低減することができる。
また、実施形態では、図４で示すように、トレンチ３０１の内部でゲート電極１６とゲート配線層１９とをコンタクトさせる例を示した。つまり、ゲート電極１６を、マスクとなるレジストを形成することなくエッチバックにてパターニングすることにより、レジストのパターニング工程および剥離工程を不要とした。この製造方法により、特許文献１に記載された従来技術よりも工程数を減らしている。なお、トレンチ３０１の直上でゲート電極１６とゲート配線層１９とをコンタクトさせてもよいが、この場合はゲート電極１６のパターニングのためのマスク（レジスト）が必要となるため、工程削減効果はない。
また、実施形態では、ｎチャネルＭＯＳＦＥＴを例に挙げて説明したが、ｐチャネルＭＯＳＦＥＴでも同様に実施可能である。また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも適用できる。
さらに、実施形態では、図１で示すように、格子状にトレンチを形成するＦＥＴを例に挙げて説明したが、ストライプ状に形成するＦＥＴでも同様に実施可能である。言い換えると、図１において、トレンチの形状が横長の複数のストライプ状（はしごの桁の部分、つまり縦方向に連結する部分が無い形状）になっており、当該複数のトレンチの中にそれぞれ形成されているソース配線層１４同士の接続およびゲート電極１６同士の接続は、それぞれ、ソース電極１８およびゲート配線層１９を介して接続するような構成としても良い。
他の実施の形態を以下に例示する。
［１］ ドレイン領域となる第一導電型半導体層上に第二導電型半導体層を形成する工程と、
前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチを形成する工程と、
前記第一乃至第三のトレンチにソース配線層を埋め込み、かつ、前記第二のトレンチの上端より上に前記ソース配線層を突出させる工程と、
前記第一及び前記第三のトレンチをゲート電極で埋め込む工程と、
前記第二のトレンチの上端より上に突出させた前記ソース配線層とソース電極を接触させる工程と、
前記第三のトレンチ内で前記ゲート電極にゲート配線層を接触させる工程と、
を含む、半導体装置の製造方法。
［２］前記第一及び前記第三のトレンチを前記ゲート電極で埋め込む前記工程は、
前記第一及び前記第三のトレンチ内及び前記第二導電型半導体層上に前記ゲート電極となる導電膜を形成する工程と、
前記導電膜をエッチバックすることにより、前記第二のトレンチの上端より上に突出している前記ソース配線層の側壁に、前記導電膜により形成されたサイドウォールが形成される工程と、
を含む［１］に記載の半導体装置の製造方法。
［３］前記ソース配線層と前記ゲート電極とをポリシリコン膜で形成する、［１］または［２］に記載の半導体装置の製造方法。
［４］前記第一導電型半導体層は、
ＭＯＳトランジスタ構造が設けられたセル領域と、
前記セル領域に隣接しているターミナル領域と、
が設けられており、
前記第一乃至第三のトレンチを形成する前記工程において、前記セル領域に前記第一及び第二のトレンチを形成する、［１］乃至［３］いずれかに記載の半導体装置の製造方法。
［５］ ドレイン領域となる第一導電型半導体層と、
前記第一導電型半導体層上に形成された第二導電型半導体層と、
前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチと、
前記第一乃至第三のトレンチに埋め込まれ、かつ、前記第二のトレンチの上端より上に突出しているソース配線層と、
前記第一及び前記第三のトレンチにそれぞれ埋め込まれ、前記ソース配線層上に形成されたゲート電極と、
前記第二のトレンチの上端より上に突出している前記ソース配線層に接触しているソース電極と、
前記第三のトレンチ内で前記ゲート電極に接触しているゲート配線層と、
を有する、半導体装置。
［６］ 前記第二のトレンチの上端より上に突出している前記ソース配線層の側壁に、前記ゲート電極と同一の材料により形成されたサイドウォール状の導電膜を有する、［５］に記載の半導体装置。
１０ ｎ＋型半導体基板
１１ ｎ−型半導体層
１２ ｐ型半導体層
１３ 絶縁膜
１４ ソース配線層
１５ ゲート絶縁膜
１６ ゲート電極
１６ａ 導電膜
１７ 層間膜
１８ ソース電極
１９ ゲート配線層
１０１ トレンチ
１０２ ｐ＋層
１０３ ｎ＋層
１０４ 単位セル
２０１ トレンチ
２０２ レジスト
３０１ トレンチ
１００８ 基板
１０１４ エピタキシャル層
１０１６ ベース領域
１０１８ ソース領域
１０２０ ソース電極
１０３２ ゲート絶縁膜
１０３３ 層間絶縁層
１０３４ ポリシリコンゲート電極
１０３６ 絶縁層
１０３８ ポリシリコンシールド層
１０３９ ゲート電極
ＣＲ セル領域
ＴＲ ターミナル領域

Claims (1)

  1. ドレイン領域となる第一導電型半導体層上に第二導電型半導体層を形成する工程と、
    前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチを形成する工程と、
    前記第一乃至第三のトレンチにソース配線層を埋め込み、かつ、前記第二のトレンチの上端より上に前記ソース配線層を突出させる工程と、
    前記第一及び前記第三のトレンチをゲート電極で埋め込む工程と、
    前記第二のトレンチの上端より上に突出させた前記ソース配線層とソース電極を接触させる工程と、
    前記第三のトレンチ内で前記ゲート電極にゲート配線層を接触させる工程と、
    を含む、半導体装置の製造方法。
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