JP2018046135A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＥＭＩによるノイズを抑制することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】一実施の形態によれば、半導体装置１は、第１導電型のドリフト層１２と、第２導電型のベース層１３と、第１導電型のソース層３０と、ソース層３０及びベース層１３を貫通しドリフト層１２に到達したゲートトレンチ２１と、ゲートトレンチ２１の内部に設けられたゲート電極２０及びゲート絶縁膜２５と、層間絶縁膜４２と、層間絶縁膜４２、ソース層３０及びベース層１３を貫通し、ドリフト層１２に到達したコンタクト孔４３と、コンタクト孔４３の下部に設けられたスナバ導電層５０と、スナバ導電層５０の側面と、ドリフト層１２との間に設けられたスナバ側壁絶縁膜５５と、コンタクト孔４３におけるスナバ導電層５０よりも上方に設けられ、ソース層３０と接続したコンタクト４１と、を備える。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、例えば、パワーＭＯＳＦＥＴを含む半導体装置及びその製造方法に関する。
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は、大電力を取り扱うように設計されたＭＯＳＦＥＴであり、スイッチング素子として用いられている。
パワーＭＯＳＦＥＴは、高耐圧化、低オン抵抗化のために、表面にゲートトレンチを形成し、ゲートトレンチの内部にゲート電極を埋め込んだトレンチゲート型が開発されている。
特許文献１には、トレンチゲート型のパワーＭＯＳＦＥＴにおいて、ゲート電極の下方に、埋込導電層と、その側面を覆う絶縁膜とを形成することが記載されている。そして、埋込導電層をソース電位とすることにより、ゲート電極の近傍に電界が集中しないようにし、高耐圧化、低オン抵抗化を両立させることが記載されている。
特開２０１４−１８７２３７号公報
モーター駆動インバータに用いられるパワーＭＯＳＦＥＴ等のスイッチング素子は、ＯＮ／ＯＦＦする時に、素子及び素子を含む半導体基板が有する寄生ＬＣにより、電圧・電流のリンギングが発生する。
図１１に示すように、パワーＭＯＳＦＥＴのＯＦＦ時に、ドレイン−ソース間の電圧Ｖｄｓにリンギングが発生している。発生したリンギングは、電源ラインに伝播し、電磁妨害（Electro-Magnetic Interference：ＥＭＩという。）を発生させ、パワーＭＯＳＦＥＴの近傍に配置された電子機器に悪影響を与える。
そこで、従来の半導体装置１００は、図１２に示すように、ドレイン電極１４５と、ソース電極１４４との間の半導体基板１１０に、ドレイン層１１１、ドリフト層１１２、ベース層１１３、ソース層１３０を設け、ソース層１３０、ベース層１１３を貫通し、ドリフト層１１２に到達するゲートトレンチ１２１の内部に、ゲート電極１２０及びゲート絶縁膜１２５を形成している。そして、ＥＭＩを抑制するために、ゲート電極１２０の下方に絶縁膜１９５で覆われた埋込導電層１９０を形成し、埋込導電層１９０を、外周部でソース電極１４４と接続している。なお、コンタクト１４１は、層間絶縁膜１４２を貫通するコンタクト孔１４３に形成されている。
図１３に示すように、従来の半導体装置１００は、埋込導電層１９０及び絶縁膜１９５により、スナバ回路が構成されている。これにより、ソースＳとドレインＤとの間に、抵抗Ｒ及び容量Ｃｄｓを有するようにすることができる。このようにして、従来の半導体装置１００では、ＥＭＩによるノイズを抑制している。
しかしながら、埋込導電層１９０は、所定の寸法及び形状に一意的に設計されている。したがって、埋込導電層１９０のＺ軸方向の厚さ及びＹ軸方向の長さを変更することが困難である。なお、ＸＹＺ座標軸系を図１２中のように設定している。
一方、ＥＭＩによるノイズは、一意的には決まらず、そのようなノイズを適切に抑制するためには、埋込導電層１９０の厚さ及び長さを最適化することが必要である。
一実施の形態は、このような課題を解決するためになされたものであり、スナバ回路の抵抗及び容量を最適化して、ＥＭＩによるノイズを抑制することができる半導体装置及び半導体装置の製造方法を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層上に設けられ、前記ドリフト層よりも低抵抗な第１導電型のソース層と、前記ソース層の上面において一方向に延在し、前記ソース層及び前記ベース層を貫通し前記ドリフト層に到達したゲートトレンチと、前記ゲートトレンチの内部に設けられたゲート電極と、前記ゲート電極と、前記ソース層、前記ベース層及び前記ドリフト層との間に設けられたゲート絶縁膜と、前記ソース層上に設けられた層間絶縁膜と、前記層間絶縁膜の上面において、前記一方向に延在し、前記層間絶縁膜、前記ソース層及び前記ベース層を貫通し、前記ドリフト層に到達したコンタクト孔と、前記コンタクト孔の下部に設けられ、前記一方向に延びたスナバ導電層と、前記スナバ導電層の側面と、前記ドリフト層及び前記ベース層のうち少なくとも前記ドリフト層との間に設けられたスナバ側壁絶縁膜と、前記コンタクト孔における前記スナバ導電層よりも上方に設けられ、前記ソース層と接続したコンタクトと、を備える。
前記一実施の形態によれば、スナバ回路の抵抗及び容量を最適化して、ＥＭＩによるノイズを抑制することができる半導体装置及び半導体装置の製造方法を提供することができる。
実施形態に係る半導体装置を例示した上面図である。 実施形態に係る半導体装置を例示した断面図であり、図１のＡ−Ａ’線の断面を示している。 実施形態に係る半導体装置を例示した断面図であり、図１のＢ−Ｂ‘線の断面を示している。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、ゲートトレンチ形成のためのマスク形成工程を示し、（ｂ）は、マスクのリソグラフィ工程を示し、（ｃ）は、マスクのパターニング工程を示す。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、ゲートトレンチ形成のためのエッチング工程を示し、（ｂ）は、ゲートトレンチの丸め酸化工程を示し、（ｃ）は、ゲート電極形成のためのポリシリコンの堆積工程を示す。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、ゲート電極形成のためのポリシリコンのプラズマエッチング工程を示し、（ｂ）は、ベース層形成のための不純物注入工程を示し、（ｃ）は、ソース層形成のための不純物注入工程を示す。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、コンタクト孔形成のためのマスク形成工程を示し、（ｂ）は、コンタクト孔形成のためのプラズマエッチング工程及び接続層の形成のための不純物注入工程を示し、（ｃ）は、フィールドプレート酸化工程を示す。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、コンタクト孔の底面における酸化膜のイオンエッチング工程を示し、（ｂ）は、スナバ導電層形成のためのポリシリコン堆積工程を示し、（ｃ）は、スナバ導電層形成のためのポリシリコンエッチングバック工程を示す。 実施形態に係る半導体装置の製造方法を例示した断面図であり、（ａ）は、埋込絶縁膜形成のための酸化膜形成工程を示し、（ｂ）は、コンタクト形成のための酸化膜のエッチング工程を示す。 実施形態に係る半導体装置を例示した上面図である。 従来のＭＯＦＦＥＴにおけるスイッチング波形を例示したグラフであり、横軸は時間を示し、縦軸は電圧を示す。 従来のＭＯＳＦＥＴの構造を例示した断面図である。 従来のＭＯＳＦＥＴの構造と等価回路を例示した回路図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施形態に係る半導体装置の構成を説明する。図１は、実施形態に係る半導体装置を例示した上面図である。図１に示すように、半導体装置１は、半導体基板１０を有している。半導体基板１０には、ゲート電極２０、外周ゲート配線２２、ゲートパッド２３、ソース層３０が設けられている。
ゲート電極２０は、半導体基板１０の上面に形成されたゲートトレンチ２１に埋め込まれている。ゲートトレンチ２１は、半導体基板１０の上面に複数本形成されている。各ゲートトレンチ２１は、半導体基板１０の上面に平行な面内において、一方向に延びている。したがって、ゲート電極２０も複数形成され、各ゲート電極２０は、一方向に延びている。ゲート電極２０は、例えば、ポリシリコン層を含んでいる。各ゲートトレンチ２１は、相互に平行に設けられ、これにより、各ゲート電極２０も、相互に平行に設けられている。各ゲート電極の間をセルという。
ここで、半導体装置１を説明のために、ＸＹＺ直交座標軸系を導入する。半導体基板１０の上面に直交する方向を、Ｚ軸方向とする。＋Ｚ軸方向を上方、−Ｚ軸方向を下方とする。半導体基板１０の上面に平行な面内の一方向、例えば、ゲート電極２０が延びる方向をＹ軸方向とする。一方向と直交する他方向、例えば、ゲート電極２０が配列する方向をＸ軸方向とする。
外周ゲート配線２２は、ゲート電極２０を囲むように、ゲート電極２０の外周に形成されている。外周ゲート配線２２は、例えば、ゲート電極２０の＋Ｙ軸方向及び−Ｙ軸方向の両端に接続している。外周ゲート配線２２は、例えば、ポリシリコン層を含んでいる。外周ゲート配線２２は、例えば、ゲート電極２０と一体的に形成されている。外周ゲート配線２２は、ゲート電極２０と同様に、半導体基板１０の上面に形成されたトレンチに埋め込まれている。
ゲートパッド２３は、半導体基板１０上に設けられている。ゲートパッド２３は、外周ゲート配線２２の一部に接続している。ゲートパッド２３は、ゲート電極２０と外部とを接続する端子となっている。ゲートパッド２３は、例えば、ポリシリコン層を含んでいる。ゲートパッド２３は、半導体基板１０の上面に形成された凹部に埋め込まれている。
半導体基板１０上における外周ゲート配線２２で囲まれた領域には、ソース電極が形成されている。図１では、煩雑にならないように、ソース電極を取り除いた図となっている。また、図１では、半導体基板１０上に設けられた層間絶縁膜及びコンタクトも省略している。半導体基板１０の上面のうち、各ゲート電極２０の間に位置する領域には、ソース層３０が形成されている。ソース層３０は、コンタクトを介して、ソース電極に接続している。
半導体装置１は、スナバ導電体−コンタクト領域４０ａと、スナバ導電体−非コンタクト領域４０ｂとを有している。スナバ導電体−コンタクト領域４０ａは、後述するコンタクトとスナバ導電層とが接している部分であり、スナバ導電体−非コンタクト領域４０ｂは、コンタクトとスナバ導電層との間に埋込絶縁膜が設けられた部分である。スナバ導電層−非コンタクト領域４０ｂは、Ｙ軸方向に延びている。スナバ導電層−コンタクト領域４０ａは、スナバ導電層−非コンタクト領域４０ｂの端部または両端に位置している。
図１に示すＡ−Ａ’線は、スナバ導電体−コンタクト領域４０ａの断面を示し、図１に示すＢ−Ｂ’線は、スナバ導電体−非コンタクト領域４０ｂの断面を示す。
図２は、実施形態に係る半導体装置１を例示した断面図であり、図１のＡ−Ａ’線の断面を示している。図２に示すように、半導体装置１は、スナバ導電体−コンタクト領域４０ａにおいて、ドレイン層１１、ドリフト層１２、ベース層１３、ソース層３０、ゲート電極２０、ゲート絶縁膜２５、コンタクト４１、層間絶縁膜４２、スナバ導電層５０、スナバ側壁絶縁膜５５、接続層１４、ソース電極４４、ドレイン電極４５を有している。図１における半導体基板１０は、ドレイン層１１の下面からソース層３０の上面までを含んでいる。
ドレイン層１１は、例えば、ｎ型不純物が高濃度にドープされたｎ＋型の半導体層である。ドレイン層１１は、例えば、バルクのシリコン基板である。便宜上、ｎ型を第１導電型といい、ｐ型を第２導電型という場合がある。なお、ｎ型を第２導電型といい、ｐ型を第１導電型としてもよい。
ドリフト層１２は、ドレイン層１１上に設けられている。よって、ドレイン層１１は、ドリフト層の下面に接している。ドリフト層１２は、例えば、ドレイン層１１上にエピタキシャル成長させたシリコン層に形成されている。ドリフト層１２は、ｎ型不純物が低濃度にドープされたｎ型の半導体層である。ドリフト層１２は、ドレイン層１１よりも高抵抗である。
ベース層１３は、ドリフト層１２上に設けられている。ベース層１３は、ｐ型不純物、例えばボロン（Ｂ）がドープされたｐ型の半導体層である。
ソース層３０は、ベース層１３上に設けられている。よって、ベース層１３は、ソース層３０とドリフト層１２との間に位置している。ソース層３０は、例えば、ｎ型不純物、例えば、ヒ素（Ａｓ）が高濃度にドープされたｎ＋型の半導体層である。ソース層３０は、ドリフト層１２よりも低抵抗である。ベース層１３及びソース層３０は、ドレイン層１１上にエピタキシャル成長されたシリコン層に形成されている。したがって、ドレイン層１１上にエピタキシャル成長されたシリコン層のうち、ベース層１３及びソース層３０とならない部分は、ドリフト層１２となる。
ゲートトレンチ２１は、半導体基板１０に形成されている。よって、ゲートトレンチ２１は、エピタキシャル成長されたシリコン層に形成されている。ゲートトレンチ２１は、ソース層３０の上面において、一方向に延在している。ゲートトレンチ２１は、ソース層３０及びベース層１３を貫通している。そして、ゲートトレンチ２１は、ドリフト層１２に到達している。ゲートトレンチ２１の下端は、ドリフト層１２に位置している。
ゲート電極２０は、ゲートトレンチ２１の内部に設けられている。例えば、ゲート電極２０は、ポリシリコンを含み、ゲートトレンチ２１の内部に埋め込まれている。よって、ゲート電極２０は、ベース層１３を貫通している。すなわち、ゲート電極２０の上端は、ベース層１３の上端より上方に位置し、ゲート電極２０の下端は、ベース層の下端より下方に位置している。
ゲート絶縁膜２５は、ゲートトレンチ２１の内面上に形成されている。よって、ゲート絶縁膜２５は、ゲート電極２０と、ドリフト層１２、ベース層１３、ソース層３０との間に形成されている。ゲート絶縁膜２５は、例えば、シリコン酸化膜を含んでいる。
層間絶縁膜４２は、半導体基板１０上、例えば、ソース層３０上に設けられている。層間絶縁膜４２は、半導体基板１０の上方から、ソース層３０、ゲート電極２０、ゲート絶縁膜２５を覆っている。層間絶縁膜４２は、例えば、シリコン酸化膜を含んでいる。
層間絶縁膜４２には、コンタクト孔４３が形成されている。コンタクト孔４３は、層間絶縁膜４２の上面において、一方向、例えば、ゲート電極２０が延びる方向に延在している。コンタクト孔４３は、層間絶縁膜４２、ソース層３０及びベース層１３を貫通している。コンタクト孔４３は、ドリフト層１２に到達している。コンタクト孔４３の下端は、ゲートトレンチ２１の下端より下方に位置している。コンタクト孔４３は、２つのゲートトレンチ２１の間に設けられている。
スナバ導電層５０は、コンタクト孔４３の下部に設けられている。例えば、スナバ導電層５０は、ポリシリコンを含み、コンタクト孔４３の下部に埋め込まれている。スナバ導電層５０の上端は、例えば、ベース層１３に位置している。すなわち、スナバ導電層５０の上端は、ベース層１３の下端よりも上方に位置し、ベース層１３の上端よりも下方に位置している。スナバ導電層５０の下端は、コンタクト孔４３の底面に位置している。スナバ導電層５０の下端は、ベース層１３の下端よりも下方に位置し、ドリフト層１２の下端よりも上方に位置している。また、スナバ導電層５０の下端は、ゲート電極２０の下端よりも下方に位置している。
スナバ導電層５０は、ゲート電極２０の延在方向、例えば、Ｙ軸方向に延在している。スナバ導電層５０は、外周部で、ソース電極４４に接続している。
スナバ側壁絶縁膜５５は、コンタクト孔４３の内面に設けられている。スナバ側壁絶縁膜５５は、スナバ導電層５０の側面と、ドリフト層１２との間に設けられている。スナバ側壁絶縁膜５５は、スナバ導電層５０の側面と、ベース層１３との間にも設けられてもよい。スナバ側壁絶縁膜５５は、コンタクト孔４３の底面には形成されていない。すなわち、スナバ導電層５０の下面は、絶縁膜によって覆われていない。スナバ側壁絶縁膜５５は、例えば、シリコン酸化膜を含んでいる。
接続層１４は、コンタクト孔４３の底面を含み、コンタクト孔４３の底面の近傍に設けられている。すなわち、接続層１４は、コンタクト孔４３の底面を構成する半導体基板１０に設けられている。接続層１４の下方及び側方は、ドリフト層１２に接している。接続層１４は、ゲート電極２０が延在する方向、例えば、Ｙ方向に延びるように形成されている。接続層１４は、Ｐ型不純物、例えば、ボロン（Ｂ）がドープされたＰ型の半導体層となっている。接続層１４は、スナバ導電層５０と接している。例えば、接続層１４は、スナバ導電層５０の下端に接している。
接続層１４の下端は、スナバ側壁絶縁膜５５の下端よりも下方に位置している。上方から見て、接続層１４のＸ方向の長さは、スナバ導電層５０のＸ軸方向の長さよりも大きくなっている。
コンタクト４１は、コンタクト孔４３の上部に設けられている。コンタクト４１は、コンタクト孔４３におけるスナバ導電層５０よりも上方に設けられている。コンタクト４１は、ソース層３０と接続している。スナバ導電体−コンタクト領域４０ａにおいて、コンタクト４１の下端は、スナバ導電層５０と電気的に接続している。例えば、コンタクト４１の下端は、スナバ導電層５０と接している。上方から見て、コンタクト４１のＸ軸方向の長さは、スナバ導電層５０のＸ軸方向の長さよりも大きくなっている。例えば、コンタクト４１は、材料として、タングステンを含んでいる。なお、コンタクト４１は、ソース電極４４と同じ材料で形成されてもよい。
ソース電極４４は、層間絶縁膜４２上に設けられている。ソース電極４４は、コンタクト４１と接続している。ソース電極４４と層間絶縁膜４２との間、層間絶縁膜４２とコンタクト４１との間には、バリアメタル膜が形成されていてもよい。バリアメタル膜は、コンタクト４１の底面に形成されてもよい。この場合には、コンタクト４１は、バリアメタル膜を含み、スナバ導電層５０に電気的に接続する。
ドレイン電極４５は、ドレイン層１１の下面を覆うように設けられている。ドレイン電極４５は、ドレイン層１１の、例えば、下面と接続している。ドレイン電極４５及びソース電極４４は、例えば、アルミニウムを含んでいる。ソース電極４４とドレイン電極との間には電圧が印加される。
次に、半導体装置１のスナバ導電体−非コンタクト領域４０ｂの構成を説明する。図３は、実施形態に係る半導体装置１を例示した断面図であり、図１のＢ−Ｂ‘線の断面を示している。図３に示すように、半導体装置１のスナバ導電体−非コンタクト領域４０ｂにおいては、コンタクト孔４３の内部構造以外は、スナバ導電体−コンタクト領域４０ａと同様であるので、説明を省略する。
図３に示すように、コンタクト孔４３の内部には、埋込絶縁膜５６を有している。埋込絶縁膜５６は、コンタクト４１と、スナバ導電層５０との間に設けられている。埋込絶縁膜５６の上端は、ベース層１３の下端よりも上方に位置し、ベース層１３の上端よりも下方に位置している。埋込絶縁膜５６の下端は、ベース層１３の下端よりも上方に位置し、ベース層１３の上端よりも下方に位置している。埋込絶縁膜５６は、スナバ導電層５０の延在方向に延びている。埋込絶縁膜５６は、例えば、シリコン酸化膜を含んでいる。スナバ側壁絶縁膜５５の上端は、埋込絶縁膜５６の上端まで延在してもよい。
次に、実施形態に係る半導体装置１の製造方法を説明する。図４〜図９は、実施形態に係る半導体装置の製造方法を例示した断面図であり、図４（ａ）は、ゲートトレンチ形成のためのマスク形成工程を示す。図４（ｂ）は、マスクのリソグラフィ工程を示す。図４（ｃ）は、マスクのパターニング工程を示す。図５（ａ）は、ゲートトレンチ形成のためのエッチング工程を示す。図５（ｂ）は、ゲートトレンチの丸め酸化工程を示す。図５（ｃ）は、ゲート電極形成のためのポリシリコンの堆積工程を示す。図６（ａ）は、ゲート電極形成のためのポリシリコンのプラズマエッチング工程を示す。図６（ｂ）は、ベース層形成のための不純物注入工程を示す。図６（ｃ）は、ソース層形成のための不純物注入工程を示す。図７（ａ）は、コンタクト孔形成のためのマスク形成工程を示す。図７（ｂ）は、コンタクト孔形成のためのプラズマエッチング工程及び接続層の形成のための不純物注入工程を示す。図７（ｃ）は、フィールドプレート酸化工程を示す。図８（ａ）は、コンタクト孔の底面における酸化膜のイオンエッチング工程を示す。図８（ｂ）は、スナバ導電層形成のためのポリシリコン堆積工程を示す。図８（ｃ）は、スナバ導電層形成のためのポリシリコンエッチングバック工程を示す。図９（ａ）は、埋込絶縁膜形成のための酸化膜形成工程を示す。図９（ｂ）は、コンタクト形成のための酸化膜のエッチング工程を示す。
図４（ａ）に示すように、まず、半導体基板１０を準備する。半導体基板１０は、ドレイン層１１及びドリフト層１２を含んでいる。ドレイン層１１は、例えば、高濃度にｎ型不純物がドープされたｎ＋型のバルクのシリコン基板である。ドリフト層１２は、シリコン基板上にエピタキシャル成長されたシリコン層である。よって、半導体基板１０は、シリコン基板上にドリフト層１２が形成されたものである。
次に、半導体基板１０上に、マスク６０を形成する。例えば、エピタキシャル成長されたドリフト層１２上にマスク６０を形成する。マスク６０は、ゲートトレンチを形成する際にマスクとして用いるものである。マスク６０は、例えば、シリコン酸化膜等である。
次に、図４（ｂ）に示すように、マスク６０上に、レジスト６１を形成する。そして、レジスト６１を、例えば、通常のリソグラフィにより、パターニングする。レジスト６１には、ゲートトレンチ２１となる領域が開口されたパターンを形成する。
次に、図４（ｃ）に示すように、パターンが形成されたレジスト６１をマスクとして、マスク６０をエッチングする。これにより、マスク６０には、ゲートトレンチとなる領域が開口されたパターンが形成される。
次に、図５（ａ）に示すように、レジスト６１を、例えば、アッシングにより、除去する。次いで、パターニングされたマスク６０をマスクとして、半導体基板１０をエッチングする。このようにして、半導体基板１０の上面に、一方向に延びたゲートトレンチ２１を形成する。例えば、ゲートトレンチ２１を複数形成する。各ゲートトレンチ２１は、相互に平行になるようにする。
次に、図５（ｂ）に示すように、マスク６０をマスクとして、半導体基板１０の上面に形成されたゲートトレンチ２１の内面にゲート絶縁膜２５を形成する。例えば、ゲート絶縁膜２５は、ゲートトレンチ２１の内面を丸め酸化させることにより形成される。このようにして、ゲートトレンチ２１の内面、すなわち、ゲートトレンチ２１の側面及び底面にゲート絶縁膜２５が形成される。
次に、図５（ｃ）に示すように、マスク６０上及びゲートトレンチ２１の内部に、例えば、Ｐ型のポリシリコン膜６２を形成する。ポリシリコン膜６２の形成には、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いる。
次に、図６（ａ）に示すように、ポリシリコン膜６２における半導体基板１０の上面よりも上方に位置する部分を除去する。ポリシリコン膜６２を除去する際には、例えば、プラズマエッチング法を用いてエッチングバックを行う。これにより、ポリシリコン膜６２は、ゲートトレンチ２１の内部に埋め込まれる。ゲートトレンチ２１に埋め込まれたポリシリコン膜６２は、ゲート電極２０となる。このようにして、ゲートトレンチ２１の内部にゲート電極２０を形成する。
次に、図６（ｂ）に示すように、ドリフト層１２の上部に、イオン注入法を用いて、ボロン（Ｂ）等のＰ型の不純物を導入する。このようにして、半導体基板１０の上部にＰ型のベース層１３を形成する。ベース層１３の下端が、ゲート電極２０の下端よりも上方に位置するように形成する。
次に、図６（ｃ）に示すように、ベース層１３の上部に、イオン注入法を用いて、ヒ素（Ａｓ）等のＮ型の不純物を高濃度に導入する。このようにして、ベース層１３上にＮ＋型のソース層３０を形成する。
次に、図７（ａ）に示すように、ソース層３０上に、例えば、ＣＶＤ等により、層間絶縁膜４２を形成する。層間絶縁膜４２は、例えば、シリコン酸化膜を含んでいる。
次に、図７（ｂ）に示すように、コンタクト孔４３を形成する。コンタクト孔４３を形成する際には、層間絶縁膜４２の上面において、ゲート電極２０が延びる方向と同じ方向に延びるように形成する。また、層間絶縁膜４２、ソース層３０及びベース層１３を貫通し、ドリフト層１２に達するようにコンタクト孔４３を形成する。さらに、２つのゲートトレンチ２１の間にコンタクト孔４３を形成する。コンタクト孔４３は、例えば、パターニングされた層間絶縁膜４２をマスクとして、プラズマエッチング法を用いたエッチングバックにより形成される。そして、層間絶縁膜４２をマスクとして、ドリフト層１２にＰ型の不純物をイオン注入する。このようにして、コンタクト孔４３の底面を含み、コンタクト孔４３の底面の近傍に、第２導電型の接続層１４を形成する。
次に、図７（ｃ）に示すように、層間絶縁膜４２をマスクとして、コンタクト孔４３の内面を酸化させる。これにより、コンタクト孔４３の内面、すなわち、コンタクト孔４３の側面及び底面にスナバ側壁絶縁膜５５となる絶縁膜６５が形成される。絶縁膜６５は、例えば、シリコン酸化膜である。
次に、図８（ａ）に示すように、絶縁膜６５のうち、コンタクト孔４３の底面に位置する部分を、例えば、イオンエッチング法を用いた異方性エッチングにより除去する。これにより、コンタクト孔４３の側面上に、スナバ側壁絶縁膜５５を含む絶縁膜６５が残留する。
次に、図８（ｂ）に示すように、層間絶縁膜４２上及びコンタクト孔４３の内部に、例えば、Ｐ型のポリシリコン膜６３を形成する。ポリシリコン膜６３の形成には、例えば、ＣＶＤ法を用いる。
次に、図８（ｃ）に示すように、層間絶縁膜４２上のポリシリコン膜６３、及び、コンタクト孔４３内の上部に位置するポリシリコン膜６３を、エッチバック法を用いて除去する。これにより、コンタクト孔４３の下部には、ポリシリコン膜６３が埋め込まれる。コンタクト孔４３の下部に埋め込まれたポリシリコン膜６３をスナバ導電層５０という。このようにして、コンタクト孔４３の底面に位置するスナバ側壁絶縁膜５５が除去されたコンタクト孔４３の下部にスナバ導電層５０を形成する。このとき、接続層１４に接するように、スナバ導電層５０を形成する。また、酸化熱処理等により、上方から見て、接続層１４のＸ軸方向の長さを、スナバ導電層のＸ軸方向の長さよりも大きくする。
スナバ導電層５０の上端を、ベース層１３の下端よりも上方に位置するようにする。また、スナバ導電層５０の下端を、ベース層１３の下端よりも下方に位置するようにする。なお、スナバ導電層５０の上端を、ベース層１３の下端よりも下方に位置するようにしてもよい。
次に、図９（ａ）に示すように、コンタクト孔４３の内部に形成されたスナバ導電層５０上に、埋込絶縁膜５６を、例えば、ＣＶＤ法を用いて形成する。
次に、図９（ｂ）に示すように、コンタクト孔４３の側面に形成された絶縁膜６５のうち、埋込絶縁膜５６の上面より上方に位置する部分を、例えば、ウェットエッチングにより除去する。これにより、スナバ導電層５０の側面にスナバ側壁絶縁膜５５が残留する。埋込絶縁膜５６の側面の絶縁膜６５を、埋込絶縁膜５６と一体化させてもよい。
次に、コンタクト孔４３におけるスナバ導電層５０よりも上方に、ソース層３０と接続するコンタクト４１を形成する。コンタクト４１は、例えば、材料として、タングステン（Ｗ）を含んでいる。その後、層間絶縁膜４２上に、コンタクト４１と接続するようにソース電極４４を形成する。ソース電極４４は、材料として、アルミニウム（Ａｌ）を含んでいる。なお、コンタクト４１とソース電極４４を一体的に形成してもよい。例えば、層間絶縁膜４２の上方から、層間絶縁膜４２上及びコンタクト孔４３を埋め込むように、ソース電極４４及びコンタクト４１を形成してもよい。
ソース電極４４を形成する際には、セルの外周部でスナバ導電層５０をソース電極４４に接続させる。これにより、スナバ導電層５０をソース電位とすることができる。
半導体基板１０の下面、すなわち、ドレイン層１１の下方から、ドレイン層１１を覆うようにドレイン電極４５を形成する。これにより、ドレイン電極４５は、ドレイン層１１と接続される。ドレイン電極４５は、材料として、例えば、アルミニウム（Ａｌ）を含んでいる。
このようにして、半導体装置１において、図３に示すように、スナバ導電層５０上に埋込絶縁膜５６が形成され、埋込絶縁膜５６上にコンタクト４１が形成されたスナバ導電層−非コンタクト領域４０ｂが形成される。スナバ導電層−非コンタクト領域４０ｂは、Ｙ軸方向に延びるように形成される。
一方、埋込絶縁層５６を、例えば、ウェットエッチングにより除去する。これにより、スナバ導電層５０の上面をコンタクト孔４３に露出させる。そして、コンタクト孔４３におけるスナバ導電層５０よりも上方に、ソース層３０と接続するコンタクト４１を形成する。コンタクト４１をスナバ導電層５０に電気的に接続するように形成する。例えば、コンタクト４１をスナバ導電層５０に接するようにする。その後、層間絶縁膜４２上に、コンタクト４１と接続するようにソース電極４４を形成する。なお、コンタクト４１とソース電極４４とを一体的に形成してもよいことは上述した通りである。また、ドレイン電極４５の形成方法も上述したとりである。
このようにして、半導体装置１において、図２に示すように、コンタクト４１とスナバ導電層５０とが接続するように、コンタクト４１が形成されたスナバ導電層−コンタクト領域４０ａが形成される。スナバ導電層−コンタクト領域４０ａを、Ｙ軸方向に延びたスナバ導電層−非コンタクト領域４０ｂの端部または両端に形成する。
次に、本実施形態の効果を説明する。
図１０は、実施形態に係る半導体装置１を例示した上面図である。図１０に示すように、半導体装置１では、スナバ導電層−コンタクト領域４０ａにおいて、スナバ導電層５０とコンタクト４１とは接続されている。スナバ導電層−非コンタクト領域４０ｂでは、スナバ導電層５０とコンタクト４１とは接続されていない。したがって、スナバ導電層−コンタクト領域４０ａ間のスナバ導電層５０は、スナバ回路の抵抗となっている。必要に応じて、スナバ導電層−非コンタクト領域４０ｂにおける埋込絶縁膜５６を除去することによって、スナバ回路の抵抗値を制御することができる。図１０では、図１に比べて、スナバ導電層−コンタクト領域４０ａの個数を少なくし、スナバ回路の抵抗となる部分を少なくしている。このように、スナバ導電層−コンタクト領域４０ａの個数を最適化することにより、スナバ回路の抵抗を最適化することができる。
一方、コンタクト４１の下方にスナバ導電層５０を形成し、スナバ導電層５０を外周部でソース電極４４に接続している。また、スナバ導電層５０の側面にスナバ側壁絶縁膜５５を形成している。よって、ドリフト層１２と、スナバ導電層５０との間の空乏層の拡大を抑制することができる。これにより、ソース層３０とドレイン層１１との間の容量の減少を抑制することができ、スナバ回路の容量を最適化することができる。
このように、半導体装置１では、スナバ回路の抵抗として機能するスナバ導電層５０の抵抗値を制御することができる。また、スナバ回路の容量として機能するソースドレイン間の容量の減少を抑制することができる。したがって、スナバ回路の抵抗及び容量を最適化して、ＥＭＩによるノイズを抑制することができる。
スナバ導電層５０の下面は絶縁膜で覆われていない。そして、スナバ導電層５０は接続層１４に接続している。したがって、絶縁膜で覆われている場合に比べて、電圧を印加した時の空乏層の拡がりを急激にすることができ、スイッチング速度を向上させることができる。
上方から見て、接続層１４のＸ軸方向の長さは、スナバ導電層５０のＸ軸方向の長さよりも大きい。これにより、ゲート電極２０近傍の電界の集中を緩和することができる。また、スナバ導電層５０の上端を、ベース層１３の下端よりも上方にし、スナバ導電層５０の下端を、ベース層の下端よりも下方に位置することにより、ゲート電極２０近傍の電界の集中を緩和することができる。
スナバ回路の抵抗値を、スナバ導電層５０のＹ軸方向の長さで設定することができるので、Ｚ軸方向に長くする必要がない。よって、半導体装置１を薄くし小型化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ 半導体装置
１０ 半導体基板
１１ ドレイン層
１２ ドリフト層
１３ ベース層
１４ 接続層
２０ ゲート電極
２１ ゲートトレンチ
２２ 外周ゲート配線
２３ ゲートパッド
２５ ゲート絶縁膜
３０ ソース層
４０ａ スナバ導電体−コンタクト領域
４０ｂ スナバ導電体−非コンタクト領域
４１ コンタクト
４２ 層間絶縁膜
４３ コンタクト孔
４４ ソース電極
４５ ドレイン電極
５０ スナバ導電層
５５ スナバ側壁絶縁膜
５６ 埋込絶縁膜
６０ マスク
６１ レジスト
６２、６３ ポリシリコン膜
６５ 絶縁膜
１００ 半導体装置
１１０ 半導体基板
１１１ ドレイン層
１１２ ドリフト層
１１３ ベース層
１２０ゲート電極
１２１ ゲートトレンチ
１２５ゲート絶縁膜
１３０ソース層
１４１ コンタクト
１４２ 層間絶縁膜
１４３ コンタクト孔
１４４ ソース電極
１４５ ドレイン電極
１９０ 埋込導電層
１９５ 絶縁膜

Claims (16)

  1. 第１導電型のドリフト層と、
    前記ドリフト層上に設けられた第２導電型のベース層と、
    前記ベース層上に設けられ、前記ドリフト層よりも低抵抗な第１導電型のソース層と、
    前記ソース層の上面において一方向に延在し、前記ソース層及び前記ベース層を貫通し前記ドリフト層に到達したゲートトレンチと、
    前記ゲートトレンチの内部に設けられたゲート電極と、
    前記ゲート電極と、前記ソース層、前記ベース層及び前記ドリフト層との間に設けられたゲート絶縁膜と、
    前記ソース層上に設けられた層間絶縁膜と、
    前記層間絶縁膜の上面において、前記一方向に延在し、前記層間絶縁膜、前記ソース層及び前記ベース層を貫通し、前記ドリフト層に到達したコンタクト孔と、
    前記コンタクト孔の下部に設けられ、前記一方向に延びたスナバ導電層と、
    前記スナバ導電層の側面と、前記ドリフト層及び前記ベース層のうち少なくとも前記ドリフト層との間に設けられたスナバ側壁絶縁膜と、
    前記コンタクト孔における前記スナバ導電層よりも上方に設けられ、前記ソース層と接続したコンタクトと、
    を備えた半導体装置。
  2. 前記コンタクトと前記スナバ導電層とが電気的に接続している部分のスナバ導電層−コンタクト領域と、
    前記コンタクトと前記スナバ導電層との間に絶縁膜が設けられた部分のスナバ導電層−非コンタクト領域と、
    を有する、
    請求項１に記載の半導体装置。
  3. 前記スナバ導電層−コンタクト領域は、前記一方向に延びた前記スナバ導電層−非コンタクト領域の両端に位置している、
    請求項２に記載の半導体装置。
  4. 前記コンタクト孔の底面を含み、前記コンタクト孔の底面の近傍に設けられ、前記スナバ導電層と接した第２導電型の接続層をさらに備えた、
    請求項１に記載の半導体装置。
  5. 上方から見て、前記接続層の前記一方向に直交する他方向の長さは、前記スナバ導電層の前記他方向の長さよりも大きい、
    請求項４に記載の半導体装置。
  6. 前記スナバ導電層の上端は、前記ベース層の下端よりも上方に位置し、
    前記スナバ導電層の下端は、前記ベース層の下端よりも下方に位置した、
    請求項１に記載の半導体装置。
  7. 前記層間絶縁膜上に設けられ、前記コンタクトと接続されたソース電極と、
    前記ドリフト層の下面に接したドレイン層と、
    前記ドレイン層と接続されたドレイン電極と、
    を備え、
    前記スナバ導電層は、外周部で前記ソース電極に接続した、
    請求項１に記載の半導体装置。
  8. 前記ゲートトレンチは複数設けられ、
    前記コンタクト孔は、２つの前記ゲートトレンチの間に設けられた、
    請求項１に記載の半導体装置。
  9. 基板上に第１導電型のドリフト層が形成された半導体基板の上面に、一方向に延びたゲートトレンチを形成する工程と、
    前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜が形成された前記ゲートトレンチの内部にゲート電極を形成する工程と、
    前記半導体基板の上部に第２導電型のベース層を形成する工程と、
    前記ベース層上に第１導電型のソース層を形成する工程と、
    前記ソース層上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上面において、一方向に延び、前記層間絶縁膜、前記ソース層及び前記ベース層を貫通し、前記ドリフト層に達するコンタクト孔を形成する工程と、
    前記コンタクト孔の内面にスナバ側壁絶縁膜を形成する工程と、
    前記コンタクト孔の底面に位置する前記スナバ側壁絶縁膜を除去する工程と
    前記底面上の前記スナバ側壁絶縁膜が除去された前記コンタクト孔の下部にスナバ導電層を形成する工程と、
    前記コンタクト孔における前記スナバ導電層よりも上方に、前記ソース層と接続するコンタクトを形成する工程と、
    を備えた半導体装置の製造方法。
  10. 前記コンタクトを形成する工程において、
    前記コンタクトと前記スナバ導電層とが電気的に接続するように、前記コンタクトを形成するスナバ導電層−コンタクト領域と、
    前記スナバ導電層上に絶縁膜を形成し、前記絶縁膜上に前記コンタクトを形成するスナバ導電層−非コンタクト領域と、
    を有するように前記コンタクトを形成する、
    請求項９に記載の半導体装置の製造方法。
  11. 前記スナバ導電層−コンタクト領域を、前記一方向に延びた前記スナバ導電層−非コンタクト領域の両端に形成する、
    請求項１０に記載の半導体装置の製造方法。
  12. 前記コンタクト孔を形成する工程の後に、
    前記コンタクト孔の底面を含み、前記コンタクト孔の底面の近傍に、第２導電型の接続層を形成する工程をさらに備え、
    前記スナバ導電層を形成する工程において、
    前記接続層に接するように、前記スナバ導電層を形成する、
    請求項９に記載の半導体装置の製造方法。
  13. 上方から見て、前記接続層の前記一方向に直交する他方向の長さを、前記スナバ導電層の前記他方向の長さよりも大きくする、
    請求項１２に記載の半導体装置の製造方法。
  14. 前記スナバ導電層の上端を、前記ベース層の下端よりも上方に位置するようにし、
    前記スナバ導電層の下端を、前記ベース層の下端よりも下方に位置するようにする、
    請求項９に記載の半導体装置の製造方法。
  15. 前記層間絶縁膜上に、前記コンタクトと接続するようにソース電極を形成する工程と、
    前記半導体基板の下面にドレイン電極を形成する工程と、
    を備え、
    前記ソース電極を形成する工程において、
    前記スナバ導電層を、外周部で前記ソース電極に接続させる、
    請求項９に記載の半導体装置の製造方法。
  16. 前記ゲートトレンチを複数形成し、
    前記コンタクト孔を、２つの前記ゲートトレンチの間に形成する、
    請求項９に記載の半導体装置の製造方法。
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