JP7157719B2 - 半導体装置の製造方法 - Google Patents

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Description

実施形態は、半導体装置の製造方法に関する。
電力制御用半導体装置には、オン抵抗を低減するために、トレンチゲート構造を有するものがある。さらに、ゲート電極に加えてフィールドプレート（ＦＰ）をトレンチの内部に配置し、ソース・ドレイン間耐圧を向上させる構造も広く用いられている。しかしながら、半導体層からＦＰを電気的に絶縁する絶縁膜の絶縁耐圧が低下し、リーク電流を増加させる場合がある。
特開２００７－１１００７１号公報
実施形態は、ゲートトレンチ内の絶縁膜の絶縁耐圧を向上させることが可能な半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、半導体ウェーハにトレンチを形成する工程と、前記半導体ウェーハを熱酸化し、前記トレンチの内部に第１絶縁膜を形成する工程と、前記トレンチの内部を埋め込んだ半導体層を形成し、前記熱酸化により前記第１絶縁膜に形成された凹部に、前記半導体層の一部を充填する工程と、前記凹部に充填された前記一部を残して、前記半導体層を選択的に除去する工程と、前記凹部に充填された前記一部を熱酸化することにより、第２絶縁膜を形成する工程と、前記半導体層を除去することにより前記トレンチ内に形成されたスペースに、第１導体を埋め込む工程と、を備える。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 比較例に係る半導体装置の製造過程を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴであり、フィールドプレート（ＦＰ）を含むトレンチゲート構造を有する。
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、フィールドプレート５０（以下、ＦＰ５０）と、を備える。半導体部１０は、例えば、シリコンである。
ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面側に設けられる。ゲート電極４０は、半導体部１０とソース電極３０との間に位置し、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ＦＰ５０は、ゲート電極４０と共に、ゲートトレンチＧＴの内部に配置される。
ゲート電極４０は、ゲート絶縁膜４３により、半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５により、ソース電極３０から電気的に絶縁される。この例では、１つのゲートトレンチＧＴ内に、２つのゲート電極４０が配置される。２つのゲート電極４０は、半導体部１０の表面に沿った方向（例えば、Ｘ方向）に並べて配置される。
ＦＰ５０は、例えば、第１部分５０ａと、第２部分５０ｂと、を含む。第１部分５０ａは、ゲートトレンチＧＴの下部に配置され、第２部分５０ｂは、ゲートトレンチＧＴの上部に配置される。第２部分５０ｂは、２つのゲート電極４０の間に位置する。第１部分５０ａは、ドレイン電極２０と第２部分５０ｂとの間に位置する。第１部分５０ａおよび第２部分５０ｂは、一体に設けられ、例えば、図示しない部分で、ソース電極３０に電気的に接続される。
第１部分５０ａは、フィールドプレート絶縁膜（以下、ＦＰ絶縁膜５３）により、半導体部１０から電気的に絶縁される。この例では、ゲートトレンチＧＴの底部に位置する絶縁膜５５がさらに設けられる。絶縁膜５５は、第１部分５０ａとＦＰ絶縁膜５３との間に位置し、例えば、第１部分５０ａの下端からゲートトレンチＧＴの底面の端に向かって伸びるように設けられる。
第２部分５０ｂは、絶縁膜５７によりゲート電極４０から電気的に絶縁される。また、第２部分５０ｂの上端は、絶縁膜５７および層間絶縁膜４５によりソース電極３０から電気的に絶縁される。
半導体部１０は、例えば、ｎ形ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。
ｎ形ドリフト層１１は、例えば、ドレイン電極２０に沿って横方向（Ｘ方向、Ｙ方向）に延在する。ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に位置する。ｐ形拡散層１３は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うように設けられる。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、ゲート絶縁膜４３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１９に電気的に接続される。
ソース電極３０は、コンタクト部３０ｃを介して、半導体部１０に電気的に接続される。コンタクト部３０ｃは、層間絶縁膜４５に設けられたコンタクトホール４５ｃを介して、半導体部１０に接する。コンタクトホール４５ｃの底面には、例えば、ｎ形ソース層１５およびｐ形コンタクト層１７が露出される。
ソース電極３０は、コンタクト部３０ｃを介して、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される。また、ソース電極３０は、ｐ形コンタクト層１７を介して、ｐ形拡散層１３に電気的に接続される。
次に、図２（ａ）～図７（ｂ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）～図７（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図２（ａ）に示すように、半導体ウェーハ１００の表面側に、ゲートトレンチＧＴを形成する。ゲートトレンチＧＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハである。
図２（ｂ）に示すように、半導体ウェーハ１００を熱酸化することにより、ＦＰ絶縁膜５３を形成する。ＦＰ絶縁膜５３は、例えば、シリコン酸化膜である。ＦＰ絶縁膜５３は、ゲートトレンチＧＴの内面を覆い、ゲートトレンチＧＴ内にスペースを残すように形成される。
ＦＰ絶縁膜５３は、例えば、ゲートトレンチＧＴの内壁上に形成された第１膜５３Ａと、ゲートトレンチＧＴの底面上に形成された第２膜５３Ｂと、を含む。例えば、シリコンの熱酸化速度は、シリコン結晶の面方位に依存して変化する。また、熱酸化時に、ゲートトレンチＧＴ内に供給される酸素も一様ではない。このため、ＦＰ絶縁膜５３は、均一な厚さを有し、連続的につながるように形成される訳ではなく、例えば、第１膜５３Ａおよび第２膜５３Ｂの境界に溝状の凹部５５ａを有するように形成される。凹部５５ａは、例えば、ゲートトレンチＧＴの底面の端ＢＥに向かって伸びるように形成される。
図３（ａ）に示すように、半導体層１０３を、ゲートトレンチＧＴ内のスペースを埋め込むように形成する。半導体層１０３は、例えば、ＣＶＤを用いて形成されるポリシリコン層である。半導体層１０３は、凹部５５ａに埋め込まれた充填部５５ｂを含む。
図３（ｂ）に示すように、半導体層１０３を選択的にエッチングし、充填部５５ｂを残して、ゲートトレンチＧＴの内部から除去する。半導体層１０３は、例えば、異方性ＲＩＥを用いて除去される。
図４（ａ）および（ｂ）に示すように、ゲートトレンチＧＴの底部に、絶縁膜５５を形成する。図４（ｂ）は、図４（ａ）に示す領域ＢＲを表す模式図である。
絶縁膜５５は、充填部５５ｂを熱酸化することにより形成される。絶縁膜５５は、例えば、シリコン酸化膜である。絶縁膜５５は、凹部５５ａ（図２（ｂ）参照）を埋め込むように形成される。
図５（ａ）に示すように、ゲートトレンチＧＴの内部に、ＦＰ５０を形成する。ＦＰ５０は、半導体層１０３を除去したスペースに形成される。ＦＰ５０は、例えば、ＣＶＤを用いて形成される導電性のポリシリコンである。
図５（ｂ）に示すように、ＦＰ絶縁膜５３を選択的に除去し、ゲートスペースＧＳをゲートトレンチＧＴの上部に形成する。ゲートスペースＧＳには、ゲートトレンチＧＴの内壁と共に、ＦＰ５０の上端が露出される。
図６（ａ）に示すように、ゲート絶縁膜４３および絶縁膜５７を形成する。ゲート絶縁膜４３は、ゲートスペースＧＳに露出された半導体ウェーハ１００を熱酸化することにより形成される。また、絶縁膜５７は、ＦＰ５０の上端を熱酸化することにより形成される。ゲート絶縁膜４３は、ゲートトレンチＧＴの内壁に直交する方向において、ＦＰ絶縁膜５３の膜厚よりも薄く形成される。
図６（ｂ）に示すように、ゲートスペースＧＳの内部にゲート電極４０を形成する。ゲート電極４０は、例えば、ＣＶＤを用いて形成される導電性のポリシリコンである。
図７（ａ）に示すように、ｐ形拡散層１３、ｎ形ソース層１５およびｐ形コンタクト層１７を形成する。
ｐ形拡散層１３は、半導体ウェーハ１００の表面側に、ｐ形不純物、例えば、ボロン（Ｂ）をイオン注入した後、半導体ウェーハ１００を熱処理することにより形成される。ｐ形拡散層１３は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うように形成される。ｐ形拡散層１３は、半導体ウェーハ１００の表面からの深さが、ゲート電極４０の下端よりも浅くなるように形成される。
ｎ形ソース層１５は、ｐ形拡散層１３にｎ形不純物、例えば、リン（Ｐ）を選択的にイオン注入した後、半導体ウェーハ１００を熱処理することにより形成される。ｎ形ソース層１５は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｎ形不純物を含む。ｎ形ソース層１５は、半導体ウェーハ１００の表面からの深さが、ｐ形拡散層１３の深さよりも浅くなるように形成される。また、ｎ形ソース層１５は、ゲート絶縁膜４３に接する位置に形成される。
ｐ形コンタクト層１７は、ｐ形拡散層１３にｐ形不純物、例えば、ボロン（Ｂ）を選択的にイオン注入し、半導体ウェーハ１００を熱処理することにより形成される。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層１７は、半導体ウェーハ１００の表面からの深さが、ｐ形拡散層１３の深さよりも浅くなるように形成される。
図７（ｂ）に示すように、半導体ウェーハ１００の表面上に、層間絶縁膜４５を形成した後、ソース電極３０を形成する。層間絶縁膜４５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。ソース電極３０は、例えば、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む金属層である。
ソース電極３０は、層間絶縁膜４５に設けられたコンタクトホールを介して、ｎ形ソース層１５およびｐ形コンタクト層１７に接するコンタクト部３０ｃを含む。ソース電極３０は、コンタクト部３０ｃを介して、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続されるように形成される。
続いて、半導体ウェーハ１００は、その裏面を研削もしくはエッチングすることにより、薄層化される。さらに、半導体ウェーハ１００の裏面側に、ｎ形不純物、例えば、リン（Ｐ）をイオン注入し、熱処理することにより、ｎ形ドレイン層１９（図１参照）を形成する。
続いて、半導体ウェーハ１００の裏面上にドレイン電極２０（図１参照）を形成し、半導体装置１を完成させる。ドレイン電極２０は、例えば、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）などを含む。
上記の製造過程において、例えば、図３（ａ）～図４（ａ）に示す工程を省略し、絶縁膜５５を形成しない場合、ＦＰ５０は、凹部５５ａを充填した突起部を有することになる。また、ＦＰ絶縁膜５３は、ゲートトレンチＧＴの底面の端に、膜厚が薄い部分を含むように形成される。このため、ＦＰ絶縁膜５３の絶縁耐圧は、ゲートトレンチＧＴの底面の端において低下する。また、ソース・ドレイン間をオフするように、ゲート電極４０をバイアスした時、ＦＰ５０の突起部には、電界集中が生じ易くなる。結果として、ＦＰ絶縁膜５３の凹部５５ａは、ｎ形ドリフト層１１とＦＰ５０との間の絶縁耐圧を低下させ、リーク電流を増加させる。
本実施形態では、ＦＰ絶縁膜５３の凹部５５ａを埋め込んだ絶縁膜５５を形成することにより、ｎ形ドリフト層１１とＦＰ５０との間の絶縁耐圧を向上させ、ソース・ドレイン間のリーク電流を低減することができる。
図８（ａ）および（ｂ）は、比較例に係る半導体装置の製造過程を示す模式断面図である。図８（ａ）および（ｂ）は、半導体ウェーハ１００の断面を示す模式図である。
図８（ａ）に示すように、ゲートトレンチＧＴの内面を覆うように、絶縁膜１５３を形成する。絶縁膜１５３は、半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜１５３は、ＦＰ絶縁膜５３の膜厚よりも薄く形成される。この例でも、絶縁膜１５３は、ゲートトレンチＧＴの底面上に形成された部分と、内壁上に形成された部分と、の境界に凹部５５ａを有する。
図８（ｂ）に示すように、ゲートトレンチＧＴの内面を覆うように、絶縁膜１５５を形成する。絶縁膜１５５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
この例では、絶縁膜１５５により、絶縁膜１５３の凹部５５ａを埋め込むことができる。また、絶縁膜１５５は、凹部５５ａのような薄膜部を含まない。したがって、絶縁膜１５３と絶縁膜１５５を組み合わせたＦＰ絶縁膜では、ゲートトレンチＧＴの底面の端における絶縁耐圧が低下することはない。
しかしながら、ＣＶＤを用いて形成される絶縁膜１５５を含むＦＰ絶縁膜の絶縁耐圧は、熱酸化を用いて形成されるＦＰ絶縁膜５３よりも低くなる。さらに、半導体ウェーハ１００内における、絶縁膜１５５を含むＦＰ絶縁膜の膜厚分布は、ＦＰ絶縁膜５３の膜厚分布よりも大きい。このため、比較例に係る製造方法を用いて形成されるＦＰ絶縁膜の絶縁耐圧は、熱酸化により形成されるＦＰ絶縁膜５３を用いる場合に比べて低下し、そのバラツキも大きくなる。
本実施形態に係る製造方法では、ＦＰ絶縁膜５３を熱酸化により形成し、凹部５５ａに絶縁膜５５を埋め込むことにより、ＦＰ５０とｎ形ドリフト層１１の間の絶縁耐圧を向上させ、半導体装置１の信頼性も向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０ｃ…コンタクト部、 ４０…ゲート電極、 ４３…ゲート絶縁膜、 ４５…層間絶縁膜、 ４５ｃ…コンタクトホール、 ５０…フィールドプレート（ＦＰ）、 ５０ａ…第１部分、 ５０ｂ…第２部分、 ５３…ＦＰ絶縁膜、 ５３Ａ…第１膜、 ５３Ｂ…第２膜、 ５５、５７、１５３、１５５…絶縁膜、 ５５ａ…凹部、 ５５ｂ…充填部、 １００…半導体ウェーハ、 １０３…半導体層、 ＧＳ…ゲートスペース、 ＧＴ…ゲートトレンチ

Claims (5)

  1. 半導体ウェーハにトレンチを形成する工程と、
    前記半導体ウェーハを熱酸化し、前記トレンチの内部に第１絶縁膜を形成する工程と、
    前記トレンチの内部を埋め込んだ半導体層を形成し、前記熱酸化により前記第１絶縁膜に形成された凹部に、前記半導体層の一部を充填する工程と、
    前記凹部に充填された前記一部を残して、前記半導体層を選択的に除去する工程と、
    前記凹部に充填された前記一部を熱酸化することにより、第２絶縁膜を形成する工程と、
    前記半導体層を除去することにより前記トレンチ内に形成されたスペースに、第１導体を埋め込む工程と、
    を備えた半導体装置の製造方法。
  2. 前記第２絶縁膜は、前記第１絶縁膜の、前記トレンチの底面上に形成された部分と、前記トレンチの内壁上に形成された部分と、の境界に形成される請求項１記載の製造方法。
  3. 前記半導体層は、ポリシリコン層であり、
    前記第２絶縁膜は、シリコン酸化膜である請求項１または２に記載の製造方法。
  4. 前記トレンチの開口側に位置する前記第１絶縁膜の一部を除去し、前記トレンチの前記開口側の内壁を露出させる工程と、
    前記トレンチの前記開口側の内壁上に、前記半導体ウェーハを熱酸化して第３絶縁膜を形成する工程と、
    前記第１絶縁膜の一部を除去することにより形成されたスペースに、前記第３絶縁膜により前記半導体ウェーハから電気的に絶縁された第２導体を埋め込む工程と、
    をさらに備え、
    前記第３絶縁膜は、前記第１絶縁膜の膜厚よりも薄くなるように形成され、
    前記第２導体は、前記第１導体を熱酸化することにより形成された第４絶縁膜により、前記第１導体から電気的に絶縁される請求項１～３のいずれか１つに記載の製造方法。
  5. 前記トレンチが形成された前記半導体ウェーハの表面側に、前記半導体ウェーハの導電形とは異なる導電形の第１不純物をイオン注入することにより第１半導体領域を形成する工程と、
    前記第１半導体領域の表面に、前記半導体ウェーハの導電形と同じ導電形の第２不純物を選択的にイオン注入することにより第２半導体領域を形成する工程と、
    を備え、
    前記第１半導体領域は、前記第３絶縁膜を介して、前記第２導体に向き合うように形成される請求項４記載の製造方法。
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