JP2021034444A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021034444A
JP2021034444A JP2019150481A JP2019150481A JP2021034444A JP 2021034444 A JP2021034444 A JP 2021034444A JP 2019150481 A JP2019150481 A JP 2019150481A JP 2019150481 A JP2019150481 A JP 2019150481A JP 2021034444 A JP2021034444 A JP 2021034444A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor
insulating
insulating film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019150481A
Other languages
English (en)
Other versions
JP7252860B2 (ja
Inventor
紗矢 下村
Saya Shimomura
紗矢 下村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2019150481A priority Critical patent/JP7252860B2/ja
Priority to US16/744,252 priority patent/US11094816B2/en
Priority to CN202010095723.XA priority patent/CN112420805B/zh
Publication of JP2021034444A publication Critical patent/JP2021034444A/ja
Application granted granted Critical
Publication of JP7252860B2 publication Critical patent/JP7252860B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】信頼性を向上させた半導体装置を提供する。
【解決手段】半導体装置は、半導体部と、前記半導体部の表面上の電極と、前記表面側のトレンチ内に設けられた制御電極およびフィールドプレート電極と、を備える。前記制御電極は、前記フィールドプレート電極と前記電極の間に位置する。前記制御電極は、前記フィールドプレート電極および前記制御電極を前記半導体部から絶縁する第１絶縁膜と、前記制御電極を前記電極から絶縁する第２絶縁膜との間に一体に設けられる。前記第１絶縁膜は、前記フィールドプレート電極側から前記制御電極中に延伸する絶縁部を含み、前記第２絶縁膜は、前記電極側から前記制御電極中に延伸する絶縁部を含む。前記制御電極は、前記半導体部と前記第２絶縁膜の前記絶縁部との間に位置する第１部分と、前記第１絶縁膜の前記絶縁部と前記第２絶縁膜の前記絶縁部との間に位置する第２部分と、を含む。
【選択図】図１

Description

実施形態は、半導体装置に関する。
トレンチゲート構造を有する半導体装置には、ゲート電極に加えて、フィールドプレート電極をトレンチ内に配置することにより、オン抵抗を低減し、オフ耐圧を向上させたものがある。このようなフィールドプレート構造は、製造過程における不均一性に起因した欠陥により信頼性を低下させる場合がある。
DAISUKE UEDA et al., "A New Vertical Power MOSFET Structure with Extremely Reduced On-Resistance", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. ED-32, NO. 1(1985)
実施形態は、信頼性を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記第２電極と前記半導体部との間に位置し、前記半導体部の前記表面側に設けられたトレンチの内部に配置された制御電極と、前記トレンチの内部に配置され、前記制御電極と前記第１電極との間に位置するフィールドプレート電極と、前記制御電極および前記フィールドプレート電極を前記半導体部から電気的に絶縁する第１絶縁膜と、前記制御電極を前記第２電極から電気的に絶縁する第２絶縁膜と、を備える。前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に選択的に設けられた第１導電形の第３半導体層と、をさらに含み、前記第２半導体層および前記第３半導体層は、前記第２電極に電気的に接続される。前記トレンチは、前記半導体部の前記表面から前記第１半導体層中に至る深さに設けられ、前記制御電極は、前記トレンチの深さ方向における前記第２半導体層と同じ位置にあり、前記フィールドプレート電極は、前記第１半導体層中に位置する。前記第１絶縁膜は、前記第１半導体層と前記フィールドプレート電極との間に位置する第１絶縁部と、前記制御電極と前記第２半導体層との間に位置する第２絶縁部と、前記フィールドプレート電極と前記制御電極との間に位置するする第３絶縁部と、を含む。前記第３絶縁部は、前記フィールドプレート電極側から前記第２電極に向けて、前記制御電極中に延伸するように設けられる。前記第２絶縁膜は、前記第２電極側から前記制御電極中に延伸し、前記第２絶縁部と前記第３絶縁部との間に位置する第４絶縁部と、前記第３絶縁部と前記第２電極との間に位置する第５絶縁部と、を含む。前記制御電極は、前記第１絶縁膜と前記第２絶縁膜との間に一体に設けられ、前記第２絶縁部と前記第４絶縁部との間に位置する第１部分と、前記第３絶縁部と前記第４絶縁部との間に位置する第２部分と、前記第３絶縁部と前記第５絶縁部との間に位置する第３部分とを含む。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置のゲート構造を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の接続構造を示す模式断面図である。 実施形態に係る半導体装置の別の接続構造を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 図１０に続く製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 図１３に続く製造過程を示す模式断面図である。 比較例に係る半導体装置の製造過程を示す模式断面図である。 図１５に続く製造過程を示す模式断面図である。 図１６に続く製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。図１は、図３中に示すＡ−Ａ線に沿った断面を表す模式図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴであり、トレンチゲート構造を有する。
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０（第１電極）と、ソース電極３０（第２電極）と、ゲート電極４０と、フィールドプレート電極５０と、を備える。半導体部１０は、例えば、シリコンを含む。ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面側に設けられる。
ゲート電極４０およびフィールドプレート電極５０は、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極４０は、ソース電極３０とフィールドプレート電極５０との間に位置する。フィールドプレート電極５０は、ドレイン電極２０とゲート電極４０との間に位置する。
ゲート電極４０は、絶縁膜４３、絶縁膜４５および絶縁膜４７によりソース電極３０から電気的に絶縁される。また、フィールドプレート電極５０は、絶縁膜５５により半導体部１０から電気的に絶縁される。絶縁膜４３、絶縁膜４５および絶縁膜４７は、例えば、ドレイン電極２０からソース電極３０に向かう方向（Ｚ方向）に積層される。なお、実施形態は、この例に限定される訳ではなく、ゲート電極４０は、一体の絶縁膜によりソース電極３０から電気的に絶縁されても良い。
半導体部１０は、ｎ形ドリフト層１１（第１半導体層）と、ｐ形ベース層１３（第２半導体層）と、ｎ形ソース層１５（第３半導体層）と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。
ｐ形ベース層１３は、ｎ形ドリフト層１１とソース電極３０との間に位置する。ｎ形ソース層１５は、ｐ形ベース層１３とソース電極３０との間に位置する。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｐ形コンタクト層１７は、例えば、ｐ形ベース層１３中に設けられ、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
図１に示すように、ソース電極３０は、絶縁膜４５、絶縁膜４７、絶縁膜５５Ｔおよびｎ形ソース層１５を貫いてｐ形コンタクト層１７に接するコンタクト部ＣＰを含む。ソース電極３０は、コンタクト部ＣＰを介してｐ形コンタクト層１７に電気的に接続される。また、ソース電極３０は、ｐ形コンタクト層１７を介してｐ形ベース層１３に電気的に接続される。さらに、コンタクト部ＣＰは、その側面においてｎ形ソース層１５に接し、電気的に接続される。すなわち、ソース電極３０は、コンタクト部ＣＰを介してｐ形ベース層１３およびｎ形ソース層１５に電気的に接続される。
ソース電極３０は、例えば、バリア層３３と、埋め込み層３５と、ボンディング層３７と、を含む積層構造を有する。バリア層３３は、積層構造の最下層であり、ボンディング層３７は、積層構造の最上層である。バリア層３３は、埋め込み層３５と絶縁膜４７との間に位置する。バリア層３３は、例えば、窒化チタニウム（ＴｉＮ）を含む。埋め込み層３５は、バリア層３３とボンディング層３７との間に位置し、例えば、タングステン（Ｗ）を含む。ボンディング層３７は、例えば、アルミニウム（Ａｌ）もしくは金（Ａｕ）を含む金属層である。埋め込み層３５は、絶縁膜４５、絶縁膜４７およびｎ形ソース層１５を貫くコンタクトトレンチＣＴ（図１３（ｂ）参照）の内部を埋め込むように設けられる。また、コンタクトトレンチＣＴの内部をバリア層３３により埋め込むことが可能な場合には、埋め込み層３５を省略しても良い。
ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に位置し、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１９に接し、電気的に接続される。ドレイン電極２０は、例えば、アルミニウム（Ａｌ）もしくは金（Ａｕ）等を含む金属層である。
図２は、実施形態に係る半導体装置１のフィールドプレート構造を示す模式断面図である。ゲート電極４０は、ゲートトレンチＧＴの内部において、ｐ形ベース層１３のＺ方向における位置と同じ位置に設けられる。フィールドプレート電極５０は、ｎ形ドリフト層１１中に位置する。
ゲート電極４０は、絶縁膜４３と絶縁膜５５との間に、一体の薄層として設けられる。ゲート電極４０は、例えば、第１部分４０ａと、第２部分４０ｂと、第３部分４０ｃと、第４部分４０ｄと、を含む。
フィールドプレート電極５０は、主部５０ａと、延伸部５０ｂと、を含む。主部５０ａは、ｎ形ドリフト層１１の中に位置するように設けられ、延伸部５０ｂは、主部５０ａからＺ方向に延伸するように設けられる。延伸部５０ｂは、例えば、Ｚ方向において、ｐ形ベース層１３と同じ位置に設けられる。
絶縁膜５５は、第１絶縁部５５ａと、第２絶縁部５５ｂと、第３絶縁部５５ｃと、を含み、絶縁膜４３は、例えば、第４絶縁部４３ａと、第５絶縁部４３ｂと、を含む。第１絶縁部５５ａは、ｎ形ドリフト層１１とフィールドプレート電極５０の主部５０ａとの間に位置し、フィールドプレート電極５０をｎ形ドリフト層１１から電気的に絶縁する。第２絶縁部５５ｂは、ｐ形ベース層１３とゲート電極４０との間に位置し、ゲート絶縁膜として機能する。第３絶縁部５５ｃは、フィールドプレート電極５０の主部５０ａからゲート電極４０中に延伸するように設けられる。第３絶縁部５５ｃは、フィールドプレート電極５０の延伸部５０ｂを覆うように設けられ、ゲート電極４０と延伸部５０ｂとの間に位置する。言い換えれば、延伸部５０ｂは、第３絶縁部５５ｃの中に位置する。第３絶縁部５５ｃは、フィールドプレート電極５０をゲート電極４０から電気的に絶縁する。
絶縁膜４３は、第４絶縁部４３ａと、第５絶縁部４３ｂと、を含む。第４絶縁部４３ａは、ソース電極３０側からゲート電極４０中に延伸するように設けられ、第２絶縁部５５ｂと第３絶縁部５５ｃとの間に位置する。第５絶縁部４３ｂは、第３絶縁部５５ｃとソース電極３０との間に位置する。第４絶縁部４３ａは、半導体部１０の表面に平行な方向（例えば、Ｘ方向）において、第３絶縁部５５ｃの両側に設けられる。第５絶縁部４３ｂは、例えば、Ｘ方向に延在し、第３絶縁部５５ｃの両側に位置する第４絶縁部４３ａにつながる。
ゲート電極４０の第１部分４０ａは、第２絶縁部５５ｂと第４絶縁部４３ａとの間に位置する。ゲート電極４０の第２部分４０ｂは、第３絶縁部５５ｃと第４絶縁部４３ａとの間に位置する。ゲート電極４０の第３部分４０ｃは、第３絶縁部５５ｃと第５絶縁部４３ｂとの間に位置する。ゲート電極４０の第４部分４０ｄは、第４絶縁部４３ａと第１絶縁部５５ａとの間に位置する。ゲート電極４０は、例えば、Ｘ−Ｚ平面に平行な断面においてＷ状の断面形状を有する。
図３は、実施形態に係る半導体装置１を示す模式平面図である。半導体装置１は、ゲートパッド６０およびゲート配線７０をさらに含む。ゲートパッド６０およびゲート配線７０は、例えば、絶縁膜４５および絶縁膜４７を介して半導体部１０の上に設けられる。
図３に示すように、複数のゲートトレンチＧＴが設けられる。複数のゲートトレンチＧＴは、例えば、Ｙ方向に延在し、Ｘ方向に並べて配置される。ソース電極３０は、複数のゲートトレンチＧＴを覆うように設けられる。ソース電極３０のコンタクト部ＣＰは、隣り合うゲートトレンチＧＴの間に位置し、Ｙ方向に延在する。また、ソース電極３０は、フィールドプレートコンタクトＦＰＣを介してフィールドプレート電極５０に電気的に接続される（図５参照）。
ゲート配線７０は、複数のゲートトレンチＧＴと交差し、ゲートパッド６０に接続される。ゲートパッド６０およびゲート配線７０は、ソース電極３０から離間して配置される。ゲート配線７０は、ゲートトレンチＧＴの内部にそれぞれ配置されたゲート電極４０にゲートコンタクトＧＣを介して電気的に接続される（図４（ａ）参照）。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の接続構造を示す模式断面図である。図４（ａ）および（ｂ）は、図３中に示すＢ−Ｂ線に沿った断面を示す模式図であり、ゲート電極４０とゲート配線７０とを電気的に接続する接続構造を示している。
図４（ａ）に示すように、ゲート配線７０は、例えば、バリア層７３と、埋め込み層７５と、配線層７７とを含む積層構造を有する。バリア層７３、埋め込み層７５および配線層７７は、例えば、絶縁膜４７の上に積層され、埋め込み層７５は、バリア層７３と配線層７７との間に位置する。配線層７７は、積層構造の最上層である。バリア層７３は、例えば、窒化チタニウム（ＴｉＮ）を含み、埋め込み層７５は、例えば、タングステン（Ｗ）を含む。配線層７７は、例えば、アルミニウム（Ａｌ）もしくは金（Ａｕ）を含む。ゲート配線７０は、例えば、ソース電極３０と同時に形成され、同じ積層構造を有する。
ゲート配線７０は、ゲートコンタクトＧＣ１を含む。ゲートコンタクトＧＣ１は、絶縁膜４３、絶縁膜４５および絶縁膜４７を貫いて伸び、ゲート電極４０の第３部分４０ｃに接する。ゲートコンタクトＧＣ１は、ゲート電極４０とゲート配線７０を電気的に接続する。ゲートコンタクトＧＣ１は、絶縁膜４３、絶縁膜４５および絶縁膜４７を貫いて、ゲート電極４０の第３部分４０ｃに連通するコンタクトホールを埋め込むように形成される。ゲートコンタクトＧＣ１は、バリア層７３の一部および埋め込み層７５の一部を含む。また、バリア層７３によりコンタクトホールを埋め込むことが可能な場合、埋め込み層７５は省略され、ゲートコンタクトＧＣ１は、バリア層７３の一部を含む。
本実施形態に係る絶縁膜５５は、ゲート電極４０のゲート絶縁膜（第２絶縁部５５ｂ）を介してｐ形ベース層１３に向き合う部分の間において、フィールドプレート電極５０側からゲート電極４０中に延伸する第３絶縁部５５ｃを含む。ゲート電極４０は、Ｚ方向における第３絶縁部５５ｃの頂部を覆う第３部分４０ｃを有する。このため、ゲートコンタクトＧＣ１を第３部分４０ｃに接続するように形成することができ、ゲート配線７０とゲート電極４０の接続が容易になる。
図４（ｂ）に示すように、ゲートコンタクトＧＣ２を含む接続構造を用いても良い。ゲートコンタクトＧＣ２は、例えば、ゲートコンタクトＧＣ１のＸ方向の幅ＷＣ１よりも広いＸ方向の幅ＷＣ２を有する。
ゲートコンタクトＧＣ２は、例えば、ゲート電極４０の第３部分４０ｃおよび第２部分４０ｂの上端に接するように設けられる。また、ゲートコンタクトＧＣ２は、ゲート電極４０の第３部分４０ｃ、第２部分４０ｂの上端および第１部分４０ａの上端に接するように設けても良い。
図５は、実施形態に係る半導体装置の別の接続構造を示す模式断面図である。図５は、図３中に示すＣ−Ｃ線に沿った断面を表す模式図である。図５は、ソース電極３０とフィールドプレート電極５０の接続構造を示す模式図である。
図５に示すように、ゲート電極４０は、ゲートコンタクトＧＣ１を介して、ゲート配線７０に電気的に接続される。一方、フィールドプレート電極５０は、その端部５０ｅにおいて、フィールドプレートコンタクトＦＰＣを介してソース電極３０に電気的に接続される。
フィールドプレート電極５０の端部５０ｅは、ゲートトレンチＧＴの端において、ソース電極３０に向かう方向に伸びるように設けられる。
次に、図６（ａ）〜図１４（ｂ）を参照して、半導体装置１の製造方法を説明する。図６（ａ）〜図１４（ｂ）は、実施形態に係る半導体装置１の製造過程を順に示す模式断面図である。
図６（ａ）に示すように、半導体ウェーハ１００の表面１００Ｆの側にゲートトレンチＧＴを形成する。半導体ウェーハは、例えば、シリコンウェーハであり、ｎ形ドリフト層１１のｎ形不純物と同じ濃度のｎ形不純物を含む。ゲートトレンチＧＴは、例えば、図示しないエッチングマスクを用いて、半導体ウェーハ１００を選択的に除去することにより形成される。半導体ウェーハ１００は、例えば、ＲＩＥ（Reactive Ion Etching）を用いて除去される。
図６（ｂ）に示すように、絶縁膜１０３を形成し、ゲートトレンチＧＴの内面および半導体ウェーハ１００の表面を覆う。絶縁膜１０３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜である。絶縁膜１０３は、ゲートトレンチＧＴの内部にスペースを残す厚さに形成される。
図７（ａ）に示すように、導電膜１０５を形成し、絶縁膜１０３を覆う。導電膜１０５は、ゲートトレンチＧＴ内のスペースを埋め込むように形成される。導電膜１０５は、例えば、ＣＶＤを用いて形成される導電性のポリシリコン膜である。また、導電膜１０５は、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）などの金属膜でも良い。
図７（ｂ）に示すように、ゲートトレンチＧＴの内部に導電膜１０５の一部を残すように、導電膜１０５を選択的に除去する。導電膜１０５は、例えば、ウェットエッチングを用いて選択的に除去される。ゲートトレンチＧＴの内部に残された導電膜１０５は、上端１０５Ｔを有し、上端１０５Ｔは、Ｚ方向において、半導体ウェーハ１００の表面１００Ｆよりも下に位置する。
図８（ａ）に示すように、ゲートトレンチＧＴの内部に絶縁膜１０３の一部を残すように、絶縁膜１０３を選択的に除去する。絶縁膜１０３は、例えば、ウェットエッチングを用いて選択的に除去される。ゲートトレンチＧＴの内部に残された絶縁膜１０３は、Ｚ方向において、導電膜１０５の上端１０５Ｔよりも下に位置する上端１０３Ｔを有する。
図８（ｂ）に示すように、ゲートトレンチＧＴの内部にフィールドプレート電極５０の主部５０ａおよび延伸部５０ｂを形成する。主部５０ａは、導電膜１０５の絶縁膜１０３中に位置する部分である。絶縁膜１０３は、第１絶縁部５５ａとなる。延伸部５０ｂは、絶縁膜１０３の一部を除去した後のスペースに露出された導電膜１０５の一部を、例えば、熱酸化することにより形成される。すなわち、導電膜１０５を熱酸化することにより、第３絶縁部５５ｃが形成され、その内部に残った部分が延伸部５０ｂとなる。第３絶縁部５５ｃは、例えば、シリコン酸化膜である。
さらに、半導体ウェーハ１００の露出された表面を熱酸化することにより、絶縁膜１０７を形成する。絶縁膜１０７は、半導体ウェーハ１００の表面１００Ｆの上、および、ゲートトレンチＧＴの上部に露出された内面上に形成される。絶縁膜１０７は、例えば、シリコン酸化膜であり、第３絶縁部５５ｃと同時に形成される。絶縁膜１０７のゲートトレンチＧＴの上部に形成された部分は、第２絶縁部５５ｂとなる。また、絶縁膜１０７の半導体ウェーハ１００の表面１００Ｆの上に形成された部分は、絶縁膜５５Ｔとなる。
図９（ａ）に示すように、導電膜１１０を形成し、第１絶縁部５５ａ、第３絶縁部５５ｃおよび絶縁膜１０７を覆う。導電膜１１０は、例えば、ＣＶＤを用いて形成される導電性のポリシリコン膜である。導電膜１１０は、第３絶縁部５５ｃと絶縁膜１０７との間にスペースを残すように形成される。導電膜１１０は、第１絶縁部５５ａ、第３絶縁部５５ｃおよび絶縁膜１０７に接し、且つ、隙間なく覆うように形成される。
図９（ｂ）に示すように、絶縁膜４３を形成し、導電膜１１０を覆う。絶縁膜４３は、例えば、ＣＶＤを用いて、ゲートトレンチＧＴの上部のスペースを埋め込むように形成される。絶縁膜４３は、例えば、ボロン（Ｂ）およびリン（Ｐ）を添加したシリコン酸化膜、所謂、ＢＰＳＧ膜である。
図１０（ａ）に示すように、絶縁膜４３を平坦化する。例えば、ＢＰＳＧ膜の軟化点よりも高い温度の熱処理を施すことにより、絶縁膜４３の表面を平坦化する。
図１０（ｂ）に示すように、絶縁膜４３の一部がゲートトレンチＧＴの内部に残るように、絶縁膜４３を選択的に除去する。絶縁膜４３は、例えば、ドライエッチングにより除去される。これにより、半導体ウェーハ１００の表面１００Ｆの上に位置する導電膜１１０の一部を露出させる。ゲートトレンチＧＴの内部に残された絶縁膜４３の上面４３Ｔは、Ｚ方向において、半導体ウェーハ１００の表面１００Ｆよりも下にあるか、もしくは、同じである。
図１１（ａ）に示すように、導電膜１１０のゲートトレンチＧＴの内部に位置する部分を残して、導電膜１１０を選択的に除去する。導電膜１１０は、例えば、ウェットエッチングを用いて除去される。これにより、ゲートトレンチＧＴの内部にゲート電極４０が形成される。ゲート電極４０の上端４０Ｔは、Ｚ方向において、半導体ウェーハ１００の表面１００Ｆよりも下もしくは同じ位置にある。
図１１（ｂ）に示すように、半導体ウェーハ１００のゲートトレンチＧＴが設けられた表面側に、ｐ形不純物、例えば、ボロン（Ｂ）をイオン注入する。
図１２（ａ）に示すように、半導体ウェーハ１００の表面側に、ｐ形ベース層１３を形成する。ｐ形ベース層１３は、熱処理により、イオン注入されたｐ形不純物を活性化し、且つ、拡散させることにより形成される。ｐ形ベース層１３とｎ形ドリフト層１１との境界１３Ｂは、Ｚ方向において、ゲート電極４０の下端４０Ｂよりも上に位置する。また、境界１３Ｂは、好ましくは、Ｚ方向において、ゲート電極４０の下端４０Ｂの近傍に位置する。
図１２（ｂ）に示すように、ｐ形ベース層１３の上にｎ形ソース層１５を形成する。ｎ形ソース層１５は、ｎ形不純物、例えば、リン（Ｐ）をイオン注入し、熱処理を施して活性化させることにより形成される。
図１３（ａ）に示すように、絶縁膜４５および絶縁膜４７を形成し、半導体ウェーハ１００、ゲートトレンチＧＴの内部に形成されたゲート電極４０および絶縁膜４３を覆う。絶縁膜４５は、例えば、ＣＶＤにより形成されるシリコン酸化膜である。絶縁膜４７は、例えば、ＣＶＤにより形成されるＢＰＳＧ膜である。絶縁膜４５は、絶縁膜４３と絶縁膜４７との間に位置する。
図１４（ａ）に示すように、絶縁膜４７、絶縁膜４５、絶縁膜５５Ｔおよびｎ形ソース層１５を選択的に除去することにより、コンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、例えば、ｎ形ソース層１５を分断し、ｐ形ベース層１３に至る深さに形成される。
続いて、コンタクトトレンチＣＴを介して、ｐ形不純物、例えば、ボロン（Ｂ）をｐ形ベース層１３にイオン注入する。さらに、イオン注入されたｐ形不純物を熱処理により活性化させることにより、ｐ形コンタクト層１７を形成する。
また、コンタクトトレンチＣＴは、その底面がｐ形ベース層１３よりも上に位置するように形成されても良い。すなわち、ｎ形ソース層１５の一部をｐ形ベース層１３の上に残しても良い。ｐ形コンタクト層１７のｐ形不純物は、例えば、ｎ形ソース層１５のｎ形不純物よりも高濃度にイオン注入される。結果として、ｐ形コンタクト層１７は、少なくともその一部がｎ形ソース層１５中に位置するように形成されても良い。
図１４（ｂ）に示すように、絶縁膜４７の上にソース電極３０を形成する。ソース電極３０は、コンタクトトレンチＣＴの内部に延在するコンタクト部ＣＰを含む。ソース電極３０は、バリア層３３、埋め込み層３５およびボンディング層３７を順に堆積することにより形成される。
バリア層３３は、例えば、スパッタ法を用いて形成される窒化チタニウム層である。バリア層３３は、絶縁膜４７の表面およびコンタクトトレンチＣＴの内面を覆うように形成される。埋め込み層３５は、例えば、ＣＶＤを用いて形成されるタングステン層である。埋め込み層３５は、コンタクトトレンチＣＴの内部を埋め込むように形成される。ボンディング層３７は、例えば、スパッタリング法を用いて形成されるアルミニウム層である。
続いて、半導体ウェーハ１００の裏面側を研削し、所定の厚さに薄層化する。さらに、半導体ウェーハ１００の裏面側にｎ形不純物、例えば、リン（Ｐ）をイオン注入し、ｎ形ドレイン層１９を形成した後、半導体ウェーハ１００の裏面上にドレイン電極２０を形成する。半導体ウェーハ１００のｐ形ベース層１３とｎ形ドレイン層１９との間に位置する部分は、ｎ形ドリフト層１１となる。
図１５（ａ）〜図１７（ｂ）は、比較例に係る半導体装置２の製造過程を示す模式断面図である。図１５（ａ）〜図１７（ｂ）は、図８（ｂ）に続く製造過程を示す模式図である。
図１５（ａ）に示すように、ゲートトレンチＧＴの上部のスペースの内面を覆うように、導電膜１２０を形成する。導電膜１２０は、例えば、ＣＶＤを用いて形成されるポリシリコン膜である。
図１５（ｂ）に示すように、導電膜１２０を厚く形成することにより、ゲートトレンチＧＴの上部のスペースを埋め込む。例えば、スペースのアスペクト比（ＤＴＳ／ＷＴＳ）が大きくなると（図１５（ａ）参照）、導電膜１２０は、内壁上に堆積された部分が相互に接触し、スペースの内部を埋め込むように形成される。これにより、スペース内部には、所謂シームＳＭが形成される。この際、導電膜１２０のうちの開口に近い部分の堆積速度が速くなると、上部で閉塞し、シームＳＭが位置する部分に、空隙ＲＳが残される場合がある。
続いて、導電膜１２０に、例えば、ｎ形不純物であるリン（Ｐ）をイオン注入し、低抵抗化する。イオン注入されたｎ形不純物を活性化するための熱処理過程において、ポリシリコンが再結晶化され、例えば、シームＳＭは無くなる。しかしながら、スペース内部は完全に埋め込まれず、空隙ＲＳに起因した所謂ボイドが形成される場合がある。
図１６（ａ）に示すように、トレンチＧＴの上部を埋め込んだ導電膜１２０中に形成されるボイドＶＳは、シームＳＭが存在した場所に限らず、様々な場所に位置する。例えば、図１６（ａ）中に示すように、絶縁部５５ｂに近接した位置にも形成される場合がある。
図１６（ｂ）に示すように、導電膜１２０のゲートトレンチＧＴの上部スペースを埋め込んだ部分を残して、導電膜１２０をエッチバクすることにより、ゲート電極８０を形成する。絶縁膜１０７のゲートトレンチＧＴの上部に位置する部分は、第２絶縁部５５ｂとなり、ゲート絶縁膜として機能する。
例えば、ゲート電極８０は、その上面８０Ｔが、Ｚ方向において、ｐ形ベース層１３の上面１３Ｔよりも下に位置するように形成される。しかしながら、導電膜１２０のエッチバック量は、例えば、ウェーハ面内において、必ずしも一定ではなく、ｐ形ベース層１３の上面１３Ｔに対するゲート電極８０の上面８０Ｔの位置は、加工バラツキを含む。また、絶縁部５５ｂに近接した位置にボイドＶＳが存在すると、絶縁部５５ｂと導電膜１２０との界面に沿ったエッチングが進み、他の上面８０Ｔよりも深い凹部が形成される場合がある。
図１７（ａ）に示すように、ｐ形ベース層１３を形成する。ｐ形ベース層１３は、その下端がゲート電極８０の下端よりも浅い位置になるように形成される。
続いて、図１７（ｂ）に示すように、ｐ形ベース層１３の上にｎ形ソース層１５を形成する。
ｎ形ソース層１５を形成するｎ形不純物は、例えば、イオン注入された後の熱処理において拡散しないように活性化される。このため、ｎ形ソース層１５の第２絶縁部５５ｂに接する部分の下端の位置は、ｎ形ソース層１５を形成する前のｐ形ベース層１３の上面１３Ｔに対するゲート電極８０の上面８０Ｔの位置に依存して変化する。すなわち、ゲート電極８０の上面８０Ｔが、ｎ形ソース層１５を形成する前のｐ形ベース層１３の上面１３Ｔに近い位置にあると、ｎ形ソース層１５の下端は、上面１３Ｔに対して浅い位置に形成される。また、ゲート電極８０の上面８０Ｔが、ｎ形ソース層１５を形成する前のｐ形ベース層１３の上面１３Ｔから離れた位置にあると、ｎ形ソース層１５の下端は、上面１３Ｔに対して深い位置に形成される。その結果、半導体装置２では、ｐ形ベース層１３の第２絶縁部５５ｂに接する部分のＺ方向の長さ（チャネル長）が、導電膜１２０のエッチバック量に依存して変化する。
導電膜１２０のエッチバック速度は、例えば、ポリシリコンの結晶粒径に依存して変化する。すなわち、結晶粒径ごとに露出される面方位が変化し、エッチング速度が変わる。また、結晶粒径が異なると、その内部の不純物濃度も変化し、エッチング速度が異なる原因となる。したがって、各ゲートトレンチＧＴにおけるゲート電極８０の上面の位置は、必ずしも一定ではない。
さらに、図１７（ｂ）に示すように、絶縁部５５ｂに沿った深い凹部が形成された場合には、ｎ形ソース層１５の下端は、より深い位置に形成される。例えば、図１７（ｂ）中に示すチャネル長ＬＣ１は、チャネル長ＬＣ２よりも長くなる。このように、チャネル長の変化が大きいと、チャネル長が短く、チャネル抵抗が低い部分に電流が集中し、デバイス破壊に至る場合がある。
半導体装置２では、ゲート電極８０の内部にボイドＶＳが形成される場合がある。また、導電膜１２０のエッチバックの不均一に起因したチャネル抵抗のバラツキが生じるおそれがある。このような構造欠陥は、半導体装置２の信頼性を低下させる。
これに対し、半導体装置１のゲート電極４０は、薄い導電膜１１０をエッチングすることにより形成される（図１０（ｂ）および図１１（ａ）参照）。このため、ゲート電極４０の加工のばらつきを抑制することが可能であり、ｎ形ソース層１５の下端の位置精度を向上させることができる。したがって、半導体装置１では、チャネル長Ｌｃのバラツキを抑制し、その特性を向上させることが可能である。
図１８は、実施形態の変形例に係る半導体装置３を示す模式断面図である。半導体装置３のトレンチゲート構造では、フィールドプレート電極５０は、第３絶縁部５５ｃの中に延伸する延伸部５０ｂを有しない。このため、半導体装置３では、ゲート・ソース間の寄生容量を低減することができる。
半導体装置３の製造過程では、導電膜１０５のゲートトレンチＧＴの上部スペース中に延出された部分（図８（ｂ）参照）を熱酸化する際に、延出された部分の全体を酸化する。これにより、延伸部５０ｂを含まない第３絶縁部５５ｃを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形ベース層、 １３Ｂ…境界、 １３Ｔ、４３Ｔ、８０Ｔ…上面、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ３３、７３…バリア層、 ３５、７５…埋め込み層、 ３７…ボンディング層、 ４０、８０…ゲート電極、 ４０Ｂ…下端、 ４０Ｔ、１０３Ｔ、１０５Ｔ…上端、 ４０ａ…第１部分、 ４０ｂ…第２部分、 ４０ｃ…第３部分、 ４０ｄ…第４部分、 ４３、４５、４７、５５、１０３、１０７…絶縁膜、 ４３ａ、４３ｂ、５５ａ、５５ｂ、５５ｃ…絶縁部、 ５０…フィールドプレート電極、 ５０ａ…主部、 ５０ｂ…延伸部、 ５０ｅ…端部、 ６０…ゲートパッド、 ７０…ゲート配線、 ７７…配線層、 １００…半導体ウェーハ、 １００Ｆ…表面、 １０５、１１０、１２０…導電膜、 ＣＰ…コンタクト部、 ＣＴ…コンタクトトレンチ、 ＧＣ、ＧＣ１、ＧＣ２…ゲートコンタクト、 ＧＴ…ゲートトレンチ、 ＦＰＣ…フィールドプレートコンタクト、 ＳＭ…シーム、 ＲＳ…空隙、 ＶＳ…ボイド

Claims (6)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記第２電極と前記半導体部との間に位置し、前記半導体部の前記表面側に設けられたトレンチの内部に配置された制御電極と、
    前記トレンチの内部に配置され、前記制御電極と前記第１電極との間に位置するフィールドプレート電極と、
    前記制御電極および前記フィールドプレート電極を前記半導体部から電気的に絶縁する第１絶縁膜と、
    前記制御電極を前記第２電極から電気的に絶縁する第２絶縁膜と、
    を備え、
    前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に選択的に設けられた第１導電形の第３半導体層と、をさらに含み、
    前記第２半導体層および前記第３半導体層は、前記第２電極に電気的に接続され、
    前記トレンチは、前記半導体部の前記表面から前記第１半導体層中に至る深さに設けられ、前記制御電極は、前記トレンチの深さ方向における前記第２半導体層と同じ位置にあり、前記フィールドプレート電極は、前記第１半導体層中に位置するように設けられ、
    前記第１絶縁膜は、前記第１半導体層と前記フィールドプレート電極との間に位置する第１絶縁部と、前記制御電極と前記第２半導体層との間に位置する第２絶縁部と、前記フィールドプレート電極と前記制御電極との間に位置する第３絶縁部であって、前記フィールドプレート電極側から前記第２電極に向けて、前記制御電極中に延伸するように設けられた第３絶縁部と、を含み、
    前記第２絶縁膜は、前記第２電極側から前記制御電極中に延伸し、前記第２絶縁部と前記第３絶縁部との間に位置する第４絶縁部と、前記第３絶縁部と前記第２電極との間に位置する第５絶縁部と、を含み、
    前記制御電極は、前記第１絶縁膜と前記第２絶縁膜との間に一体に設けられ、前記第２絶縁部と前記第４絶縁部との間に位置する第１部分と、前記第３絶縁部と前記第４絶縁部との間に位置する第２部分と、前記第３絶縁部と前記第５絶縁部との間に位置する第３部分とを含んだ半導体装置。
  2. 前記トレンチは、前記半導体部の前記表面に沿った方向に延在し、
    前記制御電極は、前記トレンチの延在方向と交差し、前記第１電極から前記第２電極に向かう方向に沿った断面において、Ｗ状の断面を有する請求項１記載の半導体装置。
  3. 前記半導体部の前記表面側に設けられ、前記半導体部から第３絶縁膜により電気的に絶縁され、前記制御電極の前記第３部分に電気的に接続された第１コンタクト部を含む制御配線をさらに備え、
    前記第３絶縁膜線は、前記制御配線と前記第２絶縁膜との間に位置する請求項１または２に記載の半導体装置。
  4. 前記制御配線の第１コンタクト部は、前記制御電極の前記第１部分にさらに接続された請求項３記載の半導体装置。
  5. 前記第２電極は、前記フィールドプレート電極に電気的に接続された第２コンタクト部を含む請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記フィールドプレート電極は、前記第１絶縁膜の前記第３絶縁部中に延伸した部分をさらに含む請求項１〜５のいずれか１つに記載の半導体装置。
JP2019150481A 2019-08-20 2019-08-20 半導体装置 Active JP7252860B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019150481A JP7252860B2 (ja) 2019-08-20 2019-08-20 半導体装置
US16/744,252 US11094816B2 (en) 2019-08-20 2020-01-16 Semiconductor device
CN202010095723.XA CN112420805B (zh) 2019-08-20 2020-02-17 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019150481A JP7252860B2 (ja) 2019-08-20 2019-08-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2021034444A true JP2021034444A (ja) 2021-03-01
JP7252860B2 JP7252860B2 (ja) 2023-04-05

Family

ID=74646057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019150481A Active JP7252860B2 (ja) 2019-08-20 2019-08-20 半導体装置

Country Status (3)

Country Link
US (1) US11094816B2 (ja)
JP (1) JP7252860B2 (ja)
CN (1) CN112420805B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
JP7293159B2 (ja) * 2020-03-19 2023-06-19 株式会社東芝 半導体装置
JP7526152B2 (ja) * 2021-09-15 2024-07-31 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187194A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
JP2019009258A (ja) * 2017-06-23 2019-01-17 株式会社東芝 半導体装置及びその製造方法
JP2019057596A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147469A (en) 1977-05-27 1978-12-22 Nippon Telegr & Teleph Corp <Ntt> Vertical field effect transistor and production of the same
US5196364A (en) 1990-10-24 1993-03-23 Micron Technology, Inc. Method of making a stacked capacitor dram cell
US6074954A (en) 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
JP2013115225A (ja) * 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
JP2013125827A (ja) * 2011-12-14 2013-06-24 Toshiba Corp 半導体装置およびその製造方法
JP2013182935A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置およびその製造方法
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
JP6378220B2 (ja) * 2016-02-01 2018-08-22 株式会社東芝 半導体装置
JP6426642B2 (ja) * 2016-03-08 2018-11-21 株式会社東芝 半導体装置
JP6739372B2 (ja) * 2017-02-21 2020-08-12 株式会社東芝 半導体装置
US11658241B2 (en) * 2018-12-31 2023-05-23 Texas Instruments Incorporated Vertical trench gate MOSFET with integrated Schottky diode
US11289596B2 (en) * 2019-02-25 2022-03-29 Maxpower Semiconductor, Inc. Split gate power device and its method of fabrication
JP7118914B2 (ja) * 2019-03-15 2022-08-16 株式会社東芝 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187194A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
JP2019009258A (ja) * 2017-06-23 2019-01-17 株式会社東芝 半導体装置及びその製造方法
JP2019057596A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US11094816B2 (en) 2021-08-17
CN112420805B (zh) 2024-10-18
US20210057573A1 (en) 2021-02-25
CN112420805A (zh) 2021-02-26
JP7252860B2 (ja) 2023-04-05

Similar Documents

Publication Publication Date Title
US10211299B2 (en) Semiconductor device and semiconductor device manufacturing method
JP5132977B2 (ja) 半導体装置およびその製造方法
TWI389309B (zh) 利用下沉溝槽之具有頂部汲極的半導體功率元件
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
US10032878B2 (en) Semiconductor device with a semiconductor via and laterally connected electrode
JP2013258327A (ja) 半導体装置及びその製造方法
JP2005508083A (ja) ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス
CN112420805B (zh) 半导体装置
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP7384274B2 (ja) 半導体装置および半導体装置の製造方法
US20130221498A1 (en) Semiconductor device and method for manufacturing the same
JP7381335B2 (ja) 半導体装置
JP2022140659A (ja) 半導体装置および半導体装置の製造方法
JP2009246225A (ja) 半導体装置
JP2006013136A (ja) 半導体装置の製造方法
JP2012049466A (ja) 半導体装置およびその製造方法
JP7319496B2 (ja) 半導体装置
JP6068918B2 (ja) 半導体装置およびその製造方法
JP2007059632A (ja) 半導体素子及びその製造方法
JP7157719B2 (ja) 半導体装置の製造方法
JP2009146946A (ja) 半導体装置およびその製造方法
JP2006229182A (ja) 半導体装置及びその製造方法
CN115910795B (zh) 一种屏蔽栅功率器件及其制备方法
US20230335627A1 (en) Semiconductor device
WO2024185360A1 (ja) 逆導通ｉｇｂｔおよび逆導通ｉｇｂｔの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230324

R150 Certificate of patent or registration of utility model

Ref document number: 7252860

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150