JP2013125827A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】実施形態は、オン抵抗および入力容量を低減した半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の半導体層の上に設けられた第２導電形の第１領域と、前記第１領域の上に選択的に設けられた第１導電形の第２領域と、前記第１領域の上に、前記第２領域に隣接して選択的に設けられた第２導電形の第３領域と、を備える。そして、前記第２領域の第１の面から前記第１領域よりも深い位置に至るトレンチの内部に設けられた第１制御電極であって、第１絶縁膜を介して前記前記第１領域および前記第２領域に対向する第１の部分と、前記第１絶縁膜よりも厚い第２絶縁膜を介して前記半導体層に対向する第２の部分と、を有する第１制御電極と、前記トレンチの内部において、前記トレンチの底部と、前記第１制御電極と、の間に設けられ、前記第２絶縁膜よりも厚い第３絶縁膜を介して前記半導体層に対向する第２制御電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される半導体装置は、電力制御などの用途に広く用いられる。そして、半導体装置には、電力損失を低減するために、オン抵抗および入力容量が小さいことが求められる。
しかしながら、オン抵抗と入力容量とは、トレードオフの関係にあるため、双方を同時に低減することは難しい。そこで、フィールドプレートを含むトレンチゲート構造を備えた半導体装置が検討されている。
特開２０１１−１５９７６３号公報
実施形態は、オン抵抗および入力容量を低減した半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の上に設けられた第２導電形の第１領域と、前記第１領域の上に選択的に設けられた第１導電形の第２領域と、前記第１領域の上に、前記第２領域に隣接して選択的に設けられた第２導電形の第３領域と、を備える。そして、前記第２領域の第１の面から前記第１領域よりも深い位置に至るトレンチの内部に設けられた第１制御電極であって、第１絶縁膜を介して前記前記第１領域および前記第２領域に対向する第１の部分と、前記第１絶縁膜よりも厚い第２絶縁膜を介して前記半導体層に対向する第２の部分と、を有する第１制御電極と、前記トレンチの内部において、前記トレンチの底部と、前記第１制御電極と、の間に設けられ、前記第２絶縁膜よりも厚い第３絶縁膜を介して前記半導体層に対向する第２制御電極と、を備える。さらに、前記半導体層に電気的に接続された第１主電極と、前記第２領域と、前記第３領域と、に電気的に接続された第２主電極と、を備える。
第１実施形態に係る半導体装置を表す模式断面図である。 第１実施形態に係る半導体装置の製造過程を表す模式断面図である。 図２に続く製造過程を表す模式断面図である。 図３に続く製造過程を表す模式断面図である。 図４に続く製造過程を表す模式断面図である。 第１実施形態の変形例に係る半導体装置の製造過程を表す模式断面図である。 図６に続く製造過程を表す模式断面図である。 第２実施形態に係る半導体装置を表す模式断面図である。 半導体装置の特性を示すグラフである。
以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示すＸＹＺ直交座標を適宜参照して説明する。なお、以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、実施形態は、これに限られる訳ではなく、第１導電形をｐ形、第２導電形をｎ形としても良い。半導体層としては、シリコンウェーハを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、トレンチゲート構造を有するＭＯＳＦＥＴであり、例えば、電力制御の用途に用いられる。
図１は、半導体装置１００のＸＺ面におけるユニットセルの断面を示している。半導体装置１００は、第１導電形の半導体層であるｎ形ドリフト層１と、第２導電形の第１領域であるｐ形ベース領域３と、第１導電形の第２領域であるｎ形ソース領域５と、第２導電形の第３領域であるｐ形コンタクト領域７と、を備える。
ｐ形ベース領域３は、ｎ形ドリフト層１の上に設けられている。ｎ形ソース領域５は、ｐ形ベース領域３の上に選択的に設けられ、その一部はｐ形ベース領域の中に侵入している。ｐ形コンタクト領域７は、ｎ形ソース領域５に隣接して、ｐ形ベース領域３の上選択的に設けられている。なお、ｐ型コンタクト領域７は、ｎ形ソース領域５の表面２ａ（第１の面）からｎ形ドリフト層１の裏面２ｂ（第２の面）の方向（Ｚ方向）に形成されたトレンチの底部に形成された領域であってもよい。
さらに、第１の制御電極であるゲート電極１３は、ｎ形ソース領域５の表面２ａからｎ形ドリフト層１の裏面２ｂの方向（Ｚ方向）に形成されたトレンチ１１の内部に設けられる。トレンチ１１は、例えば、ＸＺ面に垂直なＹ方向に延在するストライプ状に設けられ、そのＺ方向の深さは、ｐ形ベース領域３よりも深い。そして、トレンチ１１の底面１１ａと、ゲート電極１３と、の間に、第２の制御電極であるフィールドプレート電極１５が設けられる。
ゲート電極１３は、ゲート絶縁膜１７（第１絶縁膜）を介してｐ形ベース領域３およびｎ形ソース領域５に対向する第１の部分１３ａと、ゲート絶縁膜１７よりも厚いフィールドプレート絶縁膜２１（第２絶縁膜）を介してｎ形ドリフト層１に対向する第２の部分１３ｂと、を有する。
フィールドプレート電極１５は、フィールドプレート絶縁膜２１よりも厚いフィールドプレート絶縁膜２３（第３絶縁膜）を介してｎ形ドリフト層１に対向する。また、フィールドプレート電極１５は、トレンチ１１の底面において、フィールドプレート絶縁膜２３よりも薄いフィールドプレート絶縁膜２５（第４絶縁膜）を介してｎ形ドリフト層１に対向する。
フィールドプレート電極１５は、第５の絶縁膜である絶縁膜２７を介してゲート電極１３と対向する。そして、フィールドプレート電極１５のゲート電極１３に対向する部分の面積は、ゲート電極１３のフィールドプレート電極１５に向き合う面の全面積よりも小さい。
ゲート絶縁膜１７、フィールドプレート絶縁膜２１、２３、２５および絶縁膜２７は、便宜上、区別して説明するが、例えば、トレンチ１１の内面に境界なく設けられたシリコン酸化膜のそれぞれの部分であっても良い。
半導体装置１００は、ｎ形ドリフト層１の裏面２ｂに接続したｎ形ドレイン層３１を有し、ｎ形ドレイン層３１を介してｎ形ドリフト層１に電気的に接続されたドレイン電極３３（第１主電極）を備える。
さらに、半導体装置１００は、ｎ形ソース領域５及びｐ形コンタクト領域７の表面２ａにおいて、ｎ形ソース領域５と、ｐ形コンタクト領域７と、に電気的に接続されたソース電極３５（第２主電極）を備える。
ｐ形コンタクト領域７は、ｐ形ベース領域３とソース電極３５とを電気的に接続し、ｐ形ベース領域３に蓄積される正孔(ホール）をソース電極３５へ排出する。また、フィールドプレート電極１５は、図示しない部分でソース電極３５に電気的に接続され、同電位に保持される。
次に、図２〜図５を参照して、本実施形態に係る半導体装置の製造方法を説明する。図２(ａ）〜図５（ｃ）は、半導体装置１００の製造過程を表す模式断面図である。
図２(ａ）に示すように、低濃度のｎ形層２にトレンチ１１を形成する。
ｎ形層２の表面２ａに、開口１９ａを有するシリコン酸化膜１９を形成し、シリコン酸化膜１９をマスクとしてｎ形層２をエッチングする。このエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）法を用いることができる。そして、好ましくは、Ｚ方向のエッチング速度が、Ｘ方向のエッチング速度よりも速い異方性エッチングの条件を用いる。
ｎ形層２は、例えば、図示しないシリコンウェーハの表面に形成されたエピタキシャル層である。また、ｎ形層２と、シリコンウェーハとの間に、ｎ形ドレイン層３１が設けられていても良いし、シリコンウェーハがｎ形ドレイン層３１であっても良い。例えば、ｎ形層２のキャリア濃度は、１〜４×１０１６ａｔｏｍｓ／ｃｍ３であり、厚さは、４〜１１μｍである。また、ｎ形ドレイン層３１のキャリア濃度は、例えば、２〜８×１０１９ａｔｏｍｓ／ｃｍ３である。
開口１９ａは、Ｙ方向に延在するストライプ状のパターンに形成される。トレンチ１１の開口１１ｂは、例えば、エッチングマスクの開口１９ａのサイズに等しく、Ｘ方向に幅を１〜２マイクロメータ（μｍ）とする。トレンチ１１のＺ方向の深さは、ｐ形ベース領域３を突き抜ける深さであり、例えば、４〜６μｍとする。
次に、図２（ｂ）に示すように、トレンチ１１に内面にフィールドプレート絶縁膜２３を形成する。フィールドプレート絶縁膜２３は、例えば、ＣＶD（Chemical Vapor Deposition）法、または、熱酸化により形成されるシリコン酸化膜である。トレンチ１１の側壁に形成されるフィールドプレート絶縁膜２３のＸ方向の厚さは、例えば、０．３〜０．６μｍである。
続いて、トレンチ１１の底部１１ａに形成されたフィールドプレート絶縁膜２３をエッチングし、フィールドプレート絶縁膜２５を形成する。フィールドプレート絶縁膜２５のＺ方向の厚さは、例えば、０．２〜０．３μｍにする。そして、Ｚ方向のエッチングが支配的となる異方性エッチングを用いることにより、フィールドプレート絶縁膜２３の側壁に形成された部分をエッチングすることなく、底部１１ａの上に形成された部分を薄膜化することができる。
次に、図３(ａ）に示すように、フィールドプレート絶縁膜２３が形成されたトレンチ１１の内部の空隙１１ｃに埋め込まれたフィールドプレート電極１５を形成する。フィールドプレート電極１５は、例えば、ｎ形不純物がドープされた導電性の多結晶シリコンである。
例えば、ＣＶＤ法を用いて、ｎ形層２の表面２ａの全体に多結晶シリコン膜を形成し、シリコン酸化膜１９の上に形成された部分をエッチバックする。これにより、トレンチ１１の内部にフィールドプレート電極１５を形成することができる。
次に、図３（ｂ）に示すように、フィールドプレート絶縁膜２３を、フィールドプレート電極１５のトレンチ１１の開口側の端１５ｂと、トレンチ１１の底面側の端１５ａと、の間の深さまで、Ｚ方向にエッチバックする。
例えば、ウェットエッチング法を用いて、ｎ形層２の表面上にシリコン酸化膜１９が残るようにエッチングする。また、トレンチ１１の側壁上部に、フィールドプレート絶縁膜２３を薄く残す。
次に、図３（ｃ）に示すように、フィールドプレート電極１５を、フィールドプレート絶縁膜２３のトレンチ１１の開口側の端２３ａと、トレンチ１１の底部１１ａと、の間の深さまでエッチバックする。このエッチングには、例えば、ＣＤＥ（Chemical Dry Etching）法を用いる。この際、ｎ形層２の表面２ａに残されたシリコン酸化膜１９およびトレンチ１１の側壁に残されたフィールドプレート絶縁膜２３が、ｎ形層２の表面を保護する。
次に、図４(ａ）に示すように、トレンチ１１の開口１１ｂと、フィールドプレート電極１５のトレンチ１１の開口側の端１５ｂと、の間に位置するフィールドプレート絶縁膜２３をエッチングし、トレンチ１１の内面に垂直な方向に薄膜化する。例えば、ウェットエッチング法を用いてフィールドプレート絶縁膜２３を所定の厚さに薄膜化し、フィールドプレート絶縁膜２１を形成する。また、フィールドプレート絶縁膜２１と、開口１１ｂと、の間の絶縁膜を除去し、トレンチ１１の側壁を露出させる。
続いて、図４（ｂ）に示すように、トレンチ１１の露出した側壁を熱酸化し、ゲート絶縁膜１７を形成した後、トレンチ１１の上部の空隙にゲート電極１３を形成する。ゲート電極１３は、例えば、ｎ形不純物がドープされた多結晶シリコン膜であり、ＣＶＤ法を用いて形成することができる。また、ゲート絶縁膜１７は、例えば、ドライ酸素（Dry O2)を用いた熱酸化により形成する。
次に、図４（ｃ）に示すように、ゲート電極１３をエッチバックし、ｎ形層２の表面２ａの上に堆積した部分を除去する。これにより、トレンチ１１の内部に、ゲート電極１３の第１の部分１３ａと、第２の部分１３ｂと、を形成する。
ゲート電極１３のエッチングには、例えば、ＲＩＥの異方性エッチングの条件を用いる。すなわち、Ｚ方向のエッチング速度が、Ｘ方向のエッチング速度よりも速い条件を用いることにより、ゲート電極１３のＸ方向のエッチングを抑制しながら、Ｚ方向のエッチング量を制御する。
次に、図５（ａ）に示すように、ｎ形層２の表面２ａにｐ形ベース領域３およびｎ形ソース領域５を形成する。ｐ形ベース領域３は、例えば、ｐ形不純物である硼素（Ｂ）をイオン注入し、熱拡散させることにより形成する。これにより、ｐ形ベース領域３は、表面２ａから約１μｍの深さに形成される。そして、ｎ形ドレイン層３１と、ｐ形ベース領域３と、の間にｎ形ドリフト層１が形成される。一方、ｎ形ソース領域５は、例えば、ｎ形不純物である砒素（Ａｓ）を選択的にイオン注入することにより形成する。
ゲート電極１３は、第１の部分１３ａのトレンチ１１の開口側の端がｎ形ソース領域５の深さよりも浅く、トレンチ１１の底面側の端がｐ形ベース領域３よりも深く位置するように形成する。これにより、第１の部分１３ａは、ゲート絶縁膜１７を挟んで、ｎ形ドリフト層１、ｐ形ベース領域３、ｎ形ソース領域５に対向する。これにより、ｐ形ベース領域３と、ゲート絶縁膜１７と、の間に形成されるＭＯＳチャネルを介して、ｎ形ドリフト層１からｎ形ソース領域５へ流れるドレイン電流を制御することができる。
次に、図５（ｂ）に示すように、ゲート電極１３の上に層間絶縁膜２９を形成する。さらに、ｐ形ベース領域３の表面に、ｐ形コンタクト領域７を形成する。
続いて、図５（ｃ）に示すように、ソース電極３５およびドレイン電極３３を形成して、半導体装置１００を完成する。ソース電極３５は、ｎ形ソース領域５およびｐ形コンタクト領域７の表面に接し、層間絶縁膜２９を覆う。一方、ドレイン電極３３は、例えば、ｎ形ドレイン層３１の裏面側に設けられる。
本実施形態に係る半導体装置１００では、オン抵抗および入力容量が低減され、電力損失を低減することができる。
例えば、ＭＯＳＦＥＴにおける電力損失は、オン抵抗Ｒｏｎに起因する導通損失と、ターンオン時のスイッチング損失が支配的である。電力損失を低減するためには、オン抵抗Ｒｏｎを低減し、入力容量Ｃｉｓｓを小さくすれば良い。入力容量Ｃｉｓｓは、ゲートソース間容量Ｃｇｓと、ゲートドレイン間容量Ｃｇｄの和である。
半導体装置１００では、ソース電極に接続されたフィールドプレート電極１５と、ゲート電極１３と、の間の容量を小さくすることにより、Ｃｇｓを低減しＣｉｓｓを小さくする。すなわち、フィールドプレート電極１５は、その端面１５ｂが絶縁膜２７を挟んでゲート電極１３の下面１３ｃに対向する。そして、フィールドプレート電極１５の端面１５ｂの面積は、それに対向するゲート電極１３の下面１３ｃの面積よりも小さい。これにより、トレンチ１１の内部におけるゲートソース間の容量を小さくすることができる。
さらに、ゲート電極１３は、第１の部分１３ａと、第２の部分１３ｂと、を含む。第２の部分１３ｂは、フィールドプレート絶縁膜２１を挟んでｎ形ドリフト層１に対向する。そして、フィールドプレート絶縁膜２１のＸ方向の厚さを、フィールド電極プレート１５とｎ形ドリフト層１との間に挟まれたフィールドプレート絶縁膜２３のＸ方向の厚さよりも薄く形成することにより、ソースドレイン間耐圧を向上させる。
例えば、図９(ａ）および図９（ｂ）は、Ｚ方向におけるｎ形ドリフト層１の電界分布を示すグラフである。すなわち、ＭＯＳチャネルをオフ状態とし、ソースドレイン間にブレイクダウン電圧を印加した状態のシミュレーションの結果を表す。すなわち、図９(ａ）および図９（ｂ）に示す電界分布をＺ方向に積分した値は、それぞれのブレイクダウン電圧に等しい。
図９(ａ）は、フィールドプレート絶縁膜２１と、フィールドプレート絶縁膜２３と、を同じ厚さにした場合の電界分布を示す。図９（ｂ）は、フィールドプレート絶縁膜２１のＸ方向の厚さを０．３μｍ、フィールドプレート絶縁膜２３の厚さを０．６μｍとし、さらに、トレンチ１１の底部におけるフィールドプレート絶縁膜２５のＺ方向の厚さを０．２５μｍとした場合の電界分布を示す。
図９(ａ）に示す例では、ゲート電極１３の第１の部分１３ａにおける下方の端の深さに電界ピークＡが生じ、トレンチ１１の底面の近傍に電界ピークＢが生じる。一方、図９（ｂ）に示す例では、電界ピークＡおよびＢに加えて、ゲート電極１３の第２の部分１３ｂに対応する深さに電界ピークＣが生じている。これにより、図９（ｂ）に示す電界分布に対応するブレイクダウン電圧は、図９(ａ）に示す電界分布に対応するブレイクダウン電圧よりも高くなる。
すなわち、フィールドプレート絶縁膜２１のＸ方向の厚さをフィールドプレート絶縁膜２３のＸ方向の厚さよりも薄くすること、および、フィールドプレート絶縁膜２５のＺ方向の厚さをフィールドプレート絶縁膜２３のＸ方向の厚さよりも薄くすることにより、ソースドレイン間の耐圧を向上させることができる。これにより、所定の耐圧を維持しながら、ｎ形ドリフト層１のキャリア濃度を高くし、抵抗を小さくすることが可能となる。これにより、オン抵抗を低減することができる。
さらに、ゲート電極１３は、トレンチ１１の底面側に延在する第２の部分１３ｂを含むことにより、その断面積が広くなる。これにより、ゲート抵抗を低減することができる。
次に、図６〜図７を参照して、本実施形態の変形例に係る半導体装置２００の製造方法を説明する。図６(ａ）〜図７（ｃ）は、半導体装置２００の製造過程を表す模式断面図である。
図６(ａ）に示すように、ｎ形層２の表面２ａからＺ方向にトレンチ４１が形成される。トレンチ４１は、その開口４１ｂのＸ方向の幅が上記のトレンチ１１よりも狭く、例えば、１μｍ以下である。
トレンチ４１の内部には、フィールドプレート電極１５が設けられる。フィールドプレート電極１５は、フィールドプレート絶縁膜２３を介してｎ形層２に対向する。さらに、フィールドプレート絶縁膜２３の開口側には、フィールドプレート絶縁膜２１が形成される。
図６(ａ）に至る製造過程は、図２(ａ）〜図４(ａ）と同じである。
次に、図６（ｂ）に示すように、トレンチ４１の側壁を熱酸化し、ゲート絶縁膜１７を形成した後、トレンチ１１の上部の空隙にゲート電極１３を形成する。
続いて、図６（ｃ）に示すように、ゲート電極１３をエッチバックし、ｎ形層２の表面２ａの上に堆積した部分を除去する。これにより、トレンチ４１の内部に、ゲート電極１３の第１の部分１３ａと、第２の部分１３ｂと、を形成する。
本実施形態では、開口４１ｂのＸ方向の幅が狭いため、トレンチ４１を埋め込んだゲート電極１３の表面を平坦にすることができる。したがって、ゲート電極１３をエッチバックする際に、例えば、ＣＤＥ法のような等方的なエッチング方法を用いることができる。
次に、図７（ａ）に示すように、ｎ形層２の表面２ａにｐ形ベース領域３およびｎ形ソース領域５を形成する。ｐ形ベース領域３は、ｐ形不純物をイオン注入し、熱拡散させることにより形成する。ｎ形ソース領域５は、ｎ形不純物を選択的にイオン注入することにより形成する。そして、ｎ形ドレイン層３１と、ｐ形ベース領域３と、の間にｎ形ドリフト層１が形成される。
次に、図７（ｂ）に示すように、ゲート電極１３の上に層間絶縁膜２９を形成する。さらに、ｐ形ベース領域３の表面に、ｐ形コンタクト領域７を形成する。
続いて、図７（ｃ）に示すように、ソース電極３５およびドレイン電極３３を形成して、半導体装置１００を完成する。ソース電極３５は、ｎ形ソース領域５およびｐ形コンタクト領域７の表面２ａに接し、層間絶縁膜２９を覆う。一方、ドレイン電極３３は、例えば、ｎ形ドレイン層３１の裏面２ｂ側に設けられる。
本変形例においても、ゲート電極１３の第２の部分１３ｂと、ｎ形ドリフト層１と、の間に挟まれたフィールドプレート絶縁膜２１は、フィールドプレート電極１５と、ｎ形ドリフト層１と、に挟まれたフィールドプレート絶縁膜２３よりもＸ方向の厚さが薄い。また、トレンチ４１の底面に形成されたフィールドプレート絶縁膜２５のＺ方向の厚さは、フィールドプレート絶縁膜２３のＸ方向の厚さよりも薄い。これにより、ｎ形ドリフト層１のキャリア濃度を高くして、オン抵抗を低減することができる。
さらに、ゲート電極１３の下面１３ｃに対向するフィールドプレート電極１５の端面１５ｂの面積は、ゲート電極１３の下面１３ｃの面積よりも狭い。これにより、ソースゲート間容量Ｃｇｓが低減される。
また、本実施形態では、異なる厚さのフィールドプレート絶縁膜を介してｎ形ドリフト層１に対向するフィールドプレート電極１５と、ゲート電極１３の第２の部分１３ｂと、を含むトレンチゲート構造を簡便な製造方法で実現することができる。すなわち、トレンチの内部に設けたフィールドプレート絶縁膜２３をエッチングすることにより、第２の絶縁膜であるフィールドプレート絶縁膜２１を形成する。そして、トレンチの内部に埋め込まれる導電層は、フィールドプレート電極１５と、ゲート電極１３と、にそれぞれ対応する２つの層のみである。これにより、オン抵抗および入力容量を低減した半導体装置を低コストで実現することができる。
（第２実施形態）
図８は、第２実施形態に係る半導体装置３００を表す模式断面図である。半導体装置３００は、絶縁ゲートを有するバイポーラトランジスタ、所謂ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置３００は、第１導電形の半導体層であるｎ形ベース層５１と、第２導電形の第１領域であるｐ形ベース領域５３と、第１導電形の第２領域であるｎ形エミッタ領域５５と、第２導電形の第３領域であるｐ形コンタクト領域５７と、を備える。
ｐ形ベース領域５３は、ｎ形ベース層５２の上に設けられている。ｎ形エミッタ領域５５は、ｐ形ベース領域５３の上に選択的に設けられ、その一部はｐ形ベース領域５３の中に侵入している。ｐ形コンタクト領域５７は、ｐ形ベース領域５３の上にｎ形エミッタ領域５５に隣接して選択的に設けられている。
第１の制御電極であるゲート電極１３は、ｎ形ベース層５１に形成されたトレンチ１１の内部に設けられる。トレンチ１１は、例えば、ＸＺ面に垂直なＹ方向に延在するストライプ状に設けられ、そのＺ方向の深さは、ｐ形ベース領域３よりも深い。そして、トレンチ１１の底面１１ａと、ゲート電極１３と、の間に、第２の制御電極であるフィールドプレート電極１５が設けられる。
ゲート電極１３は、第１の部分１３ａと、第２の部分１３ｂと、を有する。第１の部分１３ａは、ゲート絶縁膜１７（第１絶縁膜）を介してｐ形ベース領域５３およびｎ形エミッタ領域５５に対向する。第２の部分１３ｂは、ゲート絶縁膜１７よりも厚いフィールドプレート絶縁膜２１（第２絶縁膜）を介してｎ形ベース層５１に対向する。
フィールドプレート電極１５は、フィールドプレート絶縁膜２１よりもＸ方向の厚さが厚いフィールドプレート絶縁膜２３（第３絶縁膜）を介してｎ形ベース層５１に対向する。また、フィールドプレート電極１５は、トレンチ１１の底面において、フィールドプレート絶縁膜２５（第４絶縁膜）を介してｎ形ベース層５２に対向する。フィールドプレート絶縁膜２５のＺ方向の厚さは、フィールドプレート絶縁膜２３のＸ方向の厚さよりも薄い。
フィールドプレート電極１５は、第５の絶縁膜である絶縁膜２７を介してゲート電極１３と対向する。そして、フィールドプレート電極１５のゲート電極１３に対向する部分の面積は、ゲート電極１３のフィールドプレート電極１５に向き合う面の全面積よりも小さい。
半導体装置３００は、ｎ形ベース層５１の裏面２ｂに接続したｐ形コレクタ層６１を有する。そして、ｐ形コレクタ層６１に電気的に接続されたコレクタ電極６３（第１主電極）を備える。また、半導体装置３００は、ｎ形エミッタ領域５５とｐ形コンタクト領域５７の表面２ａにおいて、ｐ形コンタクト領域５７と、ｎ形エミッタ領域５５と、に電気的に接続されたエミッタ電極６５（第２主電極）を備える。
半導体装置３００は、フィールドプレート絶縁膜２１を挟んでｎ形ベース層５１に対向するゲート電極１３の第１の部分１３ｂを有する。また、トレンチ４１の底面に設けられるフィールドプレート絶縁膜２５のＺ方向の厚さを、フィールドプレート絶縁膜２３のＸ方向の厚さよりも薄くする。これにより、ｎ形ベース層５１のキャリア濃度を高く設定することが可能となり、オン抵抗を低減することができる。また、フィールドプレート電極１５と、ゲート電極１３と、の間の容量を低減し、スイッチング損失を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・ｎ形ドリフト層、 ２・・・ｎ形層、 ２ａ・・・表面、 ２ｂ・・・裏面、 ３、５３・・・ｐ形ベース領域、 ５・・・ｎ形ソース領域、 ７、５７・・・ｐ形コンタクト領域、 １１、４１・・・トレンチ、 １１ａ・・・底面、 １１ｂ、１９ａ、４１ｂ・・・開口、 １１ｃ・・・空隙、 １３・・・ゲート電極、 １３ａ・・・第１の部分、 １３ｂ・・・第２の部分、 １３ｃ・・・ゲート電極の下面、 １５・・・フィールドプレート電極、 １５ａ、１５ｂ・・・フィールドプレート電極の端（端面）、 １７・・・ゲート絶縁膜、 １９・・・シリコン酸化膜、 ２１、２３、２５・・・フィールドプレート絶縁膜、 ２３ａ・・・フィールドプレート絶縁膜の端、 ２７・・・絶縁膜、 ２９・・・層間絶縁膜、 ３１・・・ｎ形ドレイン層、 ３３・・・ドレイン電極、 ３５・・・ソース電極、 ５１・・・ｎ形ベース層、 ５５・・・ｎ形エミッタ領域、 ６１・・・ｐ形コレクタ層、 ６３・・・コレクタ電極、 ６５・・・エミッタ電極、 １００、２００、３００・・・半導体装置

Claims (5)

  1. 第１導電形の半導体層と、
    前記半導体層の上に設けられた第２導電形の第１領域と、
    前記第１領域の上に選択的に設けられた第１導電形の第２領域と、
    前記第１領域の上に、前記第２領域に隣接して選択的に設けられた第２導電形の第３領域と、
    前記第２領域の第１の面から前記第１領域よりも深い位置に至るトレンチの内部に設けられた第１制御電極であって、第１絶縁膜を介して前記第１領域および前記第２領域に対向する第１の部分と、前記第１絶縁膜よりも厚い第２絶縁膜を介して前記半導体層に対向する第２の部分と、を有する第１制御電極と、
    前記トレンチの内部において、前記トレンチの底部と、前記第１制御電極と、の間に設けられ、前記第２絶縁膜よりも厚い第３絶縁膜を介して前記半導体層に対向する第２制御電極と、
    前記半導体層に電気的に接続された第１主電極と、
    前記第２領域と、前記第３領域と、に電気的に接続された第２主電極と、
    を備えた半導体装置。
  2. 前記第２制御電極は、前記トレンチの底部において、前記第３絶縁膜よりも薄い第４絶縁膜を介して前記半導体層に対向する請求項１記載の半導体装置。
  3. 前記第２制御電極は、前記第２主電極に電気的に接続された請求項１または２のいずれかに記載の半導体装置。
  4. 前記第２制御電極は、第５絶縁膜を介して前記第１制御電極と対向し、
    前記第２制御電極の前記第１制御電極に対向する部分の面積は、前記第１制御電極の前記第２制御電極に向き合う面の全面積よりも小さい請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電形の半導体層にトレンチを形成し、前記トレンチに内面にフィールドプレート絶縁膜を形成する工程と、
    前記フィールドプレート絶縁膜が形成された前記トレンチの内部に埋め込まれたフィールドプレート電極を形成する工程と、
    前記フィールドプレート絶縁膜を、前記フィールドプレート電極の前記トレンチの開口側の端と、前記トレンチの底部側の端と、の間の深さまでエッチバックする工程と、
    前記フィールドプレート電極を、前記フィールドプレート絶縁膜の前記トレンチの開口側の端と、前記トレンチの底部と、の間の深さまでエッチバックする工程と、
    前記トレンチの開口と、前記フィールドプレート電極の前記トレンチの開口側の端と、の間に位置する前記フィールドプレート絶縁膜をエッチングし、前記トレンチの内面に垂直な方向に薄膜化する工程と、
    前記トレンチの開口と、前記フィールドプレート絶縁膜の前記トレンチの開口側の端と、の間の前記トレンチの内面、および、前記フィールドプレート電極の前記トレンチの開口側の端を熱酸化する工程と、
    前記トレンチの内部における前記フィールドプレート絶縁膜および前記フィールドプレート電極の上部の空隙にゲート電極を形成する工程と、
    を備えた半導体装置の製造方法。
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