JP2020013828A - 半導体装置および製造方法 - Google Patents

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Abstract

【課題】バリアメタルを有し、且つ、閾値電圧のバラツキの小さい半導体装置を提供する。【解決手段】半導体基板と、半導体基板の上面に配置された層間絶縁膜と、層間絶縁膜上に設けられたチタン層と、チタン層上に設けられた窒化チタン層とを備え、層間絶縁膜には、半導体基板の上面の一部を露出させる開口が設けられ、チタン層および窒化チタン層は、開口内にも設けられており、開口の底部において半導体基板と接して配置されたチタン層は、全体がチタンシリサイド化している半導体装置を提供する。【選択図】図４

Description

本発明は、半導体装置および製造方法に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタが設けられた半導体装置において、チタン層および窒化チタン層等を積層したバリアメタルを備える構成が知られている（例えば、特許文献１−４参照）。
特許文献１ 特開２０１６−２２５５１２号公報
特許文献２ 特開２０００−１９５８１９号公報
特許文献３ 特許第５６７２７１９号
特許文献４ 特開平６−９７１１１号公報
半導体基板内に形成された欠陥は、半導体基板内に水素イオンを注入することで回復できる。しかし、チタン層が水素の通過を阻害するので、バリアメタルを設けると、半導体基板内の欠陥を十分に回復できない場合がある。
上記課題を解決するために、本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に配置された層間絶縁膜を備えてよい。半導体装置は、層間絶縁膜上に設けられたチタン層を備えてよい。半導体装置は、チタン層上に設けられた窒化チタン層を備えてよい。層間絶縁膜には、半導体基板の上面の一部を露出させる開口が設けられてよい。チタン層および窒化チタン層は、開口内にも設けられていてよい。開口の底部において半導体基板と接して配置されたチタン層は、全体がチタンシリサイド化していてよい。
半導体装置は、開口内において、窒化チタン層上に設けられたタングステンプラグを備えてよい。
開口以外の領域において層間絶縁膜上に設けられたチタン層は、チタンシリサイド化した部分を含まないチタン層であってよい。
開口以外の領域において層間絶縁膜上に設けられたチタン層の厚みは、３０ｎｍ以上、４５ｎｍ以下であってよい。
開口における層間絶縁膜の側壁の少なくとも一部は、上方に凸の曲面形状を有してよい。
半導体基板は、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた配列方向に並んで設けられた複数のトレンチ部を有してよい。半導体基板は、２つのトレンチ部に配列方向において挟まれたメサ部を有してよい。層間絶縁膜は、少なくとも一部のトレンチ部の上端を覆って設けられてよい。開口は、少なくとも一部のメサ部の上面を露出させるように設けられてよい。少なくともメサ部の配列方向における両端の上方において、層間絶縁膜の側壁は曲面形状を有してよい。
半導体装置は、窒化チタン層上、および、タングステンプラグ上に設けられ、チタンシリサイド化していない第２チタン層を備えてよい。
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の上面に層間絶縁膜を形成する絶縁膜形成段階を備えてよい。製造方法は、層間絶縁膜に開口を形成して、半導体基板の上面の一部を露出させる開口形成段階を備えてよい。製造方法は、層間絶縁膜上および開口内にチタン層を形成するチタン層形成段階を備えてよい。製造方法は、チタン層上に窒化チタン層を形成する窒化チタン層形成段階を備えてよい。製造方法は、開口の底部において半導体基板と接して配置されたチタン層の全体をチタンシリサイド化するチタンシリサイド化段階を備えてよい。
チタンシリサイド化段階において、前記半導体基板を７００℃以上でアニールしてよい。
チタン層形成段階において、３０ｎｍ以上、４５ｎｍ以下のチタン層を形成してよい。
製造方法は、開口内の窒化チタン層上にタングステンプラグを形成するタングステンプラグ形成段階を備えてよい。チタンシリサイド化段階において半導体基板をアニールする温度は、タングステンプラグ形成段階においてタングステンを成膜する温度よりも高くてよい。
製造方法は、チタン層形成段階より前に、水素含有雰囲気で半導体基板をアニールする水素アニール段階を備えてよい。チタンシリサイド化段階において半導体基板をアニールする温度は、水素アニール段階におけるアニール温度よりも高くてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。 図１における領域１３０の近傍を拡大した図である。 図２におけるａ−ａ断面の一例を示す図である。 バリアメタル１１０の構造の一例を示す断面図である。 コンタクトホール５４の形状の他の例を示す図である。 バリアメタル１１０の他の構造例を示す図である。 半導体装置１００の製造方法における一部の工程を示す図である。 チタンシリサイド化段階Ｓ６１０におけるアニール温度と、半導体装置１００の閾値電圧Ｖｔｈのバラツキ（３σ）との関係を示す図である。 チタン層１１４の厚みＴ１と、閾値電圧Ｖｔｈのバラツキとの関係を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
各実施例においては、半導体基板内の各領域の導電型をＮ型またはＰ型とした例を示しているが、それぞれの領域の導電型は、逆の導電型であってもよい。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。半導体装置１００は、半導体基板１０を備える。本例の半導体基板１０はシリコン基板であるが、水素イオンによりダメージが回復する基板であれば、他の材料の基板であってもよい。半導体基板１０の内部には、ドナーイオンまたはアクセプタイオンの注入による結晶欠陥等のダメージが存在する。
本明細書では、上面視における半導体基板１０の外周の端部を、外周端１４０とする。上面視とは、半導体基板１０の上面側からＺ軸と平行に見た場合を指す。本例の半導体装置１００は、活性領域１０２およびエッジ終端構造部９０を備える。活性領域１０２は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。つまり、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。
活性領域１０２には、トランジスタ部７０が設けられている。図１に示すように、活性領域１０２には、ダイオード部８０が更に設けられていてもよい。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、還流ダイオード（ＦＷＤ）等のダイオードを含む。トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面において、予め定められた配列方向において交互に配置されている。配列方向は、図１におけるＸ軸方向である。
それぞれのダイオード部８０には、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられている。図１において実線で示すダイオード部８０は、半導体基板１０の下面にカソード領域が設けられた領域である。本例の半導体装置１００において、半導体基板の下面に接する領域のうちカソード領域以外の領域は、Ｐ＋型のコレクタ領域である。
エッジ終端構造部９０は、半導体基板１０の上面において、活性領域１０２と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面において活性領域１０２を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
半導体基板１０の上面において、エッジ終端構造部９０および活性領域１０２の間には、ゲート金属層５０が設けられている。ゲート金属層５０と半導体基板１０との間には層間絶縁膜が設けられているが、図１では省略している。
ゲート金属層５０は、半導体基板１０の上面視で、活性領域１０２を囲うように設けられてよい。ゲート金属層５０は、活性領域１０２の外に設けられるゲートパッド１０４と電気的に接続される。ゲートパッド１０４は、ゲート金属層５０と、活性領域１０２との間に配置されてよい。ゲート金属層５０と活性領域１０２との間には、エミッタ電極と電気的に接続されるエミッタパッド１０６等の１つ以上のパッドが設けられてよい。
ゲート金属層５０はアルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層５０は、トランジスタ部７０に電気的に接続され、トランジスタ部７０にゲート電圧を供給する。
半導体装置１００は、ゲートランナー４８を備えてよい。ゲートランナー４８は、ゲート金属層５０と電気的に接続され、活性領域１０２の上方まで延伸する。少なくとも一つのゲートランナー４８は、活性領域１０２をＸ軸方向に横断して設けられてよい。ゲートランナー４８は、トランジスタ部７０にゲート電圧を供給する。ゲートランナー４８は、不純物がドーピングされたポリシリコン等の半導体材料で形成されてよく、金属で形成されてもよい。ゲートランナー４８は、半導体基板１０の上方または内部に設けられており、半導体基板１０とゲートランナー４８とは絶縁膜で絶縁されている。
図２は、図１における領域１３０の近傍を拡大した図である。本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出する、ガードリング９２、ゲートトレンチ部４０、ダミートレンチ部３０、Ｐ＋型のウェル領域１１、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＰ＋型のコンタクト領域１５を備える。本明細書では、ゲートトレンチ部４０またはダミートレンチ部３０を単にトレンチ部と称する場合がある。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。
ゲート金属層５０の外側（Ｙ軸方向正側）には、エッジ終端構造部９０が配置されている。エッジ終端構造部９０は、上述したように１つ以上のガードリング９２を有してよい。ガードリング９２は、半導体基板１０の内部に設けられた、Ｐ型の領域である。ガードリング９２は、ゲート金属層５０の外側において、活性領域１０２を囲んで環状に設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。なお図１においては、領域１３０におけるゲートランナー４８を省略している。活性領域１０２の端部においては、ゲートランナー４８を介さずに、ゲート金属層５０とゲートトレンチ部４０とが接続されてもよい。
ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。
ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板１０の上面に露出している。ゲート導電部の上方における絶縁膜には、ゲート導電部およびゲートランナー４８を接続するコンタクトホールが設けられている。
エミッタ電極５２は、金属を含む材料で形成される。なお、エミッタ電極５２と半導体基板１０との間には、チタン層および窒化チタン層を含むバリアメタルが設けられるが、図２においては省略している。バリアメタルは、トランジスタ部７０に設けられていてよく、トランジスタ部７０およびダイオード部８０に設けられていてもよい。本例のバリアメタルは、エミッタ電極５２が配置された全領域に設けられている。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面において所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のトランジスタ部７０においては、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に設けられている。ダミートレンチ部３０は、ゲートトレンチ部４０の間に設けられている。ダイオード部８０においては、複数のダミートレンチ部３０が、半導体基板１０の上面においてＸ軸方向に沿って配置されている。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。
トランジスタ部７０およびダイオード部８０のそれぞれには、各トレンチ部に挟まれたメサ部６０が１つ以上設けられる。メサ部６０とは、トレンチ部に挟まれた半導体基板１０の領域において、トレンチ部の最も深い底部よりも上面側の領域である。
各トレンチ部に挟まれたメサ部６０には、ベース領域１４が設けられる。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型（Ｐ−型）である。
メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。半導体基板１０の上面において、ウェル領域１１とコンタクト領域１５との間には、ベース領域１４が露出している。
トランジスタ部７０においては、半導体基板１０の内部に設けられたドリフト領域よりもドーピング濃度が高い第１導電型のエミッタ領域１２が、メサ部６０の上面に選択的に設けられる。
本例のトランジスタ部７０のメサ部６０においては、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に沿って交互に配置されている。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで設けられている。他の例においては、コンタクト領域１５およびエミッタ領域１２は、それぞれＹ軸方向に沿ってストライプ状に設けられていてもよい。この場合、メサ部６０においてトレンチ部と接するＸ軸方向の両端にはエミッタ領域１２が配置され、２つのエミッタ領域１２に挟まれたメサ部６０のＸ軸方向の中央にはコンタクト領域１５が配置されていてもよい。
トランジスタ部７０のメサ部６０のうち、ダイオード部８０との境界に設けられた１つ以上のメサ部６０には、他のメサ部６０のコンタクト領域１５よりも面積の大きいコンタクト領域１５が設けられている。
ダイオード部８０のメサ部６０の上面には、ベース領域１４が配置されている。ただし、当該メサ部６０には、コンタクト領域１５が選択的に設けられてもよい。
本例の各メサ部６０において、コンタクトホール５４は、コンタクト領域１５、エミッタ領域１２およびベース領域１４の各領域の上方に設けられる。本例のコンタクトホール５４は、ウェル領域１１に対応する領域には設けられていない。
ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が設けられる。図２においては、カソード領域８２が設けられる領域を破線で示している。半導体基板１０の下面と接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。
図３は、図２におけるａ−ａ断面の一例を示す図である。ａ−ａ断面は、トランジスタ部７０においてエミッタ領域１２を通過するＸＺ断面である。
本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、バリアメタル１１０、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１のすくなくとも一部を覆って設けられる。層間絶縁膜３８は、上面２１の全体に設けられてよい。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよく、酸化膜または窒化膜等であってもよい。
層間絶縁膜３８には、コンタクトホール５４等の開口が設けられている。コンタクトホール５４により、半導体基板１０の上面２１が露出する。コンタクトホール５４は、メサ部６０のＸ軸方向における中央に配置されていてよい。コンタクトホール５４は、Ｘ軸方向においてトレンチ部とは離れて配置されている。
バリアメタル１１０は、層間絶縁膜３８の上に設けられる。バリアメタル１１０は、コンタクトホール５４の内部にも設けられており、コンタクトホール５４により露出する半導体基板１０の上面２１と接触している。バリアメタル１１０は、２つ以上のコンタクトホール５４にまたがって、連続して設けられている。本例のバリアメタル１１０は、エミッタ電極５２が設けられた全領域に配置されている。
エミッタ電極５２は、バリアメタル１１０の上に設けられる。エミッタ電極５２は、コンタクトホール５４の内部にも設けられていてよい。本例においては、コンタクトホール５４の内部におけるバリアメタル１１０の上には、タングステンプラグ１２０が設けられている。本例のタングステンプラグ１２０は、コンタクトホール５４以外の領域には設けられていない。エミッタ電極５２は、タングステンプラグ１２０の上にも設けられている。タングステンプラグ１２０を設けることで、コンタクトホール５４の幅が微細になった場合でも、エミッタ電極５２と半導体基板１０との電気的な接続を容易にとることができる。
エミッタ電極５２、ゲートパッド１０４およびエミッタパッド１０６の外周端上方およびエッジ終端構造部９０上方には、ポリイミド等の保護膜が形成される。また、半導体装置１００は、パッケージ内に配置され封止ゲルで覆われた状態や樹脂モールドされた状態で使用される場合がある。この場合エミッタ電極５２は、シリコーンゲル等の封止ゲルやエポキシ系樹脂等のモールド樹脂と接触している。エミッタ電極５２に欠損等が生じていると、封止ゲルもしくはモールド樹脂からの樹脂イオンがエミッタ電極５２を通過して、ゲート絶縁膜に到達する場合がある。樹脂イオンがゲート絶縁膜にトラップされると、半導体装置１００の閾値電圧が変動してしまう。バリアメタルをエミッタ電極５２の全面に設けることで、ゲート絶縁膜に樹脂イオンが到達することを抑制できる。
ただし、バリアメタルを全面に設けると、水素イオンの通過が抑制される。半導体基板１０の内部には、ドナーイオンまたはアクセプタイオンの注入等による結晶欠陥等のダメージが存在するが、水素イオンを注入してアニールすることでダメージを回復できる。このため、バリアメタルを全面に設けると、半導体基板１０の内部のダメージを回復しにくくなる。本例の半導体装置１００においては、バリアメタル１１０が図４等において後述する構造を有することで、水素イオンを通過させて半導体基板１０のダメージを回復させる。
コレクタ電極２４は、半導体基板１０の下面２３に設けられる。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。例えば、エミッタ電極５２およびコレクタ電極２４の少なくとも一部の領域はアルミニウムまたはアルミニウムを主成分する合金で形成される。アルミニウムを主成分する合金としては、アルミニウム−シリコン合金、アルミニウム−銅合金およびアルミニウム−シリコン−銅合金などがある。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。
半導体基板１０の上面側には、Ｐ−型のベース領域１４が設けられる。半導体基板１０の内部においてベース領域１４の下方には、Ｎ−型のドリフト領域１８が配置されている。
本例のトランジスタ部７０の各メサ部６０には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置されている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高い。蓄積領域１６の下方にはドリフト領域１８が設けられる。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果、Ｉｎｊｅｃｔｉｏｎ‐Ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ）を高めて、トランジスタ部７０におけるオン電圧を低減することができる。蓄積領域１６は、ダイオード部８０のメサ部６０にも設けられていてよく、設けられていなくてもよい。
なお、トランジスタ部７０のコンタクト領域１５を通過するＸＺ断面においては、トランジスタ部７０の各メサ部６０には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、ラッチアップを抑制するラッチアップ抑制層として機能してよい。
トランジスタ部７０において、半導体基板１０の下面２３に隣接する領域には、Ｐ＋型のコレクタ領域２２が設けられている。ダイオード部８０において半導体基板１０の下面２３に隣接する領域には、Ｎ＋型のカソード領域８２が設けられている。
本例の半導体基板１０には、ドリフト領域１８とコレクタ領域２２との間、および、ドリフト領域１８とカソード領域８２との間に、Ｎ＋型のバッファ領域２０が設けられている。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０の上面側に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。
図４は、バリアメタル１１０の構造の一例を示す断面図である。バリアメタル１１０は、チタン層１１４および窒化チタン層１１２を有する。チタン層１１４は、層間絶縁膜３８の上に設けられている。窒化チタン層１１２は、チタン層１１４の上に設けられている。また、チタン層１１４および窒化チタン層１１２は、コンタクトホール５４の内部にも設けられている。コンタクトホール５４の内部において、窒化チタン層１１２の上には、タングステンプラグ１２０が設けられている。
本例のコンタクトホール５４は、半導体基板１０の上面２１が露出する底部５５と、半導体基板１０の上面２１から上方に延伸する側壁５３とを有する。チタン層１１４は、コンタクトホール５４の底部５５および側壁５３に沿って設けられる。ただし、底部５５において半導体基板１０と接して配置されたチタン層１１４は、全体がチタンシリサイド化している。図４においては、チタンシリサイド化したチタン層１１４を、チタンシリサイド層１１６としている。チタンシリサイドは、チタンとシリコンよりなる化合物のことを指し、ＴｉＳｉやＴｉＳｉ２などがあり、これらが単独で存在してもよいし、または混在していてもよい。
チタン層１１４の全体がチタンシリサイド化しているとは、Ｚ軸方向において、半導体基板１０の上面２１に接する部分から、窒化チタン層１１２に接する部分までの全領域にわたって、チタンシリサイド化していることを指す。つまり、当該領域には、チタンシリサイド化していないチタンが存在していない。ただし、側壁５３に沿って上方に延びるチタン層１１４においては、半導体基板１０の上面２１に接する部分から、所定の厚みＴ３だけチタンシリサイド化している。側壁５３に沿って配置されたチタン層１１４のうち、厚みＴ３よりも上側の部分は、チタンシリサイド化せずに残存してよい。なお、本例の窒化チタン層１１２は、全体がチタンシリサイド化せずに残存している。
チタンシリサイド層１１６は、チタン層１１４を設けた後に、半導体基板１０をアニールすることで形成できる。アニールは、所定の厚みのチタン層１１４を、厚み方向の全領域に渡ってチタンシリサイド化できる条件で行われる。一例としてチタン層１１４のＺ軸方向の厚みＴ１は４５ｎｍ以下であり、アニール温度は７００℃以上である。アニール温度は７５０℃以上であってよく、８００℃以上であってもよい。アニール時間は、５分以上であってよく、１０分以上であってよく、１５分以上であってもよい。
なお、窒化チタン層１１２の厚みは、チタン層１１４の厚みの倍以上であってよい。一例として窒化チタン層１１２の厚みは１００ｎｍである。また、エミッタ電極５２の厚みは、一例として５μｍである。タングステンプラグ１２０の厚みは、窒化チタン層１１２の厚みより大きく、エミッタ電極５２の厚みより小さい。一例としてタングステンプラグ１２０の厚みは７００ｎｍである。
窒化チタン層１１２は、チタン層１１４よりもチタンシリサイド化しにくい。このため、チタン層１１４および窒化チタン層１１２を設けた後に、半導体基板１０を所定の条件でアニールしてよい。これにより、底部５５におけるチタン層１１４の全体をチタンシリサイド化しつつ、窒化チタン層１１２の全体を残存させることができる。他の例では、底部５５におけるチタン層１１４をチタンシリサイド化した後に、窒化チタン層１１２を形成してもよい。これにより、窒化チタン層１１２の全体を容易に残存させることができる。窒化チタン層１１２の全体を残存させることで、エミッタ電極５２等のアルミニウムが、半導体基板１０まで侵入することを抑制しやすくなる。
底部５５のチタン層１１４の全体をチタンシリサイド化することで、チタンシリサイド層１１６を介して、水素が通過しやすくなる。このため、水素が半導体基板１０の内部に入り込みやすくなり、半導体基板１０の内部の結晶欠陥等によるダメージを回復しやすくなる。また、チタンシリサイド層１１６を設けることで、バリアメタル１１０と半導体基板１０との接触抵抗を低減できる。
例えば、タングステンプラグ１２０を形成する工程において、フッ素等を除去するために多くの水素が用いられる場合がある。このような工程において、チタンシリサイド層１１６を介して水素イオンが半導体基板１０の内部に注入され、基板内のダメージが回復する。
なお、層間絶縁膜３８の上に設けられたチタン層１１４は、チタンシリサイド化した部分を含まなくてよい。例えば、メサ部６０のＸ軸方向における両端６１の上方に配置されたチタン層１１４は、チタンシリサイド化した部分を含まない。これにより、エミッタ電極５２等のアルミニウムが、層間絶縁膜３８に侵入することを抑制しやすくなる。
コンタクトホール５４以外の領域において、層間絶縁膜３８の上に設けられたチタン層１１４の厚みＴ１は、３０ｎｍ以上、４５ｎｍ以下であってよい。なお、コンタクトホール５４の内部におけるチタン層１１４の厚みも、チタンシリサイド化する前はＴ１である。チタンシリサイド層１１６の厚みＴ２は、厚みＴ１と同一であってよく、異なっていてもよい。
チタン層１１４の厚みＴ１が大きすぎると、半導体基板１０とチタン層１１４の接触部全体をチタンシリサイド化することが難しくなる。チタン層１１４の厚みＴ１は、４０ｎｍ以下であってもよい。これにより、比較的に容易に半導体基板１０とチタン層１１４の接触部全体をチタンシリサイド化できる。チタン層１１４の厚みＴ１が小さすぎると、膜厚の均一性を維持することが難しくなる。また、厚みＴ１が小さすぎると、エミッタ電極５２の上方にワイヤ等をボンディングするときに、エミッタ電極５２がバリアメタル１１０を貫通する場合がある。厚みＴ１は、３５ｎｍ以上であってもよい。
上述したように、コンタクトホール５４の側壁５３に沿って配置されたチタン層１１４は、半導体基板１０の上面２１から所定の厚みＴ３までチタンシリサイド化している。厚みＴ３は、厚みＴ２と同一であってよく、厚みＴ２より大きくてもよい。側壁５３に沿ったチタン層１１４におけるチタンシリサイド層１１６の厚みＴ３を大きくすることで、コンタクトホール５４の底部５５の端部において、水素イオンが通過しやすくなる。このため、底部５５に隣接する半導体基板１０の領域（すなわち、トレンチ部近傍の領域）にも、水素イオンが入りやすくなる。このため、トレンチ部近傍の領域における欠陥を終端して、基板のダメージを回復しやすくなる。チタンシリサイド層１１６の厚みＴ２は、一例として底部５５のＸ軸方向中央におけるチタンシリサイド層１１６のＺ軸方向の厚みであり、厚みＴ３は、側壁５３に接するチタンシリサイド層１１６のＺ軸方向の厚みである。
図５は、コンタクトホール５４の形状の他の例を示す図である。図４の例では、コンタクトホール５４における層間絶縁膜３８の側壁５３は、直線形状を有している。図５の例では、コンタクトホール５４における層間絶縁膜３８の側壁５３の少なくとも一部は、上方に凸の曲面形状を有している。このためコンタクトホール５４は、半導体基板１０の上面２１から離れるほど開口面積が増大するテーパー形状を有する。
側壁５３の形状は、コンタクトホール５４を形成した後のリフロー等の処理で制御できる。例えば図４の例におけるコンタクトホール５４は、ドライエッチング等の異方性エッチングで形成される。図５の例におけるコンタクトホール５４は、異方性エッチングで開口を形成した後に、所定の温度で層間絶縁膜３８を溶融することで形成できる。
本例においても、コンタクトホール５４の底部５５には、チタン層１１４の全体がチタンシリサイド化したチタンシリサイド層１１６が設けられている。側壁５３が曲面形状を有することで、コンタクトホール５４の底部５５まで水素イオンが到達しやすくなる。このため、半導体基板１０における結晶欠陥等によるダメージを回復しやすくなる。
一例として、メサ部６０のＸ軸方向における両端６１の上方において、層間絶縁膜３８の側壁５３は曲面形状を有してよい。側壁５３は、半導体基板１０の上面２１と接する位置から、メサ部６０の両端６１の上方位置３９よりも外側まで、曲面形状を有してよい。
図６は、バリアメタル１１０の他の構造例を示す図である。本例のバリアメタル１１０は、図４および図５に示したいずれの例に適用してもよい。本例のバリアメタル１１０は、図４または図５に示した構造に加えて、第２チタン層１１５を更に有する。
第２チタン層１１５は、窒化チタン層１１２の上、および、タングステンプラグ１２０の上に設けられている。第２チタン層１１５は、チタンシリサイド化された部分を有していない。
本例の第２チタン層１１５は、タングステンプラグ１２０の後に形成される。このため、第２チタン層１１５を設ける前に、半導体基板１０のダメージは既に回復している。第２チタン層１１５を設けることで、バリアメタル１１０の強度を更に向上でき、また、実使用時等において、水素がゲート絶縁膜等に侵入することを抑制できる。このため、経時的な特性の変動を抑制できる。
図７は、半導体装置１００の製造方法における一部の工程を示す図である。本例の製造方法は、絶縁膜形成段階Ｓ６００を備える。絶縁膜形成段階Ｓ６００においては、半導体基板１０の上面２１に層間絶縁膜３８を形成する。上面２１と層間絶縁膜３８との間には、酸化膜等の他の膜が設けられていてもよい。
本例の製造方法は、絶縁膜形成段階Ｓ６００よりも後に、開口形成段階Ｓ６０２を有する。開口形成段階Ｓ６０２は、層間絶縁膜３８の上に所定のマスクパターンを形成する工程と、当該マスクパターンを用いて層間絶縁膜３８をエッチングする工程と、当該マスクパターンを除去する工程を有してよい。これにより、コンタクトホール５４等の開口を形成する。
本例の製造方法は、開口形成段階Ｓ６０２よりも後に、水素アニール段階Ｓ６０４を有する。水素アニール段階Ｓ６０４は絶縁膜形成段階Ｓ６００よりも後にイオン注入工程が無いのであれば、絶縁膜形成段階Ｓ６００よりも前に行ってもよい。水素アニール段階Ｓ６０４においては、水素含有雰囲気において半導体基板１０をアニールする。水素アニール段階Ｓ６０４は、エミッタ領域１２、コンタクト領域１５、ベース領域１４およびウェル領域１１等のドーピング領域を形成した後に行ってよい。これにより、これらのドーピング領域を形成するときに生じた、半導体基板１０のダメージの少なくとも一部を回復できる。開口形成段階Ｓ６０２は、層間絶縁膜３８の上に所定のマスクパターンを形成する工程と、当該マスクパターンを用いて層間絶縁膜３８をエッチングする工程と、当該マスクパターンを除去する工程を有してよい。これにより、コンタクトホール５４等の開口を形成する。
本例の製造方法は、水素アニール段階Ｓ６０４よりも後に、チタン層形成段階Ｓ６０６を有する。チタン層形成段階Ｓ６０６では、層間絶縁膜３８の上および開口内にチタン層１１４を形成する。チタン層１１４は、スパッタリング等の方法で形成してよい。チタン層１１４の厚みＴ１は、３０ｎｍ以上、４５ｎｍ以下であってよい。
本例の製造方法は、チタン層形成段階Ｓ６０６よりも後に、窒化チタン層形成段階Ｓ６０８を有する。窒化チタン層形成段階Ｓ６０８では、チタン層１１４の上に窒化チタン層１１２を形成する。窒化チタン層１１２は、スパッタリング等の方法で形成してよい。
本例の製造方法は、窒化チタン層形成段階Ｓ６０８よりも後に、チタンシリサイド化段階Ｓ６１０を有する。チタンシリサイド化段階Ｓ６１０では、開口の底部５５において半導体基板１０と接して配置されたチタン層１１４の全体をチタンシリサイド化する。
本例の製造方法は、チタンシリサイド化段階Ｓ６１０の後に、タングステンプラグ形成段階Ｓ６１２を有する。タングステンプラグ形成段階Ｓ６１２においては、開口内の窒化チタン層１１２の上にタングステンプラグ１２０を形成する。タングステンプラグ１２０は、水素含有雰囲気において、ＣＶＤ法等の方法で形成してよい。タングステンプラグ形成段階Ｓ６１２において、水素イオンがチタンシリサイド層１１６を通過して半導体基板１０の内部に注入されて、半導体基板１０のダメージが回復する。
なお水素イオンは、タングステンプラグ形成段階Ｓ６１２以外の工程で、半導体基板１０の内部に注入されてもよい。製造方法は、チタンシリサイド化段階Ｓ６１０よりも後に、半導体基板１０の内部に水素イオンを注入してアニールする工程を有してよい。
このような工程により、半導体基板１０の内部のダメージを回復できる。例えば、水素アニール段階Ｓ６０４で残存したダメージ、および、水素アニール段階Ｓ６０４よりも後で生じたダメージを回復できる。例えば、スパッタリング等によっても、半導体基板１０の内部にはダメージが生じ得る。
チタンシリサイド化段階Ｓ６１０において半導体基板１０をアニールする温度は、タングステンプラグ形成段階Ｓ６１２においてタングステンを成膜する温度よりも高くてよい。チタンシリサイド化段階Ｓ６１０におけるアニール温度は、例えば７００℃以上である。タングステンプラグ形成段階Ｓ６１２における成膜温度は、例えば５００℃以下である。チタンシリサイド化段階Ｓ６１０におけるアニール温度を高くすることで、チタン層１１４の全体をチタンシリサイド化することが容易になる。チタンシリサイド化段階Ｓ６１０におけるアニール時間は、タングステンプラグ形成段階Ｓ６１２における成膜時間よりも長くてよい。チタンシリサイド化段階Ｓ６１０におけるアニール時間は、例えば５分以上である。当該アニール時間は、１０分以上であってよく、１５分以上であってもよい。タングステンプラグ形成段階Ｓ６１２における成膜時間は、例えば３分以下である。
チタンシリサイド化段階Ｓ６１０において半導体基板１０をアニールする温度は、水素アニール段階Ｓ６００におけるアニール温度より高くてもよい。水素アニール段階Ｓ６０４におけるアニール温度は、例えば５００℃以下である。チタンシリサイド化段階Ｓ６１０におけるアニール時間は、水素アニール段階Ｓ６０４におけるアニール時間より短くてよく、長くてもよい。水素アニール段階Ｓ６０４におけるアニール時間は、例えば１０分以下である。
製造方法は、コンタクトホール５４により露出した半導体基板１０の上面に、コンタクト領域１５よりもドーピング濃度の高いＰ型のコンタクトプラグ領域を形成するコンタクトプラグ形成段階を有してもよい。コンタクトプラグ領域は、トランジスタ部７０だけに設けてよく、トランジスタ部７０およびダイオード部８０に設けてもよい。
コンタクトプラグ領域は、コンタクト領域１５よりも浅い範囲に不純物イオンを注入して形成される。コンタクトプラグ領域を形成することで、バリアメタル１１０と半導体基板１０との間のコンタクト抵抗を低減できる。コンタクトプラグ形成段階は、開口形成段階Ｓ６０２と、チタン層形成段階Ｓ６０６の間で行ってよい。上述したように、コンタクトプラグ領域形成段階で生じたダメージも、タングステンプラグ形成段階Ｓ６１２等で回復できる。
図５において説明したように、製造方法は、層間絶縁膜３８の側壁５３を曲面形状にするリフロー段階を更に有してよい。リフロー段階は、開口形成段階Ｓ６０２の後で行う。リフロー段階は、開口形成段階Ｓ６０２と、コンタクトプラグ形成段階の間で行ってよい。
図６において説明したように、製造方法は、第２チタン層１１５を形成する第２チタン層形成段階を更に有してよい。第２チタン層形成段階は、タングステンプラグ形成段階Ｓ６１２よりも後に行われる。第２チタン層形成段階においては、スパッタリング等により、第２チタン層１１５を成膜してよい。
図８は、チタンシリサイド化段階Ｓ６１０におけるアニール温度と、半導体装置１００の閾値電圧Ｖｔｈのバラツキ（３σ）との関係を示す図である。本例におけるチタン層１１４の厚みは４０ｎｍである。また、アニール時間は１０分である。閾値電圧Ｖｔｈは、半導体基板１０の内部の結晶欠陥等のダメージにより変動する。半導体基板１０のダメージが十分に回復していないと、ダメージの回復度合いにバラツキが生じ、閾値電圧Ｖｔｈのバラツキが大きくなる。このように、結晶欠陥等のダメージ残りは半導体装置１００の特性に影響を与える。
図８に示すように、アニール温度が７００℃になると、閾値電圧Ｖｔｈのバラツキが抑制される。また、アニール温度を７００℃よりも大きくしても、閾値電圧Ｖｔｈのバラツキはそれほど変化しない。これは、アニール温度を７００℃にすることで、半導体基板１０の上面２１に接するチタン層１１４の全てがチタンシリサイド化したためと考えられる。
なお、チタンシリサイド化段階Ｓ６１０およびタングステンプラグ形成段階Ｓ６１２（すなわち、チタンシリサイド化段階Ｓ６１０より後に水素を注入する段階）のいずれかを行わない場合、閾値電圧Ｖｔｈのバラツキは小さくならなかった。このため、チタンシリサイド層１１６を水素イオンが通過することで、半導体基板１０のダメージが回復したと考えられる。
図９は、チタン層１１４の厚みＴ１と、閾値電圧Ｖｔｈのバラツキとの関係を示す図である。本例におけるアニール時間は１０分である。また図９においては、アニール温度が６６０℃の場合と、７００℃の場合とを示している。
アニール温度が７００℃の場合、チタン層１１４の厚みＴ１が４５ｎｍ以下では、比較的に閾値電圧Ｖｔｈのバラツキが小さくなった。また、チタン層１１４の厚みＴ１を４０ｎｍ以下にすると、閾値電圧Ｖｔｈのバラツキがほぼ一定になった。厚みＴ１が４０ｎｍ以下の領域では、半導体基板１０の上面２１に接するチタン層１１４の全体がチタンシリサイド化したと考えられる。一例として、チタン層１１４の厚みＴ１が４０ｎｍ以下であり、且つ、アニール温度が７００℃以上であってよい。
なおアニール温度が６６０℃の場合、チタン層１１４の厚みＴ１を４０ｎｍにしても、閾値電圧Ｖｔｈのバラツキは小さくならなかった。当該条件では、半導体基板１０と接するチタン層１１４において、チタンシリサイド化せずにチタンが残存していると考えられる。ただし、図５に示したように、層間絶縁膜３８の側壁５３を曲面形状にした場合、アニール温度が６６０℃であっても、閾値電圧Ｖｔｈのバラツキは小さくなった。
なお、アニール温度が６５０℃、７００℃、７５０℃の場合で、エミッタ電極５２の引張強度試験を行った。引張強度試験においては、エミッタ電極５２にピンを接合して引っ張り、エミッタ電極５２の剥離が生じるか否かを試験した。アニール温度を７００℃または７５０℃まで上昇させても、引張強度の低下は見られなかった。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・上方位置、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５３・・・側壁、５４・・・コンタクトホール、５５・・・底部、５６・・・コンタクトホール、６０・・・メサ部、６１・・・両端、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ガードリング、１００・・・半導体装置、１０２・・・活性領域、１０４・・ゲートパッド、１０６・・・エミッタパッド、１１０・・・バリアメタル、１１２・・・窒化チタン層、１１４・・・チタン層、１１５・・・第２チタン層、１１６・・・チタンシリサイド層、１２０・・・タングステンプラグ、１３０・・・領域、１４０・・・外周端

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上面に配置された層間絶縁膜と、
    前記層間絶縁膜上に設けられたチタン層と、
    前記チタン層上に設けられた窒化チタン層と
    を備え、
    前記層間絶縁膜には、前記半導体基板の上面の一部を露出させる開口が設けられ、
    前記チタン層および前記窒化チタン層は、前記開口内にも設けられており、
    前記開口の底部において前記半導体基板と接して配置された前記チタン層は、全体がチタンシリサイド化している半導体装置。
  2. 前記開口内において、前記窒化チタン層上に設けられたタングステンプラグを更に備える
    請求項１に記載の半導体装置。
  3. 前記開口以外の領域において前記層間絶縁膜上に設けられた前記チタン層は、チタンシリサイド化した部分を含まないチタン層である
    請求項１または２に記載の半導体装置。
  4. 前記開口以外の領域において前記層間絶縁膜上に設けられた前記チタン層の厚みは、３０ｎｍ以上、４５ｎｍ以下である
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記開口における前記層間絶縁膜の側壁の少なくとも一部は、上方に凸の曲面形状を有する
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板は、
    前記半導体基板の上面から内部まで設けられ、前記半導体基板の上面において予め定められた配列方向に並んで設けられた複数のトレンチ部と、
    ２つのトレンチ部に前記配列方向において挟まれたメサ部と
    を有し、
    前記層間絶縁膜は、少なくとも一部の前記トレンチ部の上端を覆って設けられ、
    前記開口は、少なくとも一部の前記メサ部の上面を露出させるように設けられ、
    少なくとも前記メサ部の前記配列方向における両端の上方において、前記層間絶縁膜の側壁は前記曲面形状を有する
    請求項５に記載の半導体装置。
  7. 前記窒化チタン層上、および、前記タングステンプラグ上に設けられ、チタンシリサイド化していない第２チタン層を更に備える
    請求項２に記載の半導体装置。
  8. 半導体基板の上面に層間絶縁膜を形成する絶縁膜形成段階と、
    前記層間絶縁膜に開口を形成して、前記半導体基板の上面の一部を露出させる開口形成段階と、
    前記層間絶縁膜上および前記開口内にチタン層を形成するチタン層形成段階と、
    前記チタン層上に窒化チタン層を形成する窒化チタン層形成段階と、
    前記開口の底部において前記半導体基板と接して配置された前記チタン層の全体をチタンシリサイド化するチタンシリサイド化段階と
    を備える製造方法。
  9. 前記チタンシリサイド化段階において、前記半導体基板を７００℃以上でアニールする
    請求項８に記載の製造方法。
  10. 前記チタン層形成段階において、３０ｎｍ以上、４５ｎｍ以下の前記チタン層を形成する
    請求項８または９に記載の製造方法。
  11. 前記開口内の前記窒化チタン層上にタングステンプラグを形成するタングステンプラグ形成段階を更に備え、
    前記チタンシリサイド化段階において前記半導体基板をアニールする温度は、前記タングステンプラグ形成段階においてタングステンを成膜する温度よりも高い
    請求項８から１０のいずれか一項に記載の製造方法。
  12. 前記チタン層形成段階より前に、水素含有雰囲気で前記半導体基板をアニールする水素アニール段階を更に備え、
    前記チタンシリサイド化段階において前記半導体基板をアニールする温度は、前記水素アニール段階におけるアニール温度よりも高い
    請求項８から１１のいずれか一項に記載の製造方法。
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