JP2006049808A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。
【選択図】 図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、不純物含有半導体層と導電体膜とのコンタクト部を有する半導体装置の製造方法に関する。
半導体集積回路の微細化につれて、コンタクトホール等のアスペクト比が高くなる一方で、半導体基板に形成される不純物拡散層が浅くなってきている。また、ゲート電極の線幅や間隔も狭くなってきているが、シリサイド形成領域の確保が必要である。
コンタクトホールは、通常、図１（ａ）に示すように、レジストパターン１００４をマスクとして、絶縁膜１００３をエッチングすることにより形成される。シリコン酸化膜（ＳｉＯ2 ）による絶縁膜１００３をエッチングする場合は、たとえば、フロロカーボンガスを使用し、プラズマエッチングによりシリコン基板１００１に形成された不純物拡散層１００２が露出するまでエッチングを行う。
シリコン酸化膜１００３をプラズマエッチングするには、プラズマ中のイオンエネルギーを１ＫｅＶ以上まで上昇させる。このため、シリコン酸化膜（絶縁膜）１００３の除去後に露出する不純物拡散層１００２をオーバーエッチングする際に、イオンの衝撃により、不純物拡散層１００２にダメージ層１００５が形成されてしまう。このダメージ層１００５は、プラズマエッチングにより打ち込まれた炭素イオンがＳｉ−Ｃ結合を形成した領域であり、不純物拡散層１００２の表面から５ｎｍ程度の深さに達する。
このようなダメージ層は、サイドウォール形成時のドライエッチングによっても発生する。さらに、不純物注入前においても、ゲート電極加工時に、主として電磁波によるダメージ層が形成される。ゲートエッチングによるダメージ層は、その後に形成されるＬＤＤ領域の寄生抵抗の上昇や接合リークの原因となる。
不純物拡散層１００２のダメージを防ぐために、プラズマ中のイオンエネルギーを１ＫｅＶから、たとえば０．５ＫｅＶに下げることが考えられる。０．５ＫｅＶ程度でも、シリコン酸化膜のエッチングは可能であり、ダメージ層１００５の深さも浅くなる。
しかし、イオンエネルギーを下げると、シリコン酸化膜１００３とシリコン基板１００１とのエッチング選択比が低下する。この結果、図１（ｂ）に示すように、シリコン基板１００１が５０ｎｍ以上も削られるという問題が生じる。デバイスの微細化につれて不純物拡散層１００２の深さが浅くなっている状況では、選択比の低下によるシリコン削れ１００６は、深刻である。したがって、イオンエネルギーを下げることによるダメージ層の防止は、現実的ではない。
不純物拡散層１００２表面のダメージ層１００５は抵抗が高く、コンタクト抵抗の増大につながる。そこで、従来は、ＣＦ４やＳＦ６等のフッ素ラジカルによる等方性エッチングで、ダメージ層１００５を除去していた。等方性エッチングでは、図２（ａ）に示すように、コンタクトホール１０２０の底部にアンダーカット１００９が生じる。アンダーカット１００９があると、図２（ｂ）に示すように、チタニウム（Ｔｉ）や窒化チタニウム（ＴｉＮ）などのバリアメタル１００７に断線が発生し、コンタクトホールに埋め込まれるタングステン（Ｗ）などの金属１０１０が、シリコンと反応してしまう。この結果、アンダーカット部に金属シリサイド１００８が異常形成され、接合リーク電流が増大する。
ダメージ層を除去するために、水素ガスの比率を８０％以上、流量５０ＳＣＣＭ以上、圧力５０ｍＴｏｒｒ以上の条件で、基板を水素プラズマによりエッチングする方法が提案されている（たとえば、特許文献１参照）。
また、コンタクト抵抗を低減する方法として、半導体基板と導電体膜との界面の接触面積を増大させることが提案されている（たとえば、特許文献２参照）。この方法では、基板の（１１１）面または（１００）面に、異方性エッチングでＶ字形状または逆台形形状の溝を形成することによって、コンタクトホールの底面に凹凸を形成して、接触面積の増大をはかっている。
さらに、リーク電流を低減させてＤＲＡＭのリフレッシュ特性を改善するために、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）など、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属元素を、所定の濃度でストレージ電極に導入することが提案されている（たとえば、特許文献３参照）。積極的にシリサイド化しやすい金属をシリコン中に導入し、シリサイド化させることによって、ゲッタリングサイトを形成する。この結果、ＤＲＡＭのリーク電流を減少させることができる。
特開２０００−９１３１０号公報（特許第３３０５２７０号） 特開平１０−２０９４２８号公報 特開２００２−２８９５５４号公報
しかし、上述した特許文献１に開示される方法では、温度制御は行われておらず、ダメージ層の除去後の形状は、等方的なものになるはずである。したがって、アンダーカットの発生を防止できず、コンタクト抵抗を効果的に抑制することはできない。
特許文献２に開示される方法は、開口部の内部にエッチング用のマスクパターンを形成するため、広いコンタクト面積がある部分にしか適用できない。したがって、アスペクト比の高いコンタクトホール底部のダメージ層の除去には不適切である。
特許文献３に開示される方法では、酸化膜エッチングのチャンバ内で金属を導入するため、多数のウェーハを処理する場合に、金属元素の導入量が揺らぐ可能性がある。酸化膜エッチング中に生じる有機系生成物の影響で、導入される金属の注入量が変化するからである。
そこで、本発明は、アスペクト比の大きいコンタクトホールでも、アンダーカットを生じさせることなくダメージ層を除去することのできる半導体装置の製造方法を提供する。
また、安定してシリコン基板に金属を導入することによって、コンタクト部分でのリーク電流の発生を抑制できる半導体装置の製造方法を提供する。
また、ゲート電極やサイドウォールエッチング後にシリコン基板に生じたダメージ層を除去して寄生抵抗や接合リークを低減することのできる半導体装置の製造方法の製造方法を提供する。
さらに、十分なシリサイド形成領域を確保できる低抵抗の半導体装置を提供する。
本発明では、エッチング処理により生じたシリコン基板やポリシリコンプラグのダメージ層を、熱分解させた原子状の水素により、所定の温度下で除去する。原子状の水素で、一定の温度制御下でエッチングすることで、アンダーカットのない異方性の形状にダメージ層を除去することができる。
さらに、水素を熱分解させるための加熱触媒体として、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属を含む金属触媒体を用い、金属触媒体からの蒸発を利用して、安定した量の金属を半導体基板に供給する。これにより接合リーク電流が低減される。
第１の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜を、ドライ工程によりエッチングする工程と、
（ｃ）前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程と
を含む。
熱分解した原子状の水素は、たとえば、加熱した触媒体に水素を含む分子を接触させて生成することができる。
ダメージ層の除去工程は、たとえば、半導体基板を保持するサセプタ温度を１７０℃以上に維持して行う。
一例では、加熱した触媒体として、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属を含み、当該金属を前記半導体基板へ導入する工程をさらに含む。
これにより、所定量の金属を安定して半導体基板に導入することができる。
第２の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に電極となる導電膜を形成する工程と、
（ｃ）前記導電膜を、ドライ工程によりエッチングする工程と、
（ｄ）前記エッチングにより前記半導体基板上に生じたダメージ層の少なくとも一部を、前記絶縁膜の少なくとも一部を除去した後、熱分解した原子状の水素により、所定の温度下で除去する工程と
を含む。
第３の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極の側壁に、ドライエッチングによりサイドウォールを形成する工程と、
（ｃ）前記サイドウォールの形成によって前記半導体基板上に生じたダメージ層の少なくとも一部を、熱分解した原子状の水素により、所定の温度下で除去する工程と
をさらに含む。
いずれの側面においても、所定の温度条件下で、熱分解による水素原子（水素ラジカル）で基板を処理することによって、アンダーカットを生じさせることなく、断面逆台形の形状にダメージ層を除去することができる。これにより、寄生容量や接合リークが抑制される。
第４の側面では、寄生抵抗を低減し接合リークを抑制した半導体装置を提供する。半導体装置は、
半導体基板と、
前記半導体基板上に絶縁膜を介して位置するゲート電極と、
前記ゲート電極の側壁に位置するサイドウォールと、
前記ゲート電極の両側の半導体基板に形成された不純物拡散領域と、
を備え、前記サイドウォール底面の断面形状は、逆台形形状であり、
前記サイドウォールの外側に位置する不純物拡散領域表面の断面形状は、逆台形形状である。
不純物拡散領域の表面の断面形状をアンダーカットのない逆台形型とすることで、シリサイド化の面積を拡大し、接合リークを低減した低抵抗の半導体装置が実現される。
アンダーカットを生じさせることなく、半導体装置製造の過程で生じるダメージ層を除去することができる。この結果、ダメージ層を除去した部分での抵抗を低減し、接合リークを防止することができる。
また、所定量の金属を安定して半導体基板に導入することができる。この結果、シリコン基板へのリーク電流を低減することができる。
（第１実施形態）
図３〜図６は、本発明の第１実施形態に係るダメージ層の除去を説明するための図である。本実施形態では、半導体装置の製造工程において、絶縁層のドライエッチングによりシリコン基板に生じるダメージ層を、加熱触媒体を用いた処理装置内で、熱分解水素によりエッチング除去する。以下では、コンタクトホール形成時に、ホール底面に生じるダメージ層の除去を例にとって、説明する。
まず、図３（ａ）に示すように、コンタクト抵抗測定用のサンプルに、コンタクトホール２０を形成する。より具体的には、ｐ型１０Ωのシリコン基板１１の所望の領域に、ｎ型拡散層（以下、適宜「シリコン拡散層」と称する）１２を形成する。ｎ型拡散層１２は不純物としてＡｓを用い、打ち込みエネルギー３０ＫｅＶで、４Ｅ１５／ｃｍ２のイオン注入を行って形成する。
次に、ＣＶＤ法を用いて、シリコン酸化膜１３を５０ｎｍの膜厚に形成する。シリコン酸化膜１３上に、フォトリソグラフィー法により、レジストパターン１４を形成する。レジストパターン１４には、０．４μｍ径のコンタクトホールパターンが形成されている。このようなウェーハを酸化膜エッチャーに設置し、レジストパターン１４をマスクとして、シリコン酸化膜１３にコンタクトホール２０を形成する。
酸化膜エッチャーは、たとえば、放電周波数３８０ｋＨｚでプラズマ処理を行う並行平板型エッチャーである。エッチングガスには、ＣＨＦ３、ＣＦ４、Ａｒを用いる。このエッチング条件でのプラズマ中のイオンエネルギーは、１．２ＫｅＶである。
この条件で、シリコン酸化膜１３を５０ｎｍエッチングする。シリコン拡散層１２が露出する時点で、ダメージ層１５は５ｎｍの深さになっている。このダメージ層１５には炭素（Ｃ）が打ち込まれており、シリコン拡散層１２中でＳｉ−Ｃを形成することにより、コンタクト抵抗増大の要因となる。
次に、図３（ｂ）に示すように、コンタクトホール２０底部のダメージ層１５を除去する。ダメージ層１５を除去するのに、コンタクトホール形成後のシリコン基板を、加熱触媒体を備えた処理装置に移し、熱分解水素を発生させて、気相でエッチングする。
図４は、加熱触媒体４３を用いた処理装置４０の概略構成図である。処理装置４０は、水素ガスを導入するガス供給ポート４１と、被処理基板（シリコン基板）４５を保持するステージ４２と、加熱触媒体４３を備える。加熱触媒体として、第１実施形態では、タングステンフィラメントを用いる。タングステンフィラメントを１８００℃に加熱しておき、ガス供給ポート４１から水素ガスを流量１２０ＳＣＣＭで供給する。加熱したタングステンフィラメント４３に水素分子を接触させ、熱分解した原子状の水素を生成する。この熱分解水素を、ステージ４２に保持されたシリコン基板（被処理基板）４５と反応させて、ダメージ層１５を約８ｎｍ除去する。このときの処理圧力は１．３３Ｐａである。
ダメージ層１５の除去後の形状は、被処理基板４５の温度に依存する。１７０℃以上で処理した場合、図３（ｂ）に示すような良好な異方性の断面形状を有するリセス２３が得られるが、１７０℃よりも低い基板温度では、図２（ａ）に示したような等方性の形状となり、コンタクト抵抗が増大する原因となる。
被処理基板４５の温度は、１７０℃以上、かつ不純物の熱拡散温度よりも低く、望ましくは３００℃〜５００℃の範囲である。
図４に示す例では、熱分解水素によりダメージ層１５を除去する間、ステージ４２を４２０℃に維持しており、ステージ４２の温度を基板のサセプタ温度とみなすことができる。４２０℃でダメージ層を約８ｎｍ除去した場合、断面が良好な逆台形形状になることがＳＥＭにより観察されている。これは、シリコン基板のエッチング速度の面方位依存性による。
図５は、熱分解水素でエッチングした場合の、シリコン基板の（１００）面と（１１１）面のエッチング速度とサセプタ温度との関係を示すグラフである。１７０℃近傍で、（１１１）面のエッチング速度が急激に落ち、１７０℃以上、特に２００℃以上では、（１００）面が優位にエッチングされる。
これに対し、１７０℃よりも低い領域では、（１１１）面と（１００）面が同程度にエッチングされるので、従来行われていたフッ素ラジカルによる等方性エッチングと同じ形状になり、コンタクト抵抗の劣化を防止できない。
シリコン基板エッチングの面方位依存性のメカニズムは、次のように考えられる。すなわち、最表面のシリコン原子は、（１００）面では結合手２本により固定されている。一方、（１１１）面では、結合手３本により固定されている。（１１１）面のほうが結合している結合手の本数が多い分、解離するのにエネルギーが必要である。また、基板表面の温度が高くなるほど、基板表面での水素の滞在時間（吸着時間）が短くなり、（１１１）面で十分なエネルギーが得られない状況となる。この結果、（１００）面と（１１１）面とのエッチングレート比が高くなり、アンダーカットのないダメージ層の除去が可能になる。
図６（ａ）および図６（ｂ）は、ダメージ層１５を除去した後のコンタクトホール２０の埋め込みを示す。図６（ａ）では、ｎ型ドープドポリシリコン１９を成膜して、コンタクトホールを埋め込み、図６（ｂ）は、コンタクトホール内にバリアメタル２１を形成後、金属で埋め込んだ例を示す。図６（ａ）および図６（ｂ）の構成例は、たとえば、ビット線コンタクトや、キャパシタとトラジスタを接続するコンタクトプラグに適用される。
次に、図６（ａ）に示すサンプルに、電極等（不図示）を形成し、コンタクト抵抗を測定した。比較例として、ダメージ層を除去せずにｎ型ドープドポリシリコンのコンタクトを形成したものと、従来の等方性エッチングでダメージ層を除去した後にｎ型ドープドポリシリコンのコンタクトを形成したものとを準備し、同様にしてコンタクト抵抗を測定した。測定結果を表１に示す。
Figure 2006049808
 表１から明らかなように、所定の温度範囲で熱分解水素を用いてダメージ層を除去した場合は、コンタクト抵抗を効果的に低減することができる。ダメージ層を除去しない場合は、シリコン拡散層の表面領域に形成されたＳｉ−Ｃ結合により、コンタクト抵抗の増大が顕著である。また、従来のフッ素ラジカルによるエッチング除去では、アンダーカットの影響により、コンタクト抵抗の低減効果が、不十分である。
一般に、コンタクトホール内にポリシリコンを成長してコンタクトを形成する場合は、アンダーカットがあっても、ホール内の充填は比較的良好に行われる。しかし、ダメージ層が除去された領域やその近傍でボイドの発生を抑えきれず、コンタクト抵抗を十分に抑制することができない。
これに対し、本発明の実施形態によれば、図６（ａ）に示すようにダメージ層を異方性の底面形状に除去できるので、コンタクトホール内にボイドを発生させることなくポリシリコンを成長することができる。
充填効果の比較的良好なポリシリコンのコンタクトでさえ、表１のようなコンタクト抵抗の低減効果が発揮される。図６（ｂ）に示すシリコン−メタルコンタクトを形成した場合は、従来方法に比較して、コンタクト抵抗の低減効果はさらに大きくなる。
上記では、ビット線コンタクトや、ストレージノードとのコンタクトプラグの形成を例にとって、ダメージ層の除去を説明したが、上述したダメージ層の除去手法は、サイドウォールエッチングによるダメージの除去など、エッチングガスによる任意のダメージ層の除去に適用できる。
通常、半導体装置の形成工程では、素子分離を行い、ゲート電極を形成した後に、サイドウォールエッチングを行う。このとき、シリコン基板表面が露出する。露出した表面は、サイドウォールエッチングによるダメージ層が生じている。この部分を、所定の温度制御の下に、熱分解水素でエッチングすることにより、異方性のリセス形状にダメージ層をエッチング除去することができる。この結果、後のシリサイド工程でのシリサイド形成不良を効果的に抑制できる。また、サイドウォールエッチングによるダメージ層の除去後に、シリコンゲルマニウムをエピタキシャル成長する場合でも、エピタキシャル成長を良好に行うことのできるシリコン表面が提供される。
（第２実施形態）
次に、図４の処理装置を用いて、ダメージ層の除去とともに、あるいは、ダメージ層の除去後に、金属をシリコン拡散層に導入するメカニズムを説明する。図４の処理装置４０において、加熱触媒体４３として、チタニウムを含む金属フィラメントを用いる。チタニウムは、シリサイド化の活性化エネルギーが１．８ｅＶ以下であり、シリコン基板中でシリサイド化してゲッタリングサイトをつくり易い。
まず、図３（ａ）と同様のサンプルを、処理装置４０内のステージ４２上に設置する。ステージ温度（サセプタ温度）は４２０℃に設定し、処理室内の圧力を１．３３Ｐａに設定しておく。チタニウムを含む加熱触媒体４３をあらかじめ１９００℃に加熱しておき、ガス供給ポート４１から供給する水素分子を接触させて、熱分解した水素を生成する。熱分解水素をシリコンと反応させてエッチングすると同時に、加熱された触媒体４３から蒸発するチタニウムを、シリコン基板（被処理基板）４５上へ供給する。この状態で、ダメージ層１５を８ｎｍ程度除去する。
酸化膜エッチングに用いた処理室とは別の処理室４０を用いて、ダメージ層の除去とコンタクト部への金属の導入を行うので、酸化膜エッチングによる有機生成物の影響が排除される。その結果、多数の基板を処理する場合でも、チタニウムの導入量を安定して制御することができる。なお、ダメージ層の除去と金属の導入を同時に行う場合は、ダメージ層除去後に表面近傍に残る金属量を考慮して、金属の導入量を設定すればよい。このとき、金属の導入量は、ダメージ層のシリコンの除去と金属導入の競争反応によって決まるが、金属導入量は安定して行うことが可能である。
上述した例では、熱分解水素によるダメージ層の除去と、チタニウムの導入とを同時に行っているが、同じ処理装置内で、連続して行ってもよい。たとえば、熱分解水素によりダメージ層を除去した後に、いったん水素ガスの供給を止める。次に、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）などの不活性ガスをガス供給ポート４１から供給しつつ、加熱触媒体４３からチタニウムを供給する。この方法では、処理時間は多少長くなるが、金属導入量の制御性がさらに向上する。
ダメージ層の除去と同時に金属を導入するか、あるいは、ダメージ層の除去後に金属を導入するかは、要求されるデバイスの動作特性に応じて使い分けることができる。いずれの場合も、シリコン基板に導入される金属元素の濃度は、１×１０11atoms／ｃｍ2 以上、１×１０15atoms／ｃｍ2 以下に制御される。
図７は、シリコン基板に導入されるチタニウムの濃度と、フェイル（不良）ビットとの関係を示す図である。上述したいずれかの方法で、ダメージ層の除去とチタニウムの導入を行った後、図６（ａ）に示すように、コンタクトホール内にコンタクトプラグを形成し、シリコン酸化膜１３上のポリシリコン１９をパターニングしたストレージ電極と、誘電体膜（不図示）と、上部電極（不図示）でキャパシタを構成してフェイルビットをカウントする。５００ミリ秒以下で電荷が失われるビットをフェイル（不良）ビットとしてカウントした。
図７から分かるように、所定量のチタニウムをシリコン拡散層中に導入することによって、フェイルビット数が減少している。これは、シリコン基板１１でチタニウムがシリサイド化して、ゲッタリングサイトとなり、リーク電流を防止するためと考えられる。
このように、第１実施形態で説明したダメージ層の除去と、第２実施形態で説明した金属の導入を組み合わせることにより、コンタクト抵抗とリーク電流を低減した、良好なコンタクトの形成が実現される。
図８および図９は、上述したダメージ層の除去および／または金属導入を利用した半導体装置の製造工程の一例を示す。
まず、図８（ａ）に示すように、ｐ型シリコン基板５１に素子分離領域（フィールド酸化膜）５２を形成し、所定の形状のゲート電極（あるいはワード線）５３を形成し、ゲート電極５３とフィールド酸化膜５２をマスクとして低濃度のｎ型不純物を注入する。続いて、全面に堆積したシリコン酸化膜を垂直方向にエッチングしてサイドウォール５４を形成する。必要に応じて、サイドウォール５４形成後に、シリコン基板を加熱触媒体の処理装置（図４参照）に設置し、熱分解水素により表面のダメージ層を除去する。同じ処理装置内で、加熱触媒体から、シリサイド化エネルギーが１．８ｅＶ以下の高融点金属、たとえば、チタニウム（Ｔｉ）、プラチナ（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を、シリコン基板に導入してもよい。
さらに、サイドウォール５４をマスクとして高濃度のｎ型不純物を注入してＬＤＤ構造の不純物拡散層５５ａ、５５ｂを形成する。
次に、図８（ｂ）に示すように、全面にシリコン酸化膜および層間絶縁膜を含む絶縁層５７を堆積し、所定の形状にパターニングしたレジストパターン５９を形成し、レジストパターン５９をマスクとして、不純物拡散層５５ｂに到達するコンタクトホール５８を、プラズマエッチングにより形成する。プラズマエッチングの結果、不純物拡散層５５ｂの表面にダメージ層６１が生じる。
次に、図８（ｃ）に示すように、シリコン基板を加熱触媒体の処理装置に設置する。加熱触媒体を１８００℃に加熱しておき、処理室内の圧力を１．３３Ｐａ、サセプタ温度をほぼ４２０℃に設定して、水素ガスを供給する。このような条件下で、熱分解水素によりダメージ層６１を除去する。これにより、コンタクトホール５８の底面に、異方性（逆台形）の断面形状のリセス６２が生じる。必要に応じて、加熱触媒体からチタニウム（Ｔｉ）、プラチナ（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等をシリコン基板に導入してもよい。ダメージ層の除去後に、レジストパターン５９を除去する。
次に、図８（ｄ）に示すように、コンタクトホール５８内と絶縁膜５７上にｎ型不純物を含有するポリシリコン膜を堆積し、パターニングすることによって、不純物拡散層５５ｂに接続されるビット線コンタクト６３を形成する。
次に、図９（ａ）に示すように、酸化シリコン等の層間絶縁膜６４を堆積し、層間絶縁膜６４上にレジストパターン６５を形成する。
さらに、図９（ｂ）に示すように、レジストパターン６５をマスクとして、層間絶縁膜６４、シリコン酸化膜を含む絶縁層５７を順次プラズマエッチングする。これにより、不純物拡散領域５５ａに達するコンタクトホール６６を形成する。
このシリコン基板を、チタニウムを含む加熱触媒体を備える処理室に設置する。加熱触媒体を１５００℃に加熱しておき、サセプタ温度４２０℃、圧力１．３３Ｐａに設定する。水素ガスを供給し、熱分解水素によりコンタクトホール６６の底面のダメージ層を除去するとともに、加熱触媒体からチタニウムを露出した不純物拡散層５５ａに導入する。
これにより、コンタクトホール６６の底面が、断面逆台形型の形状になる。この結果、接触面積が広がり、コンタクト抵抗が低減する。また、不純物拡散層５５ａには、１×１０14atoms／ｃｍ2 のチタニウムが含有される。
次に、図９（ｃ）に示すように、コンタクトホール６６内にｎ型のドープドシリコンを成長し、層間絶縁膜６４上のポリシリコンを所定の形状にパターニングして、ストレージコンタクトプラグ７１ａと、ストレージ電極（下部電極）７１ｂを形成する。さらに誘電体膜７２と、ポリシリコンの上部電極７３を形成して、キャパシタ７０を形成する。その後、絶縁膜７４を形成して半導体装置５０ができる。
ビット線コンタクト６３と不純物拡散層５５ｂとの界面は、断面が逆台形の異方性の形状となっており、コンタクト抵抗が低減されている。同様に、ストレージコンタクト７１ａと不純物拡散層５５ａとの界面の断面形状も、アンダーカットのない異方性の形状であり、コンタクト抵抗が低減されている。さらに、不純物拡散層５５ａに導入されたチタニウムにより、ストレージノードからのリーク電流を低減できる。全体として、すぐれたコンタクト特性を有する半導体装置が実現できる。
上述した例では、金属を導入する際に、チタニウムを含む加熱触媒体を用いたが、シリサイド化の活性化エネルギーが１．８ｅＶ以下であり、かつ融点の高い金属であれば、チタニウム（Ｔｉ）以外にも加熱触媒体として用いることができる。たとえば、チタニウムの代わりにプラチナ（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を加熱触媒体に用いてもよい。
また、上述した例では、熱分解水素を生成するために水素ガスを供給したが、導入するガスは、アンモニア（ＮＨ3 ）など、熱分解によって電荷を持たない原子状の水素を発生させる分子構造のガスであれば、同様の効果が得られる。
また、本発明のダメージ層の除去方法は、強誘電体を用いたストレージノードにも適用できる。この場合、ダメージ層の除去とともに、チタニウム等の金属を導入した後、バリアメタルを形成し、コンタクトホールをメタルで充填して、コンタクトプラグを作成してもよい。この場合、コンタクト抵抗の低減効果がいっそう顕著になるとともに、シリコン基板へのリーク電流を低減することができる。
上述した本発明のダメージ層の除去方法は、図８（ａ）と関連して述べたように、シリコン基板へのセルフ・アライン・コンタクト（ＳＡＣ）ホールの開口や、ポリシリコンプラグへのコンタクトホール開口にも適用可能である。
図１０（ａ）は、ＳＡＣホール開口時のダメージ層の発生を示す図である。シリコン基板８１上に、ゲート絶縁膜８２を介してゲート電極８３が形成され、シリコン基板８１内に不純物拡散領域８５が形成されている。ゲート電極８３の側壁にはサイドウォール８４が形成され、サイドウォール８４はＳＡＣエッチングストッパとしての窒化膜８６で覆われ、さらに酸化膜８７で覆われている。
ＳＡＣエッチングを行なう場所にレジストマスクを形成し（不図示）、２周波数の並行平板エッチャー（dual frequency RIE）を用いて、
（１）酸化膜８７のエッチング
（２）窒化膜８６上にできた生成物の除去
（３）窒化膜８６のエッチング
を順次行なってセルフ・アライン・コンタクト８８を形成する。第１ステップの酸化膜８７のエッチングは、ガス種としてＣ4Ｆ8 、ＣＯ，Ａｒ、Ｏ2 を用いる。第２ステップの生成物除去は、Ｏ2 、Ａｒ、第３ステップの窒化膜８６のエッチングは、ＣＨＦ3 、Ａｒ，Ｏ2 を供給して行なう。
このとき、第３ステップでシリコン拡散層８５に炭素が打ち込まれ、ダメージ層（Ｓｉ−Ｃの形成）８９が生じる。イオンエネルギーは、１．０ＫｅＶ程度である。
そこで、このダメージ層８９を、水素ラジカル処理により除去する。具体的には、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ、サセプタ温度４２０℃で水素ガスをチャンバに導入し、熱分解水素原子（水素ラジカル）を発生させて、シリコン基板のダメージ層を断面逆台形の形状に取り除く。
図１０（ｂ）は、ポリシリコンコンタクトプラグへのコンタクトホール開口時のダメージ層の発生を示す図である。図１０（ａ）で形成したコンタクトホール８８にポリシリコンを成長させてポリシリコンプラグ９１を形成した後、酸化膜９３を堆積し、レジストマスク（不図示）を用いて、ポリシリコンプラグ９１に達するコンタクトホール９４を形成する。エッチングは、放電周波数が３８０ＨｚのＲＩＥで行なう。ガス種は、ＣＨＦ3 、ＣＦ4 、Ａｒを用い、イオンエネルギーは１．２ＫｅＶに設定する。このとき、ポリシリコンプラグ９１の表面に炭素が打ち込まれ、ダメージ層９２が形成される（Ｓｉ−Ｃの形成）。この場合も、触媒体１８００℃、圧力１．３３Ｐａ、サセプタ温度４２０℃にて、水素ガスをチャンバに導入してラジカルを生成し、水素ラジカル処理によりプラグ９１上のダメージ層９２を除去する。この場合も、抵抗増大の原因となるダメージ層９２が除去され、低抵抗のコンタクトプラグを形成することができる。
（第３実施形態）
図１１および図１２は、本発明の第３実施形態に係る半導体装置の製造工程を示す図である。第３実施形態では、ゲート電極の加工後と、サイドウォール形成後に、触媒体による熱分解を利用した水素ラジカル処理を行なって、ダメージ層を除去する。
まず、図１１（ａ）に示すように、基板１０１上に熱酸化によりゲート酸化膜１０２を形成し、ＣＶＤ法によりポリシリコン膜１０３と反射防止膜のＳｉＮ膜１０４を堆積する。その後、レジストを所定の形状にパターニングしてレジストマスク１０５を形成する。
次に、図１１（ｂ）に示すように、ドライエッチングによりＳｉＮ膜１０４とポリシリコン膜１０３をエッチングする。ポリシリコンのエッチング条件は、Ｃｌ2 とＯ2 をそれぞれ５０ＳＣＣＭおよび１０ＳＣＣＭで供給し、マイクロ波１０００Ｗ、バイアス５０Ｗ、圧力３ｍＴｏｒｒとする。このとき、ゲート酸化膜１０２を介して、基板１０１の表面にダメージ層１０７が形成される。このダメージ層は、電磁波によるダメージが主体である。
次に、図１１（ｃ）に示すように、ポリシリコンエッチング用のレジストマスク１０５を除去し、ＬＤＤ形成用のレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入して、ＬＤＤ１０９を形成する。
次に、図１１（ｄ）に示すように、ＬＤＤ形成用のレジストマスクを除去する。このとき、レジスト残渣除去のため、希フッ酸系の処理により、基板１０１上の酸化膜１０２が除去され、ゲートエッチング加工時に形成されたダメージ層１０７が剥き出しとなる。
次に、図１１（ｅ）に示すように、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ，サセプタ温度４２０℃で水素ガスをチャンバに導入し、水素ラジカルを生成し、ダメージ層１０７を除去する。このとき、サークルで囲まれた部分Ａの拡大図に示すように、不純物拡散層１０９の表面から、断面逆台形の形状１１０にダメージ層１０７が除去される。これにより、寄生抵抗を低減し、金属シリサイドの異常形成等による接合リークを抑制することができる。
次に図１２（ａ）に示すように、酸化膜を形成し、ドライエッチングによりサイドウォール１１１を形成する。エッチング条件は、ＣＨＦ3 、ＣＦ4 、Ａｒをそれぞれ１００ＳＣＣＭ，１５０ＳＣＣＭ、６００ＳＣＣＭで供給し、圧力１０００ｍＴｏｒｒ、印加電力４００Ｗとする。このとき、基板１０１の表面にイオン打ち込みによるダメージ層１１３が形成される。このときのダメージ層は、炭素イオンの打ち込みによるＳｉ−Ｃの形成が主体である。
次に、図１２（ｂ）に示すように、ゲート電極１０３上のＳｉＮ膜１０４を除去し、ソース・ドレイン（ＳＤ）１１２の形成用にレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入する。
次に、図１２（ｃ）に示すように、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ、サセプタ温度４２０℃で水素ガスをチャンバに導入し、水素ラジカルの生成によりダメージ層１１３を除去する。この場合も、サークルで囲んだ部分Ｂの拡大図に示すように、アンダーカットを生じさせることなく、ソース・ドレイン領域１１２の表面から、断面逆台形の形状１１５にダメージ層１１３が除去される。これにより、寄生抵抗が低減し、接合リークを抑制できる。ダメージ層１１３の除去後に連続して、シリサイド化のための金属を導入しても良いが、触媒体に、Ｔｉ，Ｃｏ，Ｐｔ，Ｎｉなど、シリサイドを形成する金属材料を用いた場合、ダメージ層１１３の除去と同時に、ＬＤＤ１０９表面へシリサイド化の活性化エネルギーが１．８ｅＶ以下の金属の導入を行なうことができる。これにより安定した量の金属を半導体基板に供給することができ、接合リーク電流が低減される。
最後に、図１２（ｄ）に示すように、層間絶縁膜１１６を堆積して次工程へ移行する。
図１３および図１４は、半導体装置の微細化への適応性を説明するための模式図である。図１３（ａ）は、ゲート電極１０３の加工後にＬＤＤ１０９を形成した状態を示す図、図１３（ｂ）は、ゲート電極１０３のエッチングによるダメージ層を、触媒体を用いた水素ラジカル処理によるダメージ層除去後の状態を示す図である。図１３（ｂ）に示すように、断面が逆台形の形状のダメージ層が除去されるので、ゲート電極１０３間の間隔を変化させることなく、シリサイド形成領域の面積を拡大することができる。また、アンダーカットの発生がないので、接合リークを防止することができる。
図１４（ａ）は、サイドウォール１１１形成後にソース・ドレイン領域１１２を形成した状態を示す図、図１４（ｂ）は、サイドウォール１１１のエッチングによるダメージ層を、触媒体を用いた水素ラジカル処理によるダメージ層除去後の状態を示す図である。図１４の例では、ゲート電極加工後のダメージ層の除去に加えて、サイドウォール加工後にもダメージ層の除去を行なっているので、ゲート電極１０３間の基板断面形状が、二重テーパ（二重の逆台形）になっている。
この場合も、ゲート電極１０３間の間隔を変化させることなく、シリサイド形成領域の面積を拡大することができる。通常は、細線になるとシリサイドの形成が困難になるが、水素ラジカル処理を行なう際の触媒体に、シリサイド化の活性エネルギーが１．８ｅＶ以下の金属を含む金属媒体を用いることによって、シリサイド化領域の拡大と同時に、ＬＤＤ領域１０９表面にシリサイド化の活性エネルギーが１．８ｅＶ以下の金属を安定して導入することが可能になり、ＴｉＳｉやＣｏＳｉを使用した微細ＭＯＳ構造の製造に有利である。
なお、ダメージ層の除去は、ゲート電極加工後、またはサイドウォール形成後のいずれか一方で行うだけでも、寄生抵抗の低減効果と、接合リークの抑制効果を達成することができる。
図１５および図１６は、第３実施形態に係る半導体装置の製造方法の変形例を示す図である。この例では、ゲート絶縁膜の厚さが異なる素子の配列に水素ラジカル処理によるダメージ層の除去を適用する。複数の機能ブロックを搭載するＬＳＩでは、機能ブロックによって動作電圧が異なり、ブロックごとに異なるゲート酸化膜厚のトランジスタが形成される。
まず、図１５（ａ）に示すように、基板１０１上に熱酸化により素子分離（ＬＯＣＯＳ）領域１２１と膜厚の異なるゲート酸化膜１２２および１２３を形成し、ＣＶＤ法によりポリシリコン膜１０３と反射防止のＳｉＮ膜１０４を堆積する。その後、レジストを所定の形状にパターニングしてレジストマスク１０５を形成する。
次に、図１５（ｂ）に示すように、ドライエッチングによりＳｉＮ膜１０４とポリシリコン膜１０３をエッチングする。ポリシリコンのエッチング条件は、Ｃｌ2 とＯ2 をそれぞれ５０ＳＣＣＭおよび１０ＳＣＣＭで供給し、マイクロ波１０００Ｗ、バイアス５０Ｗ、圧力３ｍＴｏｒｒとする。その後、酸化膜エッチング条件に切り換えて、エッチングを継続する。酸化膜エッチングの条件は、たとえばＣＨＦ3 、ＣＦ4 、Ａｒをそれぞれ１００ＳＣＣＭ，１５０ＳＣＣＭ、６００ＳＣＣＭで供給し、圧力１０００ｍＴｏｒｒ、印加電力４００Ｗとする。このとき、基板１０１の表面に、主として炭素イオンの打ち込み（Ｓｉ−Ｃの形成）によるダメージ層１２７が形成される。特に、薄いほうのゲート酸化膜１２２側でのダメージが大きい。
次に、図１５（ｃ）に示すように、ポリシリコンエッチング用のレジストマスク１０５を除去し、ＬＤＤ形成用のレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入して、ＬＤＤ１０９を形成する。
次に、図１５（ｄ）に示すように、ＬＤＤ形成用のレジストマスクを除去する。
次に、図１５（ｅ）に示すように、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ，サセプタ温度４２０℃で水素ガスをチャンバに導入し、水素ラジカルによりダメージ層１２７を除去する。ダメージ層１２７の除去後の断面形状１１０は逆台形となり、シリサイド形成領域の面積が拡張されるとともに、寄生抵抗を低減することができる。また、アンダーカットが生じないので、接合リークを抑制することができる。
次に、図１６（ａ）に示すように、酸化膜を形成し、ドライエッチングによりサイドウォール１１１を形成する。エッチング条件は、ＣＨＦ3 、ＣＦ4 、Ａｒをそれぞれ１００ＳＣＣＭ，１５０ＳＣＣＭ、６００ＳＣＣＭで供給し、圧力１０００ｍＴｏｒｒ、印加電力４００Ｗとする。このとき、基板１０１の表面にイオン打ち込みによるダメージ層１１３が形成される。このときのダメージ層は、炭素イオンの打ち込みによるＳｉ−Ｃの形成が主体である。
次に、図１６（ｂ）に示すように、ゲート電極１０３上のＳｉＮ膜１０４を除去し、ソース・ドレイン（ＳＤ）１１２の形成用にレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入する。
次に、図１６（ｃ）に示すように、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ、サセプタ温度４２０℃で水素ガスをチャンバに導入し、水素ラジカルの生成によりダメージ層１１３を除去する。この場合も、ソース・ドレイン領域１１２の表面の断面形状は、逆台形の形状となる。これにより、寄生抵抗が低減し、接合リークを抑制できる。
次に、図１６（ｄ）に示すように、層間絶縁膜１１６を堆積して次工程へ移行する。なお、図１６（ａ）〜１６（ｄ）では、ゲート絶縁膜厚の膜厚が一種類のトランジスタだけが描かれているが、ダメージ層の除去は一括して行われる。
図１７および図１８は、第３実施形態の半導体装置の製造方法の変形例２を示す図である。変形例２でも、異なる膜厚のゲート絶縁膜を有するトランジスタの形成に、水素ラジカルによるダメージ層の除去を適用する。変形例１では、ポリシリコンゲート電極のエッチングに続けて、ゲート酸化膜のエッチングを行なったが、変形例２では、サイドウォール形成後に、ゲート酸化膜のエッチングを行なう。
まず、図１７（ａ）に示すように、基板１０１上に熱酸化により素子分離（ＬＯＣＯＳ）領域１２１と膜厚の異なるゲート酸化膜１２２および１２３を形成し、ＣＶＤ法によりポリシリコン膜１０３と反射防止のＳｉＮ膜１０４を堆積する。その後、レジストを所定の形状にパターニングしてレジストマスク１０５を形成する。
次に、図１７（ｂ）に示すように、ドライエッチングによりＳｉＮ膜１０４とポリシリコン膜１０３をエッチングする。ポリシリコンのエッチング条件は、Ｃｌ2 とＯ2 をそれぞれ５０ＳＣＣＭおよび１０ＳＣＣＭで供給し、マイクロ波１０００Ｗ、バイアス５０Ｗ、圧力３ｍＴｏｒｒとする。ゲート酸化膜１２２および１２３を残すため、基板１０１表面へのダメージ層の形成はほとんどない。
次に、図１７（ｃ）に示すように、ポリシリコンエッチング用のレジストマスク１０５を除去し、ＬＤＤ形成用のレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入して、ＬＤＤ１３１および１３２を形成する。厚さの異なるゲート酸化膜１２２、１２３を介してイオン注入を行なうので、薄膜側と厚膜側で同時にＬＤＤ注入する場合は、実際に不純物が注入される深さ、濃度が異なる。
次に、図１７（ｄ）に示すように、ＬＤＤ形成用のレジストマスクを除去する。
次に、図１８（ａ）に示すように、酸化膜を堆積してドライエッチングによりサイドウォール１３５を形成する。エッチング条件は、ＣＨＦ3 、ＣＦ4 、Ａｒをそれぞれ１００ＳＣＣＭ，１５０ＳＣＣＭ、６００ＳＣＣＭで供給し、圧力１０００ｍＴｏｒｒ、印加電力４００Ｗとする。このとき、基板１０１の表面に、主として炭素イオンの打ち込み（Ｓｉ−Ｃの形成）によるダメージ層１３３が形成される。また、膜厚側のゲート酸化膜１２３をＬＤＤ１３２上に残さないようにエッチングするため、薄膜側のＬＤＤ１３１表面へのダメージが大きい。
次に、図１８（ｂ）に示すように、ゲート電極１０３上のＳｉＮ膜１０４を除去し、ソース・ドレイン（ＳＤ）１３６の形成用にレジストマスク（不図示）を形成し、ｎ型もしくはｐ型の不純物を注入する。
次に、図１８（ｃ）に示すように、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ，サセプタ温度４２０℃で水素ガスをチャンバに導入し、水素ラジカルによりダメージ層１３３を除去する。ダメージ層１３３の除去後の断面形状１３７は逆台形となり、シリサイド形成領域の面積が拡張されるとともに、寄生抵抗を低減することができる。また、アンダーカットが生じないので、接合リークを抑制することができる。
次に、図１８（ｄ）に示すように、層間絶縁膜１３８を堆積して次工程へ移行する。
このように、第３実施形態によれば、のゲート電極の形成時に生じるダメージ層や、サイドウォール加工時に生じるダメージ層も、逆台形の断面形状に除去することができ、シリサイド形成領域の面積が拡張されるとともに、アンダーカットに起因する金属シリサイドの異常形成を防止できる。したがって、低抵抗で接合リークが抑制された半導体装置を製造することができる。
（第４実施形態）
図１９は、本発明の第４実施形態に係る半導体装置の模式図である。第４実施形態の半導体装置は、たとえば、図１９（ａ）に示すように、フラッシュメモリを混載したロジック半導体装置２００である。半導体装置２００は、主ロジック回路部２０２と、入出力回路部２０４と、フラッシュメモリセル部２０６と、フラッシュメモリセル制御回路部２０８とを有している。入出力回路部２０４は、ＰＭＯＳ領域２０４Ｐと、ＮＭＯＳ領域２０４Ｎを有し、フラッシュメモリセル制御回路部２０８は、ＰＭＯＳ領域２０８Ｐと、ＮＭＯＳ領域２０８Ｎを有する。
半導体装置２００は、図１９（ｂ）に示すように、基板２１０のｎ型ウェル１９０中のｐ型ウェル１７８（二重ウェル）に形成されたフラッシュメモリセル（Flash cell）、ｎチャネル高電圧・低閾値トランジスタ（N-HV Low Vt）、ｎチャネル高電圧・高閾値トランジスタ（N-HV High Vt）と、ｎ型ウェル１８０に形成されたｐチャネル高電圧・低閾値トランジスタ（P-HV Low Vt）、ｐチャネル高電圧・高閾値トランジスタ（P-HV High Vt）を有する。これらの高電圧トランジスタは、フラッシュメモリセル制御回路部２０８を構成するトランジスタであり、フラッシュメモリセルの読み出し電圧や、書き込み／消去電圧に耐え得る第１の膜厚のゲート絶縁膜３０４を有する。
半導体装置２００はまた、ｐ型ウェル１８２内に形成されたｎチャネル中電圧トランジスタ（Ｎ-ＭV）と、ｎ型ウェル１８４に形成されたｐチャネル中電圧トランジスタ（P-ＭＶ）を有する。これらの中電圧トランジスタは、入出力回路部２０４を構成するトランジスタであり、第２の膜厚のゲート絶縁膜３０６を有する。
さらに、ｐ型ウェル１８６に形成されたｎチャネル低電圧・高閾値トランジスタ（N-LV High Vt）およびｎチャネル低電圧・低低閾値トランジスタ（N-LV Low Vt）と、ｎ型ウェル１８８に形成されたｐチャネル低電圧・高閾値トランジスタ（P-LV High Vt）およびｐチャネル低電圧・低閾値トランジスタ（P-LV Low Vt）を有する。これらの低電圧トランジスタは、主ロジック回路部２０２を構成するトランジスタであり、高速動作のための極薄膜（第３の膜厚）のゲート絶縁膜３０２を有する。
図２０〜図２６は、図１９に示す半導体装置２００の製造工程図である。
まず、図２０（ａ）に示すように、基板２１０の所定の領域に素子分離領域２１１を形成し、基板２１０内の所定の位置にｎ型ウェル１８０、１８４、１８８、１９０とｐ型ウェル１７８、１８２、１８６を形成するための不純物を注入し、フラッシュメモリセル（Flash cell）のトンネル酸化膜１５６を堆積し、ポリシリコンフローティングゲート１５８を形成してから、全面にＯＮＯ膜１６０を形成する。ＯＮＯ膜１６０上に、フラッシュメモリセル（Flash cell）のみを覆うレジストマスク１９２を形成し、フラッシュメモリセル以外の領域のＯＮＯ膜１６０を除去する。さらに、ウェットエッチングにより、フラッシュメモリセル以外の領域のトンネル酸化膜１５６を除去する。
次に、図２０（ｂ）に示すように、レジストマスク１９２を除去して、活性領域に、膜厚１３ｎｍのシリコン酸化膜１９４を形成する。フラッシュメモリセル（Flash cell）および高電圧トランジスタ（N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt）の領域を覆い、その他の領域を露出するレジストマスク１９６を形成する。レジストマスク１９６を用いてウェットエッチングを行い、中電圧トランジスタ（N-MV、P-MV）形成領域と低電圧トランジスタ（N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt）形成領域のシリコン酸化膜１９４を除去する。
次に、図２１（ｃ）に示すように、レジストマスク１９６を除去して、中電圧トランジスタ（N-MV、P-MV）形成領域および低電圧トランジスタ（N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt）形成領域を覆うシリコン酸化膜１９８を、膜厚４．５ｎｍに形成する。このとき、シリコン酸化膜１９４の膜厚も増加する。さらに、低電圧トランジスタ（N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt）形成領域だけが露出するレジストマスク１９９を形成し、ウェットエッチングにより低電圧トランジスタ形成領域のシリコン酸化膜１９８を除去する
次に、図２１（ｄ）に示すように、レジストマスク１９９を除去し、熱酸化により、低電圧トランジスタ（N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt）形成領域に膜厚２．２ｎｍのシリコン酸化膜（ゲート酸化膜）３０２を形成する。この熱酸化工程により、シリコン酸化膜１９４、１９８の膜厚も増加し、高電圧トランジスタ（N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt）形成領域には、厚さ１６ｎｍのゲート絶縁膜３０４が、中電圧トランジスタ（N-MV、P-MV）形成領域には、厚さ５．５ｎｍのゲート酸化膜３０６が形成される。
次に、図２２（ｅ）に示すように、ＣＶＤ法によりポリシリコン膜３０８を成長し、次いで、プラズマＣＶＤ法により、ポリシリコン膜３０８上にシリコン窒化膜３１０を成長する。このシリコン窒化膜３１０は、下層のポリシリコン膜３０８をパターニングする際の反射防止およびエッチングマスクも兼ねるとともに、後述するように、フラッシュセルのゲート電極側壁を酸化する際に、ロジック部分のゲート電極を保護する役割も果たす。そして、フォトリソグラフィおよびドライエッチングにより、フラッシュメモリセル（Flash cell）形成領域のシリコン窒化膜３１０、ポリシリコン膜３０８、ＯＮＯ膜１６０、フローティングゲート１５８を加工して、フラッシュメモリセルのゲート電極２１２を形成する。
次に、図２２（ｆ）に示すように、フラッシュメモリセル（Flash cell）のソース・ドレイン２１４を形成し、ゲート電極２１２の側壁にサイドウォール２１６を形成する。さらに、高電圧トランジスタ（N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt）形成領域、中電圧トランジスタ（N-MV、P-MV）形成領域、低電圧トランジスタ（N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt）形成領域のポリシリコン膜３０８をパターニングして、ゲート電極２１８を形成する。
次に、図２３（ｇ）に示すように、ｐチャネル低電圧トランジスタ（P-LV Low Vt、P-LV High Vt）形成領域だけを露出し、その他の部分を覆うレジストマスク３２０を形成して、ｐ型のエクステンション２２２を形成する。
次に、図２３（ｈ）に示すように、レジストマスク３２０を除去して、ｎチャネル低電圧トランジスタ（P-LV Low Vt、P-LV High Vt）形成領域だけを露出し、その他の部分を覆うレジストマスク３２４を形成して、ｎ型のエクステンション２２６を形成する。
次に、図２４（ｉ）に示すように、図２３（ｇ）および２３（ｈ）と同様の方法で、順次、ｐチャネル中電圧トランジスタ（P-MV）のエクステンション２３０、ｎチャネル中電圧トランジスタ（N-MV）のエクステンション２３４、ｐチャネル高電圧トランジスタ（P-HV Low Vt、P-HV High Vt）のエクステンション２３８、およびｎチャネル高電圧トランジスタ（N-HV Low Vt、N-HV High Vt）のエクステンション２４２に形成し、最後の領域のイオン注入に使用したレジストマスクを除去する。その後、熱ＣＶＤ法によりシリコン酸化膜を堆積し、ゲート酸化膜を残さないようにシリコン酸化膜をエッチバックしてサイドウォール２４４を形成する。このとき、炭素イオンの打ち込みにより、エクステンション領域の表面に、主としてＳｉ−Ｃの形成によるダメージ層（不図示）が形成される。
次に、図２４（ｊ）に示すように、ｐ型ソース・ドレイン２４８とｎ型ソース・ドレイン２５２を順次形成する。
次に、図２５（ｋ）に示すように、サイドウォール２４４の形成時に発生したダメージ層を除去する。すなわち、触媒体を１８００℃に加熱し、圧力１．３３Ｐａ、サセプタ温度４２０℃で、水素ガスをチャンバに導入し、水素ラジカルを生成する。これにより、ソース・ドレイン領域の表面のダメージ層が、断面逆台形状に除去される。このダメージ層除去工程で、触媒体にシリサイド化に適した金属を用いることにより、ダメージ層の除去と同時に、基板に金属が導入され、ソース・ドレイン２４８、２５２の表面をシリサイド化する。こうして、異なるゲート酸化膜の膜厚のトランジスタが基板２１０上に形成される。
次に、図２５（ｌ）に示すように、全面に絶縁膜２５４を堆積し、各トランジスタのソース・ドレイン２４８、２５２に到達するコンタクトホール２５６を形成する。コンタクトホール２５６形成の際にも、ソース・ドレイン２４８炭素イオンの打ち込みによるダメージ層が発生するので、再度、触媒体を１８００℃、圧力１．３３Ｐａ、サセプタ温度４２０℃の条件で、水素ラジカルを生成して、ダメージ層を除去する。
最後に、図２６（ｍ）に示すように、コンタクトホール内を導電材料で埋め込んでプラグ２５８を形成し、絶縁膜上に所望の配線２６０を形成する。さらに、図示はしないが、必要に応じて絶縁膜の成長、配線の形成等を繰り返して、半導体装置２００を完成する。
上述した工程で作製される半導体装置２００は、どの機能ブロックにおいても、低抵抗で接合リークが抑制された良好な特性の素子を有する。
また、図示はしないが、第４実施形態の半導体装置の製造工程に、図１０（ｂ）で示すポリシリコンプラグへのコンタクトホールの形成を組み合わせてもよい。この場合も、コンタクトホールのエッチングでポリシリコンプラグに生じたダメージを、触媒体による水素ラジカル処理で除去することによって、微細化された配線構造であっても、上層の配線と良好な電気的接続をとることができる。なお、第４実施形態では、ソース・ドレイン形成後にサイドウォール形成時のダメージ層除去を実施しているが、ソース・ドレイン形成前にサイドウォール形成時のダメージを除去し、その後にソース・ドレインを形成してもよい。
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜を、ドライ工程によりエッチングする工程と、
前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記熱分解した原子状の水素は、加熱した触媒体に水素を含む分子を接触させて生成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記ダメージ層の除去工程で、前記半導体基板のサセプタ温度を１７０℃以上に維持することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記加熱した触媒体は、タングステンであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記５） 前記加熱した触媒体は、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属を含み、当該金属を前記半導体基板へ導入する工程をさらに含むことを特徴とする付記２に記載の半導体装置の製造方法。
（付記６） 前記ダメージ層の除去により、前記半導体基板の（１１１）面と（１００）面が露出する断面逆台形のリセスが形成されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記絶縁膜のエッチング工程は、炭素を含むガスによりエッチングを行い、
前記ダメージ層は、炭素が打ち込まれたダメージ層であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記エッチングにより、前記絶縁膜にコンタクトホールを形成し、
前記コンタクトホール底面に生じたダメージ層を除去した後に、前記コンタクトホールを導電性物質で充填してコンタクト部を形成する工程と
をさらに含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記９）前記半導体基板上にポリシリコンプラグを形成する工程と、
前記ポリシリコンプラグ上に堆積した絶縁膜をドライエッチングして前記ポリシリコンプラグに到達するコンタクトホールを形成する工程と、
前記ドライエッチングにより前記ポリシリコンプラグ上に生じたダメージ層を、熱分解した原子状の水素により除去する工程と
をさらに含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 前記ダメージ層の除去は、前記絶縁膜のエッチングと異なる処理装置を用いて行うことを特徴とする付記１または９に記載の半導体装置の製造方法。
（付記１１） 前記加熱した触媒体は、チタニウム（Ｔｉ），ニッケル（Ｎｉ），コバルト（Ｃｏ），プラチナ（Ｐｔ）のすくなくとも１つを含み、前記金属を半導体基板に導入する工程は、前記ダメージ層の除去と同時、または前記ダメージ層の除去後に連続して行われることを特徴とする付記５に記載の半導体装置の製造方法。
（付記１２） 半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に電極となる導電膜を形成する工程と、
前記導電膜を、ドライ工程によりエッチングする工程と、
前記エッチングにより前記半導体基板上に生じたダメージ層の少なくとも一部を、前記絶縁膜の少なくとも一部を除去した後、熱分解した原子状の水素により、所定の温度下で除去する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１３）半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁に、ドライエッチングによりサイドウォールを形成する工程と、
前記サイドウォールの形成によって前記半導体基板上に生じたダメージ層の少なくとも一部を、熱分解した原子状の水素により、所定の温度下で除去する工程と
をさらに含むことを特徴とする半導体装置の製造方法。
（付記１４） 前記熱分解した原子状の水素は、加熱した触媒体に水素を含む分子を接触させて生成することを特徴とする付記１２または１３に記載の半導体装置の製造方法。
（付記１５） 前記ダメージ層の除去工程で、前記半導体基板を保持するサセプタ表面温度を１７０℃以上に維持することを特徴とする付記１２または１３に記載の半導体装置の製造方法。
（付記１６） 前記加熱した触媒体は、タングステンであることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７） 前記加熱した触媒体は、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属を含み、当該金属を前記半導体基板へ導入する工程をさらに含むことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８） 前記加熱した触媒体は、チタニウム（Ｔｉ），ニッケル（Ｎｉ），コバルト（Ｃｏ），プラチナ（Ｐｔ）のすくなくとも１つを含み、前記ダメージ層の除去と同時に、または除去後に、前記触媒体を構成する元素の一部を前記半導体基板に導入する工程をさらに含むことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１９） 半導体基板と、
前記半導体基板上に絶縁膜を介して位置するゲート電極と、
前記ゲート電極の側壁に位置するサイドウォールと、
前記ゲート電極の両側の半導体基板に形成された不純物拡散領域と、
を備え、前記サイドウォール底面の断面形状は、逆台形形状であり、
前記サイドウォールの外側に位置する不純物拡散領域表面の断面形状は、逆台形形状であることを特徴とする半導体装置。
（付記２０） 前記不純物拡散領域に到達するコンタクトプラグをさらに有し、
前記コンタクトプラグの底面の断面形状は、逆台形であることを特徴とする付記１９に記載の半導体装置。
コンタクトエッチングによるダメージ層の発生を説明するための図である。 従来のダメージ層の除去方法を説明する図である。 本発明の第１実施形態に係るダメージ層の除去方法を説明する図である。 ダメージ層の除去に使用される加熱触媒体を用いた処理装置の図である。 ダメージ層を除去する際のエッチング速度の面方位性を示すグラフである。 本発明の第１実施形態に係る方法でダメージ層を除去した後の、コンタクトホールの埋め込みを示す図である。 本発明の第２実施形態に係る方法でダメージ層を除去するとともに金属を導入して形成したコンタクトプラグのフェイルビットの低減効果を示すグラフである。 本発明のダメージ層の除去を利用した半導体装置の製造工程を示す図（その１）である。 本発明のダメージ層の除去を利用した半導体装置の製造工程を示す図（その２）である。 本発明のダメージ層除去の応用例を示す図である。 本発明の第３実施形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の第３実施形態に係る半導体装置の製造工程を示す図（その２）である。 半導体装置の微細化に対応する本発明の適応性を説明するための図である。 半導体装置の微細化に対応する本発明の適応性を説明するための図である。 本発明の第３実施形態の変形例１を示す図（その１）である。 本発明の第３実施形態の変形例１を示す図（その２）である。 本発明の第３実施形態の変形例２を示す図（その１）である。 本発明の第３実施形態の変形例２を示す図（その２）である。 本発明の第４実施形態に係る半導体装置を概略構成図である。 第４実施形態の半導体装置の製造工程図（その１）である。 第４実施形態の半導体装置の製造工程図（その２）である。 第４実施形態の半導体装置の製造工程図（その３）である。 第４実施形態の半導体装置の製造工程図（その４）である。 第４実施形態の半導体装置の製造工程図（その５）である。 第４実施形態の半導体装置の製造工程図（その６）である。 第４実施形態の半導体装置の製造工程図（その７）である。
符号の説明
１１、５１、８１、１０１、２１０ シリコン基板（半導体基板）
１２、５５ａ、５５ｂ、 ｎ型拡散層
１３、８７、９３ シリコン酸化膜（絶縁層）
１４、５９、６５ レジストパターン
１５、６１、８９、９２、１０７、１１３、１２７、１３３ ダメージ層
１９ ｎ型ドープドポリシリコン
２０、５８、６６、８８ コンタクトホール
２１ バリアメタル
２２ メタル
２３、６２、１１０、１１５ 断面逆台形（異方性）形状のリセス
４０ 処理装置
４１ ガス供給ポート
４２ ステージ
４３ 加熱触媒体
４５ 被処理基板
５０、２００ 半導体装置
５３、８３、１０３、２１８ ゲート電極
５４、８４、１１１、１３５、２４４ サイドウォール
６３ ビット線コンタクト
５７、６４、１３８、２５４ 絶縁層
９１ ポリシリコンプラグ
２５８コンタクトプラグ

Claims (10)

  1. 半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜を、ドライ工程によりエッチングする工程と、
    前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記熱分解した原子状の水素は、加熱した触媒体に水素を含む分子を接触させて生成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ダメージ層の除去工程で、前記半導体基板のサセプタ温度を１７０℃以上に維持することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記加熱した触媒は、シリサイド化の活性化エネルギーが１．８ｅＶ以下の金属を含み、当該金属を前記半導体基板へ導入する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記半導体基板上にポリシリコンプラグを形成する工程と、
    前記ポリシリコンプラグ上に堆積した絶縁膜をドライエッチングして前記ポリシリコンプラグに到達するコンタクトホールを形成する工程と、
    前記ドライエッチングにより前記ポリシリコンプラグ上に生じたダメージ層を、熱分解した原子状の水素により除去する工程と
    をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜上に電極となる導電膜を形成する工程と、
    前記導電膜を、ドライ工程によりエッチングする工程と、
    前記エッチングにより前記半導体基板上に生じたダメージ層の少なくとも一部を、前記絶縁膜の少なくとも一部を除去した後、熱分解した原子状の水素により、所定の温度下で除去する工程と
    を含むことを特徴とする半導体装置の製造方法。
  7. 半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の側壁に、ドライエッチングによりサイドウォールを形成する工程と、
    前記サイドウォールの形成によって前記半導体基板上に生じたダメージ層の少なくとも一部を、熱分解した原子状の水素により、所定の温度下で除去する工程と
    をさらに含むことを特徴とする半導体装置の製造方法。
  8. 前記熱分解した原子状の水素は、加熱した触媒体に水素を含む分子を接触させて生成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記加熱した触媒体は、チタニウム（Ｔｉ），ニッケル（Ｎｉ），コバルト（Ｃｏ），プラチナ（Ｐｔ）のすくなくとも１つを含み、前記ダメージ層の除去と同時に、または除去後に、前記触媒体の構成元素の一部を前記半導体基板に導入するする工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 半導体基板と、
    前記半導体基板上に絶縁膜を介して位置するゲート電極と、
    前記ゲート電極の側壁に位置するサイドウォールと、
    前記ゲート電極の両側の半導体基板に形成された不純物拡散領域と、
    を備え、前記サイドウォール底面の断面形状は、逆台形形状であり、
    前記サイドウォールの外側に位置する不純物拡散領域表面の断面形状は、逆台形形状であることを特徴とする半導体装置。
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