JP2000195819A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】チタニウムシリサイド形成後に高温処理を行な
っても、コンタクト部が熱的に安定であり、抵抗上昇を
起こさない半導体装置およびその製造方法を提供する。 【解決手段】Ｓｉの半導体基板１０の上に、ＳｉＯ2 の
絶縁膜１２を堆積し、絶縁膜１２にコンタクトホール１
２ａを選択的に開口する。コンタクトホール１２ａ底部
に露出した各ソース・ドレイン領域１０ａの上面の自然
酸化膜を除去した後、Ｔｉ膜１を堆積する。窒素雰囲気
下での熱処理により、コンタクトホール１２ａ底部のＴ
ｉ膜１ａとＳｉを反応させてＣ５４相ＴｉＳｉ2 層３を
形成する。基板１０の上にアモルファス構造のＴｉＮ膜
４を堆積し、その上にＷ膜６を堆積し、Ｗ膜６、ＴｉＮ
膜４およびＴｉ膜１を除去して、Ｗプラグ6aを形成す
る。
っても、コンタクト部が熱的に安定であり、抵抗上昇を
起こさない半導体装置およびその製造方法を提供する。 【解決手段】Ｓｉの半導体基板１０の上に、ＳｉＯ2 の
絶縁膜１２を堆積し、絶縁膜１２にコンタクトホール１
２ａを選択的に開口する。コンタクトホール１２ａ底部
に露出した各ソース・ドレイン領域１０ａの上面の自然
酸化膜を除去した後、Ｔｉ膜１を堆積する。窒素雰囲気
下での熱処理により、コンタクトホール１２ａ底部のＴ
ｉ膜１ａとＳｉを反応させてＣ５４相ＴｉＳｉ2 層３を
形成する。基板１０の上にアモルファス構造のＴｉＮ膜
４を堆積し、その上にＷ膜６を堆積し、Ｗ膜６、ＴｉＮ
膜４およびＴｉ膜１を除去して、Ｗプラグ6aを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高温プロセスにお
いてもコンタクト部が熱的に安定な半導体装置およびそ
の製造方法に関するものである。
いてもコンタクト部が熱的に安定な半導体装置およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭや強誘電体メモリなどの半導体
装置において、ビット線あるいはスタックセル構造のキ
ャパシタとシリコン（Ｓｉ）基板上の拡散層とを電気的
に接続するプラグの材料としてポリシリコンが使われて
いるのが、一般的である。ところが、デバイスの微細
化、高性能化に伴い、プラグの材料を比抵抗の高いポリ
シリコンから、例えば、タングステン（Ｗ）などの金属
材料に代える動きが出てきている。一般にプラグ材に金
属材料を用いる場合、Ｓｉとオーミックコンタクトを実
現するため、拡散層上にＣ４９相のＴｉＳｉ2 層を形成
する。
装置において、ビット線あるいはスタックセル構造のキ
ャパシタとシリコン（Ｓｉ）基板上の拡散層とを電気的
に接続するプラグの材料としてポリシリコンが使われて
いるのが、一般的である。ところが、デバイスの微細
化、高性能化に伴い、プラグの材料を比抵抗の高いポリ
シリコンから、例えば、タングステン（Ｗ）などの金属
材料に代える動きが出てきている。一般にプラグ材に金
属材料を用いる場合、Ｓｉとオーミックコンタクトを実
現するため、拡散層上にＣ４９相のＴｉＳｉ2 層を形成
する。
【０００３】以下、図面を参照しながらプラグ材にＷを
用いる場合の従来の製造方法の一例について説明する。
図６（ａ）〜（ｅ）に従来のＷプラグ形成方法の工程順
断面図を示す。図６（ａ）に示すように、Ｓｉよりなる
半導体基板１０には、例えば、半導体素子として２つの
ＭＯＳＦＥＴ（図示せず）を形成し、各ＭＯＳＦＥＴの
ソース・ドレイン領域１０ａと、ソース・ドレイン領域
１０ａを互いに分離する素子分離膜１１を形成する。半
導体基板１０の上には酸化シリコン（ＳｉＯ2）よりな
る第１の絶縁膜１２を形成し、第１の絶縁膜１２におけ
る各ソース・ドレイン領域１０ａの上側に各ソース・ド
レイン領域１０ａの上面を露出するコンタクトホール１
２ａを選択的に開口する。
用いる場合の従来の製造方法の一例について説明する。
図６（ａ）〜（ｅ）に従来のＷプラグ形成方法の工程順
断面図を示す。図６（ａ）に示すように、Ｓｉよりなる
半導体基板１０には、例えば、半導体素子として２つの
ＭＯＳＦＥＴ（図示せず）を形成し、各ＭＯＳＦＥＴの
ソース・ドレイン領域１０ａと、ソース・ドレイン領域
１０ａを互いに分離する素子分離膜１１を形成する。半
導体基板１０の上には酸化シリコン（ＳｉＯ2）よりな
る第１の絶縁膜１２を形成し、第１の絶縁膜１２におけ
る各ソース・ドレイン領域１０ａの上側に各ソース・ド
レイン領域１０ａの上面を露出するコンタクトホール１
２ａを選択的に開口する。
【０００４】次に、図６（ｂ）に示すように、コンタク
トホール１２ａ底部に露出した各ソース・ドレイン領域
１０ａの上面の自然酸化膜を除去した後、スパッタ法を
用いて、少なくともコンタクトホール１２ａ底部に露出
した各ソース・ドレイン領域１０ａの上面を覆うように
コンタクトメタル層であるチタニウム（Ｔｉ）膜１を堆
積し、続いて反応性スパッタ法を用いて、少なくともコ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面を覆うようにバリアメタル膜である
窒化チタニウム（ＴｉＮ）膜５を堆積する。
トホール１２ａ底部に露出した各ソース・ドレイン領域
１０ａの上面の自然酸化膜を除去した後、スパッタ法を
用いて、少なくともコンタクトホール１２ａ底部に露出
した各ソース・ドレイン領域１０ａの上面を覆うように
コンタクトメタル層であるチタニウム（Ｔｉ）膜１を堆
積し、続いて反応性スパッタ法を用いて、少なくともコ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面を覆うようにバリアメタル膜である
窒化チタニウム（ＴｉＮ）膜５を堆積する。
【０００５】次に、図６（ｃ）に示すように、窒素雰囲
気化で高速熱処理（例えば６５０℃、３０秒）すること
により、コンタクトホール１２ａ底部に露出した各ソー
ス・ドレイン領域１０ａの上面に堆積されたＴｉ膜１と
該各ソース・ドレイン領域１０ａの上面のＳｉを反応さ
せてＣ４９相チタニウムシリサイド（ＴｉＳｉ2 ）層２
を形成する。
気化で高速熱処理（例えば６５０℃、３０秒）すること
により、コンタクトホール１２ａ底部に露出した各ソー
ス・ドレイン領域１０ａの上面に堆積されたＴｉ膜１と
該各ソース・ドレイン領域１０ａの上面のＳｉを反応さ
せてＣ４９相チタニウムシリサイド（ＴｉＳｉ2 ）層２
を形成する。
【０００６】次に、図６（ｄ）に示すように、化学気相
成長（ＣＶＤ）法を用いて、基板１０の上に全面にわた
ってＷ膜６を堆積する。
成長（ＣＶＤ）法を用いて、基板１０の上に全面にわた
ってＷ膜６を堆積する。
【０００７】次に、図６（ｅ）に示すように、エッチバ
ックあるいは化学機械研磨（ＣＭＰ）法を用いて、Ｔｉ
Ｎ膜５あるいは第１の絶縁膜１２の上面が露出するまで
Ｗ膜６あるいはＴｉＮ膜５／Ｔｉ膜１を除去して、Ｗプ
ラグ６ａを形成する。
ックあるいは化学機械研磨（ＣＭＰ）法を用いて、Ｔｉ
Ｎ膜５あるいは第１の絶縁膜１２の上面が露出するまで
Ｗ膜６あるいはＴｉＮ膜５／Ｔｉ膜１を除去して、Ｗプ
ラグ６ａを形成する。
【０００８】
【発明が解決しようとする課題】前述したように、金属
材料にプラグ材を用いる場合、オーミックコンタクトを
実現するため、通常、拡散層上にＣ４９相のＴｉＳｉ2
層を形成する。しかし、この後にキャパシタ形成などの
高温下でのプロセスを行なうと、ＴｉＳｉ2 の形状変
化、ＴｉＳｉ2 への吸出による不純物濃度の低下あるい
はＷとＳｉ基板との反応などにより、電気特性に悪影響
を及ぼす。このため、ＴｉＳｉ2 層を伴う金属材料プラ
グを、キャパシタ形成工程などの高温工程前に用いるこ
とができず、プロセスの自由度を制限していた。
材料にプラグ材を用いる場合、オーミックコンタクトを
実現するため、通常、拡散層上にＣ４９相のＴｉＳｉ2
層を形成する。しかし、この後にキャパシタ形成などの
高温下でのプロセスを行なうと、ＴｉＳｉ2 の形状変
化、ＴｉＳｉ2 への吸出による不純物濃度の低下あるい
はＷとＳｉ基板との反応などにより、電気特性に悪影響
を及ぼす。このため、ＴｉＳｉ2 層を伴う金属材料プラ
グを、キャパシタ形成工程などの高温工程前に用いるこ
とができず、プロセスの自由度を制限していた。
【０００９】本発明は、上記問題を解決するためになさ
れたものであり、コンタクト形成後に高温プロセスを行
なっても、低コンタクト抵抗を実現できコンタクトが熱
的に安定な半導体装置およびその製造方法を提供するこ
とを目的とする。
れたものであり、コンタクト形成後に高温プロセスを行
なっても、低コンタクト抵抗を実現できコンタクトが熱
的に安定な半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、プラグ形成時にＣ５４相のＴｉＳｉ 2
を形成し、その後に続く高温工程においても、ＴｉＳｉ
2 の形状を安定に保っている。
めに、本発明は、プラグ形成時にＣ５４相のＴｉＳｉ 2
を形成し、その後に続く高温工程においても、ＴｉＳｉ
2 の形状を安定に保っている。
【００１１】またＴｉ膜形成前に、コンタクトホールを
通して拡散層と同種の不純物をイオン注入することによ
り、コンタクト抵抗の増加を抑えている。
通して拡散層と同種の不純物をイオン注入することによ
り、コンタクト抵抗の増加を抑えている。
【００１２】請求項１記載の半導体装置は、基板と、こ
の基板に形成された半導体素子と、半導体素子上を覆い
前記半導体素子に開口するコンタクトホールを有する絶
縁膜と、前記コンタクトホール内に充填されたプラグ
と、このプラグに電気的に接続される金属配線とを備
え、前記コンタクトホール底部の拡散層表面にＣ５４相
のチタニウムシリサイド層を形成するとともに、前記コ
ンタクトホール底部を覆うバリアメタル膜を形成したこ
とを特徴とするものである。
の基板に形成された半導体素子と、半導体素子上を覆い
前記半導体素子に開口するコンタクトホールを有する絶
縁膜と、前記コンタクトホール内に充填されたプラグ
と、このプラグに電気的に接続される金属配線とを備
え、前記コンタクトホール底部の拡散層表面にＣ５４相
のチタニウムシリサイド層を形成するとともに、前記コ
ンタクトホール底部を覆うバリアメタル膜を形成したこ
とを特徴とするものである。
【００１３】請求項１記載の半導体装置によれば、低コ
ンタクト抵抗を実現できコンタクトが熱的に安定にでき
る。
ンタクト抵抗を実現できコンタクトが熱的に安定にでき
る。
【００１４】請求項２記載の半導体装置は、請求項１に
おいて、バリアメタル膜がアモルファス構造の窒化チタ
ニウム膜あるいは窒化タングステン膜である。
おいて、バリアメタル膜がアモルファス構造の窒化チタ
ニウム膜あるいは窒化タングステン膜である。
【００１５】請求項２記載の半導体装置によれば、請求
項１と同様な効果のほか、半導体装置の製造時のＳｉお
よびプラグ材の拡散や反応を防止することができる。
項１と同様な効果のほか、半導体装置の製造時のＳｉお
よびプラグ材の拡散や反応を防止することができる。
【００１６】請求項３記載の半導体装置は、請求項１ま
たは請求項２において、絶縁膜のコンタクトホール直下
の不純物濃度は拡散層の他の部分よりも高いものであ
る。
たは請求項２において、絶縁膜のコンタクトホール直下
の不純物濃度は拡散層の他の部分よりも高いものであ
る。
【００１７】請求項３記載の半導体装置によれば、請求
項１または請求項２と同様な効果のほか、半導体装置の
製造時にコンタクト抵抗の上昇を抑制でき、高温工程を
経ても低コンタクト抵抗を実現できる。
項１または請求項２と同様な効果のほか、半導体装置の
製造時にコンタクト抵抗の上昇を抑制でき、高温工程を
経ても低コンタクト抵抗を実現できる。
【００１８】請求項４記載の半導体装置の製造方法は、
基板上に形成された複数の半導体素子と、前記複数の半
導体素子とコンタクトホール内を充填したプラグを介し
て電気的に接続される金属配線とを備え、プラグ形成
後、高温処理を行う工程を含む半導体装置の製造方法で
あって、プラグ形成工程が、少なくともコンタクトホー
ル底部を覆うチタニウム膜を形成する工程と、窒素雰囲
気下の熱処理によりコンタクトホール底部の拡散層表面
にＣ５４相のチタニウムシリサイド層を形成する工程
と、少なくともコンタクトホール底部を覆うバリアメタ
ル膜を形成する工程と、コンタクトホール内にプラグ材
を充填する工程とを順次行うことを特徴とするものであ
る。
基板上に形成された複数の半導体素子と、前記複数の半
導体素子とコンタクトホール内を充填したプラグを介し
て電気的に接続される金属配線とを備え、プラグ形成
後、高温処理を行う工程を含む半導体装置の製造方法で
あって、プラグ形成工程が、少なくともコンタクトホー
ル底部を覆うチタニウム膜を形成する工程と、窒素雰囲
気下の熱処理によりコンタクトホール底部の拡散層表面
にＣ５４相のチタニウムシリサイド層を形成する工程
と、少なくともコンタクトホール底部を覆うバリアメタ
ル膜を形成する工程と、コンタクトホール内にプラグ材
を充填する工程とを順次行うことを特徴とするものであ
る。
【００１９】請求項４記載の半導体装置の製造方法によ
れば、プラグ形成時にＣ５４相のＴｉＳｉ2 を形成して
おくことにより、プラグ形成後の高温工程中にＳｉ基板
にボイドが発生することを防止でき、プラグ後の高温工
程においてもコンタクト部の形状を安定に保つことがで
き、抵抗上昇を起こさない。
れば、プラグ形成時にＣ５４相のＴｉＳｉ2 を形成して
おくことにより、プラグ形成後の高温工程中にＳｉ基板
にボイドが発生することを防止でき、プラグ後の高温工
程においてもコンタクト部の形状を安定に保つことがで
き、抵抗上昇を起こさない。
【００２０】請求項５記載の半導体装置の製造方法は、
基板上に形成された複数の半導体素子と、複数の半導体
素子とコンタクトホール内を充填したプラグを介して電
気的に接続される金属配線とを備え、プラグ形成後、高
温処理を行う工程を含む半導体装置の製造方法であっ
て、プラグ形成工程が、少なくともコンタクトホール底
部を覆うチタニウム膜を形成する工程と、少なくともコ
ンタクトホール底部を覆うバリアメタル膜を形成する工
程と、窒素雰囲気下の熱処理によりコンタクトホール底
部の拡散層表面にＣ５４相のチタニウムシリサイド層を
形成する工程と、コンタクトホール内にプラグ材を充填
する工程とを順次行うことを特徴とするものである。
基板上に形成された複数の半導体素子と、複数の半導体
素子とコンタクトホール内を充填したプラグを介して電
気的に接続される金属配線とを備え、プラグ形成後、高
温処理を行う工程を含む半導体装置の製造方法であっ
て、プラグ形成工程が、少なくともコンタクトホール底
部を覆うチタニウム膜を形成する工程と、少なくともコ
ンタクトホール底部を覆うバリアメタル膜を形成する工
程と、窒素雰囲気下の熱処理によりコンタクトホール底
部の拡散層表面にＣ５４相のチタニウムシリサイド層を
形成する工程と、コンタクトホール内にプラグ材を充填
する工程とを順次行うことを特徴とするものである。
【００２１】請求項５記載の半導体装置の製造方法によ
れば、請求項４と同様な効果のほか、ＴｉＳｉ2 形成の
ための窒素雰囲気下での熱処理工程は、バリアメタル膜
堆積前あるいはバリアメタル膜堆積後のいずれでもＴｉ
Ｓｉ2 に対する効果は変わらないが、バリアメタル膜堆
積後に行なう場合は、バリアメタル膜表面を窒化するこ
とにより、Ｓｉの拡散に対するバリア性向上の効果が加
わる。
れば、請求項４と同様な効果のほか、ＴｉＳｉ2 形成の
ための窒素雰囲気下での熱処理工程は、バリアメタル膜
堆積前あるいはバリアメタル膜堆積後のいずれでもＴｉ
Ｓｉ2 に対する効果は変わらないが、バリアメタル膜堆
積後に行なう場合は、バリアメタル膜表面を窒化するこ
とにより、Ｓｉの拡散に対するバリア性向上の効果が加
わる。
【００２２】請求項６記載の半導体装置の製造方法は、
請求項４または請求項５において、チタニウムシリサイ
ド層を形成する工程における、Ｃ５４相チタニウムシリ
サイド層の形成温度が、７００℃以上、かつ、プラグ形
成後の高温処理工程の温度より高い温度である。
請求項４または請求項５において、チタニウムシリサイ
ド層を形成する工程における、Ｃ５４相チタニウムシリ
サイド層の形成温度が、７００℃以上、かつ、プラグ形
成後の高温処理工程の温度より高い温度である。
【００２３】請求項６記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、Ｔ
ｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４相Ｔｉ
Ｓｉ 2 の形成温度は７００℃以上が好ましく、かつ、Ｃ
４９相として残っていたＴｉＳｉ2 が、プラグ形成後の
高温処理工程中にＣ５４相へ相変化し、それにともなう
体積収縮によりＳｉ基板にボイドを発生させることを防
ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度が、プラグ
形成後の高温処理工程の温度より高い温度であることが
好ましい。
れば、請求項４または請求項５と同様な効果のほか、Ｔ
ｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４相Ｔｉ
Ｓｉ 2 の形成温度は７００℃以上が好ましく、かつ、Ｃ
４９相として残っていたＴｉＳｉ2 が、プラグ形成後の
高温処理工程中にＣ５４相へ相変化し、それにともなう
体積収縮によりＳｉ基板にボイドを発生させることを防
ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度が、プラグ
形成後の高温処理工程の温度より高い温度であることが
好ましい。
【００２４】請求項７記載の半導体装置の製造方法は、
請求項４または請求項５において、バリアメタル膜がア
モルファス構造の窒化チタニウム膜あるいは窒化タング
ステン膜である。
請求項４または請求項５において、バリアメタル膜がア
モルファス構造の窒化チタニウム膜あるいは窒化タング
ステン膜である。
【００２５】請求項７記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、高
速拡散路である粒界を通るＳｉおよびプラグ材の拡散や
反応を防止することができる。
れば、請求項４または請求項５と同様な効果のほか、高
速拡散路である粒界を通るＳｉおよびプラグ材の拡散や
反応を防止することができる。
【００２６】請求項８記載の半導体装置の製造方法は、
請求項４または請求項５において、プラグ材がタングス
テンである。
請求項４または請求項５において、プラグ材がタングス
テンである。
【００２７】請求項８記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、プ
ラグ材が低抵抗、高融点金属であり、コンタクトホール
への高被覆形成が可能である。
れば、請求項４または請求項５と同様な効果のほか、プ
ラグ材が低抵抗、高融点金属であり、コンタクトホール
への高被覆形成が可能である。
【００２８】請求項９記載の半導体装置の製造方法は、
基板上に形成された複数の半導体素子と、複数の半導体
素子と、コンタクトホール内を充填したプラグを介して
電気的に接続される金属配線とを備え、プラグ形成後、
高温処理を行う工程を含む半導体装置の製造方法であっ
て、プラグ形成工程が、少なくともコンタクトホール底
部を覆うチタニウム膜を形成する工程と、窒素雰囲気下
の熱処理によりコンタクトホール底部の拡散層表面にＣ
４９相のチタニウムシリサイド層を形成する工程と、チ
タニウム膜のうち未シリサイド化部を除去する工程と、
窒素雰囲気下の熱処理によりＣ４９相のチタニウムシリ
サイド層をＣ５４相に相変化させる工程と、少なくとも
コンタクトホール底部を覆うバリアメタル膜を形成する
工程と、コンタクトホール内にプラグ材を充填する工程
とを順次行うことを特徴とするものである。
基板上に形成された複数の半導体素子と、複数の半導体
素子と、コンタクトホール内を充填したプラグを介して
電気的に接続される金属配線とを備え、プラグ形成後、
高温処理を行う工程を含む半導体装置の製造方法であっ
て、プラグ形成工程が、少なくともコンタクトホール底
部を覆うチタニウム膜を形成する工程と、窒素雰囲気下
の熱処理によりコンタクトホール底部の拡散層表面にＣ
４９相のチタニウムシリサイド層を形成する工程と、チ
タニウム膜のうち未シリサイド化部を除去する工程と、
窒素雰囲気下の熱処理によりＣ４９相のチタニウムシリ
サイド層をＣ５４相に相変化させる工程と、少なくとも
コンタクトホール底部を覆うバリアメタル膜を形成する
工程と、コンタクトホール内にプラグ材を充填する工程
とを順次行うことを特徴とするものである。
【００２９】請求項９記載の半導体装置の製造方法によ
れば、Ｃ４９相ＴｉＳｉ２形成後に未シリサイド化Ｔｉ
を除去しておくことにより、プラグ形成後の高温工程中
に未反応ＴｉがＳｉ基板と反応してＳｉ基板にボイドを
発生することを防止することができ、請求項１と同様な
効果がある。
れば、Ｃ４９相ＴｉＳｉ２形成後に未シリサイド化Ｔｉ
を除去しておくことにより、プラグ形成後の高温工程中
に未反応ＴｉがＳｉ基板と反応してＳｉ基板にボイドを
発生することを防止することができ、請求項１と同様な
効果がある。
【００３０】また、シリサイド形成の熱処理温度が高温
になると、絶縁膜上のＴｉ膜が絶縁膜と反応し、エッチ
バックあるいはＣＭＰ法によるＴｉ膜の除去が困難とな
るが、Ｃ４９相ＴｉＳｉ2 形成後に未シリサイド化Ｔｉ
を除去しておくことにより上記の問題を解消することが
できる。
になると、絶縁膜上のＴｉ膜が絶縁膜と反応し、エッチ
バックあるいはＣＭＰ法によるＴｉ膜の除去が困難とな
るが、Ｃ４９相ＴｉＳｉ2 形成後に未シリサイド化Ｔｉ
を除去しておくことにより上記の問題を解消することが
できる。
【００３１】請求項１０記載の半導体装置の製造方法
は、基板上に形成された複数の半導体素子と、複数の半
導体素子とコンタクトホール内を充填したプラグを介し
て電気的に接続される金属配線とを備え、プラグ形成
後、高温処理を行う工程を含む半導体装置の製造方法で
あって、プラグ形成工程が、少なくともコンタクトホー
ル底部を覆うチタニウム膜を形成する工程と、窒素雰囲
気下の熱処理によりコンタクトホール底部の拡散層表面
にＣ４９相のチタニウムシリサイド層を形成する工程
と、チタニウム膜のうち未シリサイド化部を除去する工
程と、少なくともコンタクトホール底部を覆うバリアメ
タル膜を形成する工程と、窒素雰囲気下の熱処理により
Ｃ４９相のチタニウムシリサイド層をＣ５４相に相変化
させる工程と、コンタクトホール内にプラグ材を充填す
る工程とを順次行うことを特徴とするものである。
は、基板上に形成された複数の半導体素子と、複数の半
導体素子とコンタクトホール内を充填したプラグを介し
て電気的に接続される金属配線とを備え、プラグ形成
後、高温処理を行う工程を含む半導体装置の製造方法で
あって、プラグ形成工程が、少なくともコンタクトホー
ル底部を覆うチタニウム膜を形成する工程と、窒素雰囲
気下の熱処理によりコンタクトホール底部の拡散層表面
にＣ４９相のチタニウムシリサイド層を形成する工程
と、チタニウム膜のうち未シリサイド化部を除去する工
程と、少なくともコンタクトホール底部を覆うバリアメ
タル膜を形成する工程と、窒素雰囲気下の熱処理により
Ｃ４９相のチタニウムシリサイド層をＣ５４相に相変化
させる工程と、コンタクトホール内にプラグ材を充填す
る工程とを順次行うことを特徴とするものである。
【００３２】請求項１０記載の半導体装置の製造方法に
よれば、請求項９と同様な効果のほか、ＴｉＳｉ2 の形
成のための窒素雰囲気下での熱処理工程は、バリアメタ
ル膜堆積前あるいはバリアメタル膜堆積後のいずれでも
ＴｉＳｉ2 に対する効果は変わらないが、バリアメタル
膜堆積後に行なう場合は、バリアメタル膜表面を窒化す
ることにより、Ｓｉの拡散に対するバリア性向上の効果
が加わる。
よれば、請求項９と同様な効果のほか、ＴｉＳｉ2 の形
成のための窒素雰囲気下での熱処理工程は、バリアメタ
ル膜堆積前あるいはバリアメタル膜堆積後のいずれでも
ＴｉＳｉ2 に対する効果は変わらないが、バリアメタル
膜堆積後に行なう場合は、バリアメタル膜表面を窒化す
ることにより、Ｓｉの拡散に対するバリア性向上の効果
が加わる。
【００３３】請求項１１記載の半導体装置の製造方法
は、請求項９または請求項１０において、Ｃ５４相のチ
タニウムシリサイド層の形成温度が７００℃以上、か
つ、タングステンプラグ形成後の高温処理工程の温度よ
り高い温度である。
は、請求項９または請求項１０において、Ｃ５４相のチ
タニウムシリサイド層の形成温度が７００℃以上、か
つ、タングステンプラグ形成後の高温処理工程の温度よ
り高い温度である。
【００３４】請求項１１記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、ＴｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４
相ＴｉＳｉ2 の形成温度は７００℃以上が好ましく、か
つ、Ｃ４９相として残っていたＴｉＳｉ2 が、プラグ形
成後の高温処理工程中にＣ５４相へ相変化し、それにと
もなう体積収縮によりＳｉ基板にボイドを発生させるこ
とを防ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度は、
プラグ形成後の高温処理工程の温度より高い温度である
ことが好ましい。
よれば、請求項９または請求項１０と同様な効果のほ
か、ＴｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４
相ＴｉＳｉ2 の形成温度は７００℃以上が好ましく、か
つ、Ｃ４９相として残っていたＴｉＳｉ2 が、プラグ形
成後の高温処理工程中にＣ５４相へ相変化し、それにと
もなう体積収縮によりＳｉ基板にボイドを発生させるこ
とを防ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度は、
プラグ形成後の高温処理工程の温度より高い温度である
ことが好ましい。
【００３５】請求項１２記載の半導体装置の製造方法
は、請求項９または請求項１０において、バリアメタル
膜がアモルファス構造の窒化チタニウム膜あるいは窒化
タングステン膜である。
は、請求項９または請求項１０において、バリアメタル
膜がアモルファス構造の窒化チタニウム膜あるいは窒化
タングステン膜である。
【００３６】請求項１２記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、高速拡散路である粒界を通るＳｉおよびプラグ材の
拡散、反応を防止するため、バリアメタル膜はアモルフ
ァス構造のＴｉＮあるいはＷＮであることが望ましい。
よれば、請求項９または請求項１０と同様な効果のほ
か、高速拡散路である粒界を通るＳｉおよびプラグ材の
拡散、反応を防止するため、バリアメタル膜はアモルフ
ァス構造のＴｉＮあるいはＷＮであることが望ましい。
【００３７】請求項１３記載の半導体装置の製造方法
は、請求項９または請求項１０において、プラグ材がタ
ングステンである。
は、請求項９または請求項１０において、プラグ材がタ
ングステンである。
【００３８】請求項１３記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、プラグ材としては低抵抗、高融点金属であり、コン
タクトホールへの高被覆形成が可能であるＷが好まし
い。
よれば、請求項９または請求項１０と同様な効果のほ
か、プラグ材としては低抵抗、高融点金属であり、コン
タクトホールへの高被覆形成が可能であるＷが好まし
い。
【００３９】請求項１４記載の半導体装置の製造方法
は、請求項４、請求項５、請求項９または請求項１０に
おいて、チタニウム膜形成前に、コンタクトホールを通
して拡散層中の不純物と同種の不純物イオンを注入する
ものである。
は、請求項４、請求項５、請求項９または請求項１０に
おいて、チタニウム膜形成前に、コンタクトホールを通
して拡散層中の不純物と同種の不純物イオンを注入する
ものである。
【００４０】請求項１４記載の半導体装置の製造方法に
よれば、請求項４、請求項５、請求項９または請求項１
０と同様な効果のほか、ＴｉＳｉ2 を形成する前に、コ
ンタクトホール底部に露出した拡散層部分に不純物をイ
オン注入しておくことにより、プラグ形成後の高温工程
中に不純物がＴｉＳｉ2 へ吸出されても、コンタクト抵
抗の上昇を抑制することができ、高温工程を経ても低コ
ンスタント抵抗を実現できる。
よれば、請求項４、請求項５、請求項９または請求項１
０と同様な効果のほか、ＴｉＳｉ2 を形成する前に、コ
ンタクトホール底部に露出した拡散層部分に不純物をイ
オン注入しておくことにより、プラグ形成後の高温工程
中に不純物がＴｉＳｉ2 へ吸出されても、コンタクト抵
抗の上昇を抑制することができ、高温工程を経ても低コ
ンスタント抵抗を実現できる。
【００４１】請求項１５記載の半導体装置の製造方法
は、請求項１４において、不純物のイオン注入量が、チ
タニウムシリサイド中の不純物の固溶限界となる量以上
である。
は、請求項１４において、不純物のイオン注入量が、チ
タニウムシリサイド中の不純物の固溶限界となる量以上
である。
【００４２】請求項１５記載の半導体装置の製造方法に
よれば、請求項１４と同様な効果がある。
よれば、請求項１４と同様な効果がある。
【００４３】
【発明の実施形態】（第１の実施の形態）本発明の第１
の実施の形態について図１を参照にしながら説明する。
の実施の形態について図１を参照にしながら説明する。
【００４４】図１（ａ）〜（ｉ）は本発明の第１の実施
の形態に係る半導体装置の製造方法の工程順の断面構成
を示している。まず、図１（ａ）に示すように、例え
ば、２つのＭＯＳＦＥＴ（図示せず）のソース・ドレイ
ン領域１０ａおよび該ソース・ドレイン領域１０ａを互
いに分離するＬＯＣＯＳ膜等よりなる素子分離膜１１が
形成されたＳｉよりなる半導体基板１０の上に、膜厚が
１．１μｍのＳｉＯ2 よりなる第１の絶縁膜１２を堆積
した後、絶縁膜１２の平坦化を行ない、次に、該絶縁膜
１２における各ソース・ドレイン領域１０ａの上側に該
各ソース・ドレイン領域１０ａの上面を露出するコンタ
クトホール１２ａを選択的に開口する。
の形態に係る半導体装置の製造方法の工程順の断面構成
を示している。まず、図１（ａ）に示すように、例え
ば、２つのＭＯＳＦＥＴ（図示せず）のソース・ドレイ
ン領域１０ａおよび該ソース・ドレイン領域１０ａを互
いに分離するＬＯＣＯＳ膜等よりなる素子分離膜１１が
形成されたＳｉよりなる半導体基板１０の上に、膜厚が
１．１μｍのＳｉＯ2 よりなる第１の絶縁膜１２を堆積
した後、絶縁膜１２の平坦化を行ない、次に、該絶縁膜
１２における各ソース・ドレイン領域１０ａの上側に該
各ソース・ドレイン領域１０ａの上面を露出するコンタ
クトホール１２ａを選択的に開口する。
【００４５】次に、図１（ｂ）に示すように、コンタク
トホール１２ａ底部に露出した各ソース・ドレイン領域
１０ａの上面の自然酸化膜を除去した後、スパッタ法を
用いて、Ｔｉ膜１を３５ｎｍ堆積する。
トホール１２ａ底部に露出した各ソース・ドレイン領域
１０ａの上面の自然酸化膜を除去した後、スパッタ法を
用いて、Ｔｉ膜１を３５ｎｍ堆積する。
【００４６】次に、図１（ｃ）に示すように、窒素雰囲
気下で８００℃３０秒の熱処理を行なうことにより、コ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面に堆積されたＴｉ膜１ａと該各ソー
ス・ドレイン領域１０ａの上面のＳｉを反応させてＣ５
４相ＴｉＳｉ2 層３を形成する。
気下で８００℃３０秒の熱処理を行なうことにより、コ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面に堆積されたＴｉ膜１ａと該各ソー
ス・ドレイン領域１０ａの上面のＳｉを反応させてＣ５
４相ＴｉＳｉ2 層３を形成する。
【００４７】次に、図１（ｄ）に示すように、原料ガス
としてテトラキスジメチルアミドチタニウムを用いたＣ
ＶＤ法により、基板１０の上に全面にわたってアモルフ
ァス構造のＴｉＮ膜４を２０ｎｍ堆積し、バリアメタル
膜を形成する。
としてテトラキスジメチルアミドチタニウムを用いたＣ
ＶＤ法により、基板１０の上に全面にわたってアモルフ
ァス構造のＴｉＮ膜４を２０ｎｍ堆積し、バリアメタル
膜を形成する。
【００４８】次に、図１（ｅ）に示すように、ＣＶＤ法
を用いて、基板１０の上に全面にわたってＷ膜６を堆積
する。
を用いて、基板１０の上に全面にわたってＷ膜６を堆積
する。
【００４９】次に、図１（ｆ）に示すように、エッチバ
ックにより、第１の絶縁膜１２の上面が露出するまでＷ
膜６、ＴｉＮ膜４およびＴｉ膜１を除去して、Ｗプラグ
６ａを形成する。なお、ＴｉＮ膜４／Ｔｉ膜１を完全に
除去するのに要した時間は３分であった。
ックにより、第１の絶縁膜１２の上面が露出するまでＷ
膜６、ＴｉＮ膜４およびＴｉ膜１を除去して、Ｗプラグ
６ａを形成する。なお、ＴｉＮ膜４／Ｔｉ膜１を完全に
除去するのに要した時間は３分であった。
【００５０】次に、図１（ｇ）に示すように、基板１０
の上に前面にわたって膜厚０．２μｍのＳｉＯ2 よりな
る第２の絶縁膜１３を堆積した後、窒素雰囲気中で７５
０℃１５０分のアニールを行なう。
の上に前面にわたって膜厚０．２μｍのＳｉＯ2 よりな
る第２の絶縁膜１３を堆積した後、窒素雰囲気中で７５
０℃１５０分のアニールを行なう。
【００５１】次に、図１（ｈ）に示すように、フォトリ
ソグラフィーを用いてマスクパターン（図示せず）を形
成した後、該マスクパターンを用いて第２の絶縁膜１３
に対してエッチングを行なって、第２の絶縁膜１３に所
定のパターニングを施すことにより、金属配線形成領域
となるコンタクトホール１３ａを形成する。
ソグラフィーを用いてマスクパターン（図示せず）を形
成した後、該マスクパターンを用いて第２の絶縁膜１３
に対してエッチングを行なって、第２の絶縁膜１３に所
定のパターニングを施すことにより、金属配線形成領域
となるコンタクトホール１３ａを形成する。
【００５２】次に、図１（ｉ）に示すように、基板１０
の上に前面にわたって、膜厚２０ｎｍのＴｉ膜７、膜厚
４００ｎｍのアルミニウム膜８およびＴｉＮ膜９をスパ
ッタ法により堆積した後、フォトリソグラフィーを用い
てマスクパターン（図示せず）を形成した後、該マスク
パターンを用いてＴｉ膜７、アルミニウム膜８およびＴ
ｉＮ膜９に対してエッチングを行なって、所定のパター
ニングを施すことにより、金属配線を形成する。
の上に前面にわたって、膜厚２０ｎｍのＴｉ膜７、膜厚
４００ｎｍのアルミニウム膜８およびＴｉＮ膜９をスパ
ッタ法により堆積した後、フォトリソグラフィーを用い
てマスクパターン（図示せず）を形成した後、該マスク
パターンを用いてＴｉ膜７、アルミニウム膜８およびＴ
ｉＮ膜９に対してエッチングを行なって、所定のパター
ニングを施すことにより、金属配線を形成する。
【００５３】なお、本実施の形態においては、シリサイ
ド化熱処理をＴｉＮ膜４の堆積前に行なったが、堆積後
に行なってもよい。
ド化熱処理をＴｉＮ膜４の堆積前に行なったが、堆積後
に行なってもよい。
【００５４】また、シリサイド化熱処理を８００℃３０
秒、Ｗプラグ形成後のアニールを７５０℃１５０分とし
たが、シリサイド加熱処理温度が７００℃以上、かつ、
Ｗプラグ６ａ形成後の高温処理工程の温度より高い温度
であれば、プロセスに応じて適宜変更は可能である。
秒、Ｗプラグ形成後のアニールを７５０℃１５０分とし
たが、シリサイド加熱処理温度が７００℃以上、かつ、
Ｗプラグ６ａ形成後の高温処理工程の温度より高い温度
であれば、プロセスに応じて適宜変更は可能である。
【００５５】上記の製造方法により製造された半導体装
置は、基板１０と、この基板１０に形成された半導体素
子のソース・ドレイン領域１０ａと、半導体素子上を覆
い半導体素子に開口するコンタクトホール１２ａを有す
る絶縁膜１２と、コンタクトホール１２ａ内に充填され
たＷプラグ６ａと、このプラグ６ａに電気的に接続され
る金属配線とを備え、コンタクトホール底部の拡散層表
面にＣ５４相のチタニウムシリサイド層３を形成すると
ともに、コンタクトホール底部を覆うバリアメタル膜４
を形成した構造を有する。
置は、基板１０と、この基板１０に形成された半導体素
子のソース・ドレイン領域１０ａと、半導体素子上を覆
い半導体素子に開口するコンタクトホール１２ａを有す
る絶縁膜１２と、コンタクトホール１２ａ内に充填され
たＷプラグ６ａと、このプラグ６ａに電気的に接続され
る金属配線とを備え、コンタクトホール底部の拡散層表
面にＣ５４相のチタニウムシリサイド層３を形成すると
ともに、コンタクトホール底部を覆うバリアメタル膜４
を形成した構造を有する。
【００５６】Ｗプラグ６ａ形成後のアニールを行なった
後、走査型電子顕微鏡（ＳＥＭ）を用いてコンタクトホ
ール底部の断面を観察したところ、ＴｉＳｉ2 層３周辺
にボイドは確認されなかった。
後、走査型電子顕微鏡（ＳＥＭ）を用いてコンタクトホ
ール底部の断面を観察したところ、ＴｉＳｉ2 層３周辺
にボイドは確認されなかった。
【００５７】なお、比較例として、窒素雰囲気下で６５
０℃３０秒のシリサイド化熱処理によりＣ４９相ＴｉＳ
ｉ2 層を形成し、アモルファスＴｉＮ膜４の代わりに反
応性スパッタ法でＴｉＮ膜を５０ｎｍ堆積して試料を作
製した。この場合、Ｗプラグ形成後のアニールを行なっ
た後、ＴｉＳｉ2 層端部のＳｉ基板にボイドが確認され
た。
０℃３０秒のシリサイド化熱処理によりＣ４９相ＴｉＳ
ｉ2 層を形成し、アモルファスＴｉＮ膜４の代わりに反
応性スパッタ法でＴｉＮ膜を５０ｎｍ堆積して試料を作
製した。この場合、Ｗプラグ形成後のアニールを行なっ
た後、ＴｉＳｉ2 層端部のＳｉ基板にボイドが確認され
た。
【００５８】次に、接合リークの評価を行なった。コン
タクトホール１２ａのサイズは０．６μｍから０．３μ
ｍとした。図４にｎ−ｃｈの接合リークの評価結果を示
す。本発明の第１の実施の形態では、ホール径０．４〜
０．６μｍにおいては特性Ｑ 1 となり１×１０-10 Ａ前
後であるのに対し、比較例では特性Ｑ0 となり１×１０
-3Ａ近くまで増大した。比較例のコンタクトホール底部
の断面を電子線回折分析したところ、バリアメタルであ
るＴｉＮ膜４を突き抜けてＷプラグ６ａと基板１０が反
応し、接合部が破壊していた。
タクトホール１２ａのサイズは０．６μｍから０．３μ
ｍとした。図４にｎ−ｃｈの接合リークの評価結果を示
す。本発明の第１の実施の形態では、ホール径０．４〜
０．６μｍにおいては特性Ｑ 1 となり１×１０-10 Ａ前
後であるのに対し、比較例では特性Ｑ0 となり１×１０
-3Ａ近くまで増大した。比較例のコンタクトホール底部
の断面を電子線回折分析したところ、バリアメタルであ
るＴｉＮ膜４を突き抜けてＷプラグ６ａと基板１０が反
応し、接合部が破壊していた。
【００５９】なお、本発明の第１の実施の形態ではＷと
Ｓｉの反応物は観測されなかったが、ホール径０．３μ
ｍではコンタクト底部のＳｉ基板１０が掘れ込んでい
た。ＴｉＮ膜４／Ｔｉ膜１を完全に除去するのに長時間
エッチングしたため、Ｗプラグ６ａもエッチングされ、
さらにＳｉ基板１０もエッチングされたためである。こ
れによりホール径０．３μｍにおける接合リーク量が増
大している。
Ｓｉの反応物は観測されなかったが、ホール径０．３μ
ｍではコンタクト底部のＳｉ基板１０が掘れ込んでい
た。ＴｉＮ膜４／Ｔｉ膜１を完全に除去するのに長時間
エッチングしたため、Ｗプラグ６ａもエッチングされ、
さらにＳｉ基板１０もエッチングされたためである。こ
れによりホール径０．３μｍにおける接合リーク量が増
大している。
【００６０】このように、本実施の形態に係る半導体装
置の製造方法では、Ｗプラグ６ａ形成時にＴｉＳｉ2 層
をＣ５４相にしておくことにより、Ｗプラグ６ａ形成後
の高温工程においても、ＴｉＳｉ2 層が相変態すること
なくボイドの発生を抑えることができる。
置の製造方法では、Ｗプラグ６ａ形成時にＴｉＳｉ2 層
をＣ５４相にしておくことにより、Ｗプラグ６ａ形成後
の高温工程においても、ＴｉＳｉ2 層が相変態すること
なくボイドの発生を抑えることができる。
【００６１】高温工程前のＴｉＳｉ2 がＣ４９相である
と、高温工程中にＣ５４相へ相変化し、それに伴う体積
収縮によりＴｉＳｉ2 端部のＳｉ基板にボイドが発生し
てしまう。
と、高温工程中にＣ５４相へ相変化し、それに伴う体積
収縮によりＴｉＳｉ2 端部のＳｉ基板にボイドが発生し
てしまう。
【００６２】また、ＴｉＳｉ2 の母相をＣ５４相とする
ために、Ｃ５４相ＴｉＳｉ2 の形成温度は７００℃以上
が好ましく、かつ、Ｃ４９相として残っていたＴｉＳｉ
2 が、プラグ形成後の高温処理工程中にＣ５４相へ相変
化し、それにともなう体積収縮によりＳｉ基板にボイド
を発生させることを防ぐために、Ｃ５４相ＴｉＳｉ2層
の形成温度は、プラグ形成後の高温処理工程の温度より
高い温度であることが好ましい。
ために、Ｃ５４相ＴｉＳｉ2 の形成温度は７００℃以上
が好ましく、かつ、Ｃ４９相として残っていたＴｉＳｉ
2 が、プラグ形成後の高温処理工程中にＣ５４相へ相変
化し、それにともなう体積収縮によりＳｉ基板にボイド
を発生させることを防ぐために、Ｃ５４相ＴｉＳｉ2層
の形成温度は、プラグ形成後の高温処理工程の温度より
高い温度であることが好ましい。
【００６３】また、バリアメタルにアモルファス構造の
ＴｉＮ膜を用いることにより、高速拡散路である粒界を
通る拡散を抑制できるので、高温においてもバリア性を
保ちコンタクト部の熱的安定性を向上できる。
ＴｉＮ膜を用いることにより、高速拡散路である粒界を
通る拡散を抑制できるので、高温においてもバリア性を
保ちコンタクト部の熱的安定性を向上できる。
【００６４】（第２の実施の形態）本発明の第２の実施
の形態について図２および図３を参照にしながら説明す
る。
の形態について図２および図３を参照にしながら説明す
る。
【００６５】図２および図３は本発明の第２の実施の形
態に係る半導体装置の製造方法の工程順の断面構成を示
している。本発明の第１の実施の形態と異なる部分を説
明し、同じ部分の説明は省略する。まず、第１の実施き
形態で説明した工程により、図２（ａ）に示す構造を作
製した後、図２（ｂ）に示すように、コンタクトホール
１２ａ底部に露出した各ソース・ドレイン領域１０ａの
上面の自然酸化膜を除去した後、スパッタ法を用いて、
Ｔｉ膜１を３５ｎｍ堆積する。
態に係る半導体装置の製造方法の工程順の断面構成を示
している。本発明の第１の実施の形態と異なる部分を説
明し、同じ部分の説明は省略する。まず、第１の実施き
形態で説明した工程により、図２（ａ）に示す構造を作
製した後、図２（ｂ）に示すように、コンタクトホール
１２ａ底部に露出した各ソース・ドレイン領域１０ａの
上面の自然酸化膜を除去した後、スパッタ法を用いて、
Ｔｉ膜１を３５ｎｍ堆積する。
【００６６】次に、図２（ｃ）に示すように、窒素雰囲
気下で６５０℃３０秒の熱処理を行なうことにより、コ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面に堆積されたＴｉ膜１ａと該各ソー
ス・ドレイン領域１０ａの上面のＳｉを反応させてＣ４
９相ＴｉＳｉ2 層２を形成する。
気下で６５０℃３０秒の熱処理を行なうことにより、コ
ンタクトホール１２ａ底部に露出した各ソース・ドレイ
ン領域１０ａの上面に堆積されたＴｉ膜１ａと該各ソー
ス・ドレイン領域１０ａの上面のＳｉを反応させてＣ４
９相ＴｉＳｉ2 層２を形成する。
【００６７】次に、図２（ｄ）に示すように、アンモニ
ア過酸化水素水混合液によって未シリサイド化Ｔｉを選
択的に除去する。
ア過酸化水素水混合液によって未シリサイド化Ｔｉを選
択的に除去する。
【００６８】次に、図２（ｅ）に示すように、窒素雰囲
気下で８００℃１０秒の高速の熱処理を行なうことによ
り、Ｃ４９相ＴｉＳｉ２層2 をＣ５４相ＴｉＳｉ2 層３
に相変化させる。
気下で８００℃１０秒の高速の熱処理を行なうことによ
り、Ｃ４９相ＴｉＳｉ２層2 をＣ５４相ＴｉＳｉ2 層３
に相変化させる。
【００６９】次に、図２（ｆ）に示すように、原料ガス
としてテトラキスジメチルアミドチタニウムを用いたＣ
ＶＤ法により、基板１０の上に全面にわたってアモルフ
ァス構造のＴｉＮ膜４を２０ｎｍ堆積する。
としてテトラキスジメチルアミドチタニウムを用いたＣ
ＶＤ法により、基板１０の上に全面にわたってアモルフ
ァス構造のＴｉＮ膜４を２０ｎｍ堆積する。
【００７０】次に、図３（ａ）に示すように、ＣＶＤ法
を用いて、基板１０の上に全面にわたってＷ膜６を堆積
する。
を用いて、基板１０の上に全面にわたってＷ膜６を堆積
する。
【００７１】次に、図３（ｂ）に示すように、エッチバ
ックにより、絶縁膜１２の上面が露出するまでＷ膜６、
ＴｉＮ膜４を除去して、Ｗプラグ６ａを形成する。な
お、ＴｉＮ膜４を完全に除去するのに要した時間は３０
秒であった。
ックにより、絶縁膜１２の上面が露出するまでＷ膜６、
ＴｉＮ膜４を除去して、Ｗプラグ６ａを形成する。な
お、ＴｉＮ膜４を完全に除去するのに要した時間は３０
秒であった。
【００７２】以下図３（ｃ）、（ｄ）、（ｅ）は、本発
明の第１の実施の形態の図１（ｇ）、（ｈ）、（ｉ）の
工程と同様であるので、説明は省略する。製造される半
導体装置の構造は第１の実施の形態と同様なものとな
る。
明の第１の実施の形態の図１（ｇ）、（ｈ）、（ｉ）の
工程と同様であるので、説明は省略する。製造される半
導体装置の構造は第１の実施の形態と同様なものとな
る。
【００７３】なお、本実施の形態においては、Ｃ５４相
シリサイド化熱処理をＴｉＮ膜４の堆積前に行なった
が、堆積後に行なってもよい。
シリサイド化熱処理をＴｉＮ膜４の堆積前に行なった
が、堆積後に行なってもよい。
【００７４】また、Ｃ５４相シリサイド化熱処理を８０
０℃３０秒、Ｗプラグ形成後のアニールを７５０℃１５
０分としたが、シリサイド加熱処理温度が７００℃以
上、かつ、Ｗプラグ６ａ形成後の高温処理工程の温度よ
り高い温度であれば、プロセスに応じて適宜変更は可能
である。
０℃３０秒、Ｗプラグ形成後のアニールを７５０℃１５
０分としたが、シリサイド加熱処理温度が７００℃以
上、かつ、Ｗプラグ６ａ形成後の高温処理工程の温度よ
り高い温度であれば、プロセスに応じて適宜変更は可能
である。
【００７５】本発明の第１の実施の形態と同様に接合リ
ークの評価を行なった。コンタクトホール１２ａのサイ
ズは０．６μｍから０．３μｍとした。図４にｎ−ｃｈ
の接合リークの評価結果を示す。本発明の第２の実施の
形態ではいづれのホール径においても接合リーク量は特
性Ｑ3 であり１×１０-10 Ａ前後であった。
ークの評価を行なった。コンタクトホール１２ａのサイ
ズは０．６μｍから０．３μｍとした。図４にｎ−ｃｈ
の接合リークの評価結果を示す。本発明の第２の実施の
形態ではいづれのホール径においても接合リーク量は特
性Ｑ3 であり１×１０-10 Ａ前後であった。
【００７６】ホール径０．３μｍのコンタクト底部の断
面をＳＥＭにより観察したところ、ＴｉＳｉ2 層３周辺
にボイドは見られず、また本発明の第１の実施の形態で
見られたＳｉ基板１０の掘れ込みは見られなかった。
面をＳＥＭにより観察したところ、ＴｉＳｉ2 層３周辺
にボイドは見られず、また本発明の第１の実施の形態で
見られたＳｉ基板１０の掘れ込みは見られなかった。
【００７７】このように、本実施の形態に係る半導体装
置の製造方法では、Ｃ５４相シリサイド形成の高温熱処
理以前に絶縁膜上のＴｉ膜１を除去しておくことによ
り、Ｗエッチバック後はＴｉＮの除去のみとなるのでエ
ッチング時間を短くすることが可能であり、Ｗあるいは
Ｓｉ基板を不要にエッチングすることがない。特に微細
化が進みホール径が縮小した場合、Ｗの被覆性の劣化に
伴いＷプラグ中に大きなシームができるため、ＴｉＮエ
ッチバック時にＳｉ基板をエッチングしてしまう可能性
が増えてくるが、本実施の形態に係る半導体装置の製造
方法では、Ｓｉ基板をエッチングすることなくＴｉＮの
除去が実現できる。
置の製造方法では、Ｃ５４相シリサイド形成の高温熱処
理以前に絶縁膜上のＴｉ膜１を除去しておくことによ
り、Ｗエッチバック後はＴｉＮの除去のみとなるのでエ
ッチング時間を短くすることが可能であり、Ｗあるいは
Ｓｉ基板を不要にエッチングすることがない。特に微細
化が進みホール径が縮小した場合、Ｗの被覆性の劣化に
伴いＷプラグ中に大きなシームができるため、ＴｉＮエ
ッチバック時にＳｉ基板をエッチングしてしまう可能性
が増えてくるが、本実施の形態に係る半導体装置の製造
方法では、Ｓｉ基板をエッチングすることなくＴｉＮの
除去が実現できる。
【００７８】また、本実施の形態ではエッチバックを用
いたが、ＣＭＰ法を用いる場合でも同様のことがいえ
る。Ｔｉ膜が高温熱処理により絶縁膜と反応している
と、Ｔｉ膜除去のための研磨時間が長くなり、ディッシ
ング、エロージョンが顕著になってくるが、本発明の半
導体装置の製造方法では、あらかじめＴｉ膜を除去して
いるため研磨時間を短くでき、ディッシング、エロージ
ョンを抑制することができる。
いたが、ＣＭＰ法を用いる場合でも同様のことがいえ
る。Ｔｉ膜が高温熱処理により絶縁膜と反応している
と、Ｔｉ膜除去のための研磨時間が長くなり、ディッシ
ング、エロージョンが顕著になってくるが、本発明の半
導体装置の製造方法では、あらかじめＴｉ膜を除去して
いるため研磨時間を短くでき、ディッシング、エロージ
ョンを抑制することができる。
【００７９】（第３の実施の形態）本発明の第３の実施
の形態について図２および図３を参照にしながら説明す
る。本発明の第２の実施の形態と異なる部分を説明し、
同じ部分の説明は省略する。まず、第１の実施の形態で
説明した工程により、図２（ａ）に示す構造を作製した
後、コンタクトホール１２ａ底部に露出したｎ型の拡散
層に不純物として、コンタクトホール１２ａを通して砒
素（Ａｓ）イオンを加速エネルギー４０ｋｅＶで５×１
０15ｃｍ-2 注入する。図２（ｂ）以降は第２の実施の
形態と同様であるので説明を省略する。この方法により
製造される半導体装置の構造も第１の実施の形態と同様
となる。
の形態について図２および図３を参照にしながら説明す
る。本発明の第２の実施の形態と異なる部分を説明し、
同じ部分の説明は省略する。まず、第１の実施の形態で
説明した工程により、図２（ａ）に示す構造を作製した
後、コンタクトホール１２ａ底部に露出したｎ型の拡散
層に不純物として、コンタクトホール１２ａを通して砒
素（Ａｓ）イオンを加速エネルギー４０ｋｅＶで５×１
０15ｃｍ-2 注入する。図２（ｂ）以降は第２の実施の
形態と同様であるので説明を省略する。この方法により
製造される半導体装置の構造も第１の実施の形態と同様
となる。
【００８０】なお、第２の実施の形態を基本としたが、
第１の実施の形態にも同様に適応できる。
第１の実施の形態にも同様に適応できる。
【００８１】Ｗプラグ６ａ形成後のアニールを行ない配
線を形成した後、コンタクト抵抗の評価を行なった。図
５にｎ−ｃｈのコンタクト抵抗の評価結果を示す。第
１、２の実施の形態、比較例および第２の実施形態にお
いてＷプラグ形成後のアニールを行なわなかった場合に
ついての結果も同時に示す。Ｐ0 は比較例の特性、Ｐ 1
は第１の実施の形態の特性、Ｐ2 は第２の実施の形態の
特性、Ｐ3 は第３の実施の形態の特性、Ｐ4 はアニール
なしの第２の実施の形態の特性を示す。第１、２の実施
形態では、比較例に比べて抵抗は低くなっているが、ア
ニールを行なわなかった場合より抵抗が増大した。本実
施の形態ではアニールを行なっても、なお、アニールな
しの場合とほぼ同等の抵抗であった。
線を形成した後、コンタクト抵抗の評価を行なった。図
５にｎ−ｃｈのコンタクト抵抗の評価結果を示す。第
１、２の実施の形態、比較例および第２の実施形態にお
いてＷプラグ形成後のアニールを行なわなかった場合に
ついての結果も同時に示す。Ｐ0 は比較例の特性、Ｐ 1
は第１の実施の形態の特性、Ｐ2 は第２の実施の形態の
特性、Ｐ3 は第３の実施の形態の特性、Ｐ4 はアニール
なしの第２の実施の形態の特性を示す。第１、２の実施
形態では、比較例に比べて抵抗は低くなっているが、ア
ニールを行なわなかった場合より抵抗が増大した。本実
施の形態ではアニールを行なっても、なお、アニールな
しの場合とほぼ同等の抵抗であった。
【００８２】このように、本実施の形態に係る半導体装
置の製造方法では、Ｗプラグ形成後の高温工程中にＴｉ
Ｓｉ2 への吸出によって拡散層中の濃度が減少する不純
物を、Ｔｉ膜形成前にコンタクトホール１２ａを通して
拡散層中へイオン注入することによって、コンタクト界
面および拡散層中の濃度の低下を防ぎ、高温工程後も低
コンタクト抵抗を実現できる。
置の製造方法では、Ｗプラグ形成後の高温工程中にＴｉ
Ｓｉ2 への吸出によって拡散層中の濃度が減少する不純
物を、Ｔｉ膜形成前にコンタクトホール１２ａを通して
拡散層中へイオン注入することによって、コンタクト界
面および拡散層中の濃度の低下を防ぎ、高温工程後も低
コンタクト抵抗を実現できる。
【００８３】なお、上記の実施の形態においてはＮ型拡
散層のみについて行なったが、Ｐ型拡散層についても適
応される。
散層のみについて行なったが、Ｐ型拡散層についても適
応される。
【００８４】また、チタニウム膜形成前に、コンタクト
ホールを通して拡散層中の不純物と同種の不純物イオン
を注入し、不純物のイオン注入量は、ＴｉＳｉ2 中の不
純物の固溶限界量以上であることが好ましいが、イオン
注入種および注入量についてはプロセスに応じて変更可
能である。
ホールを通して拡散層中の不純物と同種の不純物イオン
を注入し、不純物のイオン注入量は、ＴｉＳｉ2 中の不
純物の固溶限界量以上であることが好ましいが、イオン
注入種および注入量についてはプロセスに応じて変更可
能である。
【００８５】またＴｉＳｉ2 の形成のための窒素雰囲気
下での熱処理工程は、バリアメタル膜堆積前あるいはバ
リアメタル堆積後のいずれであってもよい。
下での熱処理工程は、バリアメタル膜堆積前あるいはバ
リアメタル堆積後のいずれであってもよい。
【００８６】またバリアメタル膜はアモルファス構造の
窒化チタニウム膜であったが、窒化タングステン膜でも
よい。
窒化チタニウム膜であったが、窒化タングステン膜でも
よい。
【００８７】以上、本発明の具体的な実施の形態につい
て説明したが、本発明がこの実施の形態に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々の変
更が可能であることは言うまでもない。
て説明したが、本発明がこの実施の形態に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々の変
更が可能であることは言うまでもない。
【００８８】
【発明の効果】請求項１記載の半導体装置によれば、低
コンタクト抵抗を実現できコンタクトが熱的に安定にで
きる。
コンタクト抵抗を実現できコンタクトが熱的に安定にで
きる。
【００８９】請求項２記載の半導体装置によれば、請求
項１と同様な効果のほか、半導体装置の製造時のＳｉお
よびプラグ材の拡散や反応を防止することができる。
項１と同様な効果のほか、半導体装置の製造時のＳｉお
よびプラグ材の拡散や反応を防止することができる。
【００９０】請求項３記載の半導体装置によれば、請求
項１または請求項２と同様な効果のほか、半導体装置の
製造時にコンタクト抵抗の上昇を抑制でき、高温工程を
経ても低コンタクト抵抗を実現できる。
項１または請求項２と同様な効果のほか、半導体装置の
製造時にコンタクト抵抗の上昇を抑制でき、高温工程を
経ても低コンタクト抵抗を実現できる。
【００９１】請求項４記載の半導体装置の製造方法によ
れば、プラグ形成時にＣ５４相のＴｉＳｉ2 を形成して
おくことにより、プラグ形成後の高温工程中にＳｉ基板
にボイドが発生することを防止でき、プラグ後の高温工
程においてもコンタクト部の形状を安定に保つことがで
きる。
れば、プラグ形成時にＣ５４相のＴｉＳｉ2 を形成して
おくことにより、プラグ形成後の高温工程中にＳｉ基板
にボイドが発生することを防止でき、プラグ後の高温工
程においてもコンタクト部の形状を安定に保つことがで
きる。
【００９２】請求項５記載の半導体装置の製造方法によ
れば、請求項４と同様な効果のほか、ＴｉＳｉ2 形成の
ための窒素雰囲気下での熱処理工程は、バリアメタル膜
堆積前あるいはバリアメタル膜堆積後のいずれでもＴｉ
Ｓｉ2 に対する効果は変わらないが、バリアメタル膜堆
積後に行なう場合は、バリアメタル膜表面を窒化するこ
とにより、Ｓｉの拡散に対するバリア性向上の効果が加
わる。
れば、請求項４と同様な効果のほか、ＴｉＳｉ2 形成の
ための窒素雰囲気下での熱処理工程は、バリアメタル膜
堆積前あるいはバリアメタル膜堆積後のいずれでもＴｉ
Ｓｉ2 に対する効果は変わらないが、バリアメタル膜堆
積後に行なう場合は、バリアメタル膜表面を窒化するこ
とにより、Ｓｉの拡散に対するバリア性向上の効果が加
わる。
【００９３】請求項６記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、Ｔ
ｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４相Ｔｉ
Ｓｉ 2 の形成温度は７００℃以上が好ましく、かつ、Ｃ
４９相として残っていたＴｉＳｉ2 が、プラグ形成後の
高温処理工程中にＣ５４相へ相変化し、それにともなう
体積収縮によりＳｉ基板にボイドを発生させることを防
ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度が、プラグ
形成後の高温処理工程の温度より高い温度であることが
好ましい。
れば、請求項４または請求項５と同様な効果のほか、Ｔ
ｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４相Ｔｉ
Ｓｉ 2 の形成温度は７００℃以上が好ましく、かつ、Ｃ
４９相として残っていたＴｉＳｉ2 が、プラグ形成後の
高温処理工程中にＣ５４相へ相変化し、それにともなう
体積収縮によりＳｉ基板にボイドを発生させることを防
ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度が、プラグ
形成後の高温処理工程の温度より高い温度であることが
好ましい。
【００９４】請求項７記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、高
速拡散路である粒界を通るＳｉおよびプラグ材の拡散や
反応を防止することができる。
れば、請求項４または請求項５と同様な効果のほか、高
速拡散路である粒界を通るＳｉおよびプラグ材の拡散や
反応を防止することができる。
【００９５】請求項８記載の半導体装置の製造方法によ
れば、請求項４または請求項５と同様な効果のほか、プ
ラグ材が低抵抗、高融点金属であり、コンタクトホール
への高被覆形成が可能である。
れば、請求項４または請求項５と同様な効果のほか、プ
ラグ材が低抵抗、高融点金属であり、コンタクトホール
への高被覆形成が可能である。
【００９６】請求項９記載の半導体装置の製造方法によ
れば、Ｃ４９相ＴｉＳｉ２形成後に未シリサイド化Ｔｉ
を除去しておくことにより、プラグ形成後の高温工程中
に未反応ＴｉがＳｉ基板と反応してＳｉ基板にボイドを
発生することを防止することができ、請求項１と同様な
効果がある。
れば、Ｃ４９相ＴｉＳｉ２形成後に未シリサイド化Ｔｉ
を除去しておくことにより、プラグ形成後の高温工程中
に未反応ＴｉがＳｉ基板と反応してＳｉ基板にボイドを
発生することを防止することができ、請求項１と同様な
効果がある。
【００９７】また、シリサイド形成の熱処理温度が高温
になると、絶縁膜上のＴｉ膜が絶縁膜と反応し、エッチ
バックあるいはＣＭＰ法によるＴｉ膜の除去が困難とな
るが、Ｃ４９相ＴｉＳｉ2 形成後に未シリサイド化Ｔｉ
を除去しておくことにより上記の問題を解消することが
できる。
になると、絶縁膜上のＴｉ膜が絶縁膜と反応し、エッチ
バックあるいはＣＭＰ法によるＴｉ膜の除去が困難とな
るが、Ｃ４９相ＴｉＳｉ2 形成後に未シリサイド化Ｔｉ
を除去しておくことにより上記の問題を解消することが
できる。
【００９８】請求項１０記載の半導体装置の製造方法に
よれば、請求項９と同様な効果のほか、ＴｉＳｉ2 の形
成のための窒素雰囲気下での熱処理工程は、バリアメタ
ル膜堆積前あるいはバリアメタル膜堆積後のいずれでも
ＴｉＳｉ2 に対する効果は変わらないが、バリアメタル
膜堆積後に行なう場合は、バリアメタル膜表面を窒化す
ることにより、Ｓｉの拡散に対するバリア性向上の効果
が加わる。
よれば、請求項９と同様な効果のほか、ＴｉＳｉ2 の形
成のための窒素雰囲気下での熱処理工程は、バリアメタ
ル膜堆積前あるいはバリアメタル膜堆積後のいずれでも
ＴｉＳｉ2 に対する効果は変わらないが、バリアメタル
膜堆積後に行なう場合は、バリアメタル膜表面を窒化す
ることにより、Ｓｉの拡散に対するバリア性向上の効果
が加わる。
【００９９】請求項１１記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、ＴｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４
相ＴｉＳｉ2 の形成温度は７００℃以上が好ましく、か
つ、Ｃ４９相として残っていたＴｉＳｉ2 が、プラグ形
成後の高温処理工程中にＣ５４相へ相変化し、それにと
もなう体積収縮によりＳｉ基板にボイドを発生させるこ
とを防ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度は、
プラグ形成後の高温処理工程の温度より高い温度である
ことが好ましい。
よれば、請求項９または請求項１０と同様な効果のほ
か、ＴｉＳｉ2 の母相をＣ５４相とするために、Ｃ５４
相ＴｉＳｉ2 の形成温度は７００℃以上が好ましく、か
つ、Ｃ４９相として残っていたＴｉＳｉ2 が、プラグ形
成後の高温処理工程中にＣ５４相へ相変化し、それにと
もなう体積収縮によりＳｉ基板にボイドを発生させるこ
とを防ぐために、Ｃ５４相ＴｉＳｉ2 層の形成温度は、
プラグ形成後の高温処理工程の温度より高い温度である
ことが好ましい。
【０１００】請求項１２記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、高速拡散路である粒界を通るＳｉおよびプラグ材の
拡散、反応を防止するため、バリアメタル膜はアモルフ
ァス構造のＴｉＮあるいはＷＮであることが望ましい。
よれば、請求項９または請求項１０と同様な効果のほ
か、高速拡散路である粒界を通るＳｉおよびプラグ材の
拡散、反応を防止するため、バリアメタル膜はアモルフ
ァス構造のＴｉＮあるいはＷＮであることが望ましい。
【０１０１】請求項１３記載の半導体装置の製造方法に
よれば、請求項９または請求項１０と同様な効果のほ
か、プラグ材としては低抵抗、高融点金属であり、コン
タクトホールへの高被覆形成が可能であるＷが好まし
い。
よれば、請求項９または請求項１０と同様な効果のほ
か、プラグ材としては低抵抗、高融点金属であり、コン
タクトホールへの高被覆形成が可能であるＷが好まし
い。
【０１０２】請求項１４記載の半導体装置の製造方法に
よれば、請求項４、請求項５、請求項９または請求項１
０と同様な効果のほか、ＴｉＳｉ2 を形成する前に、コ
ンタクトホール底部に露出した拡散層部分に不純物をイ
オン注入しておくことにより、プラグ形成後の高温工程
中に不純物がＴｉＳｉ2 へ吸出されても、コンタクト抵
抗の上昇を抑制することができ、高温工程を経ても低コ
ンスタント抵抗を実現できる。
よれば、請求項４、請求項５、請求項９または請求項１
０と同様な効果のほか、ＴｉＳｉ2 を形成する前に、コ
ンタクトホール底部に露出した拡散層部分に不純物をイ
オン注入しておくことにより、プラグ形成後の高温工程
中に不純物がＴｉＳｉ2 へ吸出されても、コンタクト抵
抗の上昇を抑制することができ、高温工程を経ても低コ
ンスタント抵抗を実現できる。
【０１０３】請求項１５記載の半導体装置の製造方法に
よれば、請求項１４と同様な効果がある。
よれば、請求項１４と同様な効果がある。
【図１】（ａ）〜（ｉ）は本発明の第１の実施の形態に
係る半導体装置の製造方法を示す工程順の断面図であ
る。
係る半導体装置の製造方法を示す工程順の断面図であ
る。
【図２】（ａ）〜（ｆ）は本発明の第２の実施の形態に
係る半導体装置の製造方法を示す工程順の断面図であ
る。
係る半導体装置の製造方法を示す工程順の断面図であ
る。
【図３】（ａ）〜（ｅ）は第２の実施の形態に係る半導
体装置の製造方法の図２（ｆ）の工程に順次続く工程の
断面図である。
体装置の製造方法の図２（ｆ）の工程に順次続く工程の
断面図である。
【図４】第１の実施の形態および第２の実施の形態にお
ける接合リークの評価結果を示すグラフである。
ける接合リークの評価結果を示すグラフである。
【図５】本発明の第３の実施の形態におけるコンタクト
抵抗の評価結果を示すグラフである。
抵抗の評価結果を示すグラフである。
【図６】（ａ）から（ｅ）は、従来例の半導体装置の製
造方法を示す工程順の断面図である。
造方法を示す工程順の断面図である。
１ チタニウム膜 ２ Ｃ４９相チタニウムシリサイド層 ３ Ｃ５４相チタニウムシリサイド層 ４ アモルファス窒化チタニウム膜 ５ 窒化チタニウム膜 ６ タングステン膜 ６ａ タングステンプラグ ７ チタニウム膜 ８ アルミニウム膜 ９ 窒化チタニウム膜 １０ シリコン基板 １０ａ ソース・ドレイン領域 １１ 素子分離膜 １２ 第１の絶縁膜 １２ａ コンタクトホール １３ 第２の絶縁膜 １３ａ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB25 BB37 CC01 DD23 DD26 DD37 DD45 DD79 DD84 DD90 FF18 HH04 HH15 5F033 HH08 HH18 HH33 JJ19 JJ27 JJ33 JJ34 KK01 LL06 MM08 NN06 NN07 PP01 PP09 PP15 QQ08 QQ19 QQ58 QQ70 QQ73 QQ94 RR04 WW03 XX09 XX28 5F083 GA02 MA05 MA06 MA17 MA20 PR21 PR33 PR39
Claims (15)
- 【請求項１】 基板と、この基板に形成された半導体素
子と、半導体素子上を覆い前記半導体素子に開口するコ
ンタクトホールを有する絶縁膜と、前記コンタクトホー
ル内に充填されたプラグと、このプラグに電気的に接続
される金属配線とを備え、前記コンタクトホール底部の
拡散層表面にＣ５４相のチタニウムシリサイド層を形成
するとともに、前記コンタクトホール底部を覆うバリア
メタル膜を形成したことを特徴とする半導体装置。 - 【請求項２】 バリアメタル膜がアモルファス構造の窒
化チタニウム膜あるいは窒化タングステン膜である請求
項１記載の半導体装置。 - 【請求項３】 絶縁膜のコンタクトホール直下の不純物
濃度は拡散層の他の部分よりも高い請求項１または請求
項２記載の半導体装置。 - 【請求項４】 基板上に形成された複数の半導体素子
と、前記複数の半導体素子とコンタクトホール内を充填
したプラグを介して電気的に接続される金属配線とを備
え、プラグ形成後、高温処理を行う工程を含む半導体装
置の製造方法であって、プラグ形成工程が、少なくとも
前記コンタクトホール底部を覆うチタニウム膜を形成す
る工程と、窒素雰囲気下の熱処理により前記コンタクト
ホール底部の拡散層表面にＣ５４相のチタニウムシリサ
イド層を形成する工程と、少なくとも前記コンタクトホ
ール底部を覆うバリアメタル膜を形成する工程と、前記
コンタクトホール内にプラグ材を充填する工程とを順次
行うことを特徴とする半導体装置の製造方法。 - 【請求項５】 基板上に形成された複数の半導体素子
と、前記複数の半導体素子とコンタクトホール内を充填
したプラグを介して電気的に接続される金属配線とを備
え、プラグ形成後、高温処理を行う工程を含む半導体装
置の製造方法であって、プラグ形成工程が、少なくとも
前記コンタクトホール底部を覆うチタニウム膜を形成す
る工程と、少なくとも前記コンタクトホール底部を覆う
バリアメタル膜を形成する工程と、窒素雰囲気下の熱処
理により前記コンタクトホール底部の拡散層表面にＣ５
４相のチタニウムシリサイド層を形成する工程と、前記
コンタクトホール内にプラグ材を充填する工程とを順次
行うことを特徴とする半導体装置の製造方法。 - 【請求項６】 チタニウムシリサイド層を形成する工程
において、Ｃ５４相チタニウムシリサイド層の形成温度
が、７００℃以上、かつ、プラグ形成後の高温処理工程
の温度より高い温度である請求項４または請求項５記載
の半導体装置の製造方法。 - 【請求項７】 バリアメタル膜がアモルファス構造の窒
化チタニウム膜あるいは窒化タングステン膜である請求
項４または請求項５記載の半導体装置の製造方法。 - 【請求項８】 プラグ材がタングステンである請求項４
または請求項５記載の半導体装置の製造方法。 - 【請求項９】 基板上に形成された複数の半導体素子
と、前記複数の半導体素子と、コンタクトホール内を充
填したプラグを介して電気的に接続される金属配線とを
備え、プラグ形成後、高温処理を行う工程を含む半導体
装置の製造方法であって、プラグ形成工程が、少なくと
も前記コンタクトホール底部を覆うチタニウム膜を形成
する工程と、窒素雰囲気下の熱処理により前記コンタク
トホール底部の拡散層表面にＣ４９相のチタニウムシリ
サイド層を形成する工程と、前記チタニウム膜のうち未
シリサイド化部を除去する工程と、窒素雰囲気下の熱処
理により前記Ｃ４９相のチタニウムシリサイド層をＣ５
４相に相変化させる工程と、少なくとも前記コンタクト
ホール底部を覆うバリアメタル膜を形成する工程と、前
記コンタクトホール内にプラグ材を充填する工程とを順
次行うことを特徴とする半導体装置の製造方法。 - 【請求項１０】 基板上に形成された複数の半導体素子
と、前記複数の半導体素子とコンタクトホール内を充填
したプラグを介して電気的に接続される金属配線とを備
え、プラグ形成後、高温処理を行う工程を含む半導体装
置の製造方法であって、プラグ形成工程が、少なくとも
前記コンタクトホール底部を覆うチタニウム膜を形成す
る工程と、窒素雰囲気下の熱処理により前記コンタクト
ホール底部の拡散層表面にＣ４９相のチタニウムシリサ
イド層を形成する工程と、前記チタニウム膜のうち未シ
リサイド化部を除去する工程と、少なくとも前記コンタ
クトホール底部を覆うバリアメタル膜を形成する工程
と、窒素雰囲気下の熱処理により前記Ｃ４９相のチタニ
ウムシリサイド層をＣ５４相に相変化させる工程と、前
記コンタクトホール内にプラグ材を充填する工程とを順
次行うことを特徴とする半導体装置の製造方法。 - 【請求項１１】 Ｃ５４相のチタニウムシリサイド層の
形成温度が７００℃以上、かつ、タングステンプラグ形
成後の高温処理工程の温度より高い温度である請求項９
または請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 バリアメタル膜がアモルファス構造の
窒化チタニウム膜あるいは窒化タングステン膜である請
求項９または請求項１０記載の半導体装置の製造方法。 - 【請求項１３】 プラグ材がタングステンである請求項
９または請求項１０記載の半導体装置の製造方法。 - 【請求項１４】 チタニウム膜形成前に、コンタクトホ
ールを通して前記拡散層中の不純物と同種の不純物イオ
ンを注入する請求項４、請求項５、請求項９または請求
項１０記載の半導体装置の製造方法。 - 【請求項１５】 不純物のイオン注入量が、チタニウム
シリサイド中の前記不純物の固溶限界となる量以上であ
る請求項１４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372702A JP2000195819A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372702A JP2000195819A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195819A true JP2000195819A (ja) | 2000-07-14 |
Family
ID=18500912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372702A Pending JP2000195819A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195819A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049784A (ja) * | 2003-08-28 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置及びその製造方法 |
| JP2008016803A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体素子のビットライン形成方法 |
| US11195749B2 (en) | 2018-07-13 | 2021-12-07 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method |
-
1998
- 1998-12-28 JP JP10372702A patent/JP2000195819A/ja active Pending
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|---|---|---|---|---|
| JP2006049784A (ja) * | 2003-08-28 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置及びその製造方法 |
| JP2008016803A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体素子のビットライン形成方法 |
| US11195749B2 (en) | 2018-07-13 | 2021-12-07 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method |
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