JP2010258153A5 - 半導体装置の製造方法 - Google Patents

Description

さらに、実施形態では、図１で示すように、格子状にトレンチを形成するＦＥＴを例に挙げて説明したが、ストライプ状に形成するＦＥＴでも同様に実施可能である。言い換えると、図１において、トレンチの形状が横長の複数のストライプ状（はしごの桁の部分、つまり縦方向に連結する部分が無い形状）になっており、当該複数のトレンチの中にそれぞれ形成されているソース配線層１４同士の接続およびゲート電極１６同士の接続は、それぞれ、ソース電極１８およびゲート配線層１９を介して接続するような構成としても良い。
他の実施の形態を以下に例示する。
［１］ ドレイン領域となる第一導電型半導体層上に第二導電型半導体層を形成する工程と、
前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチを形成する工程と、
前記第一乃至第三のトレンチにソース配線層を埋め込み、かつ、前記第二のトレンチの上端より上に前記ソース配線層を突出させる工程と、
前記第一及び前記第三のトレンチをゲート電極で埋め込む工程と、
前記第二のトレンチの上端より上に突出させた前記ソース配線層とソース電極を接触させる工程と、
前記第三のトレンチ内で前記ゲート電極にゲート配線層を接触させる工程と、
を含む、半導体装置の製造方法。
［２］前記第一及び前記第三のトレンチを前記ゲート電極で埋め込む前記工程は、
前記第一及び前記第三のトレンチ内及び前記第二導電型半導体層上に前記ゲート電極となる導電膜を形成する工程と、
前記導電膜をエッチバックすることにより、前記第二のトレンチの上端より上に突出している前記ソース配線層の側壁に、前記導電膜により形成されたサイドウォールが形成される工程と、
を含む［１］に記載の半導体装置の製造方法。
［３］前記ソース配線層と前記ゲート電極とをポリシリコン膜で形成する、［１］または［２］に記載の半導体装置の製造方法。
［４］前記第一導電型半導体層は、
ＭＯＳトランジスタ構造が設けられたセル領域と、
前記セル領域に隣接しているターミナル領域と、
が設けられており、
前記第一乃至第三のトレンチを形成する前記工程において、前記セル領域に前記第一及び第二のトレンチを形成する、［１］乃至［３］いずれかに記載の半導体装置の製造方法。
［５］ ドレイン領域となる第一導電型半導体層と、
前記第一導電型半導体層上に形成された第二導電型半導体層と、
前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチと、
前記第一乃至第三のトレンチに埋め込まれ、かつ、前記第二のトレンチの上端より上に突出しているソース配線層と、
前記第一及び前記第三のトレンチにそれぞれ埋め込まれ、前記ソース配線層上に形成されたゲート電極と、
前記第二のトレンチの上端より上に突出している前記ソース配線層に接触しているソース電極と、
前記第三のトレンチ内で前記ゲート電極に接触しているゲート配線層と、
を有する、半導体装置。
［６］ 前記第二のトレンチの上端より上に突出している前記ソース配線層の側壁に、前記ゲート電極と同一の材料により形成されたサイドウォール状の導電膜を有する、［５］に記載の半導体装置。

Claims (1)

1. ドレイン領域となる第一導電型半導体層上に第二導電型半導体層を形成する工程と、
   前記第二導電型半導体層を貫通し、互いに連結した第一乃至第三のトレンチを形成する工程と、
   前記第一乃至第三のトレンチにソース配線層を埋め込み、かつ、前記第二のトレンチの上端より上に前記ソース配線層を突出させる工程と、
   前記第一及び前記第三のトレンチをゲート電極で埋め込む工程と、
   前記第二のトレンチの上端より上に突出させた前記ソース配線層とソース電極を接触させる工程と、
   前記第三のトレンチ内で前記ゲート電極にゲート配線層を接触させる工程と、
   を含む、半導体装置の製造方法。