JP2010108976A5

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Publication number: JP2010108976A5
Application number: JP2008276620A
Authority: JP
Filing date: 2008-10-28
Publication date: 2011-12-01

Claims

半導体基板のメモリセル形成領域に形成されるメモリセルとを有し、
前記メモリセルは、
（ａ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ａ３）前記コントロールゲート電極の側壁に形成されたメモリゲート電極と、
（ａ４）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、
（ａ５）前記コントロールゲート電極と前記メモリゲート電極とに整合して前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを備え、
前記積層絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜とを含む半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極の間に形成された前記第１電位障壁膜の膜厚は、前記メモリゲート電極と前記半導体基板の間に形成された前記第１電位障壁膜の膜厚よりも厚く、
前記コントロールゲート電極の側壁上部に形成されている前記第１電位障壁膜の膜厚をａとし、前記コントロールゲート電極の側壁下部に形成されている前記第１電位障壁膜の膜厚をｂとする場合、ａ＜ｂの関係が成立することを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記第１電位障壁膜および前記第２電位障壁膜は酸化シリコン膜から形成され、かつ、前記電荷蓄積膜は窒化シリコン膜から形成されていることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
さらに、前記半導体基板の周辺回路形成領域に形成されるＭＩＳＦＥＴとを有し、
前記ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成されたゲート電極と、
（ｂ３）前記ゲート電極に整合して前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを備え、
前記メモリセルの前記コントロールゲート電極と、前記ＭＩＳＦＥＴの前記ゲート電極はともにポリシリコン膜を有し、前記ポリシリコン膜内に同一導電型の導電型不純物が導入されており、
前記コントロールゲート電極に導入されている導電型不純物の不純物濃度は、前記ゲート電極に導入されている導電型不純物の不純物濃度よりも大きいことを特徴とする半導体装置。
請求項３記載の半導体装置であって、
前記コントロールゲート電極に導入されている導電型不純物と、前記ゲート電極に導入されている導電型不純物は、ともに、リンであることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記コントロールゲート電極の側壁に形成された前記メモリゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置。
半導体基板のメモリセル形成領域にメモリセルを形成する半導体装置の製造方法であって、
（ａ）前記メモリセル形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記メモリセル形成領域の前記第１導電膜を加工することにより、前記メモリセル形成領域に矩形形状のコントロールゲート電極を形成する工程と、
（ｄ）前記コントロールゲート電極を覆う前記半導体基板上に第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜に対して異方性エッチング処理を施すことにより、前記コントロールゲート電極の側壁にサイドウォールを形成する工程と、
（ｆ）前記コントロールゲート電極を覆う前記半導体基板の主面上に第２絶縁膜を形成することにより、前記コントロールゲート電極の側壁では前記サイドウォールと前記第２絶縁膜とを合わせた膜からなり、かつ、前記半導体基板上では前記第２絶縁膜からなる第１電位障壁膜を形成する工程と、
（ｇ）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｈ）前記電荷蓄積膜上に第２電位障壁膜を形成する工程と、
（ｉ）前記第２電位障壁膜上に第２導電膜を形成する工程と、
（ｊ）前記第２導電膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程と、
（ｋ）前記メモリセル形成領域では、前記コントロールゲート電極と前記メモリゲート電極に整合して前記半導体基板内に第１ソース領域および第１ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
請求項６記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
請求項７記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記コントロールゲート電極の側壁に形成されている前記第１電位障壁膜の膜厚は、前記半導体基板に形成されている前記第１電位障壁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
請求項８記載の半導体装置の製造方法であって、
前記（ｅ）工程で形成される前記サイドウォールは、前記コントロールゲート電極の側壁上部に形成される前記サイドウォールの膜厚をａとし、前記コントロールゲート電極の側壁下部に形成される前記サイドウォールの膜厚をｂとする場合、ａ＜ｂの関係が成立することを特徴とする半導体装置の製造方法。