JP2010521817A5 - - Google Patents
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Claims (6)
- 不揮発性メモリセル（１２）を備える電子デバイスの製造方法であって、前記製造方法は、
基板（１０）上に電荷ストレージスタック（１２）を形成する電荷ストレージスタック形成工程と；
前記電荷ストレージスタック（１２）上に制御ゲート電極（２４）を形成する制御ゲート電極形成工程と；
前記制御ゲート電極（２４）の形成後に、前記制御ゲート電極（２４）から離間させて、前記基板（１０）上に半導体層（４０）を形成する半導体層形成工程と；
前記半導体層（４０）上に選択ゲート電極（９４）を形成する選択ゲート電極形成工程と
を含む、電子デバイスの製造方法。 - 前記製造方法は更に、前記制御ゲート電極（２４）形成工程の後、かつ前記半導体層（４０）形成工程の前に、絶縁スペーサ（３２）を形成する絶縁スペーサ形成工程を含む、請求項１記載の製造方法。
- 前記絶縁スペーサ（３２）形成工程は、
前記制御ゲート電極（２４）上と前記基板（１０）上に絶縁層（１６）を形成する工程と；
前記絶縁スペーサ（３２）を形成するために、前記絶縁層（１６）を異方的にエッチングする工程と
を含む、請求項２記載の製造方法。 - 前記選択ゲート電極（９４）形成工程は、
前記制御ゲート電極（２４）上、前記絶縁スペーサ（３２）上、および前記半導体層（４０）上に、選択ゲート電極層（６４）を形成する工程と；
側壁スペーサ（７４）を形成するために、前記選択ゲート電極層（６４）を異方的にエッチングする工程と；
前記選択ゲート電極（９４）を形成するために、前記側壁スペーサ（７４）の一部を除去する工程と
を含む、請求項２記載の製造方法。 - 前記電荷ストレージスタック（１２）形成工程は、
前記基板（１０）上に第１ゲート誘電体層（１２２）を形成する第１ゲート誘電体層形成工程と；
前記第１ゲート誘電体層（１２２）上に互いに不連続な複数の記憶素子（１２４）を形成する工程と
を含む、請求項１記載の製造方法。 - 前記製造方法は更に、前記選択ゲート電極（９４）形成工程の前に、前記半導体層（４０）上に前記第１ゲート誘電体層（１２２）よりも薄い第２ゲート誘電体層（５２）を形成する第２ゲート誘電体層形成工程を含む、請求項５記載の製造方法。
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