JP2013165266A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】積層膜の高さを低めてメモリ素子の集積度を向上させるのに適する半導体装置及びその製造方法を提供する。
【解決手段】基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、基板から突出されて複数のワードライン及び複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、トンネル絶縁膜を取り囲んでトンネル絶縁膜とワードラインとの間の第1領域は、トンネル絶縁膜と層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜と、電荷トラップ膜の第1領域を取り囲む第1電荷遮断膜パターンと、を含む
【選択図】図2C
【解決手段】基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、基板から突出されて複数のワードライン及び複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、トンネル絶縁膜を取り囲んでトンネル絶縁膜とワードラインとの間の第1領域は、トンネル絶縁膜と層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜と、電荷トラップ膜の第1領域を取り囲む第1電荷遮断膜パターンと、を含む
【選択図】図2C
Description
本発明は、半導体装置及びその製造方法に関し、より詳細には、3次元不揮発性メモリ素子及びその製造方法に関する。
不揮発性メモリ素子は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ素子である。近年、シリコン基板上に単層でメモリ素子を製造する2次元構造のメモリ素子の集積度の向上が限界に到逹することによって、シリコン基板から垂直にメモリセルを積層する3次元構造の不揮発性メモリ素子が提案されている。
以下、図面を参照して従来の技術による3次元不揮発性メモリ素子の構造を詳しく調べて見る。
図1は、従来の技術による3次元構造の不揮発性メモリ素子の断面図で、特に、メモリセルが積層された領域を示す。図1に示されたように、従来の技術による3次元不揮発性メモリ素子は、基板(図示せず)から突出された垂直チャンネル膜CH及び垂直チャンネル膜CHに沿って積層された複数のメモリセルを含む。
メモリセルの形成方法について簡単に調べて見れば次のようである。まず、複数の犠牲膜及び複数の層間絶縁膜11を交互に形成した後、これらをエッチングして複数のチャンネルホールを形成する。次に、複数のチャンネルホール内に垂直チャンネル膜CHを形成した後、犠牲膜及び層間絶縁膜11をエッチングして垂直チャンネル膜CHの間にスリットを形成する。次に、スリットの内壁に露出された複数の犠牲膜を除去してオープン領域を形成し、オープン領域の内面に沿ってメモリ膜12を形成する。ここで、メモリ膜12は電荷遮断膜、電荷トラップ膜及びトンネル絶縁膜を含み、各膜は蒸着工程を利用して形成される。次に、メモリ膜12が形成されたオープン領域内に導電膜13を埋めこむ。これにより、基板上に積層された複数のメモリセルが形成される。
ところが、前述した従来の技術によれば、オープン領域内にメモリ膜12を形成した後、導電膜13を埋めこむので、積層膜の高さが高くなってメモリ素子の集積度を向上させるのに困難さがある。また、化学蒸着法によって蒸着された絶縁膜を電荷遮断膜として使用するため、電荷遮断膜の膜質が低くてメモリ素子の特性が劣化されるような問題がある。
したがって、本発明の一実施例は、積層膜の高さを低めてメモリ素子の集積度を向上させるのに適する半導体装置及びその製造方法を提供する。
本発明の一実施例によれば、基板上に交互に積層された複数のワードライン及び層間絶縁膜と、前記基板から突出されて前記複数のワードライン及び前記複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、前記複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、前記トンネル絶縁膜を取り囲んで前記トンネル絶縁膜と前記ワードラインとの間の第1領域は、前記トンネル絶縁膜と前記層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜、及び前記電荷トラップ膜の前記第1領域を取り囲む第1電荷遮断膜パターンを含む半導体装置を提供する。
また、本発明の他の実施例によれば、複数の第1物質膜及び複数の第2物質膜を交互に形成する段階と、前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして複数のチャンネルホールを形成する段階と、前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして隣合う前記チャンネルホールの間にスリットを形成する段階と、前記スリット内に露出された前記複数の第1物質膜を除去する段階と、前記複数の第1物質膜が除去された領域に露出された前記電荷トラップ膜を一部厚さ酸化させて複数の第1電荷遮断膜パターンを形成する段階、及び前記複数の第1物質膜が除去された領域に導電膜を形成する段階を含む半導体装置の製造方法を提供する。
さらに、本発明のまた他の実施例によれば、複数の第1物質膜及び複数の第2物質膜を交互に形成する段階と、前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして複数のチャンネルホールを形成する段階と、前記複数のチャンネルホールの内面に露出された前記複数の第1物質膜を一部厚さ酸化させて複数の第1電荷遮断膜パターンを形成する段階、及び前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階を含む半導体装置の製造方法を提供する。
以上のように本発明による半導体装置は、第1物質膜または電荷トラップ膜を一部厚さ酸化させて形成された電荷遮断膜を含む。したがって、従来に比べて積層膜の高さを低めてメモリ素子の集積度を向上させることができる。また、酸化方式によって電荷遮断膜を形成することで、電荷遮断膜の膜質を向上させて電荷トラップ膜と電荷遮断膜との間の界面特性を向上させてメモリ素子の動作特性を向上させることができる。
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
図2Aないし図2Cは、本発明の第1実施例による半導体装置の製造方法を説明するための工程断面図であり、メモリセルが積層された領域を示す。
図2Aに示されたように、要求される下部構造物が形成された基板(図示せず)上に複数の第1物質膜21及び複数の第2物質膜22を交互に形成する。ここで、下部構造物とはソース領域、パイプゲートなどになりうる。
ここで、第1物質膜21はワードライン、選択ラインなどを形成するためのもので、第2物質膜22は積層されたワードライン、選択ラインなどを電気的に分離させるためのものである。第1物質膜21と第2物質膜22は、エッチング選択比の大きい物質で形成される。第1実施例では、第1物質膜は窒化膜などの犠牲膜で形成され、第2物質膜22は酸化膜などの層間絶縁膜で形成された場合について説明することにする。
次に、複数の第1物質膜21及び複数の第2物質膜22をエッチングして複数のチャンネルホールを形成する。チャンネルホールは、垂直チャンネル膜を形成するためのもので、マトリックス形態に配列されることができる。
次に、複数のチャンネルホールの内壁に電荷トラップ膜24を形成する。ここで、電荷トラップ膜24は、チャンネルホールの内壁に沿って均一な厚さで形成されるが、後続第1電荷遮断膜形成工程の時酸化される厚さを考慮して充分な厚さで形成される。電荷トラップ膜24は、導電膜30に対応される位置の第1領域及び第2物質膜22に対応される位置の第2領域を含み、第1領域と第2領域は交互に配列される。
次に、電荷トラップ膜24上にトンネル絶縁膜25を形成する。ここで、トンネル絶縁膜25は蒸着工程を利用して形成されるか、電荷トラップ膜24を一部厚さ酸化させて形成されることができる。酸化工程によってトンネル絶縁膜25を形成する場合、トンネル絶縁膜25と電荷トラップ膜24との間の界面が外部へ露出しないため、界面特性を向上させることができる。
次に、トンネル絶縁膜25上に垂直チャンネル膜26を形成する。ここで、垂直チャンネル膜26は半導体膜などで形成されることができ、中心領域がオープンされたチューブ形態で形成されるか、あるいは中心領域まで完全に埋め込まれた形態で形成されることができる。中心領域がオープンされた場合にはオープンされた中心領域に流動性酸化膜などの絶縁膜27が埋め込まれる。
一方、電荷トラップ膜24を形成するのに先立って、チャンネルホールの内壁にバッファ膜23を形成することができる。このようにバッファ膜23を形成する場合、後続の第1物質膜21の除去工程の際、電荷トラップ膜24などが損傷されることを防止することができる。
図2Bに示されたように、複数の第1物質膜21及び複数の第2物質膜22をエッチングして垂直チャンネル膜26の間にスリットSを形成する。ここで、スリットSは垂直チャンネル膜26の間ごとにすべて形成されるか、あるいは一部に限り、形成されることができる。
次に、スリットSの内壁に露出された複数の第1物質膜21を除去してオープン領域を形成する。ここで、オープン領域はワードラインまたは選択ラインが形成される領域である。例えば、第1物質膜21が窒化膜で形成され、第2物質膜22が酸化膜で形成された場合、燐酸溶液を利用して第2物質膜22は残留させながら第1物質膜21を選択的に除去することができる。
この時、複数の第1物質膜21が除去されながら電荷トラップ膜24の第1領域が露出される。参考として、前に説明したように、チャンネルホールの内壁にバッファ膜23を形成した場合には、第1物質膜21を除去してバッファ膜23が露出される。したがって、露出されたバッファ膜23をエッチングし、電荷トラップ膜24の第1領域を露出させる。この時、電荷トラップ膜24と複数の第2物質膜22との間には複数のバッファ膜パターン23Aが残留するようになる。すなわち、電荷トラップ膜24の第2領域を取り囲む複数のバッファ膜パターン23Aが形成される。
次に、複数の第1物質膜21を除去して露出された電荷トラップ膜24を一部厚さ酸化させて複数の第1電荷遮断膜パターン28を形成する。このように、電荷トラップ膜24を酸化させて複数の第1電荷遮断膜パターン28を形成する場合、電荷トラップ膜24と複数の第1電荷遮断膜パターン28との間の界面が外部へ露出されないので、界面特性を向上させることができる。
この時、電荷トラップ膜24のうち複数の第1物質膜21を除去して露出された部分のみ酸化されるため、電荷トラップ膜24の外部面は凹凸を持つようになる。例えば、酸化された第1領域は凹部であり、それ以外の第2領域は凸部の形態で凹凸を持つようになる。
図2Cに示されたように、複数の第1電荷遮断膜パターン28が形成されたオープン領域内に導電膜30を埋め込んだ後、スリットS内に絶縁膜31を埋め込む。ここで、導電膜30はワードラインまたは選択ラインとして使用可能であり、タングステンなどの金属膜になりうる。
一方、導電膜30を形成する前に、複数の第1電荷遮断膜パターン28が形成されたオープン領域の内面に沿って複数の第2電荷遮断膜29をさらに形成することができる。このような場合、第1電荷遮断膜パターンと導電膜30との間、及び導電膜30と第2物質膜22との間に第2電荷遮断膜29が形成される。ここで、第2電荷遮断膜29は、アルミニウム酸化膜Al2O3などの高誘電常数を有する誘電体膜に形成されるか、またはシリコン酸化膜SiO2及び高誘電常数を有する誘電体膜を積層して形成されることができる。このように、追加して第2電荷遮断膜29を形成することで、消去特性をさらに向上させることができる。
これにより、垂直チャンネル膜26に沿って積層された複数のメモリセルが形成される。すなわち、基板(図示せず)上に交互に積層された複数の導電膜30及び複数の第2物質膜22、基板から突出されて複数の導電膜30及び複数の第2物質膜22を貫通する複数の垂直チャンネル膜26、垂直チャンネル膜26を取り囲むトンネル絶縁膜25、トンネル絶縁膜25を取り囲んでトンネル絶縁膜25と導電膜30との間の第1領域は、トンネル絶縁膜25と第2物質膜22との間の第2領域より薄い厚さを有する電荷トラップ膜24A、及び電荷トラップ膜24Aの第1領域を取り囲む複数の第1電荷遮断膜パターン28が形成される。
前述の第1実施例によれば、複数の第1物質膜を除去して露出された電荷トラップ膜を酸化させて電荷遮断膜を形成する。したがって、オープン領域の層間絶縁膜の表面には電荷遮断膜が形成されないので、従来に比べて積層膜の高さを減少させることができる。また、電荷トラップ膜と電荷遮断膜の界面の膜質を向上させることができる。
図3は、本発明の第1実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。図3に示されたように、本発明の第2実施例による3次元不揮発性メモリ素子は、パイプゲートPG及びパイプゲートPG上に積層された複数のワードラインWL及び複数のワードラインWL上に少なくとも一層に積層された選択ラインSLを含む。また、メモリ素子のチャンネル膜CHは、パイプゲートPG内に形成されたパイプチャンネル膜P_CH及びパイプチャンネル膜P_CHと連結された少なくとも一つの垂直チャンネル膜V_CHを含むように形成される。このような構造によれば、ストリングがU字形態で配列される。
メモリ素子の製造方法を簡単に調べて見れば次のようである。まず、パイプゲートPGをエッチングしてトレンチを形成する。次に、トレンチ内に犠牲膜を埋め込んだ後、複数の第1物質膜21及び複数の第2物質膜22を交互に形成する。次に、複数の第1物質膜21及び複数の第2物質膜22をエッチングしてトレンチと連結された複数のチャンネルホールを形成する。この時、各トレンチが少なくとも一対のチャンネルホールと連結されるように複数のチャンネルホールを形成する。次に、複数のチャンネルホールの底面に露出された犠牲膜を除去した後、トレンチ及びチャンネルホールの内面に電荷トラップ膜、トンネル絶縁膜及びチャンネル膜を形成する。次に、複数のスリットを形成して複数の第1物質膜21を除去して複数の第1電荷遮断膜パターン28を形成するなどの工程は、前述の第1実施例において説明したところと同様に進行されうる。
このような工程によれば、垂直チャンネル膜V_CHを取り囲んだトンネル絶縁膜25及び電荷トラップ膜24Aは、パイプチャンネル膜P_CHをさらに取り囲むように形成される。また、電荷トラップ膜24Aを形成する前にバッファ膜23Aを形成する場合、トンネル絶縁膜25、電荷トラップ膜24A及びバッファ膜23Aがパイプチャンネル膜P_CHを取り囲むように形成される。ここで、パイプチャンネル膜P_CHを取り囲むトンネル絶縁膜25、電荷トラップ膜24A及びバッファ膜23Aは、パイプトランジスタのゲート絶縁膜として使用されるので、バッファ膜23Aの厚さを調節してゲート絶縁膜の厚さを容易に調節することができる。
図4は、本発明の第1実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。図4に示されたように、本発明の第3実施例による3次元不揮発性メモリ素子は、ソース領域Sが具備された基板40上に順に積層された少なくとも一層の下部選択ラインLSL、複数のワードラインWL及び少なくとも一層の上部選択ラインUSLを含む。
ここで、下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLは、同時に形成されるかまたはそれぞれ形成されることができる。下部選択ラインLSL、ワードラインWL及び上部選択ラインUSLを同時に形成する場合、下部選択トランジスタ及び上部選択トランジスタのトンネル絶縁膜25、電荷トラップ膜24A及び複数の第1電荷遮断膜パターン28はゲート絶縁膜として使用される。
図5Aないし図5Cは、本発明の第2実施例による半導体装置の製造方法を説明するための工程断面図で、メモリセルが積層された領域を示す。以下、前に説明された内容と重複される内容は略して説明する。
図5Aに示されたように、要求される下部構造物が形成された基板(図示せず)上に複数の第1物質膜51及び複数の第2物質膜52を交互に形成する。一例として、第1物質膜51は、ポリシリコン膜などの導電膜に形成されて、第2物質膜52は酸化膜などの絶縁膜に形成されることができる。他の例で、第1物質膜51はドープドポリシリコン膜、ドープド非晶質シリコン膜などの導電膜で形成され、第2物質膜52はアンドープドポリシリコン膜、アンドープド非晶質シリコン膜などの犠牲膜で形成されることができる。また、他の例として、第1物質膜51は窒化膜などの犠牲膜で形成され、第2物質膜52は酸化膜などの絶縁膜で形成されることができる。
第2実施例では、第1物質膜51は窒化膜などの犠牲膜で形成され、第2物質膜52は酸化膜などの絶縁膜で形成された場合について説明する。
次に、複数の第1物質膜51及び複数の第2物質膜52をエッチングして複数のチャンネルホールHを形成した後、複数のチャンネルホールHの内面に露出された複数の第1物質膜51を一部厚さ酸化させる。これにより、複数の第1電荷遮断膜パターン53が形成される。この時、複数のチャンネルホールHの内壁に犠牲膜(図示せず)を形成した後、第1物質膜51を一部厚さ酸化させることも可能である。ここで、犠牲膜は、窒化膜、シリコン膜などで形成されることができ、5ないし50Åの厚さで形成されることができる。このような場合、酸化工程によって複数の第1物質膜51と犠牲膜が同時に酸化され、チャンネルホールHの内壁に犠牲膜が酸化されて形成された電荷遮断膜が追加に形成される。
次に、チャンネルホールHの内壁に電荷トラップ膜54を形成した後、電荷トラップ膜54上にトンネル絶縁膜55を形成する。ここで、トンネル絶縁膜55は蒸着工程を利用して形成されるか、または電荷トラップ膜54を一部厚さ酸化させて形成されることができる。
次に、トンネル絶縁膜55上に垂直チャンネル膜56を形成した後、垂直チャンネル膜56のオープンされた中心領域に流動性酸化膜などの絶縁膜57を埋め込む。
図5Bに示されたように、複数の第1物質膜51及び複数の第2物質膜52をエッチングして複数の垂直チャンネル膜56の間に複数のスリットSを形成する。次に、複数のスリットSの内壁に露出された複数の第1物質膜51を選択的に除去してオープン領域を形成する。この時、複数の第1電荷遮断膜パターン53は除去されずに残留される。
例えば、第1物質膜51が窒化膜で形成され、第1電荷遮断膜パターン53が酸化膜で形成された場合、燐酸を利用して複数の第1物質膜51を選択的に除去することができる。この時、複数の第1電荷遮断膜パターン53はエッチングされずに残留されるが、酸化方式によって形成された第1電荷遮断膜パターン53は蒸着方式によって形成された電荷遮断膜に比べてエッチング率がさらに低い。よって、複数の第1物質膜51を除去する過程で複数の第1電荷遮断膜パターン53が損傷されることを防止することができる。
図5Cに示されたように、オープン領域の内面に沿って第2電荷遮断膜58を形成する。この時、第2電荷遮断膜58を形成する前に複数の第1電荷遮断膜パターン53を除去することも可能である。
次に、第2電荷遮断膜58が形成されたオープン領域内に導電膜59を埋め込んだ後、スリットS内に絶縁膜60を埋め込む。これにより、垂直チャンネル膜56に沿って積層された複数のメモリセルが形成される。
一方、第2実施例によれば、第1物質膜51をポリシリコン膜などの導電膜で形成し、第2物質膜52を酸化膜などの絶縁膜で形成することも可能である。このような場合、導電膜で形成された複数の第1物質膜51を一部厚さ酸化させて複数の第1電荷遮断膜パターン53を形成するようになる。また、スリットSを形成した後、スリットSによって露出された複数の第1物質膜51を除去せず、シリサイド化する。次に、スリットS内に絶縁膜60を埋め込むことで、メモリセルの製造工程が完了される。
また、第2実施例によれば、第1物質膜51をドープドポリシリコン膜などの導電膜で形成し、第2物質膜52はアンドープドポリシリコン膜などの犠牲膜で形成することも可能である。このような場合、導電膜で形成された第1物質膜51を一部厚さ酸化させて複数の第1電荷遮断膜パターン53を形成するようになる。また、スリットSを形成した後、複数の第1物質膜51の代わりに複数の第2物質膜52を除去する。次に、複数の第2物質膜52が除去された領域及びスリットS内に絶縁膜60を埋め込むことで、メモリセルの製造工程が完了される。
ここで、第1物質膜51を一部厚さ酸化させる過程で、複数の第2物質膜52をも一部厚さ酸化されることができる。酸化された部分は、複数の第2物質膜52除去の際にともに除去されるか、または残留されることができる。酸化された部分は残留されても層間絶縁膜としての役目をするようになるので素子の特性に影響を与えない。
図6は、本発明の第2実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明するようにする。
図6に示されたように、本発明の第2実施例が適用された3次元不揮発性メモリ素子は、パイプゲートPG及びパイプゲートPG内に形成されたパイプチャンネル膜P_CHを含み、パイプチャンネル膜P_CHを取り囲んだトンネル絶縁膜55、電荷トラップ膜54及びゲート絶縁膜61をさらに含む。
ここで、ゲート絶縁膜61は第1電荷遮断膜パターン53を形成する過程でともに形成される。例えば、チャンネルホールHを形成した後、トレンチ内に埋め込められた犠牲膜を除去する。次に、酸化工程を利用してチャンネルホールHの内面に露出された複数の第1物質膜51を一部厚さ酸化させながら、同時にトレンチの内面に露出されたパイプゲート用導電膜を一部厚さ酸化させる。これにより、複数の第1電荷遮断膜パターン53とゲート絶縁膜61を同時に形成することができる。
例えば、第1物質膜51を窒化膜で形成し、パイプゲート用導電膜をポリシリコン膜で形成した場合、パイプゲート用導電膜が第1物質膜51に比べて約1.5倍速く酸化される。よって、第1電荷遮断膜パターン53より厚い厚さ(D1<D2)でゲート絶縁膜61を形成することができ、これによって、パイプトランジスタの特性を向上させることができる。
図7は、本発明の第2実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明する。
図7に示されたように、本発明の第2実施例が適用された3次元不揮発性メモリ素子はソース領域Sが具備された基板70上に順に積層された少なくとも一階の下部選択ラインLSL、複数のワードラインWL及び少なくとも一階の上部選択ラインUSLを含む。
ここで、下部選択トランジスタ及び上部選択トランジスタは、垂直チャンネル膜56を取り囲んだトンネル絶縁膜55、電荷トラップ膜54、第1電荷遮断膜パターン53及び第2電荷遮断膜58をゲート絶縁膜として使用する。
図8Aないし図8Cは、本発明の第3実施例による半導体装置の製造方法を説明するための工程断面図で、メモリセルが積層された領域を示す。以下、前に説明された内容と重複される内容は略して説明する。
図8Aに示されたように、要求される下部構造物が形成された基板(図示せず)上に複数の第1物質膜81及び複数の第2物質膜82を交互に形成する。第3実施例では第1物質膜81は窒化膜などの犠牲膜で形成され、第2物質膜82は酸化膜などの絶縁膜で形成された場合について説明する。
次に、複数の第1物質膜81及び複数の第2物質膜82をエッチングして複数のチャンネルホールを形成した後、複数のチャンネルホールの内面に露出された複数の第1物質膜81を一部厚さ酸化させる。これにより、複数の第1電荷遮断膜パターン83が形成される。
次に、複数のチャンネルホールの内壁に電荷トラップ膜84、トンネル絶縁膜85及び垂直チャンネル膜86を形成する。垂直チャンネル膜86の中心領域がオープンされた場合にはオープンされた中心領域に流動性酸化膜などの絶縁膜87を埋め込む。
図8Bに示されたように、複数の第1物質膜81及び複数の第2物質膜82をエッチングして複数のチャンネルホールの間にスリットSを形成する。次に、スリットSの内壁に露出された第1物質膜81を選択的に除去してオープン領域を形成する。
次に、酸化工程を利用して複数の第1電荷遮断膜パターン83と接した電荷トラップ膜84の表面を一部厚さ酸化させることで、複数の第2電荷遮断膜パターン88を形成する。これにより、電荷トラップ膜84Aは第1領域が第2領域より薄い厚さを持つようになる。また、複数の第2電荷遮断膜パターン88は電荷トラップ膜84Aの第1領域を取り囲むように形成される。
図8Cに示されたように、オープン領域内に導電膜89を埋め込んだ後、スリットS内に絶縁膜90を埋め込む。この時、導電膜89を埋め込む前に、オープン領域の内面に沿って第3電荷遮断膜(図示せず)をさらに形成することができる。これにより、垂直チャンネル膜86に沿って積層された複数のメモリセルが形成される。
図9は、本発明の第3実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明する。
図9に示されたように、本発明の第3実施例が適用された3次元不揮発性メモリ素子は、パイプゲートPG及びパイプゲートPG内に形成されたパイプチャンネル膜P_CHを含み、パイプチャンネル膜P_CHを取り囲んだトンネル絶縁膜85、電荷トラップ膜84A及びゲート絶縁膜91をさらに含む。
図10は、本発明の第3実施例を参照して説明したメモリセルが適用された3次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明するようにする。
図10に示されたように、本発明の第3実施例が適用された3次元不揮発性メモリ素子は、ソース領域Sが具備された基板100上に順に積層された少なくとも一層の下部選択ラインLSL、複数のワードラインWL及び少なくとも一層の上部選択ラインUSLを含む。
ここで、下部選択トランジスタ及び上部選択トランジスタは、垂直チャンネル膜86を取り囲んだトンネル絶縁膜85、電荷トラップ膜84A、第1電荷遮断膜パターン83及び第2電荷遮断膜パターン88をゲート絶縁膜として使用する。
図11は、本発明の第1ないし第3実施例のうち少なくとも一つが適用された半導体装置の消去特性を示すグラフである。特に、消去電圧によるしきい値電圧の変化を示すグラフで、x軸は消去動作の際に印加される消去電圧のレベルを示し、y軸はメモリセルのしきい値電圧を示す。
ここで、A1〜A5は従来技術による半導体装置の消去特性を示すもので、蒸着方式によって電荷遮断膜を形成した場合のメモリセルの消去状態を示す。B1〜B5は酸化方式によって電荷遮断膜を形成した場合のメモリセルの消去状態を示す。また、VE1、VE2、VE3、VE4、VE5は、消去電圧を示す(VE1<VE2<VE3<VE4<VE5)。
メモリセルは、プログラム動作によってしきい値電圧が増加される。また、消去動作の際、ソースラインまたはソース領域に消去電圧を印加すれば、プログラム状態Pであるメモリセルのしきい値電圧が低くなって消去状態(A1〜A5、B1〜B5)になる。
この時、メモリセルのしきい値電圧の変動幅は、電荷遮断膜の膜質及び電荷トラップ膜と電荷遮断膜の界面特性に影響を受ける。すなわち、電荷遮断膜の膜質及び電荷トラップ膜と電荷遮断膜の界面特性を向上させるほど、消去動作の際にしきい値電圧の変動幅が増加されてメモリ素子の消去特性が改善される。
グラフを参照すれば、酸化方式によって電荷遮断膜を形成する場合、蒸着方式によって電荷遮断膜を形成することに比べて消去動作の際、メモリセルのしきい値電圧がさらに大幅に減少されることを確認することができる。また、消去電圧のレベルが増加されるほどしきい値電圧の変動幅が増加されることがわかる。よって、本発明の第1ないし第3実施例のうち少なくとも一つを適用して半導体装置を製造する場合、メモリ素子の動作特性が向上することが分かる。
図12は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図12に示されたように、本発明の一実施例によるメモリシステム100は不揮発性メモリ素子120とメモリコントローラー110とを含む。
不揮発性メモリ素子120は、前述の第1ないし第3実施例を参照して説明されたメモリセルを含むように構成される。また、不揮発性メモリ素子120は、複数のフラッシュメモリチップで構成されたマルチチップパッケージでありうる。
メモリコントローラー110は、不揮発性メモリ素子120を制御するように構成され、SRAM111、CPU112、ホストインターフェース113、ECC114、メモリインターフェース115を含むことができる。SRAM111は、CPU112の動作メモリとして使用され、CPU112はメモリコントローラー110のデータ交換のための諸制御動作を遂行し、ホストインターフェース113はメモリシステム100と接続されるホストのデータ交換プロトコルを具備する。
また、ECC114は、不揮発性メモリ素子120からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース115は不揮発性メモリ素子120とのインタフェーシングを遂行する。それ以外にもメモリコントローラー110は、ホストとのインタフェーシングのためのコードデータを格納するROM などをさらに含むことができる。
このような構成を持つメモリシステム100は、不揮発性メモリ素子120とコントローラー110が結合されたメモリカードまたはSSD(Solid State Disk)が可能である。例えば、メモリシステム100がSSDの場合、メモリコントローラー110はUSB、MMC、PCI−E、SATA、PATA、SCSI、ESDI、IDEなどのような多様なインターフェースプロトコルのうちいずれか一つを通じて外部(例えば、ホスト)と通信することができる。
図13は、本発明の一実施例によるコンピュータシステムの構成を示す構成図である。図13に示されたように、本発明の一実施例によるコンピュータシステム200は、システムバス260に電気的に連結されたCPU220、RAM230、ユーザーインターフェース240、モデム250、メモリシステム210を含むことができる。また、コンピュータシステム200がモバイル装置である場合、コンピュータシステム200に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサCIS、モバイルDRAMなどがさらに含まれることができる。メモリシステム210は、前述の図12を参照して説明したように、不揮発性メモリ212、メモリコントローラー211で構成されることができる。
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
21 犠牲膜、
22 層間絶縁膜、
23 バッファ膜、
24 電荷トラップ膜、
25 トンネル絶縁膜、
26 チャンネル膜、
27 絶縁膜、
28 第1電荷遮断膜パターン、
29 第2電荷遮断膜、
30 導電膜、
31 絶縁膜
22 層間絶縁膜、
23 バッファ膜、
24 電荷トラップ膜、
25 トンネル絶縁膜、
26 チャンネル膜、
27 絶縁膜、
28 第1電荷遮断膜パターン、
29 第2電荷遮断膜、
30 導電膜、
31 絶縁膜
Claims (23)
- 基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、
前記基板から突出されて前記複数のワードライン及び前記複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、
前記複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲んで前記トンネル絶縁膜と前記ワードラインとの間の第1領域は、前記トンネル絶縁膜と前記層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜と、
前記電荷トラップ膜の前記第1領域を取り囲む複数の第1電荷遮断膜パターンと、
を含むことを特徴とする半導体装置。 - 前記電荷トラップ膜は、外部面が凹凸を持つことを特徴とする請求項1に記載の半導体装置。
- 前記複数の第1電荷遮断膜パターンと前記複数のワードラインとの間、及び前記複数のワードラインと前記複数の層間絶縁膜との間に形成された第2電荷遮断膜とをさらに含むことを特徴とする請求項1に記載の半導体装置。
- 前記電荷トラップ膜の前記第2領域を取り囲む複数のバッファ膜パターンをさらに含むことを特徴とする請求項1に記載の半導体装置。
- 前記トンネル絶縁膜は、前記電荷トラップ膜を一部厚さ酸化させて形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記基板と前記交互に積層された複数のワードライン及び複数の層間絶縁膜との間に形成されたパイプゲートと、
前記パイプゲート内に形成されて一対の前記垂直チャンネル膜と連結され、前記トンネル絶縁膜及び前記電荷トラップ膜によって取り囲まれたパイプチャンネル膜と、
をさらに含むことを特徴とする請求項1に記載の半導体装置。 - 前記電荷トラップ膜と前記複数の層間絶縁膜の間、及び前記電荷トラップ膜と前記パイプゲートとの間に介在された複数のバッファ膜パターンをさらに含むことを特徴とする請求項6に記載の半導体装置。
- 前記電荷トラップ膜と前記パイプゲートとの間に介在されたゲート絶縁膜をさらに含むことを特徴とする請求項6に記載の半導体装置。
- 前記交互に積層された複数のワードライン及び複数の層間絶縁膜の上部に形成された少なくとも一層の上部選択ラインと、
前記交互に積層された複数のワードライン及び複数の層間絶縁膜の下部に形成された少なくとも一層の下部選択ラインと、
をさらに含むことを特徴とする請求項1に記載の半導体装置。 - 複数の第1物質膜及び複数の第2物質膜を交互に形成する段階と、
前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして複数のチャンネルホールを形成する段階と、
前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、
前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして隣合う前記複数のチャンネルホールの間にスリットを形成する段階と、
前記スリット内に露出された前記複数の第1物質膜を除去する段階と、
前記複数の第1物質膜が除去された領域に露出された前記電荷トラップ膜を一部厚さ酸化させて複数の第1電荷遮断膜パターンを形成する段階と、
前記複数の複数の第1物質膜が除去された領域に導電膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法を提供する。 - 前記複数の第1物質膜が除去された領域の内面に沿って第2電荷遮断膜を形成する段階をさらに含むことを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記複数の第1物質膜及び前記複数の第2物質膜を交互に形成する段階の前に、パイプゲート用導電膜を形成する段階と、
前記パイプゲート用導電膜をエッチングして前記複数のチャンネルホールと連結される位置にトレンチを形成する段階と、
前記トレンチ内に犠牲膜を埋め込む段階と、
前記複数のチャンネルホールを形成した後前記複数のチャンネルホールの底面に露出された前記犠牲膜を除去する段階と、
をさらに含むことを特徴とする請求項10に記載の半導体装置の製造方法。 - 複数の第1物質膜及び複数の第2物質膜を交互に形成する段階と、
前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして複数のチャンネルホールを形成する段階と、
前記チャンネルホールの内面に露出された前記複数の第1物質膜を一部厚さ酸化させて複数の第1電荷遮断膜パターンを形成する段階と、
前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記複数の第1物質膜及び前記複数の第2物質膜をエッチングして隣合う前記複数のチャンネルホールの間にスリットを形成する段階と、
前記スリット内に露出された前記複数の第1物質膜を除去する段階と、
前記複数の第1物質膜が除去された領域に導電膜を形成する段階と、
をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。 - 前記複数の第1物質膜が除去された領域の内面に沿って第2電荷遮断膜を形成する段階をさらに含むことを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記複数の第1物質膜を除去した後、前記複数の第1電荷遮断膜パターンと接した前記電荷トラップ膜を一部厚さ酸化させて複数の第2電荷遮断膜パターンを形成する段階をさらに含むことを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記複数のチャンネルホールを形成した後、前記複数のチャンネルホールの内壁に犠牲膜を形成する段階をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記犠牲膜は、前記複数の第1物質膜が一部厚さ酸化される時ともに酸化されることを特徴とする請求項17に記載の半導体装置の製造方法。
- 前記複数の第1物質膜及び前記複数の第2物質膜を交互に形成する段階の前に、パイプゲート用導電膜を形成する段階と、
前記パイプゲート用導電膜をエッチングして前記複数のチャンネルホールと連結される位置にトレンチを形成する段階と、
前記トレンチ内に犠牲膜を埋め込む段階と、
前記複数のチャンネルホールを形成した後前記複数のチャンネルホールの底面に露出された前記犠牲膜を除去する段階と、
をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。 - 前記複数の第1電荷遮断膜パターンを形成する段階は、
前記チャンネルホールの内面に露出された前記複数の第1物質膜及び前記トレンチの内面に露出された前記パイプゲート用導電膜を一部厚さ酸化させて、前記複数の第1電荷遮断膜パターン及びゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記垂直チャンネル膜、前記トンネル絶縁膜及び前記電荷トラップ膜を形成する段階は、
前記複数のチャンネルホールの内壁に前記電荷トラップ膜を形成する段階と、
前記電荷トラップ膜上に前記トンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に前記垂直チャンネル膜を形成する段階と、
を含むことを特徴とする請求項10または13に記載の半導体装置の製造方法。 - 前記垂直チャンネル膜、前記トンネル絶縁膜及び前記電荷トラップ膜を形成する段階は、
前記複数のチャンネルホールの内壁に前記電荷トラップ膜を形成する段階と、
前記電荷トラップ膜を一部厚さ酸化させて前記トンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に前記垂直チャンネル膜を形成する段階と、
を含むことを特徴とする請求項10または13に記載の半導体装置の製造方法。 - 前記電荷トラップ膜を形成する前に、前記複数のチャンネルホールの内面に沿ってバッファ膜を形成する段階をさらに含むことを特徴とする請求項10または13に記載の半導体装置の製造方法。
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