CN105374757B

CN105374757B - 半导体器件及其制造方法

Info

Publication number: CN105374757B
Application number: CN201510680798.3A
Authority: CN
Inventors: 叶甜春
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2015-10-19
Filing date: 2015-10-19
Publication date: 2019-05-21
Anticipated expiration: 2035-10-19
Also published as: CN105374757A

Abstract

一种半导体器件制造方法，包括步骤：在伪栅极侧面形成主要包含氮化物的垫层；将垫层转变为主要包含氧化物的第一阻挡层；在第一阻挡层上依次形成存储层、隧穿层、沟道层；去除伪栅极，在暴露的第一阻挡层上形成第二阻挡层；在第二阻挡层上形成栅极导电层。依照本发明的半导体器件及其制造方法，将氮化物垫层转变为氧化物阻挡层，能够有效减少缺陷态、抑制阈值电压漂移，改善存储层内电荷横向扩散，提高器件的可靠性。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维存储器栅介质层及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

三维存储器由于其特殊的三维结构和复杂的工艺继承，无法使用单晶(硅)材料而只能用多晶(硅)材料作为沟道。其中，多晶(硅)材料的晶粒大小、晶粒边界的陷阱多少成为制约沟道导通能力的关键。高的界面态使得沟道的漏电较大，同时特性随温度的变化影响很大。

附图1示出了现有技术中一种典型的三维存储器。具体的，在衬底1上沉积不同介质材料2A/2B构成的堆叠以用作伪栅极，在多个伪栅极堆叠之间刻蚀开口填充绝缘材料形成存储器单元之间的绝缘隔离层3。隔离层3包围了多个有源区，刻蚀有源区内的伪栅极堆叠形成沟道沟槽，在沟槽中沉积栅介质4。在栅介质4上共形沉积非晶沟道层5，例如非晶硅，并且在后续过程中通过退火工艺转变为多晶的沟道层。

做为一种电荷捕获存储器，栅介质的特性是所有材料中最重要的部分，基本要求包括快的编程擦除速度以及良好的可靠性特性。通常而言，三维存储器的栅介质包括氧化硅/氮化硅(用作阻挡层)与高k材料的多层堆叠，其中要求栅介质层的阻挡层具有良好的正向/反向注入抵挡以及低的陷阱态。因此，上述图1所示的栅介质层4通常至少包括三个子层，紧贴沟道层的隧穿层、隧穿层上用于存储捕获电荷的存储层、以及存储层与栅极/伪栅极之间的阻挡层。与以往其中隧穿层、存储层、阻挡层依次沉积在单晶硅沟道层表面上的平面电荷捕获存储器的栅介质制备方法不同，如图1所示的三维存储器由于其复杂的结构，淀积顺序的改变(沟道/隧穿层/存储层/阻挡层变为阻挡层/存储层/隧穿层/沟道)和沟道材料的变化(单晶硅变为多晶硅)使得我们迫切需要寻求一种满足以上三个基本要求的新的栅介质制备方法。

另一方面，由于擦除操作时空穴遇到的价带势垒高度大于电子导带势垒高度，电荷存储器一般采用ONO三明治结构作为隧穿层。中间的氮氧化硅可以有效的降低擦除时空穴隧穿遇到的势垒，极大的增强空穴隧穿几率，加快擦除速度。

因此，依照图1结构的一种现有技术的栅极介质层4的制备方法具体如图2A至图2F所示(对应于图1中虚线框所示，为对栅介质层4附近结构的局部放大)。如图2A所示，在栅极/伪栅极结构2A/2B中形成沟道沟槽，在沟道沟槽的侧面和底部、伪栅极结构的侧面(以及衬底1露出沟槽的顶表面)上共形地沉积例如氧化硅材料的第一阻挡层4A。随后如图2B所示，在第一阻挡层4A上共形沉积存储层4B。如图2C所示，在存储层4B(图中侧面)上沉积隧穿层堆叠4C，包括氧化硅的第一隧穿层4C1、氮化硅或氮氧化硅的第二隧穿层4C2以及氧化硅的第三隧穿层4C3，并任选地退火处理。如图2D所示，在第三隧穿层4C3上共形地沉积非晶材料层并退火使其部分结晶化成为多晶材料的沟道层5，其材质例如为多晶硅。由此，形成了可加快擦除速度的ONO结构的隧穿层结构。此后，如图2E所示，去除图1中的绝缘隔离层3，在暴露的开口(未示出)中选择性去除伪栅极2B，留下横向凹槽，并且共形沉积高k材料的第二阻挡层6A。最后，如图2F所示，形成金属材料的栅极6B填充横向凹槽。

然而，现有方法存在以下问题：1)淀积的氧化硅中含有较高的陷阱态，编程后会捕获一部分电荷，引起短时间内的阈值电压漂移；2)和存储层之间的界面处含有大量的陷阱态，成为电荷横向扩散的通路，引起数据保持特性的退化。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种三维存储器及其制造方法，能够有效减少缺陷态、抑制阈值电压漂移，改善存储层内电荷横向扩散，提高器件的可靠性。

为此，本发明一方面提供了一种半导体器件制造方法，包括步骤：在伪栅极侧面形成主要包含氮化物的垫层；将垫层转变为主要包含氧化物的第一阻挡层；在第一阻挡层上依次形成存储层、隧穿层、沟道层；去除伪栅极，在暴露的第一阻挡层上形成第二阻挡层；在第二阻挡层上形成栅极导电层。

其中，转变垫层的工艺选自ISSG、干氧氧化、湿氧氧化的任一种或其组合。

其中，去除伪栅极之后、形成第二阻挡层之前进一步包括，执行氧化退火或ISSG工艺以在第一阻挡层上形成界面层。

其中，第二阻挡层材料为高k材料；任选地，存储层为具有电荷俘获能力的介质材料，例如SiN、HfO_x、ZrO_x、YO_x或其组合的单层结构或多层堆叠结构；任选地，隧穿层为高k材料、氮化硅、氧化硅，并优选为多个子层的堆叠结构；任选地，栅极导电层为多晶硅、多晶锗硅、金属单质、或这些金属的合金或这些金属的导电氧化物和/或氮化物。

其中，垫层厚度为2～10nm。

本发明另外还提供了一种半导体器件，包括衬底、源漏区、沟道区、栅极介质层和栅极导电层，栅极介质层包括隧穿层、存储层、第一阻挡层、第二阻挡层，其中第一阻挡层主要包含氧化物。

其中，第一阻挡层中O含量远高于N含量。

其中，第一阻挡层与第二阻挡层之间进一步包括界面层；优选地，界面层主要包含氧化物。

依照本发明的半导体器件及其制造方法，将氮化物垫层转变为氧化物阻挡层，能够有效减少缺陷态、抑制阈值电压漂移，改善存储层内电荷横向扩散，提高器件的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为现有技术的三维存储器件的剖视图；

图2A至图2F为图1所示器件的栅介质层制造方法的各步骤剖视图；

图3A至图3H为本发明的栅介质层制造方法的各步骤剖视图；以及

图4为本发明的三维存储器件制造方法的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效地减少缺陷态的三维存储器制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

首先，如图1所示，形成基础结构。

在衬底1上交替形成第一材料层2A与第二材料层2B的堆叠结构2。衬底1材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。堆叠结构2的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等及其组合。第一材料层2A具有第一刻蚀选择性，第二材料层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性(例如两种材料之间的刻蚀选择比大于5:1并优选大于10:1)。在本发明一个优选实施例中，叠层结构2A/2B均为非导电材料，层2A/层2B的组合例如氧化硅与氮化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。层2A、层2B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺。在本发明一个最优实施例中，层2A为二氧化硅，层2B为氮化硅。

在阵列区域刻蚀(伪栅极)堆叠结构2直至暴露衬底1，形成伪栅极开孔(或称第一开孔)并在其中形成填充层3(填充层3下方的衬底将形成未来的共源区)。优选地，采用RIE或等离子干法刻蚀各向异性刻蚀层2A/层2B的堆叠结构2，形成露出衬底1以及衬底1上交替堆叠的层2A/层2B的侧壁的开孔(未示出)。刻蚀气体例如针对二氧化硅和氮化硅等材质的碳氟基刻蚀气体，并且通过增加碳氟比而在侧壁形成由含C聚合物形成的临时保护侧壁，最终获得较好的垂直侧壁。在本发明一个优选实施例中刻蚀气体优选C₃F₆、C₄F₈等含C量比较高的气体并进一步优选通过增加氧化性气体如O₂、CO等控制侧壁形貌。平行于衬底1表面切得的孔槽的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。填充层3沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等，材质优选为与堆叠结构2的层2A、层2B均具有高选择性的材料，例如层3、层2A、层2B三者之间每两个之间的刻蚀选择比均大于等于5：1。在本发明一个优选实施例中，层2A为氧化硅，层2B为氮化硅，填充层3为非晶锗、非晶碳、DLC氮氧化硅等，反之亦然。

接着，与刻蚀形成第一开孔的工艺类似，RIE或等离子干法刻蚀各向异性刻蚀层2A/层2B的堆叠结构2，在第一开孔的周围形成多个露出衬底1以及衬底1上交替堆叠的层2A/层2B的侧壁的第二开孔。刻蚀气体例如针对二氧化硅和氮化硅等材质的碳氟基刻蚀气体，并且通过增加碳氟比而在侧壁形成由含C聚合物形成的临时保护侧壁，最终获得较好的垂直侧壁。在本发明一个优选实施例中刻蚀气体优选C₃F₆、C₄F₈等含C量比较高的气体并进一步优选通过增加氧化性气体如O₂、CO等控制侧壁形貌。在本发明一个优选实施例中，用于暴露共源区的第一开孔的尺寸(例如直径)要大于或等于用于形成沟道区的第二开孔尺寸，例如两者尺寸(直径或者多边形的最大跨距的比值)比大于1.5并优选大于等于2。在本发明一个实施例中，每一个第一开孔周围具有六个第二开孔，以便于提高稍后侧向刻蚀层2B的效率以及均匀性。

接着，如图4和图3A所示，在第二开孔中、伪栅极结构2A/2B的侧壁以及衬底1暴露的顶部上依次共形地形成垫层4A。沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等。垫层4A主要包含氮化物，例如氮化硅、氮氧化硅、氮化铝、氮氧化铝等任一种或其组合。垫层4A优选地与伪栅极结构2A/2B具有较高的刻蚀选择性。垫层4A厚度例如2～10nm，以便权衡共形沉积的台阶覆盖性与对其他材料层或结构的保护性或选择性。

如图4和图3B所示，将第二开孔中的垫层4A转变为主要包含氧化物的第一阻挡层4A’，换言之也即降低层4A中N的相对含量而提高O的相对含量。转变工艺例如为ISSG(原位水汽生成，采用参有痕量H的O作为反应气氛下产生大量原子O的活性自由基以取代N)、干氧氧化、湿氧氧化等。为了提高转化效率，优选ISSG工艺。在本发明一个优选实施例中，转变工艺为ISSG，处理温度800～1000℃、气压600～3000Pa、氢气量约10-30％数量密度、处理时间约1ms～200s。得到的第一阻挡层4A’中O含量远高于N，例如O:N大于等于50、优选大于等于100、最佳大于等于400，最佳地，N含量降低至0.01％以下例如为0。得到的主要含O的阻挡层4A’中由于降低了N含量、提高了O含量，减少了缺陷态，可以改善短时间内的阈值电压漂移，并且这种工艺也同时提高了阻挡层与后续存储层4B之间界面质量、防止了后续存储层4B内电荷的横向扩散。

如图4和图3C所示，在第一阻挡层4A’上形成存储层4B。存储层4B是具有电荷俘获能力的介质材料，例如SiN、HfO_x、ZrO_x、YO_x等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。存储层4B的厚度为2～15nm。

如图4和图3D所示，在存储层4B上共形地形成隧穿层4C堆叠。沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等并优选ALD。在本发明一个实施例中，可以通过改变ALD沉积工艺中气体组份浓度和比例来连续沉积高K材料做为隧穿层，其中隧穿层4C中非氧元素的含量连续可调。高k材料包括但不限于氮化物(例如SiN、SiON、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃、La₂O₃)、氮氧化物(如HfSiON)、钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))等，隧穿层可以是上述材料的单层结构或多层堆叠结构。在本发明一个优选实施例中，隧穿层4C为氮氧化物，例如氮氧化硅，通过连续调整气体组份的浓度和比例来调整氮氧化硅中氮元素的峰值浓度和位置，增加了工艺优化的灵活性。在本发明其他实施例中，调整气体组分浓度和比例以调整金属元素、N元素相对于O元素的比例，例如调整其峰值浓度和位置。隧穿层4C厚度例如2～8nm。在图3D所示的一个最佳实施例中，隧穿层4C至少包括三个子层，例如氧化硅的第一隧穿层4C1、氮化硅/氮氧化硅的第二隧穿层4C2、以及氧化硅的第三隧穿层4C3。

如图4和图3E所示，在隧穿层4C上沉积非晶材料并退火形成多晶材料的沟道层5，其厚度例如5～100nm。非晶材料例如为非晶硅、非晶锗，沉积工艺包括LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等。在本发明一个实施例中，非晶沟道层的沉积方式为局部填充第二开孔(图1中左右两侧的开孔)的侧壁而形成为具有空气隙的中空柱形。在本发明其他实施例中，选择非晶沟道层的沉积方式以完全或者局部填充第二开孔，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。非晶沟道层的水平截面的形状与第二开孔类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。退火温度例如为300～850℃，通过低温工艺控制沟道的晶粒大小，减小漏电流。退火时间例如1分钟至10小时。

如图4和图3F所示，选择性刻蚀去除伪栅极堆叠2中的第二材料层2B，留下多个横向凹槽(未标出)暴露第一阻挡层4A’的侧面。选择性刻蚀例如针对第二材料层2B的湿法腐蚀，例如热磷酸腐蚀去除氮化硅、HF腐蚀去除氧化硅、TMAH腐蚀去除硅，或者氧等离子体干法刻蚀去除碳材质的层2B。随后，任选地(也即可以执行或不执行)，执行氧化退火或ISSG工艺，至少在暴露的第一阻挡层4A’的侧面形成界面层6A，主要(或者仅)包含氧化物，例如氧化硅，以便进一步提高第一阻挡层4A’侧面的界面质量，有利于后续高k材料的沉积。

如图4和图3G所示，在横向凹槽中共形沉积(例如MBE或ALD工艺)高k材料的第二阻挡层6B(当不形成界面层6A时，第二阻挡层6B将直接接触第一阻挡层4A’)。

最后，如图4和图3H所示，在横向凹槽中填充形成栅极导电层6C。栅极导电层可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氧化物和/或氮化物，栅极导电层中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。

此后可以进一步执行后续工艺，完成器件制造。

例如，图3F步骤之前，在沟道层5内侧填充绝缘隔离层(未示出)，例如通过LPCVD、PECVD、HDPCVD等工艺形成氧化硅层，用于支撑、绝缘并隔离沟道层5。此后，在沟道层5顶部沉积漏区接触。优选地，采用与沟道层5材质相同或者相近(例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在第二开口的顶部而形成存储器件单元晶体管的漏区，并且可以进一步形成硅化物(未示出)以降低接触电阻。

接着，在第一开孔底部形成共源区。可以通过离子注入掺杂、以及优选地进一步在表面形成金属硅化物(未示出)而形成源区。金属硅化物例如NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1。

在图3H步骤之后，沉积层间介质层(ILD，未示出)，刻蚀形成接触孔并填充金属形成接触塞，完成器件互连。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括步骤：

在伪栅极侧面形成主要包含氮化物的垫层；

采用ISSG工艺将垫层转变为主要包含氧化物的第一阻挡层，其中氢气量为10-30％数量密度；

在第一阻挡层上依次形成存储层、隧穿层、沟道层；

去除伪栅极，在暴露的第一阻挡层上形成第二阻挡层；

在第二阻挡层上形成栅极导电层。

2.如权利要求1的方法，其中，去除伪栅极之后、形成第二阻挡层之前进一步包括，执行氧化退火或ISSG工艺以在第一阻挡层上形成界面层。

3.如权利要求1的方法，其中，第二阻挡层材料为高k材料。

4.如权利要求1的方法，其中，存储层为具有电荷俘获能力的介质材料。

5.如权利要求4的方法，其中，存储层为SiN、HfO_x、ZrO_x、YO_x或其组合的单层结构或多层堆叠结构。

6.如权利要求1的方法，其中，隧穿层为高k材料、氮化硅、氧化硅、氮氧化硅。

7.如权利要求1的方法，其中，隧穿层为多个子层的堆叠结构；任选地，栅极导电层为多晶硅、多晶锗硅、金属单质、或这些金属的合金或这些金属的导电氧化物和/或氮化物。

8.如权利要求1的方法，其中，垫层厚度为2～10nm。