CN110391289B - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。本发明的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。
Description
技术领域
本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。
背景技术
现有的存储器制作工艺中，通常在阻挡层-存储层-隧穿层的栅介质膜层沉积后直接沉积沟道孔多晶硅层，使得数据保持过程中阻挡电子从隧穿层逃逸的能力变弱，进而降低器件性能，特别是导致严重的初始阈值偏移(Initial Threshold Shift，简称IVS)问题和较差的数据保持力等，其中，IVS指的是在短时间(一般是1s内)的阈值电压的变化。
因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中电子容易从隧穿层逃逸，导致器件性能降低的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：
提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；
形成栅介质膜层于所述沟道孔的侧壁与底面；
形成屏障层于所述栅介质膜层表面；
形成沟道材料层于所述屏障层表面。
可选地，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。
可选地，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。
可选地，所述阻挡层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层包括氧化硅层、含N、O、Si元素的膜层及高介电常数(K)材料层中的至少一种，所述高介电常数(K)材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。
可选地，所述屏障层的材质包括氧化物。
可选地，采用机台原位水汽生成氧化法形成所述屏障层。
可选地，所述屏障层的厚度不低于一个原子层厚度。
可选地，所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道孔的底部延伸至所述下接触部的顶面。
可选地，形成所述屏障层之后，还包括形成接触孔于所述沟道孔底部的步骤，所述接触孔贯穿所述沟道孔底部的所述屏障层及所述栅介质膜层以暴露出所述下接触部的至少一部分，所述沟道材料层与所述下接触部的暴露表面连接。
可选地，还包括形成绝缘介质层于所述沟道材料层表面的步骤，所述绝缘介质层填充于所述接触孔及所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。
可选地，还包括形成上接触部于所述沟道孔中的步骤，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。
可选地，所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面；或者所述层堆叠结构中包括至少一栅极牺牲层，所述栅介质膜层连接于所述栅极牺牲层的侧面。
本发明还提供一种半导体结构，包括：
衬底；
层堆叠结构，位于所述衬底上；
多个沟道孔，自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；
栅介质膜层，位于所述沟道孔的侧壁与底面；
屏障层，位于所述栅介质膜层表面；
沟道材料层，位于所述屏障层表面。
可选地，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。
可选地，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。
可选地，所述阻挡层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述高介电常数(K)材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。
可选地，所述屏障层的材质包括采用机台原位水汽生成氧化法形成的氧化物。
可选地，所述屏障层的厚度不低于一个原子层厚度。
可选地，所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道材料层贯穿所述沟道孔底部的所述阻挡层及所述隧穿层，并与所述下接触部的暴露表面连接。
可选地，所述沟道材料层表面还具有绝缘介质层，所述绝缘介质层填充于所述接触孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。
可选地，所述沟道孔中还具有上接触部，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。
可选地，所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面。
如上所述，本发明的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。
附图说明
图1显示为一种示例半导体结构的制作方法形成沟道孔的横截面示意图。
图2显示为一种示例半导体结构的制作方法形成栅介质膜层的横截面示意图。
图3显示为图2所示结构的沟道孔局部俯视图。
图4显示为一种示例半导体结构的制作方法形成沟道材料层的横截面示意图。
图5显示为图4所示结构的沟道孔局部俯视图。
图6显示为图4所示结构的能带结构示意图。
图7显示为本发明的半导体结构的制作方法的工艺流程图。
图8显示为本发明的半导体结构的制作方法形成沟道孔的横截面示意图。。
图9显示为本发明的半导体结构的制作方法形成栅介质膜层的横截面示意图。
图10显示为图9所示结构的沟道孔局部俯视图。
图11显示为本发明的半导体结构的制作方法形成屏障层的横截面示意图。
图12显示为图11所示结构的沟道孔局部俯视图。
图13显示为本发明的半导体结构的制作方法形成沟道材料层的横截面示意图。
图14显示为图13所示结构的沟道孔局部俯视图。
图15显示为本发明的半导体结构的能带结构示意图。
元件标号说明
101 衬底
102 层堆叠结构
103 下接触部
104 沟道孔
105 栅介质膜层
105a 隧穿层
105b 存储层
105c 阻挡层
106 沟道材料层
107 绝缘介质层
108 上接触部
201 衬底
202 层堆叠结构
202a 栅极层
202b 绝缘层
203 下接触部
204 沟道孔
205 栅介质膜层
205a 隧穿层
205b 存储层
205c 阻挡层
206 屏障层
207 沟道材料层
208 绝缘介质层
209 上接触部
210 气隙
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的半导体结构适用于多种存储器件，包括但不限于三维半导体存储器件。请参阅图1至图5，显示为一种示例半导体结构的制作方法各步骤所呈现的结构示意图。
如图1所示，显示为在层堆叠结构102中形成沟道孔104的横截面示意图，其中，所述层堆叠结构102位于衬底1上，所述衬底1中设有下接触部103，所述下接触部103贯穿所述衬底101与所述层堆叠结构102之间的界面，所述沟道孔104的底部延伸至所述下接触部103的顶面。
如图2及图3所示，显示为在沟道孔104中形成栅介质膜层105的横截面示意图，其中，图3显示为图2所示结构的沟道孔局部俯视图。所述栅介质膜层105包括但不限于隧穿层105a、存储层105b、阻挡层105c。
如图4及图5所示，显示为直接在所述栅介质膜层105的隧穿层105a表面形成沟道材料层106的横截面示意图，其中，图5显示为图4所示结构的沟道孔局部俯视图。形成所述沟道材料层106之后，还可以进一步在沟道孔中形成绝缘介质层107及上接触部108。
请参阅图6，显示为图4所示结构的能带结构示意图，由于沟道材料层是直接沉积在隧穿层表面，在数据保持阶段，电子容易经由隧穿层逃逸出去(图中箭头示出了电子的逃逸路径)，导致器件性能降低，特别是导致严重的IVS问题和较差的数据保持力等。因此，本发明通过新的设计来改善上述问题。下面通过更为具体的实施例来说明本发明的技术方案。
实施例一
本实施例中提供一种半导体结构的制作方法，请参阅图7，显示为该方法的工艺流程图，包括以下步骤：
如图8所示，提供一衬底201，所述衬底201上形成有层堆叠结构202，所述层堆叠结构202中设有多个沟道孔204，所述沟道孔204自所述层堆叠结构202顶面开口，并往所述层堆叠结构202底面方向延伸。
作为示例，所述衬底201包括但不限于硅、绝缘体上硅(SOI)等半导体衬底，本实施例中，所述衬底201中形成有下接触部203，所述下接触部203贯穿所述衬底201与所述层堆叠结构202之间的界面，所述沟道孔204的底部延伸至所述下接触部203的顶面，以便后续形成的沟道材料层能够与所述下接触部203连接。
作为示例，所述半导体结构可以为三维半导体存储器件，其中包含多个栅极层。
作为示例，在先栅极(Gate-first)制作工艺中，栅极层先于沟道孔制作，此种情况下，所述层堆叠结构202中包括至少一层栅极层202a，相邻栅极层202a之间通过绝缘层202b隔离。所述栅极层202a的材质包括但不限于多晶硅、氮化钽等导电材料。所述绝缘层202b的材质包括但不限于二氧化硅、氮化硅等绝缘材料。
在另一实施例中，也可采用后栅极(Gate-last)制作工艺，栅极层后于沟道孔制作，此种情况下，所述层堆叠结构202中包括至少一层栅极牺牲层，相邻栅极牺牲层之间通过绝缘层隔离。其中，所述栅极牺牲层会在后续工艺过程中被去除，并采用栅极材料填充，得到栅极层。
如图9及图10所示，形成栅介质膜层205于所述沟道孔204的侧壁与底面，其中，图10显示为图9所示结构的局部俯视图，所述栅介质膜层连接于所述栅极层的侧面。
作为示例，所述栅介质膜层205包括隧穿层205a、存储层205b及阻挡层205c。其中，所述阻挡层介于所述栅极层于所述存储层之间，可降低电荷在存储层与栅极层之间的隧穿，降低存储层中电荷向栅极层的泄漏，减少存储层厚度缩小的限制，从而降低编程/擦除电压，使存储器具有更好的抗疲劳特性。
作为示例，所述隧穿层205a、存储层205b或阻挡层205c可采用单层结构，也可以采用多层结构。
作为示例，所述阻挡层205c包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层205a包括氧化硅层、含N、O、Si元素的膜层及高介电常数(K)材料层中的至少一种，其中，所述高介电常数(K)材料层的介电常数大于3.9，例如可以是但不限于氮化硅层、氧化铝层、氧化铪层等。所述存储层205b包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层205c的势垒高度及所述隧穿层205a的势垒高度，其中，多陷阱态材料目前采用较普遍的是含Si、N的材料，包括但不限于SiN。
需要指出的是，以上仅为示例，所述存储层205b的材质只需要满足陷阱态很多，势垒高度低于隧穿层、阻挡层并可以和这两者形成良好接触，可以在尺寸较小的沟道孔内淀积并保证较好的均匀性、成本可控、热消耗不太高即可，此处不应过分限制本发明的保护范围。
如图11及图12所示，形成屏障层206于所述栅介质膜层205表面，所述屏障层206的厚度不低于一个原子层的厚度。其中，所述屏障层206的势垒高度大于所述隧穿层205a的势垒高度，所述屏障层206的致密度大于所述隧穿层205a的致密度，所述屏障层206的陷阱能级少于所述隧穿层205a的陷阱能级，从而在数据保持过程中，能够进一步阻挡电子，有效避免电子从隧穿层中逸出，从而有利于改善存储器件的IVS问题，提高数据保持力。
作为示例，所述屏障层206的材质包括氧化物。本实施例中，优选采用机台原位水汽生成氧化法(Bench ISSG Oxidation，简称BIO)形成氧化硅材质的所述屏障层206，其中，ISSG是原位水汽生成(In-Situ Steam Generated)的缩写，Bench是指机台，即该项工作直接利用形成所述隧穿层205a的机台就可以实现，不需要额外机台，除此之外，BIO法与ISSG法的形成原理相同。通过BIO法形成的氧化硅层具有较高的势垒高度，且具有较高密度和极低的陷阱密度，其作为屏障层，可以增强数据保持过程中的电子阻挡能力，有效避免电子逸出，从而有助于改善IVS问题并提高数据保持力。
作为示例，采用BIO法形成所述屏障层206包括通入一定比例的H2、O2的混合气体，生成高密度的气相氧原子团，和栅介质膜层表面物质反应，由于原子氧的氧化作用强，因此得到的膜层致密度高，体内缺陷少。
需要指出的是，当所述隧穿层包含氧化硅层时，其氧化硅层一般采用原子层沉积法(ALD)或低压化学气相沉积法(LPCVD)进行制造，而采用BIO法制作的氧化硅屏障层的密度将大于采用原子层沉积法(ALD)或低压化学气相沉积法(LPCVD)形成的氧化硅层密度，例如，大于2.2g/cm3。
需要指出的是，所述隧穿层可采用单层氧化硅层，也可采用ONO(氧化硅-氮化硅-氧化硅)叠层结构或其它叠层结构，而当所述隧穿层采用ONO叠层结构时，如果该ONO叠层结构中的氧化硅层采用BIO法制造，则无需进一步制造上述屏障层。换句话说，隧穿层的ONO叠层中的外层氧化硅层(靠近沟道材料层一侧)既作为隧穿层的一部分，又充当屏障层。这种情况下，可将外层氧化硅层定义为所述屏障层206，而内层氧化层与中间氮化硅层共同定义为所述隧穿层205a。
在其它实施例中，除了氧化物，所述屏障层还可以采用其它材质，只要满足以下条件即可：
(1)与沟道材料层以及隧穿层具有良好的接触；
(2)具有比隧穿层更高的势垒高度；
(3)致密度高，少有陷阱能级；
(4)可以在尺寸较小的沟道孔内淀积并保证较好的均匀性；
(5)热消耗不太高；
(6)成本不太高。
如图13及图14所示，形成沟道材料层207于所述屏障层206表面，其中，图14显示为图13所示结构的局部俯视图。
作为示例，在形成所述屏障层206之后，进一步形成接触孔于所述沟道孔底部，所述接触孔贯穿所述沟道孔底部的所述屏障层206及所述栅介质叠层205以暴露出所述下接触部203的至少一部分，所述沟道材料层207与所述下接触部203的暴露表面连接。本实施例中，所述接触孔的孔径小于所述沟道孔的孔径。
作为示例，所述沟道材料层207的材质包括但不限于多晶硅。
作为示例，形成所述沟道材料层207之后，进一步形成绝缘介质层208于所述沟道材料层表面，所述绝缘介质层208填充于所述接触孔及所述沟道孔中，且所述绝缘介质层208的顶面低于所述层堆叠结构202的顶面。
需要指出的是，在现有工艺状况下，所述绝缘介质层208中有可能会出现气隙210，所述气隙210并非必要组成部分。
作为示例，形成所述绝缘介质层208后，进一步形成上接触部209于所述沟道孔中，并去除所述沟道孔外的栅介质膜层、屏障层、沟道材料层、绝缘介质层及上接触部材料。其中，所述上接触部209位于所述绝缘介质层209上方，并与所述沟道材料层207连接。
至此，制作得到一种半导体结构。请参阅图15，显示为该半导体结构的能带结构示意图，可见，由于所述屏障层的存在，电子的逃逸被阻断(如图中箭头所示)。本发明的半导体结构的制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。
实施例二
本实施例中还提供一种半导体结构，请参阅图13，显示为该半导体结构的横截面示意图，包括衬底201、层堆叠结构202、多个沟道孔、栅介质膜层205、屏障层206、沟道材料层207、绝缘介质层208及上接触部209，其中，所述层堆叠结构202位于所述衬底201上，所述沟道孔自所述层堆叠结构202顶面开口，并往所述层堆叠结构202底面方向延伸，所述栅介质膜层205位于所述沟道孔的侧壁与底面，所述屏障层206位于所述栅介质膜层205表面，所述沟道材料层207位于所述屏障层206表面。
作为示例，所述衬底201包括但不限于硅、绝缘体上硅(SOI)等半导体衬底，本实施例中，所述衬底201中形成有下接触部203，所述下接触部203贯穿所述衬底201与所述层堆叠结构202之间的界面，所述沟道孔204的底部延伸至所述下接触部203的顶面，以便后续形成的沟道材料层能够与所述下接触部203连接。
作为示例，所述半导体结构可以为三维半导体存储器件，所述层堆叠结构202中包括至少一层栅极层202a，所述栅介质膜层205连接于所述栅极层202a的侧面。其中，相邻栅极层202a之间通过绝缘层202b隔离。所述栅极层202a的材质包括但不限于多晶硅、氮化钽等导电材料。所述绝缘层202b的材质包括但不限于二氧化硅、氮化硅等绝缘材料。
作为示例，所述栅介质膜层205包括隧穿层205a、存储层205b及阻挡层205c。其中，所述阻挡层介于所述栅极层于所述存储层之间，可降低电荷在存储层与栅极层之间的隧穿，降低存储层中电荷向栅极层的泄漏，减少存储层厚度缩小的限制，从而降低编程/擦除电压，使存储器具有更好的抗疲劳特性。
作为示例，所述隧穿层205a、存储层205b或阻挡层205c可采用单层结构，也可以采用多层结构。
作为示例，所述阻挡层205c包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层205a包括氧化硅层、含N、O、Si元素的膜层及高介电常数(K)材料层中的至少一种，其中，所述高介电常数(K)材料层的介电常数大于3.9，例如可以是但不限于氮化硅层、氧化铝层、氧化铪层等。所述存储层205b包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层205c的势垒高度及所述隧穿层205a的势垒高度，其中，多陷阱态材料目前采用较普遍的是含Si、N的材料，包括但不限于SiN。
需要指出的是，以上仅为示例，所述存储层205b的材质只需要满足陷阱态很多，势垒高度低于隧穿层、阻挡层并可以和这两者形成良好接触，可以在尺寸较小的沟道孔内淀积并保证较好的均匀性、成本可控、热消耗不太高即可，此处不应过分限制本发明的保护范围。
作为示例，所述屏障层206的厚度不低于一个原子层的厚度。其中，所述屏障层206的势垒高度大于所述隧穿层205a的势垒高度，所述屏障层206的致密度大于所述隧穿层205a的致密度，所述屏障层206的陷阱能级少于所述隧穿层205a的陷阱能级，从而在数据保持过程中，能够进一步阻挡电子，有效避免电子从隧穿层中逸出，从而有利于改善存储器件的IVS问题，提高数据保持力。
作为示例，所述屏障层206的材质包括采用机台原位水汽生成氧化法(Bench ISSGOxidation，简称BIO)形成的氧化物，其中，ISSG是原位水汽生成(In-Situ SteamGenerated)的缩写。通过BIO法形成的氧化硅层具有较高的势垒高度，且具有较高密度和极低的陷阱密度，其作为屏障层，可以增强数据保持过程中的电子阻挡能力，有效避免电子逸出，从而有助于改善IVS问题并提高数据保持力。
需要指出的是，当所述隧穿层包含氧化硅层时，其氧化硅层一般采用原子层沉积法(ALD)或低压化学气相沉积法(LPCVD)进行制造，而采用BIO法制作的氧化硅屏障层的密度将大于采用原子层沉积法(ALD)或低压化学气相沉积法(LPCVD)形成的氧化硅层密度，例如，大于2.2g/cm3。
需要指出的是，所述隧穿层可采用单层氧化硅层，也可采用ONO(氧化硅-氮化硅-氧化硅)叠层结构或其它叠层结构，而当所述隧穿层采用ONO叠层结构时，如果该ONO叠层结构中的氧化硅层采用BIO法制造，则无需进一步制造上述屏障层。换句话说，隧穿层的ONO叠层中的外层氧化硅层(靠近沟道材料层一侧)既作为隧穿层的一部分，又充当屏障层。这种情况下，可将外层氧化硅层定义为所述屏障层206，而内层氧化层与中间氮化硅层共同定义为所述隧穿层205a。
在其它实施例中，除了氧化物，所述屏障层还可以采用其它材质，只要满足以下条件即可：
(1)与沟道材料层以及隧穿层具有良好的接触；
(2)具有比隧穿层更高的势垒高度；
(3)致密度高，少有陷阱能级；
(4)可以在尺寸较小的沟道孔内淀积并保证较好的均匀性；
(5)热消耗不太高；
(6)成本不太高。
作为示例，所述沟道材料层207的材质包括但不限于多晶硅。
作为示例，所述沟道材料层207表面还具有绝缘介质层208，所述绝缘介质层208填充于所述接触孔中，且所述绝缘介质层208的顶面低于所述层堆叠结构202的顶面。本实施例中，所述绝缘介质层208中还具有气隙210。其中，所述气隙210并非必要组成部分，只是在现有工艺状况下有可能会出现。
作为示例，所述沟道孔中还具有上接触部209，所述上接触部209位于所述绝缘介质层208上方，并与所述沟道材料层207连接。
本发明的半导体结构中在隧穿层与沟道材料层之间具有屏障层，所述屏障层可包括采用BIO法形成的氧化硅等，其具有较高密度，可以增强数据保持过程中的电子阻挡能力，有效避免电子逸出，从而有助于改善IVS问题并提高数据保持力。
综上所述，本发明的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；
形成栅介质膜层于所述沟道孔的侧壁与底面；
形成屏障层于所述栅介质膜层表面；
形成沟道材料层于所述屏障层表面；
其中，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层，所述隧穿层采用氧化硅-氮化硅-氧化硅叠层结构，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述阻挡层包括氧化硅层及高介电常数材料层中的至少一种，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述屏障层的材质包括氧化物。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于：采用机台原位水汽生成氧化法形成所述屏障层。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述屏障层的厚度不低于一个原子层厚度。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道孔的底部延伸至所述下接触部的顶面。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于：形成所述屏障层之后，还包括形成接触孔于所述沟道孔底部的步骤，所述接触孔贯穿所述沟道孔底部的所述屏障层及所述栅介质膜层以暴露出所述下接触部的至少一部分，所述沟道材料层与所述下接触部的暴露表面连接。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于：还包括形成绝缘介质层于所述沟道材料层表面的步骤，所述绝缘介质层填充于所述接触孔及所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于：还包括形成上接触部于所述沟道孔中的步骤，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面；或者所述层堆叠结构中包括至少一栅极牺牲层，所述栅介质膜层连接于所述栅极牺牲层的侧面。
11.一种半导体结构，其特征在于，包括：
衬底；
层堆叠结构，位于所述衬底上；
多个沟道孔，自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；
栅介质膜层，位于所述沟道孔的侧壁与底面；
屏障层，位于所述栅介质膜层表面；
沟道材料层，位于所述屏障层表面；
其中，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层，所述隧穿层采用氧化硅-氮化硅-氧化硅叠层结构，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。
12.根据权利要求11所述的半导体结构，其特征在于：所述阻挡层包括氧化硅层及高介电常数材料层中的至少一种，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。
13.根据权利要求11所述的半导体结构，其特征在于：所述屏障层的材质包括采用机台原位水汽生成氧化法形成的氧化物。
14.根据权利要求11所述的半导体结构，其特征在于：所述屏障层的厚度不低于一个原子层厚度。
15.根据权利要求11所述的半导体结构，其特征在于：所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道材料层贯穿所述沟道孔底部的所述阻挡层及所述隧穿层，并与所述下接触部的暴露表面连接。
16.根据权利要求11所述的半导体结构，其特征在于：所述沟道材料层表面还具有绝缘介质层，所述绝缘介质层填充于所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。
17.根据权利要求16所述的半导体结构，其特征在于：所述沟道孔中还具有上接触部，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。
18.根据权利要求11所述的半导体结构，其特征在于：所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面。
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