CN110473877B - 三维存储器的制备方法、三维存储器及电子设备 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 230000000903 blocking effect Effects 0.000 claims abstract description 131
- 238000000034 method Methods 0.000 claims abstract description 63
- 239000010410 layer Substances 0.000 claims description 332
- 230000005641 tunneling Effects 0.000 claims description 45
- 230000004888 barrier function Effects 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 25
- 239000011241 protective layer Substances 0.000 claims description 22
- 238000009413 insulation Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009826 distribution Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- -1 amorphous carbon) Chemical compound 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQZGKKKJIJFFOK-GASJEMHNSA-N Glucose Natural products OC[C@H]1OC(O)[C@H](O)[C@@H](O)[C@@H]1O WQZGKKKJIJFFOK-GASJEMHNSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229920002125 Sokalan® Polymers 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000008103 glucose Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004584 polyacrylic acid Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Abstract
本发明提供一种三维存储器的制备方法、三维存储器及电子设备。所述方法包括如下处理。提供晶圆结构，其中，所述晶圆结构具有沟道孔。以及在所述沟道孔的侧壁上形成阻挡绝缘层，所述阻挡绝缘层包括位于所述沟道孔的开口处的第一部分以及位于所述沟道孔底壁的第二部分；其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。本发明解决了如下技术问题：由于阻挡绝缘层的厚度在沟道孔的开口处较大，在沟道孔的底壁处较小，存储器上部结构的性能与下部结构的性能不一致，导致存储器整体电压分布较宽，降低了存储器的整体性能。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其制备方法。
背景技术
反及存储器(NAND)是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3D)结构的NAND存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。
传统的存储器的沟道孔较深，沟道孔内的阻挡绝缘层的厚度在沟道孔的开口处较大，在沟道孔的底壁处较小，从而存储器上部结构的编程擦除速度要明显慢于下部结构的编程擦除速度。存储器上部结构的性能与下部结构的性能不一致，导致存储器整体电压分布较宽，降低了存储器的整体性能。
发明内容
本发明的目的在于提供一种三维存储器及其制备方法，以解决如下技术问题：由于阻挡绝缘层的厚度在沟道孔的开口处较大，在沟道孔的底壁处较小，存储器上部结构的性能与下部结构的性能不一致，导致存储器整体电压分布较宽，降低了存储器的整体性能。
本发明提供一种三维存储器的制备方法，包括如下处理。提供晶圆结构，其中，所述晶圆结构具有沟道孔。以及在所述沟道孔的侧壁上形成阻挡绝缘层，所述阻挡绝缘层包括位于所述沟道孔的开口处的第一部分以及位于所述沟道孔底壁的第二部分；其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
其中，“所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括如下处理。在所述沟道孔的侧壁上形成厚度相同的初始阻挡绝缘层。以及刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，“所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括如下处理。在所述沟道孔的侧壁上形成初始阻挡绝缘层，所述初始阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐减少。以及刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，“在所述沟道孔的孔壁上形成初始阻挡绝缘层，所述初始阻挡绝缘层厚度沿着所述沟道孔的开口到底壁的方向上逐渐减少”包括如下处理。在所述沟道孔的孔壁上形成所述初始阻挡绝缘层，其中，所述初始阻挡绝缘层位于所述沟道孔开口处的第一部分的厚度与位于所述沟道孔底壁的第二部分的厚度的比值大于1小于1.05。
其中，“在所述沟道孔的孔壁上形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括如下处理。在所述沟道孔的侧壁上形成初始阻挡绝缘层，其中，所述初始阻挡绝缘层位于所述沟道孔开口处的第一部分的厚度与位于所述沟道孔底壁的第二部分的厚度的比值大于0.8小于1。以及刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
其中，“刻蚀所述初始阻挡绝缘层”的方法包括干法刻蚀与湿法刻蚀。
所述湿法刻蚀包括：控制刻蚀所述初始阻挡绝缘层的时间，以使形成的所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，“在所述沟道孔的孔壁上形成初始阻挡绝缘层”包括如下处理。在所述沟道孔的侧壁上形成牺牲层。以及氧化所述牺牲层以形成所述初始阻挡绝缘层。
其中，在“提供晶圆结构，其中，所述晶圆结构具有沟道孔”与“在所述沟道孔的侧壁上形成阻挡绝缘层”之间，所述制备方法还包括如下处理。在所述沟道孔内形成外延结构。形成所述阻挡绝缘层时所述沟道孔露出所述外延结构，且所述制备方法还包括如下处理。在所述阻挡绝缘层上依次形成电荷捕获层和隧穿绝缘层，且使所述沟道孔露出所述外延结构。
其中，所述隧穿绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，所述隧穿绝缘层包括位于所述沟道孔的开口处的第三部分以及位于所述沟道孔底壁的第四部分，所述第三部分的厚度与所述第四部分的厚度的比值不大于0.8。
其中，在形成所述隧穿绝缘层之后，所述制备方法还包括如下处理。在所述隧穿绝缘层上形成沟道层，所述沟道层连接所述外延结构。
其中，形成所述阻挡绝缘层、所述电荷捕获层、所述隧穿绝缘层、以及所述沟道层的方法包括如下处理。沿着所述沟道孔的孔壁向孔中心的方向上依次形成阻挡绝缘层，电荷捕获层和隧穿绝缘层。以及刻蚀所述外延结构上的阻挡绝缘层，所述电荷捕获层和所述隧穿绝缘层，以使所述沟道孔露出所述外延结构。在所述隧穿绝缘层和所述外延结构上形成所述沟道层。
其中，在所述隧穿绝缘层上形成所述沟道层之前，所述方法还包括如下处理。在所述隧穿绝缘层上形成保护层。以及刻蚀所述外延结构上的阻挡绝缘层、所述电荷捕获层、所述隧穿绝缘层以及所述保护层，以使所述沟道孔露出所述外延结构。去除所述保护层。以及在所述隧穿绝缘层和所述外延结构上形成所述沟道层。
其中，所述提供晶圆结构包括如下处理。提供衬底。在所述衬底上形成堆叠结构。在所述堆叠结构上形成所述沟道孔。
其中，所述沟道孔的孔径沿着所述沟道孔的开口到底壁的方向上逐渐减小。
本发明提供一种三维存储器，包括：晶圆结构，其中，所述晶圆结构具有沟道孔。阻挡绝缘层，所述阻挡绝缘层形成在所述沟道孔的侧壁上，且所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，所述沟道孔内形成有外延结构，所述阻挡绝缘层可使得所述沟道孔露出所述外延结构，所述三维存储器还包括：电荷捕获层和隧穿绝缘层，所述电荷捕获层形成于所述阻挡绝缘层上，所述隧穿绝缘层形成于所述电荷捕获层上；沟道层，所述沟道层形成于所述隧穿绝缘层与所述外延结构上。
其中，所述阻挡绝缘层包括位于所述沟道孔的开口处的第一部分以及位于所述沟道孔底壁的第二部分，所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
其中，所述隧穿绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
其中，所述隧穿绝缘层包括位于所述沟道孔的开口处的第三部分以及位于所述沟道孔底壁的第四部分，所述第三部分的厚度与所述第四部分的厚度的比值不大于0.8。
其中，所述晶圆结构包括衬底，形成于所述衬底上的堆叠结构，所述堆叠结构具有所述沟道孔，所述沟道孔内设有延伸至所述衬底的所述外延结构。
其中，所述堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层。
本发明提供一种电子设备，包括处理器和上述的三维存储器，所述处理器用于向所述三维存储器中写入数据和从所述三维存储器读取数据。
综上所述，本发明通过形成厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加的阻挡绝缘层，以降低三维存储器的下部结构的编程擦除速度，提高三维存储器的上部结构的编程擦除速度，从而使得三维存储器的上部结构性能与下部结构的性能一致，提高了三维存储器的电性能，从而整体提高了三维存储器的编程擦除速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统方法制备的三维存储器件的示意图。
图2是本发明提供的一种三维存储器的制备方法流程示意图。
图3是图2中晶圆结构的结构示意图。
图4是图3中晶圆结构的沟道孔内填充外延结构的结构示意图。
图5是图4中的晶圆结构内形成初始阻挡绝缘层的结构示意图。
图6是图5中的初始阻挡绝缘层刻蚀形成阻挡绝缘层的结构示意图。
图7是图6中的阻挡绝缘层上形成电荷捕获层与初始隧穿绝缘层的结构示意图。
图8是图7中的初始隧穿绝缘层刻蚀形成隧穿绝缘层的结构示意图。
图9是图8中的隧穿绝缘层与外延结构上形成沟道层的结构示意图。
图10是本发明实施例提供的电子设备的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的具体实施方式之前，先简单介绍下传统的制备三维存储器的方法。其过程一般包括：在衬底102上形成堆叠结构103，然后在堆叠结构103上沉积硬掩膜、抗反射膜以及光阻层，首先光刻光阻层以形成图案化的光阻层，以图案化的光阻层为掩膜光刻抗反射膜与硬掩膜，硬掩膜形成图案化的硬掩膜，图案化的光阻层以及抗反射膜在光刻的过程中被消耗。再以图案化的硬掩膜刻蚀堆叠结构103，形成沟道孔101，且使得沟道孔101露出衬底，在沟道孔101内形成外延结构20，在沟道孔101中沿其侧壁向孔中心方向依次形成位于外延结构20上的阻挡绝缘层401，电荷捕获层402，隧穿绝缘层403以及保护层，刻蚀沟道孔101底部的阻挡绝缘层401，电荷捕获层402，隧穿绝缘层403以及保护层，以露出外延结构20，然后去除保护层，在外延结构20与沟道孔101侧壁上形成沟道层50。然而，如图1所示，阻挡绝缘层401往往在三维存储器的上部较厚，下部较薄，该种结构存储器的上部结构的编程擦除速度要明显慢于下部结构的编程擦除速度，使得三维存储器的上部结构的性能与下部结构的性能不一致，进而严重影响着三维存储器的整体性能。
基于上述问题，本发明提供一种三维存储器的制备方法。请参阅图2，图2为本发明提供的一种三维存储器的制备方法的流程图。本申请通过使阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加，降低三维存储器的下部结构的编程擦除速度，提高三维存储器的上部结构的编程擦除速度，从而使得三维存储器的上部结构性能与下部结构的性能一致，提高了三维存储器的电性能，从而整体提高了三维存储器的编程擦除速度。
三维存储器的制备方法的过程在图2中示出。如图2所示，该方法可以大致概括为如下过程：提供晶圆结构(S1)，在沟道孔101的侧壁上形成阻挡绝缘层401，其中，阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加(S2)。以下将分别描述。
该方法首先执行S1的操作，提供晶圆结构10。
S1，请参阅图3-图4，提供晶圆结构10。其中，晶圆结构10具有沟道孔101。沟道孔101内形成(例如，填充或沉积)有外延结构20。在一个具体的实施例中，沟道孔101的直径在60nm-200nm之间。沟道孔101的孔径沿着沟道孔101的开口到底壁的方向上逐渐减小。
在步骤S1中，晶圆结构10的具体制成方法包括S11-S14：
S11，提供衬底102。衬底102的材质例如为硅，当然还可以为其他含硅的衬底102，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底102内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。
S12，在衬底102上形成堆叠结构103。堆叠结构103为绝缘层103a和栅极牺牲层103b交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底102上交替沉积。绝缘层103a例如由氧化硅构成，栅极牺牲层103b例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。绝缘层103a还可以为氮氧化硅等，栅极牺牲层103b还可以为无定型硅、多晶硅、氧化铝等。
S13，在堆叠结构103上形成沟道孔101，沟道孔101使得衬底102露出。沟道孔101贯穿堆叠结构103到达衬底102。
S14，请参阅图4，在沟道孔101内填充外延结构20。在本步骤中，外延结构20的示例性材料为硅，但不限于此。
在上述S1之后，根据本发明实施例的方法继续执行S2，以形成阻挡绝缘层401。
S2，请参阅图6，在沟道孔101的侧壁上形成阻挡绝缘层401，其中，阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。形成阻挡绝缘层401时沟道孔101露出所述外延结构20。在一种具体的实施方式中，阻挡绝缘层401包括位于沟道孔101的开口处的第一部分401a以及位于沟道孔101底壁的第二部分401b，第一部分401a的厚度与第二部分401b的厚度的比值不大于0.8。
从而，本申请通过形成厚度沿着沟道孔101的开口到底壁的方向上逐渐增加的阻挡绝缘层401，以降低三维存储器的下部结构的编程擦除速度，提高三维存储器的上部结构的编程擦除速度，从而使得三维存储器的上部结构性能与下部结构的性能一致，提高了三维存储器的电性能，从而整体提高了三维存储器的编程擦除速度。
厚度沿着沟道孔101的开口到底壁的方向上逐渐增加的阻挡绝缘层401的形成方式有包括但不限于如下三种：
方式一：
请参阅图5，在沟道孔101的侧壁上形成厚度相同的初始阻挡绝缘层404。也就是说，初始阻挡绝缘层404位于沟道孔101的开口处的第一部分401a与位于沟道孔101底壁的第二部分401b的厚度比值为1。本方式中，初始阻挡绝缘层404并没有完全覆盖外延结构20，沟道孔101还使得外延结构20露出。
刻蚀初始阻挡绝缘层404以形成阻挡绝缘层401，其中，阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。也就是说，沟道孔101的开口附近的初始阻挡绝缘层404刻蚀的较多，沿着沟道孔101的开口到底壁的方向上，初始阻挡绝缘层404刻蚀的量越来越少，从而形成沿着沟道孔101的开口到底壁的方向上厚度逐渐增加的阻挡绝缘层401。
方式二：
在沟道孔101的侧壁上形成初始阻挡绝缘层404，初始阻挡绝缘层404的厚度沿着沟道孔101的开口到底壁的方向上逐渐减少。也就是说，直接形成在沟道孔101的侧壁上的初始阻挡绝缘层404的厚度在沟道孔101的开口处较厚，沿着沟道孔101的开口到底壁的方向上，初始阻挡绝缘层404的厚度逐渐减少。
刻蚀初始阻挡绝缘层404以形成阻挡绝缘层401，其中，阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。在一个具体的实施方式中，初始阻挡绝缘层404的位于沟道孔101开口处的第一部分401a的厚度与位于沟道孔101底壁的第二部分401b的厚度的比值大于1小于1.05。也就是说，此种方式在沟道孔101的开口附近的初始阻挡绝缘层404刻蚀的是更多的，沿着沟道孔101的开口到底壁的方向上，初始阻挡绝缘层404刻蚀的量越来越少，从而可形成沿着沟道孔101的开口到底壁的方向上厚度逐渐增加的阻挡绝缘层401。
方式三：
在沟道孔401的孔壁上形成初始阻挡绝缘层404，其中，初始阻挡绝缘层404的位于沟道孔101开口处的第一部分401a的厚度与位于沟道孔101底壁的第二部分401b的比值大于0.8小于1。也就是说，此种方式形成的初始阻挡绝缘层404的厚度虽然沿着沟道孔101的开口到底壁的方向上逐渐增加，但是初始阻挡绝缘层404的厚度梯度仍然不能满足要求，不能够满足三维存储器的电性能一致性。在沟道孔101的侧壁上形成的这种初始阻挡绝缘层404也是较常见的，由三维存储器的工艺特点所决定的，三维存储器顶部的初始阻挡绝缘层404的厚度略小于三维存储器底部的初始阻挡绝缘层404的厚度。
刻蚀初始阻挡绝缘层404以形成阻挡绝缘层401，其中，阻挡绝缘层401的第一部分401a的厚度与第二部分401b的厚度的比值不大于0.8。也就是说，此种方式在沟道孔101的开口附近的初始阻挡绝缘层404仍然是需要刻蚀的，但是刻蚀的量并不是很大。
上述三种方式的初始阻挡绝缘层404的刻蚀量由最初形成在沟道孔101的侧壁上的初始阻挡绝缘层404的厚度所决定，具体使用哪一种工艺由实际情况所定，只要最后形成的阻挡绝缘层401的厚度满足需求即可。
至于刻蚀的工艺，有两种：干法刻蚀与湿法刻蚀。
第一种，湿法刻蚀：
控制刻蚀初始阻挡绝缘层404的时间，以使形成的阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。上述三种方式中，无论是哪一种，均是根据最初形成在沟道孔的侧壁上的初始阻挡绝缘层404的厚度决定刻蚀初始阻挡绝缘层404的时间，以使最终形成阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。也就是说，在沟道孔101的开口处，初始阻挡绝缘层404的刻蚀时间较长，在沟道孔101的底壁处，初始阻挡绝缘层404的刻蚀时间较短。上述实际的刻蚀时间根据实际的初始阻挡绝缘层404的厚度所决定。一种具体的湿法刻蚀方法可以为酸刻。
第二种，干法刻蚀：
与上述湿法刻蚀类似，干法刻蚀也是控制刻蚀的时间，以使得最后形成的阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。一种具体的干法刻蚀方法可以为光刻。
对于上述初始阻挡绝缘层404的形成方式，一个具体的方法为：
在沟道孔101的侧壁上形成牺牲层。牺牲层的材质可以由氮化硅(SiN)构成。
氧化牺牲层以形成初始阻挡绝缘层404。氧化的方法可以采用原味蒸汽产生(ISSG)。该方法中，有可能将堆叠结构103中的栅极牺牲层103b的一部分氧化，氧化后的该部分也将作为阻挡绝缘层401的一部分，挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上有可能趋于一致，但是栅极牺牲层103b氧化后的该部分较直接形成在沟道孔101的侧壁上的初始阻挡绝缘层404更加疏松，疏松的该部分同样可以加快三维存储器的编程擦除速度，提高三维存储器的电性能。
在上述S2之后，根据本发明实施例的方法继续执行S3，以依次形成电荷捕获层402和隧穿绝缘层403。
S3，请参阅图7，在阻挡绝缘层401上依次形成电荷捕获层402和隧穿绝缘层403，且使沟道孔101露出外延结构20。该方式中，电荷捕获层402和隧穿绝缘层403也并没有完全覆盖外延结构20，沟道孔101还使得外延结构20露出。
本申请中，隧穿绝缘层403的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。在一个具体的实施例中，隧穿绝缘层403包括位于沟道孔101的开口处的第三部分403a以及位于沟道孔101底壁的第四部分403b，第三部分403a的厚度与第四部分403b的厚度的比值不大于0.8。
请参阅图8，隧穿绝缘层403的形成方式也可以由初始隧穿绝缘层406经过刻蚀形成，具体的形成方式与阻挡绝缘层401的方式相同，也可以由厚度相同的初始隧穿绝缘层406刻蚀形成，或者由沿着沟道孔的开口到底壁的方向上厚度逐渐减少的初始隧穿绝缘层406刻蚀形成，或者由沿着沟道孔的开口到底壁的方向上厚度逐渐增加的初始隧穿绝缘层406刻蚀形成。控制上述的初始隧穿绝缘层406的刻蚀时间以形成最后所需的隧穿绝缘层403。形成方法在次不再赘述，具体可参考阻挡绝缘层401的形成方式。但是，在实际的工艺中，形成的初始隧穿绝缘层406也可以作为最后的隧穿绝缘层403，以防止刻蚀初始隧穿绝缘层406对其他器件性能的影响。
在上述S3之后，根据本发明实施例的方法继续执行S4，以形成沟道层50。
S4，请参阅图9，在隧穿绝缘层403上形成沟道层50，沟道层50连接外延结构20。沟道层50的示例性材料为多晶硅，在此不做限定。由于上述形成的隧穿绝缘层403仍然使沟道孔101露出外延结构20，形成的沟道层50可直接连接外延结构20。
在本申请的另一种方式中：
上述形成阻挡绝缘层401，电荷捕获层402，隧穿绝缘层403，以及沟道层50的方法可以为：
沿着沟道孔101的孔壁向孔中心的方向上依次形成阻挡绝缘层401，电荷捕获层402和隧穿绝缘层403。该方式中，阻挡绝缘层401，电荷捕获层402和隧穿绝缘层403完全覆盖沟道孔101的孔壁。即沟道孔101没有使得外延结构20露出。也就是说，阻挡绝缘层401将贴合沟道孔101的侧壁与外延结构20，外延结构20不露出，然后在阻挡绝缘层401上依次形成电荷捕获层402和隧穿绝缘层403。隧穿绝缘层403并没有完全将沟道孔101填充。
刻蚀外延结构20上的阻挡绝缘层401，电荷捕获层402和隧穿绝缘层403，以使沟道孔101露出外延结构20。
在隧穿绝缘层403和外延结构20上形成沟道层50。沟道层50连接外延结构20。沟道层50没有完全将沟道孔101填充。
作为一种实现方式，在形成沟道层50之前，先在隧穿绝缘层403上形成保护层。保护层并没有完全将沟道孔101填充。保护层的示例性材料为多晶硅。因此，阻挡绝缘层401，电荷捕获层402，隧穿绝缘层403，保护层形成了多晶硅-氧化硅-氮化硅-氧化硅(SONO)的叠层结构。可以理解的是，这些层可以选择其他材料。
刻蚀外延结构20上的阻挡绝缘层401、电荷捕获层402、隧穿绝缘层403和保护层，以使沟道孔101露出外延结构20。
去除保护层。在去除保护层之后，在隧穿绝缘层403与外延结构20上形成沟道层50。
保护层的主要作用在于：(1)刻蚀时，保护层可避免沟道孔101内的隧穿绝缘层403受到影响；(2)刻蚀外延结构20上的保护层时，保护层还能起到掩膜的作用。
其中，保护层可以通过在一定温度下(例如温度在30-300℃)旋涂保护材料形成。旋涂法可保障保护材料充分填充到沟道孔101内。其中，保护材料包括碳(如无定形碳)、含碳有机物(如葡萄糖，优选为含碳聚合物，如聚丙烯酸等)聚合物、光阻等。保护层的去除可通过氧气下灰化处理实现。
请参阅图9，除了上述三维存储器的制备方法，本发明实施例还提供了一种三维存储器100。本发明实施例的三维存储器100及三维存储器的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。例如，作为一种选择，下文提供的三维存储器100可由上述的三维存储器制备方法所形成。三维存储器100包括：
晶圆结构10，其中，晶圆结构10具有沟道孔101。沟道孔101内形成有外延结构20。晶圆结构10包括衬底102，形成于衬底102上的堆叠结构103，堆叠结构103具有沟道孔101，沟道孔101内设有延伸至衬底102的外延结构20。也就是说，堆叠结构103内嵌设有延伸至衬底102的外延结构20。
阻挡绝缘层401，阻挡绝缘层401形成在沟道孔101的侧壁上，阻挡绝缘层401的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。沟道孔101使得外延结构20露出。阻挡绝缘层401包括位于沟道孔101的开口处的第一部分401a以及位于沟道孔101底壁的第二部分401b，第一部分401a的厚度与第二部分401b的厚度的比值不大于0.8。
电荷捕获层402和隧穿绝缘层403，其中，电荷捕获层402形成于阻挡绝缘层401上，隧穿绝缘层403形成于电荷捕获层402上。隧穿绝缘层403的厚度沿着沟道孔101的开口到底壁的方向上逐渐增加。隧穿绝缘层403包括位于沟道孔的开口处的第三部分403a以及位于沟道孔底壁的第四部分403b，第三部分403a的厚度与第四部分403b的厚度的比值不大于0.8。
沟道层50，沟道层50形成于隧穿绝缘层403与外延结构20上。
至于该三维存储器100件的效果及各结构已在上文有介绍，这里不再描述。
请参阅图10，除了上述三维存储器100的制备方法及其三维存储器100，本发明还提供一种电子设备1。电子设备1包括处理器90和上述的三维存储器100，处理器90用于向三维存储器100中写入数据和从三维存储器100读取数据。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (23)
1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供晶圆结构，其中，所述晶圆结构具有沟道孔；以及
在所述沟道孔的侧壁上形成阻挡绝缘层，所述阻挡绝缘层包括位于所述沟道孔的开口处的第一部分以及位于所述沟道孔底壁的第二部分；其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加；
所述制备方法还包括：
在所述阻挡绝缘层上依次形成电荷捕获层和隧穿绝缘层，所述隧穿绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
2.根据权利要求1所述的制备方法，其特征在于，所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
3.根据权利要求1所述的制备方法，其特征在于，“所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括：
在所述沟道孔的侧壁上形成厚度相同的初始阻挡绝缘层；以及
刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
4.根据权利要求1所述的制备方法，其特征在于，“所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括：
在所述沟道孔的侧壁上形成初始阻挡绝缘层，所述初始阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐减少；以及
刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
5.根据权利要求4所述的制备方法，其特征在于，“在所述沟道孔的孔壁上形成初始阻挡绝缘层，所述初始阻挡绝缘层厚度沿着所述沟道孔的开口到底壁的方向上逐渐减少”包括：
在所述沟道孔的孔壁上形成所述初始阻挡绝缘层，其中，所述初始阻挡绝缘层位于所述沟道孔开口处的第一部分的厚度与位于所述沟道孔底壁的第二部分的厚度的比值大于1小于1.05。
6.根据权利要求2所述的制备方法，其特征在于，“在所述沟道孔的孔壁上形成阻挡绝缘层，其中，所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加”包括：
在所述沟道孔的侧壁上形成初始阻挡绝缘层，其中，所述初始阻挡绝缘层位于所述沟道孔开口处的第一部分的厚度与位于所述沟道孔底壁的第二部分的厚度的比值大于0.8小于1；以及
刻蚀所述初始阻挡绝缘层以形成阻挡绝缘层，其中，所述阻挡绝缘层的所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
7.根据权利要求3-6中任一项所述的制备方法，其特征在于，“刻蚀所述初始阻挡绝缘层”的方法包括干法刻蚀与湿法刻蚀。
8.根据权利要求7所述的制备方法，其特征在于，所述湿法刻蚀包括：控制刻蚀所述初始阻挡绝缘层的时间，以使形成的所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
9.根据权利要求3-6中任一项所述的制备方法，其特征在于，“在所述沟道孔的孔壁上形成初始阻挡绝缘层”包括：
在所述沟道孔的侧壁上形成牺牲层；以及
氧化所述牺牲层以形成所述初始阻挡绝缘层。
10.根据权利要求1所述的制备方法，其特征在于，在“提供晶圆结构，其中，所述晶圆结构具有沟道孔”与“在所述沟道孔的侧壁上形成阻挡绝缘层”之间，所述制备方法还包括：
在所述沟道孔内形成外延结构；
形成所述阻挡绝缘层时所述沟道孔露出所述外延结构，且所述制备方法还包括：所述电荷捕获层和所述隧穿绝缘层使所述沟道孔露出所述外延结构。
11.根据权利要求1所述的制备方法，其特征在于，所述隧穿绝缘层包括位于所述沟道孔的开口处的第三部分以及位于所述沟道孔底壁的第四部分，所述第三部分的厚度与所述第四部分的厚度的比值不大于0.8。
12.根据权利要求10所述的制备方法，其特征在于，在形成所述隧穿绝缘层之后，所述制备方法还包括:
在所述隧穿绝缘层上形成沟道层，所述沟道层连接所述外延结构。
13.根据权利要求12所述的制备方法，其特征在于，形成所述阻挡绝缘层、所述电荷捕获层、所述隧穿绝缘层、以及所述沟道层的方法包括：
沿着所述沟道孔的孔壁向孔中心的方向上依次形成阻挡绝缘层，电荷捕获层和隧穿绝缘层；以及
刻蚀所述外延结构上的阻挡绝缘层，所述电荷捕获层和所述隧穿绝缘层，以使所述沟道孔露出所述外延结构；
在所述隧穿绝缘层和所述外延结构上形成所述沟道层。
14.根据权利要求13所述的制备方法，其特征在于，在所述隧穿绝缘层上形成所述沟道层之前，所述方法还包括：
在所述隧穿绝缘层上形成保护层；以及
刻蚀所述外延结构上的阻挡绝缘层、所述电荷捕获层、所述隧穿绝缘层以及所述保护层，以使所述沟道孔露出所述外延结构；
去除所述保护层；以及
在所述隧穿绝缘层和所述外延结构上形成所述沟道层。
15.根据权利要求1所述的制备方法，其特征在于，所述提供晶圆结构包括：
提供衬底；
在所述衬底上形成堆叠结构；
在所述堆叠结构上形成所述沟道孔。
16.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述沟道孔的孔径沿着所述沟道孔的开口到底壁的方向上逐渐减小。
17.一种三维存储器，其特征在于，包括：
晶圆结构，其中，所述晶圆结构具有沟道孔；
阻挡绝缘层，所述阻挡绝缘层形成在所述沟道孔的侧壁上，且所述阻挡绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加；
电荷捕获层和隧穿绝缘层，所述电荷捕获层形成于所述阻挡绝缘层上，所述隧穿绝缘层形成于所述电荷捕获层上；所述隧穿绝缘层的厚度沿着所述沟道孔的开口到底壁的方向上逐渐增加。
18.根据权利要求17所述的三维存储器，其特征在于，所述沟道孔内形成有外延结构，所述阻挡绝缘层可使得所述沟道孔露出所述外延结构，所述三维存储器还包括：
沟道层，所述沟道层形成于所述隧穿绝缘层与所述外延结构上。
19.根据权利要求17所述的三维存储器，其特征在于，所述阻挡绝缘层包括位于所述沟道孔的开口处的第一部分以及位于所述沟道孔底壁的第二部分，所述第一部分的厚度与所述第二部分的厚度的比值不大于0.8。
20.根据权利要求17所述的三维存储器，其特征在于，所述隧穿绝缘层包括位于所述沟道孔的开口处的第三部分以及位于所述沟道孔底壁的第四部分，所述第三部分的厚度与所述第四部分的厚度的比值不大于0.8。
21.根据权利要求18所述的三维存储器，其特征在于，所述晶圆结构包括衬底，形成于所述衬底上的堆叠结构，所述堆叠结构具有所述沟道孔，所述沟道孔内设有延伸至所述衬底的所述外延结构。
22.根据权利要求21所述的三维存储器，其特征在于，所述堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层。
23.一种电子设备，其特征在于，包括处理器和如权利要求17-22任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和从所述三维存储器读取数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910621271.1A CN110473877B (zh) | 2019-07-10 | 2019-07-10 | 三维存储器的制备方法、三维存储器及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910621271.1A CN110473877B (zh) | 2019-07-10 | 2019-07-10 | 三维存储器的制备方法、三维存储器及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110473877A CN110473877A (zh) | 2019-11-19 |
| CN110473877B true CN110473877B (zh) | 2020-06-23 |
Family
ID=68507237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910621271.1A Active CN110473877B (zh) | 2019-07-10 | 2019-07-10 | 三维存储器的制备方法、三维存储器及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110473877B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112687700B (zh) * | 2020-12-24 | 2024-04-23 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013634A (ja) * | 2012-07-03 | 2014-01-23 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
| JP6901972B2 (ja) * | 2015-12-09 | 2021-07-14 | キオクシア株式会社 | 半導体装置及びその製造方法 |
| CN108470736B (zh) * | 2018-03-12 | 2019-08-30 | 长江存储科技有限责任公司 | 三维闪存以及三维闪存沟道孔的非晶硅盖的形成方法 |
-
2019
- 2019-07-10 CN CN201910621271.1A patent/CN110473877B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN110473877A (zh) | 2019-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |