KR20150113634A - 터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치 - Google Patents

터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치 Download PDF

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Abstract

터널 절연막 구조물, 터널 절연막 구조물의 제조 방법 및 터널 절연막 구조물을 포함하는 수직형 메모리 장치를 개시한다. 상기 터널 절연막 구조물은 제1 터널 절연막, 제2 터널 절연막, 제3 터널 절연막, 제4 터널 절연막 및 제5 터널 절연막을 포함한다. 상기 제1 터널 절연막은 기판 상에 배치되며, 제1 밴드갭 에너지를 갖는다. 상기 제2 터널 절연막은 상기 제1 터널 절연막 상에 배치되며, 상기 제1 밴드갭 에너지보다 작은 제2 밴드갭 에너지를 갖는다. 상기 제3 터널 절연막은 상기 제2 터널 절연막 상에 배치되며, 상기 제2 밴드갭 에너지보다 큰 제3 밴드갭 에너지를 갖는다. 상기 제4 터널 절연막은 상기 제3 터널 절연막 상에 배치되며, 상기 제3 밴드갭 에너지보다 작은 제4 밴드갭 에너지를 갖는다. 상기 제5 터널 절연막은 상기 제4 터널 절연막 상에 배치되며, 상기 제4 밴드갭 에너지보다 큰 제5 밴드갭 에너지를 갖는다.

Description

터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치{TUNNEL INSULATION LAYER STRUCTURES, METHODS OF MANUFACTURING THE SAME, AND VERTICAL MEMORY DEVICES INCLUDING THE SAME}
본 발명은 터널 절연막 구조물, 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀들을 형성한 후, 상기 홀들을 채우는 채널을 형성한다. 이후, 상기 절연막들과 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 채널을 노출시키는 갭을 형성한 후, 상기 갭을 채우도록 전하 저장막 구조물 및 게이트 전극을 포함하는 게이트 구조물을 형성한다.
이때, 상기 전하 저장막과 상기 채널 사이에 터널 절연막이 위치한다. 상기 터널 절연막은 불휘발성 메모리 장치의 성능에 중요한 영향을 미친다. 상기 터널 절연막의 두께가 두껍거나 EOT (equivalent oxide thickness)가 큰 경우, 상기 메모리 장치의 프로그램/삭제 동작이 느릴 수 있다. 반면에, 상기 터널 절연막의 두께가 얇거나 EOT (equivalent oxide thickness)가 작은 경우, 상기 메모리 장치의 리텐션(retention) 특성이 나빠질 수 있다. 따라서 신뢰성을 확보할 수 있는 터널 절연막에 대한 연구가 진행되고 있다.
본 발명의 일 목적은 향상된 신뢰성을 갖는 터널 절연막 구조물을 제공하는 것이다.
본 발명의 다른 목적은 향상된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 신뢰성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 터널 절연막 구조물을 제공한다. 상기 터널 절연막 구조물은 제1 터널 절연막, 제2 터널 절연막, 제3 터널 절연막, 제4 터널 절연막 및 제5 터널 절연막을 포함한다. 상기 제1 터널 절연막은 기판 상에 배치되며, 제1 밴드갭 에너지를 갖는다. 상기 제2 터널 절연막은 상기 제1 터널 절연막 상에 배치되며, 상기 제1 밴드갭 에너지보다 작은 제2 밴드갭 에너지를 갖는다. 상기 제3 터널 절연막은 상기 제2 터널 절연막 상에 배치되며, 상기 제2 밴드갭 에너지보다 큰 제3 밴드갭 에너지를 갖는다. 상기 제4 터널 절연막은 상기 제3 터널 절연막 상에 배치되며, 상기 제3 밴드갭 에너지보다 작은 제4 밴드갭 에너지를 갖는다. 상기 제5 터널 절연막은 상기 제4 터널 절연막 상에 배치되며, 상기 제4 밴드갭 에너지보다 큰 제5 밴드갭 에너지를 갖는다.
예시적인 실시예들에 있어서, 상기 제1 터널 절연막, 상기 제3 터널 절연막 및 상기 제5 터널 절연막은 실리콘 산화물을 포함하고, 상기 제2 터널 절연막 및 상기 제4 터널 절연막은 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막 및 상기 제4 터널 절연막의 상기 실리콘 산질화물은 약 20at% 이상의 질소 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 터널 절연막은 실리콘 산화물을 포함하고, 상기 제2 터널 절연막, 상기 제3 터널 절연막, 상기 제4 터널 절연막 및 상기 제5 터널 절연막은 실리콘 산질화물을 포함하며, 상기 제2 터널 절연막과 상기 제4 터널 절연막은 상기 제3 터널 절연막과 상기 제5 터널 절연막보다 높은 질소 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막 및 상기 제4 터널 절연막의 상기 실리콘 산질화물은 약 20at% 이상의 질소 농도를 가지고, 상기 제3 터널 절연막 및 상기 제5 터널 절연막의 상기 실리콘 산질화물은 약 10at% 이하의 질소 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 터널 절연막의 두께는 상기 제2 터널 절연막의 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막의 두께는 상기 제4 터널 절연막의 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제4 터널 절연막과 상기 제5 터널 절연막 사이에 배치되는 제6 터널 절연막을 포함하고, 상기 제6 터널 절연막은 상기 제4 밴드갭 에너지보다 크고 상기 제5 밴드갭 에너지보다 작은 제6 밴드갭 에너지를 가질 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 터널 절연막 구조물의 제조 방법을 제공한다. 상기 제조 방법에서, 제1 밴드갭 에너지를 갖는 제1 터널 절연막을 기판 상에 형성한다. 상기 제1 밴드갭 에너지보다 작은 제2 밴드갭 에너지를 갖는 제2 터널 절연막을 상기 제1 터널 절연막 상에 형성한다. 상기 제2 밴드갭 에너지보다 큰 제3 밴드갭 에너지를 갖는 제3 터널 절연막을 상기 제2 터널 절연막 상에 형성한다. 상기 제3 밴드갭 에너지보다 작은 제4 밴드갭 에너지를 갖는 제4 터널 절연막을 상기 제3 터널 절연막 상에 형성한다. 상기 제4 밴드갭 에너지보다 큰 제5 밴드갭 에너지를 갖는 제5 터널 절연막을 상기 제4 터널 절연막 상에 형성한다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막을 형성하는 것은 실리콘 산질화물을 증착하는 것을 포함하고, 상기 제4 터널 절연막을 형성하는 것은 실리콘 산질화물을 증착하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막은 10Å 내지 30Å 사이의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 터널 절연막을 형성하는 것은 상기 제2 터널 절연막을 부분적으로 산화시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막을 부분적으로 산화시키는 것은 O2 가스, H2 가스 및 O2 가스, N2O 가스 또는 NO 가스를 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 터널 절연막을 형성하는 것은 상기 제2 터널 절연막 내부의 얕은 트랩 사이트(shallow trap site)를 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 터널 절연막은 약 5Å 내지 약 15Å 사이의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제5 터널 절연막을 형성하는 것은 상기 제4 터널 절연막을 부분적으로 산화시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 터널 절연막을 부분적으로 산화시키는 것은 N2O 가스, NO 가스 및 O2 가스, NO 가스 또는 N2 가스를 사용할 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 수직형 메모리 장치를 제공한다. 상기 수직형 메모리 장치는 제1 채널, 전하 저장막 구조물 및 게이트 전극들을 포함한다. 상기 제1 채널은 기판 상면에 수직한 제1 방향을 따라 연장된다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 제1 채널의 측벽 상에 순차적으로 적층된 터널 절연막 구조물, 전하 저장막 패턴 및 블로킹막 패턴 구조물을 포함한다. 상기 게이트 전극들은 상기 전하 저장막 구조물의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성된다. 상기 터널 절연막 구조물은 적어도 4개 이상의 터널 절연막들을 포함한다.
예시적인 실시예들에 있어서, 상기 터널 절연막들은 인접한 터널 절연막들과 서로 다른 밴드갭 에너지를 가질 수 있다.
상기 터널 절연막들은 인접한 터널 절연막들과 서로 다른 질소 농도를 가질 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 터널 절연막 구조물은 순차적으로 적층된 제1 터널 절연막 내지 제5 터널 절연막을 포함할 수 있다. 이때, 큐어링 공정에 의해서 형성된 상기 제3 터널 절연막 및 상기 제5 터널 절연막은 상기 제2 터널 절연막 또는 상기 제4 터널 절연막보다 높은 질소 농도를 갖는 절연 물질을 포함할 수 있다. 또한 상기 제3 터널 절연막 및 상기 제5 터널 절연막을 형성하는 과정에서 상기 제2 터널 절연막 또는 상기 제4 터널 절연막 내에 형성되는 얕은 트랩 사이트(shallow trap site)를 제거할 수 있으며, 깊은 트랩 사이트(shallow trap site)의 전하 손실(charge loss)를 방지할 수 있다. 이에 따라, 상기 터널 절연막 구조물이 비휘발성 메모리 장치에 이용되는 경우에, 상기 비휘발성 메모리 장치의 특성을 열화시키는 초기 전압 변화(initial voltage shift; IVF)를 감소시킬 수 있다. 결과적으로 상기 비휘발성 메모리 장치는 안정적인 리텐션 특성을 갖는 동시에, 안정적은 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 2는 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 3은 또 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 4는 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 5 내지 도 8은 예시적인 실시예들에 따른 터널 절연막 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 10은 다른 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 11은 또 다른 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 13은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 14는 도 13의 II 영역을 확대한 단면도이다.
도 15는 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 16은 도 15의 III 영역을 확대한 단면도이다.
도 17 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 29는 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예에 따른 메모리 시스템을 보여주는 개략적인 블록도이다.
도 31은 예시적인 실시예에 따른 전자시스템을 설명하기 위한 개략적인 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 터널 절연막 구조물(160)은 기판(100) 상에 배치될 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다.
터널 절연막 구조물(160)은 복수의 터널 절연막들을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 순차적으로 적층된 적어도 5개 이상의 터널 절연막들을 포함할 수 있다. 또한, 상기 터널 절연막들은 인접하는 터널 절연막들과 상이한 조성을 가질 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 도 1에 도시된 바와 같이 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(140) 및 제5 터널 절연막(150)을 포함할 수 있다.
제1 터널 절연막(110)은 기판(100) 상에 배치될 수 있다. 제1 터널 절연막(110)은 제1 두께(D1)를 가질 수 있다. 예를 들어, 제1 터널 절연막(110)은 약 10ㅕ 내지 약 30ㅕ 사이의 두께를 가질 수 있다.
한편, 제1 터널 절연막(110)은 제1 절연 물질을 포함할 수 있다. 예를 들어, 제1 터널 절연막(110)은 실리콘 산화물을 포함할 수 있다. 즉, 제1 터널 절연막(110)은 SiOX의 조성을 갖는 물질을 포함할 수 있으며, 일부 불가피한 불순물을 포함할 수도 있다. 이에 따라, 제1 터널 절연막(110)은 제1 밴드갭 에너지(band gap energy)를 가질 수 있다. 참고로, 밴드갭 에너지는 에너지 분포에서 가전자대의 가장 상단과 전도대 가장 하나 사이의 에너지 범위를 의미한다.
제2 터널 절연막(120)은 제1 터널 절연막(110) 상에 배치될 수 있다. 제2 터널 절연막(120)은 제2 두께(D2)를 가질 수 있다. 예를 들어, 제2 터널 절연막(120)은 약 5ㅕ 내지 약 20ㅕ 사이의 두께를 가질 수 있다.
한편, 제2 터널 절연막(120)은 제1 터널 절연막(110)의 상기 제1 절연 물질과 다른 조성을 갖는 제2 절연 물질을 포함할 수 있다. 예를 들어, 제2 터널 절연막(120)은 실리콘 산질화물(SiON)을 포함할 수 있다. 즉, 제2 터널 절연막(120)의 상기 제2 절연 물질은 상기 제1 절연 물질보다 높은 질소 농도를 가질 수 있다. 제2 터널 절연막(120)의 상기 제2 절연 물질은 X선 광전자 분광법(X-ray Photoelectron Spectroscopy; 이하 'XPS')을 이용하여 측정할 때, 20at% 이상의 질소 농도를 가질 수 있다.
제2 터널 절연막(120)의 상기 제2 절연 물질이 비교적 높은 질소 농도를 가짐에 따라, 제2 터널 절연막(120)은 제2 밴드갭 에너지를 가질 수 있다. 제2 터널 절연막(120)의 상기 제2 밴드갭 에너지는 제1 터널 절연막(110)의 상기 제1 밴드갭 에너지보다 작을 수 있다.
제3 터널 절연막(130)은 제2 터널 절연막(120) 상에 배치될 수 있다. 제3 터널 절연막(130)은 제3 두께(D3)를 가질 수 있다. 예시적인 실시예들에 있어서, 제3 터널 절연막(130)은 제2 터널 절연막(120)의 상기 제2 두께(D2)보다 작은 두께를 가질 수 있다. 예를 들어, 제3 터널 절연막(130)은 약 5ㅕ 내지 약 15ㅕ 사이의 두께를 가질 수 있다. 바람직하게, 제3 터널 절연막(130)은 약 5ㅕ 내지 약 10ㅕ 사이의 두께를 가질 수 있다.
한편, 제3 터널 절연막(130)은 제2 터널 절연막(120)의 상기 제2 절연 물질과 다른 조성을 갖는 제3 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 터널 절연막(130)은 실리콘 산화물(SiOX)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제3 터널 절연막(130)은 실리콘 산질화물(SiOYNZ)을 포함할 수 있다. 이에 따라, 제3 터널 절연막(130)의 상기 제3 절연 물질은 상기 제2 절연 물질보다 낮은 질소 농도를 가질 수 있다. 즉, 제3 터널 절연막(130)의 상기 제3 절연 물질은 XPS를 이용하여 측정할 때, 약 10at% 이하의 질소 농도를 가질 수 있다.
제3 터널 절연막(130)의 상기 제3 절연 물질이 비교적 낮은 질소 농도를 가짐에 따라, 제3 터널 절연막(130)은 제3 밴드갭 에너지를 가질 수 있다. 제3 터널 절연막(130)의 상기 제3 밴드갭 에너지는 제2 터널 절연막(120)의 상기 제2 밴드갭 에너지보다 작을 수 있고, 제1 터널 절연막(110)의 상기 제1 밴드갭 에너지와 실질적으로 동일하거나 제1 터널 절연막(110)의 상기 제1 작은 밴드갭 에너지보다 작을 수 있다.
제4 터널 절연막(140)은 제3 터널 절연막(130) 상에 배치될 수 있다. 제4 터널 절연막(140)은 제4 두께(D4)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 터널 절연막(140)은 제3 터널 절연막(130)의 상기 제3 두께(D3)보다 큰 두께를 가질 수 있다. 예를 들어, 제4 터널 절연막(140)은 약 5ㅕ 내지 약 20ㅕ 사이의 두께를 가질 수 있다.
제4 터널 절연막(140)은 제3 터널 절연막(130)의 상기 제3 절연 물질과 다른 조성을 갖는 제4 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 터널 절연막(140)은 실리콘 산질화물(SiOYNZ)을 포함할 수 있다. 즉, 제4 터널 절연막(140)의 상기 제4 절연 물질은 상기 제3 절연 물질보다 높은 질소 농도를 가질 수 있다. 제4 터널 절연막(140)의 상기 제4 절연 물질은 XPS를 이용하여 측정할 때, 20at% 이상의 질소 농도를 가질 수 있다. 이에 따라, 제4 터널 절연막(140)은 제4 밴드갭 에너지를 가질 수 있다. 제4 터널 절연막(140)의 상기 제4 밴드갭 에너지는 제3 터널 절연막(130)의 상기 제3 밴드갭 에너지보다 작을 수 있다.
예시적인 일 실시예에 있어서, 제4 터널 절연막(140)은 제2 터널 절연막(120)과 실질적으로 동일한 조성의 물질을 포함하고, 제2 터널 절연막(120)과 실질적으로 동일한 밴드갭 에너지를 가질 수 있다.
제5 터널 절연막(150)은 제4 터널 절연막(140) 상에 배치될 수 있다. 제5 터널 절연막(150)은 상기 제4 터널 절연막(140)의 상기 제4 절연 물질과 다른 조성을 갖는 제5 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 실리콘 산화물(SiOX)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 실리콘 산질화물(SiOYNZ)을 포함할 수 있다. 이에 따라, 제5 터널 절연막(150)의 상기 제5 절연 물질은 상기 제4 절연 물질보다 낮은 질소 농도를 가질 수 있다. 즉, 제5 터널 절연막(150)의 상기 제5 절연 물질은 XPS를 이용하여 측정할 때, 약 10at% 이하의 질소 농도를 가질 수 있다
예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 제3 터널 절연막(150)과 실질적으로 동일한 조성의 물질을 포함할 수 있다. 예를 들어, 제3 터널 절연막(130)이 실리콘 산화물을 포함할 때, 제5 터널 절연막(150)도 실리콘 산화물을 포함할 수 있다. 이와 달리, 제3 터널 절연막(130)과 제5 터널 절연막(150)은 동일한 조성의 실리콘 질화물을 포함할 수도 있다. 이에 따라, 제5 터널 절연막(150)은 제5 밴드갭 에너지를 가질 수 있으며, 상기 제5 밴드갭 에너지는 제4 터널 절연막(150)의 상기 제4 밴드갭 에너지보다 클 수 있다.
도 1을 참조하면, 제1 내지 제5 터널 절연막들(110, 120, 130, 140, 150)은 기판(100)의 상면에 수직인 방향을 따라 순차적으로 적층될 수 있다. 다만, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 제1 내지 제5 터널 절연막들(110, 120, 130, 140, 150)은 기판(100)의 상면에 평행한 방향을 따라 순차적으로 적층될 수도 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 순차적으로 적층된 제1 터널 절연막 내지 제5 터널 절연막(110, 120, 130, 140, 150)을 포함할 수 있다. 이때, 제2 터널 절연막(120) 및 제4 터널 절연막(140)은 제1 터널 절연막(110), 제3 터널 절연막(130) 또는 제5 터널 절연막(150)보다 낮은 질소 농도를 갖는 절연 물질을 포함할 수 있다. 즉, 터널 절연막 구조물(160)은 SiOX/SiOYNZ/SiOX/SiOYNZ/SiOX구조를 가지거나, SiOX/SiOY1NZ1/SiOY2NZ2/SiOY1NZ1/SiOY2NZ2구조를 가질 수 있으며, 이때 Y1<Y2 및 Z1>Z2를 만족할 수 있다. 즉, 제2 터널 절연막(120)과 제4 터널 절연막(140) 사이에 낮은 질소 농도를 갖는 제3 터널 절연막(130)이 추가적으로 배치될 수 있다. 제3 터널 절연막(130)을 형성하는 과정에서 제2 터널 절연막(120) 또는 제4 터널 절연막(140) 내에 형성되는 얕은 트랩 사이트(shallow trap site)를 제거할 수 있으며, 깊은 트랩 사이트(shallow trap site)의 전하 손실(charge loss)를 방지할 수 있다. 이에 따라, 터널 절연막 구조물(160)이 불휘발성 메모리 장치에 이용되는 경우에, 상기 불휘발성 메모리 장치의 특성을 열화시키는 초기 전압 변화(initial voltage shift; IVF)를 감소시킬 수 있다.
제3 터널 절연막(130)이 제2 터널 절연막(120) 및 제4 터널 절연막(140)보다 높은 밴드갭 에너지를 가질 수 있다. 다만, 제3 터널 절연막(130)이 약 10ㅕ 이하의 두께를 가지는 경우, 터널 절연막 구조물(160) 내부의 전자 또는 정공(hole)이 공명 터널링(resonance tunneling) 효과를 통해서, 제3 터널 절연막(130)을 통과할 수 있다. 이에 따라, 제3 터널 절연막(130)이 추가되더라도, 이를 이용하는 상기 불휘발성 메모리 장치의 프로그램/소거(program/erase) 특성에 영향을 미치지 않을 수 있다.
도 2는 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 2를 참조하면, 터널 절연막 구조물(162)은 기판(100) 상에 배치될 수 있다. 터널 절연막 구조물(162)은 제4 터널 절연막(142)을 제외하면 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 반복되는 구성요소에 대한 상세한 설명은 생략한다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(162)은 순차적으로 적층된 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(142) 및 제5 터널 절연막(150)을 포함할 수 있다.
제4 터널 절연막(142)은 제3 터널 절연막(130) 상에 배치될 수 있다. 제4 터널 절연막(142)은 제3 터널 절연막(130)뿐만 아니라 제2 터널 절연막(120)보다 높은 질소 농도를 가질 수 있다. 예를 들어, 제4 터널 절연막(142)은 실리콘 산질화물을 포함할 수 있다. 이에 따라, 제4 터널 절연막(142)은 제3 터널 절연막(130)뿐만 아니라 제2 터널 절연막(120)보다 작은 밴드갭 에너지를 가질 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(162)은 상이한 조성 및 밴드갭 에너지를 갖는 제2 터널 절연막(120) 및 제4 터널 절연막(142)을 포함할 수 있다. 즉, 제4 터널 절연막(142)의 밴드갭 에너지를 조정함으로써(band gap engineering), 터널 절연막 구조물(162)이 사용되는 메모리 장치의 신뢰성을 향상시키고, 프로그램/소거(program/erase) 특성을 개선할 수 있다.
도 3은 또 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 3를 참조하면, 터널 절연막 구조물(164)은 기판(100) 상에 배치될 수 있다. 터널 절연막 구조물(164)은 제4 터널 절연막(144)을 제외하면 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 반복되는 구성요소에 대한 상세한 설명은 생략한다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(164)은 순차적으로 적층된 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(144) 및 제5 터널 절연막(150)을 포함할 수 있다.
제4 터널 절연막(144)은 제3 터널 절연막(130) 상에 배치될 수 있다. 제4 터널 절연막(144)은 제4 두께(D4)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 터널 절연막(144)의 제4 두께(D4)는 제2 터널 절연막(120)의 제2 두께(D2)보다 클 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(164)은 상이한 두께를 갖는 제2 터널 절연막(120) 및 제4 터널 절연막(144)을 포함할 수 있다. 즉, 제4 터널 절연막(144)의 두께를 조정함으로써(band gap engineering), 터널 절연막 구조물(164)이 사용되는 메모리 장치의 신뢰성을 향상시키고, 프로그램/소거(program/erase) 특성을 개선할 수 있다.
도 4는 다른 예시적인 실시예들에 따른 터널 절연막 구조물을 설명하기 위한 단면도이다.
도 4를 참조하면, 터널 절연막 구조물(166)은 기판(100) 상에 배치될 수 있다. 터널 절연막 구조물(166)은 제4 터널 절연막(146) 및 제6 터널 절연막(148)을 제외하면 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 따라서 반복되는 구성요소에 대한 상세한 설명은 생략한다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(166)은 순차적으로 적층된 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(146), 제6 터널 절연막(148) 및 제5 터널 절연막(150)을 포함할 수 있다.
제4 터널 절연막(146) 및 제6 터널 절연막(148)은 제3 터널 절연막(130) 상에 배치될 수 있다. 제4 터널 절연막(146) 및 제6 터널 절연막(148)은 제3 터널 절연막(130)보다 높은 질소 농도를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 터널 절연막(146) 및 제6 터널 절연막(148)은 서로 다른 조성의 실리콘 산질화물(SiON)을 포함할 수 있다. 예시적인 일 실시예에 있어서, 제6 터널 절연막(148)은 제4 터널 절연막(146)보다 낮고, 제5 터널 절연막(150)보다 높은 질소 농도를 가질 수 있다. 이에 따라, 제6 터널 절연막(148)은 제4 터널 절연막(146)과 제5 터널 절연막(150) 사이의 제6 밴드갭 에너지를 가질 수 있다.
도 4를 참조하면, 제3 터널 절연막(130)과 제5 터널 절연막(150) 사이에 서로 다른 조성을 갖는 2개의 터널 절연막들(146, 148)이 배치되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 제3 터널 절연막(130)과 제5 터널 절연막(150) 사이에 서로 다른 조성을 갖는 3개 또는 4개의 터널 절연막들이 배치될 수도 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(166)은 상이한 조성 및 밴드갭 에너지를 갖는 제4 터널 절연막(146) 및 제6 터널 절연막(148)을 포함할 수 있다. 즉, 제4 터널 절연막(146) 및 제6 터널 절연막(148)의 조성을 조정함으로써(band gap engineering), 터널 절연막 구조물(166)이 사용되는 메모리 장치의 신뢰성을 향상시키고, 프로그램/소거(program/erase) 특성을 개선할 수 있다.
도 5 내지 도 8은 예시적인 실시예들에 따른 터널 절연막 구조물의 제조 방법을 설명한 단면도이다.
도 5를 참조하면, 기판(100) 상에 제1 터널 절연막(110) 및 제2 터널 절연막(120)을 순차적으로 형성할 수 있다.
기판(100) 상에 제1 터널 절연막(110)을 형성할 수 있다. 예시적인 실시예들에 있어서, 열처리 공정을 수행하여 기판(100)의 상부를 산화시켜 제1 터널 절연막(110)을 형성할 수 있다. 이에 따라, 기판(100)이 실리콘을 포함하는 경우, 제1 터널 절연막(110)은 실리콘 산화물(SiOX)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 화학기상증착(CVD) 공정 또는 원자층증착(ALD) 공정을 수행하여 제1 터널 절연막(110)을 형성할 수 있다.
이후, 제1 터널 절연막(110) 상에 제2 터널 절연막(120)을 형성할 수 있다. 예시적인 실시예들에 있어서, 화학기상증착(CVD) 공정 또는 원자층증착(ALD) 공정을 수행하여 제2 터널 절연막(120)을 형성할 수 있다. 제2 터널 절연막(120)은 도 1을 참고로 설명한 제2 터널 절연막(120)과 실질적으로 동일한 조성을 가지도록 형성될 수 있다. 즉, 제2 터널 절연막(120)은 실리콘 산질화물을 포함할 수 있으며, 제2 터널 절연막(120)의 상기 실리콘 산질화물은 XPS를 이용하여 측정할 때, 약 20at% 이상의 질소 농도를 가질 수 있다.
한편, 제1 터널 절연막(110) 및 제2 터널 절연막(120)은 약 10Å 내지 약 30Å사이의 두께를 가지도록 형성될 수 있다.
도 6을 참조하면, 제2 터널 절연막(120) 상에 제3 터널 절연막(130)을 형성할 수 있다.
제2 터널 절연막(120)에 대해서 큐어링(curing) 공정을 수행하여, 제3 터널 절연막(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 큐어링 공정은 미리 정해진 온도 및 산화 분위기에서 제2 터널 절연막(120)을 부분적으로 산화하는 단계를 포함할 수 있다. 이때, 상기 산화 분위기를 형성하기 위해서, 제2 터널 절연막(120)을 구비한 기판(100)이 배치된 챔버(chamber) 내에 산화 가스를 흘려줄 수 있다. 상기 산화 가스는 O2 가스, H2/O2 가스, N2O 가스 또는 NO 가스를 포함할 수 있다. 예를 들어, 상기 챔버 내에 O2 가스와 H2 가스를 동시에 흘려주며, 제2 터널 절연막(120)을 산화될 수 있다. 이에 따라, 제2 터널 절연막(120)의 상부가 산화되어 제3 터널 절연막(130)이 형성될 수 있다.
상기 큐어링 공정에 의해서 형성된 제3 터널 절연막(130)은 제2 터널 절연막(120)보다 낮은 질소 농도를 가질 수 있다. 예시적인 실시예들에 있어서, 제3 터널 절연막(130)은 실리콘 산화물(SiOX)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제3 터널 절연막(130)은 실리콘 산질화물(SiOYNZ)을 포함할 수 있다. 이때, 제3 터널 절연막(130)의 상기 제3 절연 물질은 XPS를 이용하여 측정할 때, 10at% 이하의 질소 농도를 가질 수 있다.
한편, 상기 큐어링 공정에 의해서, 제2 터널 절연막(120) 내에 위치하는 얕은 트랩 사이트(shallow trap site)가 제거될 수 있다. 이에 따라, 완성된 터널 절연막 구조물은 향상된 신뢰성을 가질 수 있다.
한편, 제3 터널 절연막(130)은 산화되지 않고 남아있는 제2 터널 절연막(120)보다 작은 두께를 가질 수 있다. 예를 들어, 제3 터널 절연막(130)은 약 5ㅕ 내지 약 15ㅕ 사이의 두께를 가질 수 있다. 한편, 제3 터널 절연막(130)이 약 10ㅕ 이하의 두께를 가지는 경우, 제3 터널 절연막(130)은 터널 절연막 구조물(160) 내에서 이동하는 전자 또는 정공(hole)의 이동을 방해하지 않을 수 있다.
도 7을 참조하면, 제3 터널 절연막(130) 상에 제4 터널 절연막(140)을 형성할 수 있다.
제4 터널 절연막(140)을 형성하는 공정은 도 5를 참조로 설명한 제2 터널 절연막(120)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다.
예시적인 일 실시예에 있어서, 제4 터널 절연막(140)은 제2 터널 절연막(120)과 동일한 조성을 갖는 물질을 포함하고 동일한 두께를 가지도록 형성될 수 있다.
다른 예시적인 일 실시예에 있어서, 제4 터널 절연막(140)은 제2 터널 절연막(120)과 상이한 조성을 가지거나, 제2 터널 절연막(120)보다 큰 두께를 가질 수 있다. 이와 달리, 제4 터널 절연막(140)은 2개 이상의 층으로 구성될 수도 있다.
도 8을 참조하면, 제4 터널 절연막(140) 상에 제5 터널 절연막(150)을 형성할 수 있다.
제4 터널 절연막(140)에 대해서 큐어링(curing) 공정을 수행하여, 제5 터널 절연막(150)을 형성할 수 있다. 상기 큐어링 공정은 도 6을 참조로 설명한 큐어링 공정과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 상기 큐어링 공정은 도 6을 참조로 설명한 큐어링 공정과 상이한 산화 가스를 이용할 수 있다. 예를 들어, 상기 산화 가스는 N2O 가스, NO 가스 및 O2 가스, NO 가스 또는 N2 가스를 포함할 수 있다.
상기 큐어링 공정에 의해서 형성된 제5 터널 절연막(150)은 제4 터널 절연막(140)보다 낮은 질소 농도를 가질 수 있다. 예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 실리콘 산화물(SiOX)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 실리콘 산질화물(SiOYNZ)을 포함할 수 있다. 이때, 제5 터널 절연막(150)의 상기 제5 절연 물질은 XPS를 이용하여 측정할 때, 10at% 이하의 질소 농도를 가질 수 있다.
제5 터널 절연막(150)은 산화되지 않고 남아있는 제4 터널 절연막(140)보다 큰 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제5 터널 절연막(150)은 제1 터널 절연막(110)과 유사한 두께를 가질 수 있으며, 이에 따라 완성된 터널 절연막 구조물(160)은 대칭적인(symmetric) 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 본 발명에 의해서 형성된 터널 절연막 구조물(160)은 순차적으로 적층된 제1 터널 절연막 내지 제5 터널 절연막(110, 120, 130, 140, 150)을 포함할 수 있다. 이때, 큐어링 공정에 의해서 형성된 제3 터널 절연막(130) 및 제5 터널 절연막(150)은 제2 터널 절연막(120) 또는 제4 터널 절연막(140)보다 높은 질소 농도를 갖는 절연 물질을 포함할 수 있다. 또한 제3 터널 절연막(130) 및 제5 터널 절연막(150)을 형성하는 과정에서 제2 터널 절연막(120) 또는 제4 터널 절연막(140) 내에 형성되는 얕은 트랩 사이트(shallow trap site)를 제거할 수 있으며, 깊은 트랩 사이트(shallow trap site)의 전하 손실(charge loss)를 방지할 수 있다. 이에 따라, 터널 절연막 구조물(160)이 비휘발성 메모리 장치에 이용되는 경우에, 상기 비휘발성 메모리 장치의 특성을 열화시키는 초기 전압 변화(initial voltage shift; IVF)를 감소시킬 수 있다.
도 9는 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 메모리 장치는 기판(200), 게이트 구조물(240), 제1 불순물 영역(250) 및 제2 불순물 영역(260)을 포함한다.
기판(200)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 기판(200)은 제1 방향으로 연장하며, 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 복수로 배치되는 소자 분리막(도시하지 않음)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다,
게이트 구조물(240)은 기판(200) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(240)은 기판(200) 상에 순차적으로 배치된 터널 절연막 구조물(160), 전하 저장막 패턴(210), 블로킹막 패턴(220) 및 게이트 전극(230)을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 이와 달리, 터널 절연막 구조물(160)은 도 2 내지 도 4를 참조로 설명한 터널 절연막 구조물들과 실질적으로 동일하거나 유사할 수 있다.
전하 저장막 패턴(210)은 터널 절연막 구조물(160) 상에 배치될 수 있다. 또한, 전하 저장막 패턴(210)은 전하를 트랩핑할 수 있는 물질을 포함할 수 있다. 예를 들어, 전하 저장막 패턴(210)은 실리콘 질화물을 포함할 수 있다.
블로킹막 패턴(220)은 전하 저장막 패턴(210) 상에 배치될 수 있다. 또한, 블로킹막 패턴(220)은 산화물, 질화물 또는 산질화물들을 포함하여 복층으로 적층된 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 블로킹막 패턴(220)은 터널 절연막 구조물(160)보다 높은 유전율을 갖도록 형성될 수 있다.
게이트 전극(230)은 블로킹막 패턴(220) 상에 배치될 수 있다. 게이트 전극(230)은 비교적 낮은 전기저항을 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 전극(230)은 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
제1 불순물 영역(250) 및 제2 불순물 영역(260)은 게이트 구조물(240)에 인접한 기판(200) 상부에 배치될 수 있다. 제1 불순물 영역(250) 및 제2 불순물 영역(260)은 소스 영역 및 드레인 영역으로 역할을 할 수 있으며, 이들 사이의 기판(200) 상부는 채널 영역으로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 장치는 기판(200), 터널 절연막 구조물(160), 전하 저장막 패턴(210), 블로킹막 패턴(220) 및 게이트 전극(230)을 포함할 수 있다. 또한, 기판(200)으로부터 터널 절연막 구조물(160)을 통과한 전자 또는 정공(hole)은 전하 저장막 패턴(210) 내에 트랩될 수 있으므로, 상기 메모리 장치는 불휘발성 메모리 장치로 작동할 수 있다. 앞서 언급한 바와 같이, 터널 절연막 구조물(160)은 적어도 5개 이상의 절연막들을 포함할 수 있다. 또한, 터널 절연막 구조물(160) 내부에서 얕은 트랩 사이트(shallow trap site)가 효과적으로 제거될 수 있다. 이에 따라, 터널 절연막 구조물(160)을 포함하는 상기 메모리 장치는 감소된 초기 전압 변화(initial voltage shift; IVF)를 가질 수 있으며, 높은 신뢰성을 확보할 수 있다.
도 10은 다른 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다. 상기 메모리 장치는 블로킹막 패턴(222) 및 게이트 전극(232)을 제외하면 도 9를 참조로 설명한 메모리 장치와 실질적으로 동일하거나 유사할 수 있다.
도 10을 참조하면, 기판(200) 상에 배치된 게이트 구조물(242)은 터널 절연막 구조물(160), 전하 저장막 패턴(210), 블로킹막 패턴(222) 및 게이트 전극(232)을 포함할 수 있다.
블로킹막 패턴(222)은 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 블로킹막 패턴(222)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄, 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 예시적인 일 실시예에 있어서, 블로킹막 패턴(222)은 알루미늄 산화물을 포함할 수 있다.
게이트 전극(232)은 비교적 낮은 전기저항을 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 전극(232)은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 게이트 전극(232)은 단층 또는 복층으로 구성될 수 있다. 예시적인 일 실시예에 있어서, 게이트 전극(232)은 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 장치는 높은 유전율을 갖는 금속 산화물을 포함하는 블로킹막 패턴(222)을 포함할 수 있다. 이에 따라, 상기 메모리 장치의 프로그램/소거 동작이 효율적으로 진행될 수 있다.
도 11은 또 다른 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다. 상기 메모리 장치는 게이트 전극(234)을 제외하면 도 9를 참조로 설명한 메모리 장치와 실질적으로 동일하거나 유사할 수 있다.
도 11을 참조하면, 기판(200) 상에 배치된 게이트 구조물(244)은 터널 절연막 구조물(160), 전하 저장막 패턴(210), 블로킹막 패턴(220) 및 게이트 전극(234)을 포함할 수 있다.
게이트 전극(234)은 비교적 낮은 전기저항을 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 전극(234)은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 게이트 전극(234)은 단층 또는 복층으로 구성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(234)은 도핑된 폴리실리콘 대신에 금속으로 대체될 수 있다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 13은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 또한, 도 14는 도 13의 II 영역을 확대한 단면도이다.
도 12 내지 도 14를 참조하면, 상기 수직형 메모리 장치는 기판(300) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(370)과, 각 채널들(370)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(345)과, 각 채널들(370)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(345)의 외측벽 상에 적층된 게이트 전극들(422, 424, 426)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(370)에 전기적으로 연결된 비트 라인 콘택(450) 및 비트 라인(460)을 더 포함할 수 있으며, 게이트 전극들(422, 424, 426) 사이에 배치된 제1 절연막 패턴(315)을 포함할 수 있다.
기판(300)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 기판(300)은 제1 영역(IV) 및 제2 영역(V)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(IV)은 이후 채널들(370) 및 게이트 전극들(422, 424, 426)이 배치될 수 있는 셀 영역일 수 있으며, 제2 영역(V)은 게이트 전극들(422, 424, 426)을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다. 제1 영역(IV) 및 제2 영역(V)은 각기 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라서 서로 교대로 반복되어 배치될 수 있다.
각 채널들(370)은 기판(300)의 제1 영역(IV) 상에서 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 채널들(370)은 중앙부가 비어있는 컵 형상을 가질 수 있으며, 채널들(370)의 내벽에 의해 정의되는 공간은 절연 물질(375)로 채워질 수 있다. 이와 달리, 채널들(370)은 필러(pillar) 형상을 가질 수 있다. 예를 들어, 채널들(370)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(370)은 기판(300)의 제1 영역(IV) 내에서 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예를 들어, 채널들(370)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열되어 채널 어레이(channel array)를 형성할 수 있다.
도 13 및 도 14를 참조하면, 각 채널들(370)의 외측벽에 위치하는 전하 저장 구조물(345)은 순차적으로 적층된 터널 절연막 구조물(160), 전하 저장막 패턴(365) 및 제1 블로킹막 패턴(355)을 포함할 수 있다. 구체적으로, 터널 절연막 구조물(160), 전하 저장막 패턴들(365) 및 제1 블로킹막 패턴들(355)은 각 채널들(370)의 외측벽 및 저면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물들(345)도 각기 채널들(370)에 대응하여 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 즉, 터널 절연막 구조물(160)은 각 채널들(370)의 외측벽 상에 순차적으로 적층된 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(140) 및 제5 터널 절연막(150)을 포함할 수 있다. 이와 달리, 터널 절연막 구조물(160)은 도 2 내지 도 4를 참조로 설명한 터널 절연막 구조물들과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 전하 저장막 패턴들(365)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴들(355)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 각 채널들(370)의 하부에는 기판(300) 상면에 접촉하는 반도체 패턴(340)이 형성될 수 있다. 반도체 패턴(340)은 전하 저장막 구조물(345)을 관통하는 돌출부를 통해서 각각의 채널들(370)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 채널들(370)이 저면에 돌출부를 가짐에 따라, 이에 대응하여 반도체 패턴(340)은 상면에 오목부를 가질 수 있다. 예를 들어, 반도체 패턴(340)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
또한, 각 채널들(370) 상부에는 패드(380)가 추가적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 패드(380)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 복수의 채널들(370)이 상기 채널 어레이를 구성함에 따라, 복수의 패드들(180)은 패드 어레이를 구성할 수 있다.
다시 도 3 및 도 4를 참조하면, 제1 블로킹막 패턴들(355)의 측벽에 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴들(315)이 배치될 수 있다. 예를 들어, 제1 절연막 패턴들(315)은 실리콘 산화물을 포함할 수 있다. 또한, 복수 개의 제1 절연막 패턴들(315) 사이의 공간은 갭(400)으로 정의할 수 있다.
제2 블로킹막 패턴들(410)은 갭(400)에 의해 노출된 제1 블로킹막 패턴들(355)의 외측벽을 둘러쌀 수 있다. 이에 따라, 채널들(370)의 일부 외측벽도 제2 블로킹막 패턴(410)에 의해 둘러싸일 수 있다. 제2 블로킹막 패턴(410)은 또한 상기 갭의 내벽 상에도 형성될 수 있으며, 이에 따라 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 제2 블로킹막 패턴(410)은 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 다른 예시적인 실시예에 있어서, 제2 블로킹막 패턴(410)은 생략될 수도 있다.
게이트 전극(422, 424, 426)은 상기 갭 내부를 채우도록 제2 블로킹막 패턴(410) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(422, 424, 426)은 기판(300)의 제1 영역(IV) 내에 배치될 수 있으며, 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(422, 424, 426)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(426), 워드 라인(422) 및 스트링 선택 라인(String Selection Line: SSL)(424)을 포함할 수 있다.
각 GSL(426), 워드 라인(422) 및 SSL(424)은 1개 혹은 복수 개의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(246) 및 SSL(244)은 1개의 층에 형성되고, 워드 라인(422)은 GSL(426)과 SSL(424) 사이에 3개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(426) 및 SSL(424)은 2개의 층에 형성되고, 워드 라인(422)은 2개, 4개, 8개, 16개, 24개 또는 32개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 전극(422, 424, 426)은 금속 또는 금속실리사이드(metal silicide)을 포함할 수 있다. 예를 들어, 게이트 전극(422, 424, 426)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 또는 니켈 실리사이드(NiSix)와 같은 금속 실리아시드를 포함할 수 있다.
이에 따라, 각 채널들(370), 각 전하 저장막 구조물들(345) 및 게이트 전극들(422, 424, 426)은 메모리 셀을 정의할 수 있다. 상기 메모리 셀들은 채널(370)의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
다시 도 13을 참조하면, 기판(300)의 제2 영역(V) 내에는 제1 불순물 영역(305) 및 제4 절연막 패턴(430) 등이 배치될 수 있다.
제1 불순물 영역(305)은 제2 영역(V) 내에서 기판(300)의 상부에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(305)은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 제1 불순물 영역(305)은 제2 영역(V)을 따라 상기 제3 방향으로 연장될 수 있으며, 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다.
제4 절연막 패턴(430)은 기판(300)의 제2 영역(V) 내에서 게이트 전극들(422, 424, 426) 사이에 배치될 수 있다. 즉, 제4 절연막 패턴(430)은 하나의 제1 영역(IV) 내에 배치된 게이트 전극들(422, 424, 426)과 이에 인접한 제1 영역(IV) 내에 배치된 게이트 전극들(422, 424, 426) 사이에 배치되어, 이들을 구분하는 역할을 수행한다.
한편, 비트 라인들(460)은 비트 라인 콘택들(450)에 의해 채널들(370) 및 패드들(380)에 전기적으로 연결될 수 있다. 비트 라인들(460)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인들(460)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 기판(300)의 상면에 수직한 방향으로 연장하는 채널들(370)과 채널들(370)의 측벽을 둘러싸는 터널 절연막 구조물(160)을 포함할 수 있다. 앞서 언급한 바와 같이, 터널 절연막 구조물(160)은 적어도 5개 이상의 절연막들을 포함할 수 있다. 또한, 터널 절연막 구조물(160) 내부에서 얕은 트랩 사이트(shallow trap site)가 효과적으로 제거될 수 있다. 이에 따라, 터널 절연막 구조물(160)을 포함하는 상기 메모리 장치는 감소된 초기 전압 변화(initial voltage shift; IVF)를 가질 수 있으며, 높은 신뢰성을 확보할 수 있다.
도 15는 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이고, 도 16은 도 15의 III 영역을 확대한 단면도이다. 도 15 및 도 16에 도시된 수직형 메모리 장치는 전하 저장막 구조물(345) 및 반도체 패턴(340)을 제외하면, 도 12 내지 도 14에 도시된 수직형 메모리 장치와 실질적으로 유사하다.
도 15 및 도 16을 참조하면, 상기 수직형 메모리 장치는 기판(500) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(570)과, 각 채널들(570)의 일부 외측벽을 둘러싸도록 배치된 게이트 전극들(622, 624, 626)과, 각 채널들(570)과 게이트 전극들(622, 624, 626) 사이에 배치된 전하 저장막 구조물(545)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(570)에 전기적으로 연결된 패드들(580), 비트 라인 콘택(650) 및 비트 라인(660)을 더 포함할 수 있다.
채널들(570)의 측벽에는 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴들(515)이 배치될 수 있다. 또한, 복수 개의 제1 절연막 패턴들(515) 사이의 공간은 갭(gap)(600)으로 정의할 수 있다.
전하 저장막 구조물(545)은 상기 갭(600)에 의해 노출된 채널들(570)의 외측벽을 둘러쌀 수 있으며, 갭(600)의 내벽 상에도 형성될 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물(545)은 순차적으로 적층된 터널 절연막 구조물(160), 전하 저장막 패턴(565) 및 블로킹막 패턴(555)을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)은 도 1을 참조로 설명한 터널 절연막 구조물(160)과 실질적으로 동일하거나 유사할 수 있다. 즉, 터널 절연막 구조물(160)은 각 채널들(370)의 외측벽 상에 순차적으로 적층된 제1 터널 절연막(110), 제2 터널 절연막(120), 제3 터널 절연막(130), 제4 터널 절연막(140) 및 제5 터널 절연막(150)을 포함할 수 있다. 이와 달리, 터널 절연막 구조물(160)은 도 2 내지 도 4를 참조로 설명한 터널 절연막 구조물들과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 전하 저장막 패턴들(565)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴들(555)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 기판(500)의 상면에 수직한 방향으로 연장하는 채널들(570)과 채널들(570)의 일부 측벽을 둘러싸는 터널 절연막 구조물(160)을 포함할 수 있다. 앞서 언급한 바와 같이, 터널 절연막 구조물(160)은 적어도 5개 이상의 절연막들을 포함할 수 있다. 또한, 터널 절연막 구조물(160) 내부에서 얕은 트랩 사이트(shallow trap site)가 효과적으로 제거될 수 있다. 이에 따라, 터널 절연막 구조물(160)을 포함하는 상기 메모리 장치는 감소된 초기 전압 변화(initial voltage shift; IVF)를 가질 수 있으며, 높은 신뢰성을 확보할 수 있다.
도 17 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17를 참조하면, 기판(300) 상에 제1 절연막(310) 및 제1 희생막(320)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(310) 및 복수의 제1 희생막들(320)이 기판(300)의 상면에 수직한 제1 방향을 따라 교대로 적층될 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(310) 및 제1 희생막들(320)은 CVD 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, ALD 공정 등을 통해 형성할 수 있다. 특히, 기판(300) 상면에 직접 형성되는 최하층 제1 절연막(310)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(310)은 실리콘 산화물을 사용하여 형성될 수 있으며, 제1 희생막들(320)은 제1 절연막들(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 절연막들(310) 및 제1 희생막들(320)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(426, 도 23 참조), 워드 라인(422, 도 23 참조) 및 스트링 선택 라인(SSL)(424, 도 23 참조)이 적층되는 수에 따라 달라질 수 있다.
도 18을 참조하면, 제1 절연막들(310) 및 제1 희생막들(320)을 관통하는 복수 개의 홀들(holes)(330)을 형성하고, 각 홀들(330)을 부분적으로 채우는 반도체 패턴(340)을 형성한다.
홀들(330)은 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있으며, 기판(300)의 상면을 노출시킬 수 있다.
예시적인 실시예들에 따르면, 홀들(330)은 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예를 들어, 홀들(330)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열되어 홀 어레이(hole array)를 형성할 수 있다.
구체적으로, 홀들(330)에 의해서 노출된 기판(300) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(330)의 하부를 채우는 반도체 패턴(340)을 형성할 수 있다. 이와는 달리, 홀들(330)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(340)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(340)은 이후 GSL(446)(도 23 참조)이 형성되는 층의 제1 희생막(320)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
도 19를 참조하면, 각 홀들(330)의 내벽 및 최상위 제1 절연막(310)의 상면 상에 제1 블로킹막(350) 및 전하 저장막(360)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹막(350)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 전하 저장막(360)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 20을 참조하면, 전하 저장막(360) 상에 터널 절연막 구조물(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)을 형성하는 공정은 도 5 내지 도 8을 참조로 설명한 터널 절연막 구조물(160)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 제2 터널 절연막(120) 또는 제4 터널 절연막(140)을 증착하는 과정에서 원자층 증착 공정이 이용될 수 있다. 즉, 상기 원자층 증착 공정을 이용하는 경우, 비교적 높은 종횡비를 갖는 홀들(330)의 내벽 상에도 균일한 두께의 막을 형성할 수 있다.
도 21을 참조하면, 홀들을 매립하는 채널(370) 및 패드(380)를 형성할 수 있다.
구체적으로, 제1 블로킹막(355), 전하 저장막(365) 및 터널 절연막 구조물(160)을 부분적으로 제거하여 반도체 패턴(340)의 상면을 노출하는 리세스를 형성한 후, 상기 리세스 및 홀들(330)을 매립하는 채널막 및 제3 절연막을 형성한 후, 최상층 제1 절연막(310) 상에 배치되는 제1 블로킹막(355), 전하 저장막(365) 및 터널 절연막 구조물(160), 상기 제3 절연막 및 상기 채널막 상부를 제거하여, 전하 저장막 구조물(345), 채널들(370) 및 제3 절연막 패턴(375)을 형성할 수 있다.
이후, 에치 백 공정을 수행하여 채널들(370)의 상부를 제거하여 제3 리세스를 형성하고, 상기 제3 리세스를 채우는 패드(380)들을 형성할 수 있다. 예를 들어, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
도 22를 참조하면, 제1 절연막들(310) 및 제1 희생막들(320)을 관통하여 기판(300)의 상면을 노출시키는 개구(390)를 형성하고, 개구(390)에 의해서 노출된 제1 희생막 패턴들을 제거하여 갭(400)을 형성할 수 있다.
예시적인 실시예들에 있어서, 개구(390)는 상기 제3 방향을 따라 연장될 수 있다. 개구(390)가 형성됨에 따라, 제1 절연막들(310)은 각각 제1 절연막 패턴들(315)로 변환될 수 있으며, 제1 희생막들(320)는 각각 제1 희생막 패턴들로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(315) 및 상기 제1 희생막 패턴들은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 반복되어 형성될 수 있다.
이후, 상기 제1 희생막들 패턴들은 습식 식각 공정을 통해서 제거될 수 있다. 구체적으로, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(400)에 의해 노출된 상기 제1 희생막 패턴들을 제거할 수 있다. 이에 따라, 갭(230)에 의해 전하 저장막 구조물(345)의 외측벽 일부가 노출될 수 있다.
도 23을 참조하면, 갭들(400)을 매립하는 제2 블로킹막 패턴들(410) 및 게이트 전극(422, 424, 426)들을 형성한다.
구체적으로, 노출된 전하 저장막 구조물(345)의 외측벽, 갭(400)의 내벽, 제1 절연막 패턴(315)의 표면, 노출된 기판(300) 상면, 패드(380) 상에 제2 블로킹막 및 게이트 전극막을 형성할 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 이후, 상기 제2 블로킹막 및 상기 게이트 전극막을 부분적으로 제거하여 게이트 전극(422, 424, 426)들을 형성하고, 불순물 영역(305)을 형성한다. 이때, 게이트 전극(422, 424, 426)은 기판(300) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(426), 워드 라인(422) 및 SSL(424)을 포함할 수 있다.
이에 따라, 순차적으로 적층된 채널(370), 전하 저장막 구조물(345) 및 워드 라인(422)은 하나의 메모리 셀을 정의할 수 있다.
이후, 제2 개구(220)를 채우는 제4 절연막 패턴을 형성하고, 콘택 및 비트라인을 추가적으로 형성할 수 있다.
도 24 내지 도 29는 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24를 참조하면, 기판(500) 상에 제1 절연막(510) 및 제1 희생막(520)을 교대로 반복적으로 적층한 후, 제1 절연막들(510) 및 제1 희생막들(520)을 관통하는 복수 개의 홀들(holes)(530)을 형성한다. 상술한 공정은 도 17 및 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 25를 참조하면, 홀들(530)을 매립하는 채널(570), 제2 절연막 패턴(575) 및 패드(580)를 형성한다.
구체적으로, 홀들(530)의 내벽 및 제1 절연막(510) 상에 채널막 및 제2 절연막을 형성한 후, 최상층 제1 절연막(510) 상에 배치되는 상기 채널막 및 상기 제2 절연막 상부를 제거하여 채널(570) 및 제2 절연막 패턴(575)을 형성할 수 있다.
이후, 채널(570) 및/또는 제2 절연막 패턴(575)를 부분적으로 제거하여 리세스를 형성하고, 이를 매립하는 패드(580)를 형성할 수 있다.
도 26를 참조하면, 제1 절연막들(510) 및 제1 희생막들(520)을 관통하여 기판(500)의 상면을 노출시키는 개구(590)를 형성하고, 개구(590)에 의해서 노출된 제1 희생막 패턴들을 제거하여 갭(600)을 형성할 수 있다. 상술한 공정은 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 27을 참조하면, 노출된 채널(570)의 외측벽, 갭(600)의 내벽, 제1 절연막 패턴(515)의 표면, 노출된 기판(500) 상면, 패드(580) 상에 터널 절연막 구조물(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 구조물(160)을 형성하는 공정은 이후 설명한 전하 저장막(560)을 형성하는 공정보다 먼저 수행될 수 있다. 이에 따라, 터널 절연막 구조물(160)을 형성하는 공정에 포함되는 열처리 공정 또는 큐어링 공정은 전하 저장막(560)에 영향을 미치지 않을 수 있다.
도 28을 참조하면, 터널 절연막 구조물(160) 상에 갭(600) 및 개구(590)를 매립하는 전하 저장막(560), 블로킹막(550) 및 전극막(620)을 순차적으로 적층할 수 있다. 전하 저장막(560), 블로킹막(550) 및 전극막(620)을 형성하는 공정은 도 19 또는 도 23을 참조로 설명한 공정들과 실질적으로 유사할 수 있다.
도 29를 참조하면, 터널 절연막 구조물(160), 전하 저장막(560), 블로킹막(550) 및 전극막(620)을 부분적으로 제거하여, 전하 저장막 패턴(565), 블로킹막 패턴(555) 및 게이트 전극(622, 624, 626)을 형성한다.
이때, 게이트 전극(622, 624, 626)은 기판(500) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(626), 워드 라인(622) 및 SSL(624)을 포함할 수 있다. 또한, 순차적으로 적층된 채널(570), 전하 저장막 구조물(545) 및 워드 라인(622)은 하나의 메모리 셀을 정의할 수 있다.
이후, 개구(590)를 채우는 제4 절연막 패턴을 형성하고, 콘택 및 비트라인을 추가적으로 형성할 수 있다.
도 30은 예시적인 실시예에 따른 메모리 시스템(700)을 보여주는 개략적인 블록도이다.
도 30을 참조하면, 메모리 시스템(700)은 저장장치일 수 있다. 예를 들면, 메모리 시스템(700)은 메모리 카드, 또는 SSD(solid state drive)일 수 있다. 메모리 시스템(700)은 하우징(730) 내에 제어기(710)와 메모리부(720)를 포함할 수 있다. 제어기(710)와 메모리부(720)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(710)의 명령에 따라서, 메모리부(720)와 제어기(710)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(700)는 메모리부(720)에 데이터를 저장하거나 또는 메모리부(720)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(720)는 전술한 예시적인 실시예들에 따른 반도체 장치 또는 반도체 장치들의 적층 구조체를 포함할 수 있다.
도 31은 예시적인 실시예에 따른 전자 시스템(800)을 보여주는 개략적인 블록도이다.
도 31을 참조하면, 전자 시스템(800)은 프로세서(810), 입/출력 장치(830) 및 메모리부(820)를 포함할 수 있고, 이들은 버스(bus, 840)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(810)는 프로그램을 실행하고 시스템(800)을 제어하는 역할을 할 수 있다. 입/출력 장치(830)는 시스템(800)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(800)은 입/출력 장치(830)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(820)는 프로세서(810)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(820) 및/또는 프로세서(810)는 예시적인 실시예들에 따른 반도체 장치 또는 반도체 장치들의 적층 구조체를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(800)은 메모리부(820)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 또는 가전제품(household appliances)에 이용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110: 제1 터널 절연막
120: 제2 터널 절연막 130: 제3 터널 절연막
140, 142, 144, 146: 제4 터널 절연막
148: 제6 터널 절연막 150: 제5 터널 절연막
160, 162, 164: 터널 절연막 구조물
210: 전하 저장막 패턴 220: 블로킹막 패턴
230: 게이트 전극 240: 게이트 구조물
250: 제1 불순물 영역 260: 제2 불순물 영역
310, 510: 제1 절연막 320, 520: 제1 희생막
330, 530: 홀들 340: 반도체 패턴
350: 제1 블로킹막 360, 560: 전하 저장막
370, 570: 채널 380, 580: 패드
390, 590: 개구 400, 600: 갭
410: 제2 블로킹막 패턴 422, 622: 워드 라인
424, 624: SSL 426, 626: GSL
450: 비트 라인 콘택 460: 비트 라인
700: 메모리 시스템 710: 제어기
720: 메모리부 800: 전자 시스템
810: 프로세서 820: 메모리 부
830: 입/출력 장치 840: 버스

Claims (10)

  1. 기판 상에 배치되며, 제1 밴드갭 에너지를 갖는 제1 터널 절연막;
    상기 제1 터널 절연막 상에 배치되며, 상기 제1 밴드갭 에너지보다 작은 제2 밴드갭 에너지를 갖는 제2 터널 절연막;
    상기 제2 터널 절연막 상에 배치되며, 상기 제2 밴드갭 에너지보다 큰 제3 밴드갭 에너지를 갖는 제3 터널 절연막;
    상기 제3 터널 절연막 상에 배치되며, 상기 제3 밴드갭 에너지보다 작은 제4 밴드갭 에너지를 갖는 제4 터널 절연막; 및
    상기 제4 터널 절연막 상에 배치되며, 상기 제4 밴드갭 에너지보다 큰 제5 밴드갭 에너지를 갖는 제5 터널 절연막을 포함하는 터널 절연막 구조물.
  2. 제1항에 있어서,
    상기 제1 터널 절연막, 상기 제3 터널 절연막 및 상기 제5 터널 절연막은 실리콘 산화물을 포함하고,
    상기 제2 터널 절연막 및 상기 제4 터널 절연막은 실리콘 산질화물을 포함하는 터널 절연막 구조물.
  3. 제2항에 있어서,
    상기 제2 터널 절연막 및 상기 제4 터널 절연막의 상기 실리콘 산질화물은 20at% 이상의 질소 농도를 갖는 터널 절연막 구조물.
  4. 제1항에 있어서,
    상기 제1 터널 절연막은 실리콘 산화물을 포함하고,
    상기 제2 터널 절연막, 상기 제3 터널 절연막, 상기 제4 터널 절연막 및 상기 제5 터널 절연막은 실리콘 산질화물을 포함하며,
    상기 제2 터널 절연막과 상기 제4 터널 절연막은 상기 제3 터널 절연막과 상기 제5 터널 절연막보다 높은 질소 농도를 갖는 터널 절연막 구조물.
  5. 제4항에 있어서,
    상기 제2 터널 절연막 및 상기 제4 터널 절연막의 상기 실리콘 산질화물은 20at% 이상의 질소 농도를 가지고,
    상기 제3 터널 절연막 및 상기 제5 터널 절연막의 상기 실리콘 산질화물은 10at% 이하의 질소 농도를 갖는 터널 절연막 구조물.
  6. 제1 밴드갭 에너지를 갖는 제1 터널 절연막을 기판 상에 형성하고;
    상기 제1 밴드갭 에너지보다 작은 제2 밴드갭 에너지를 갖는 제2 터널 절연막을 상기 제1 터널 절연막 상에 형성하고;
    상기 제2 밴드갭 에너지보다 큰 제3 밴드갭 에너지를 갖는 제3 터널 절연막을 상기 제2 터널 절연막 상에 형성하고;
    상기 제3 밴드갭 에너지보다 작은 제4 밴드갭 에너지를 갖는 제4 터널 절연막을 상기 제3 터널 절연막 상에 형성하고; 그리고
    상기 제4 밴드갭 에너지보다 큰 제5 밴드갭 에너지를 갖는 제5 터널 절연막을 상기 제4 터널 절연막 상에 형성하는 것을 포함하는 터널 절연막 구조물의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 터널 절연막을 형성하는 것은 실리콘 산질화물을 증착하는 것을 포함하고,
    상기 제4 터널 절연막을 형성하는 것은 실리콘 산질화물을 증착하는 것을 포함하는 터널 절연막 구조물의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 터널 절연막을 형성하는 것은 상기 제2 터널 절연막을 부분적으로 산화시키는 것을 포함하고,
    상기 제5 터널 절연막을 형성하는 것은 상기 제4 터널 절연막을 부분적으로 산화시키는 것을 포함하는 터널 절연막 구조물의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 터널 절연막을 부분적으로 산화시키는 것은 O2 가스, H2 가스 및 O2 가스, N2O 가스 또는 NO 가스를 사용하고,
    상기 제4 터널 절연막을 부분적으로 산화시키는 것은 N2O 가스, NO 가스 및 O2가스, NO 가스 또는 N2 가스를 사용하는 터널 절연막 구조물의 제조 방법.
  10. 기판 상면에 수직한 제1 방향을 따라 연장되는 제1 채널;
    상기 기판 상면에 평행한 제2 방향을 따라 상기 제1 채널의 측벽 상에 순차적으로 적층된 터널 절연막 구조물, 전하 저장막 패턴 및 블로킹막 패턴 구조물을 포함하는 전하 저장막 구조물; 및
    상기 전하 저장막 구조물의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성된 게이트 구조물들을 구비하고,
    상기 터널 절연막 구조물은 적어도 4개 이상의 터널 절연막들을 포함하는 수직형 메모리 장치.
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