KR20210018725A - 3차원 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상의 제 1 소오스 도전 패턴, 상기 제 1 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체 및 상기 적층 구조체 및 상기 제 1 소오스 도전 패턴을 관통하며 상기 제 1 소오스 도전 패턴의 측벽과 접촉하는 수직 채널부를 포함하되, 상기 제 1 소오스 도전 패턴은 제 1 결정 입자들을 포함하는 다결정 물질이고, 상기 기판은 제 2 결정 입자들을 포함하는 다결정 물질이되, 상기 제 1 결정 입자들의 결정입도는 상기 제 2 결정 입자들의 결정입도보다 작을 수 있다.
Description
본 발명은 3차원 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상의 제 1 소오스 도전 패턴, 상기 제 1 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체 및 상기 적층 구조체 및 상기 제 1 소오스 도전 패턴을 관통하며 상기 제 1 소오스 도전 패턴의 측벽과 접촉하는 수직 채널부를 포함하되, 상기 제 1 소오스 도전 패턴은 제 1 결정 입자들을 포함하는 다결정 물질이고, 상기 기판은 제 2 결정 입자들을 포함하는 다결정 물질이되, 상기 제 1 결정 입자들의 결정입도는 상기 제 2 결정 입자들의 결정입도보다 작을 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상의 제 1 소오스 도전 패턴과 제 2 소오스 도전 패턴, 상기 제 2 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체 및 상기 적층 구조체 및 상기 제 1 및 제 2 소오스 도전 패턴들을 관통하며 상기 제 1 소오스 도전 패턴의 측벽과 접촉하는 수직 채널부를 포함하되, 상기 제 2 소오스 도전 패턴은 불순물을 포함하지 않거나 또는 적어도 하나의 불순물을 포함하고, 상기 제 1 소오스 도전 패턴은 적어도 상기 제 2 소오스 도전 패턴에 포함되지 않은 불순물들을 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 기판 상의 주변회로 트랜지스터들을 포함하는 주변회로 구조체, 상기 주변회로 구조체 상의 제 2 기판, 상기 제 2 기판 상의 제 1 소오스 도전 패턴, 상기 제 1 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체 및 제 1 소오스 도전 패턴을 관통하며 상기 상기 제 2 기판 내로 연장하는 수직 채널부, 상기 수직 채널부는 상기 제 1 소오스 도전 패턴의 측벽과 접촉하고 및 상기 수직 채널부와 상기 적층 구조체 사이에 개재되는 전하 저장막을 포함하되, 상기 제 1 소오스 도전 패턴은 제 1 불순물들 및 제 2 불순물들을 포함하되, 상기 제 1 불순물들은 n형 도전형을 갖고, 상기 제 2 불순물들은 상기 제 1 소오스 도전 패턴의 결정 입자들의 성장을 억제하는 물질일 수 있다.
본 발명의 실시예에 따르면, 수직 채널부와 접촉하는 제 1 소오스 도전 패턴의 결정 입자들의 결정입도를 작게 형성할 수 있다. 이 경우, 제 1 소오스 도전 패턴 내에 많은 결정 입계들이 형성될 수 있고, 제 1 소오스 도전 패턴 및 기판 내에 도핑된 도전성을 갖는 불순물들이 결정 입계들에 편석(segregation)될 수 있다. 이에 따라, 불순물들이 수직 채널부 내로 확산되는 것을 방지하여 3차원 반도체 메모리 소자의 전기적 특성 및 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이의 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4a는 도 3의 A를 확대한 단면도이다.
도 4b는 도 3의 B를 확대한 단면도이다.
도 4c는 도 3의 C를 확대한 단면도이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 7a 내지 도 7k는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4a는 도 3의 A를 확대한 단면도이다.
도 4b는 도 3의 B를 확대한 단면도이다.
도 4c는 도 3의 C를 확대한 단면도이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 7a 내지 도 7k는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이의 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(X, Y)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(Z)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2)은 제 1 방향(X)으로 서로 이격되며, 제 2 방향(Y)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소오스 라인(CSL) 사이에 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2_1, SSL2_2, SSL2_3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0, GSL1 또는 GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터들(ECT)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn) 및 더미 워드 라인들(DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 제 1 및 제 2 스트링 선택 라인들(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)은 제 1 방향(X)을 따라 연장되며, 제 2 방향(Y)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 제 1 및 제 2 스트링 선택 라인들(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4a는 도 3의 A를 확대한 단면도이다. 도 4b는 도 3의 B를 확대한 단면도이다. 도 4c는 도 3의 C를 확대한 단면도이다.
도 2 및 도 3을 참조하면, 3차원 반도체 메모리 소자는 하부 기판(100), 주변회로 구조체(PRS), 소오스 구조체(SP), 적층 구조체들(ST) 및 수직 채널부들(VC)을 포함할 수 있다. 하부 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 하부 기판(100)은 단결정 반도체 물질(예를 들어, 단결정 실리콘)일 수 있다. 주변회로 구조체(PRS)는 주변회로 트랜지스터들(TR), 주변회로 층간 절연막(10), 배선들(13), 및 비아들(15)을 포함할 수 있다. 주변회로 트랜지스터들(TR)이 하부 기판(100) 내에 배치된 셀 소자 분리막(CSTI)에 의해 정의된 활성 영역들 상에 배치될 수 있다. 주변회로 트랜지스터들(TR)은 주변 게이트 절연막(40), 주변 게이트 전극(43), 및 소오스/드레인 영역들(45)을 포함할 수 있다. 주변회로 층간 절연막(10)이 하부 기판(100) 상에 배치될 수 있다. 주변회로 층간 절연막(10)은 주변회로 트랜지스터들(TR)을 덮을 수 있다. 배선들(13) 및 비아들(15)이 주변회로 층간 절연막(10) 내에 배치될 수 있다. 서로 다른 레벨들에 위치하는 배선들(13)은 이들 사이에 배치되는 비아들(15)을 통해 서로 전기적으로 연결될 수 있다. 또한, 주변회로 트랜지스터들(TR)은 비아들(15)을 통해 배선들(13)과 전기적으로 연결될 수 있다.
기판(200)이 주변회로 구조체(PRS) 상에 배치될 수 있다. 기판(200)은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다. 일 예에 있어서, 기판(200)은 다결정 반도체 물질(예를 들어, 다결정 실리콘)일 수 있다. 기판(200)은 N형 도전형(예를 들어, 인)을 갖는 불순물들이 도핑될 수 있다. 소오스 구조체(SP)가 기판(200) 상에 배치될 수 있다. 소오스 구조체(SP)는 기판(200) 상에 차례로 적층된 제 1 소오스 도전 패턴(SP1) 및 제 2 소오스 도전 패턴(SP2)을 포함할 수 있다. 제 1 소오스 도전 패턴(SP1)은 기판(200)의 상면과 접촉할 수 있다. 제 1 소오스 도전 패턴(SP1)은 개구부들(OP)을 가질 수 있다. 개구부들(OP)은 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있다. 개구부들(OP)은 제 2 방향(Y)에 교차하는 제 1 방향(X)으로 서로 이격 배치될 수 있다. 도면에 도시하지 않았으나, 개구부들(OP)에 의해 기판(200)의 상면 일부분이 노출될 수 있다.
제 1 소오스 도전 패턴(SP1)은 다결정 반도체 물질(예를 들어, 다결정 실리콘)일 수 있다. 본 발명의 실시예에 있어서, 제 1 소오스 도전 패턴(SP1)은 한 종류의 불순물들을 포함할 수 있다. 불순물들은 n형 도전형(예를 들어, 인)을 가질 수 있다. 본 발명의 다른 실시예에 있어서, 제 1 소오스 도전 패턴(SP1)은 적어도 2 종류 이상의 불순물들을 포함할 수 있다. 제 1 소오스 도전 패턴(SP1)은 제 1 불순물들 및 제 2 불순물들을 포함할 수 있다. 제 1 불순물들은 제 1 소오스 도전 패턴(SP1)에 포함된 이온(예를 들어, 실리콘 이온)과 화합물을 만들지 않는 이온들일 수 있다. 제 2 불순물들은 제 1 소오스 도전 패턴(SP1)에 포함된 이온(예를 들어, 실리콘 이온)과 화합물을 만들 수 있는 이온들일 수 있다. 제 1 불순물들은 n형 도전형(예를 들어, 인)을 가질 수 있다. 제 2 불순물들은 예를 들어, 탄소(C), 질소(N), 산소(O), 염소(Cl), 및 브롬(Br) 중 적어도 하나를 포함할 수 있다. 도 4a를 같이 참조하면, 본 발명의 실시예에 있어서, 제 1 소오스 도전 패턴(SP1)의 결정 입자들(GS1)의 결정입도(grain size)는 기판(200)의 결정 입자들(GS2)의 제 2 결정입도 보다 작을 수 있다(GS1<GS2). 기판(200)의 결정 입자들(GS2)의 결정입도에 대한 제 1 소오스 도전 패턴(SP1)의 결정 입자들(GS1)의 결정입도의 비율은 약 0.1 내지 약 0.01일 수 있다. 구체적으로, 제 1 소오스 도전 패턴(SP1)의 결정 입자들(GS1)의 결정입도는 약 10nm 미만일 수 있다.
제 2 소오스 도전 패턴(SP2)이 제 1 소오스 도전 패턴(SP1) 상에 배치될 수 있다. 제 2 소오스 도전 패턴(SP2)은 다결정 반도체 물질(예를 들어, 다결정 실리콘)일 수 있다. 제 2 소오스 도전 패턴(SP2)은 제 1 소오스 도전 패턴(SP1)의 상면과 접촉할 수 있다. 제 2 소오스 도전 패턴(SP2)은 제 1 소오스 도전 패턴(SP1)의 개구부들(OP)의 측벽들 상으로 연장할 수 있다. 제 2 소오스 도전 패턴(SP2)은 불순물을 포함하지 않거나 또는 적어도 하나의 불순물을 포함할 수 있다. 이 경우, 제 1 소오스 도전 패턴(SP1)은 제 2 소오스 도전 패턴(SP2)에 포함하지 않은 불순물을 포함할 수 있다. 제 2 소오스 도전 패턴(SP2)은 n형 도전형의 불순물들을 포함할 수 있다. n형 불순물들의 농도는 제 2 소오스 도전 패턴(SP2)에서보다 제 1 소오스 도전 패턴(SP1)에서 클 수 있다. 본 발명의 실시예에 있어서, 제 2 소오스 도전 패턴(SP2)의 결정 입자들(GS3)의 결정입도는 제 1 소오스 도전 패턴(SP1)의 결정 입자들(GS1)의 결정입도보다 클 수 있다(GS1<GS3). 제 2 소오스 도전 패턴(SP2)의 결정 입자들(GS3)의 결정입도는 기판(200)의 결정 입자들(GS2)의 결정입도보다 작을 수 있다(GS3<GS2).
적층 구조체들(ST)이 소오스 구조체(SP) 상에 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 연장할 수 있으며, 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 적층 구조체들(ST) 각각은 게이트 전극들(210a, 210b, 210c, 210d) 및 절연 패턴들(220)을 포함할 수 있다. 게이트 전극들(210a, 210b, 210c, 210d) 및 절연 패턴들(220)은 소오스 구조체(SP) 상에 교대로 그리고 반복적으로 적층될 수 있다. 게이트 전극들(210a, 210b, 210c, 210d)은 소거 게이트 전극(210a), 접지 선택 게이트 전극(210b), 셀 게이트 전극들(210c), 및 스트링 선택 게이트 전극(210d)을 포함할 수 있다.
소거 게이트 전극(210a)이 소오스 구조체(SP) 상에 배치될 수 있다. 소거 게이트 전극(210a)은 소오스 구조체(SP)와 인접하게 배치될 수 있다. 소거 게이트 전극(210a)은 게이트 전극들(210a, 210b, 210c, 210d) 중 최하층에 배치될 수 있다. 소거 게이트 전극(210a)은 게이트 유도 드레인 누설(GIDL)을 발생시켜 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(ECT, 도 1 참조)에 해당할 수 있다. 접지 선택 게이트 전극(210b)은 소거 게이트 전극(210a) 상에 배치될 수 있다. 접지 선택 게이트 전극(210b)은 소거 게이트 전극(210a)과 인접할 수 있다. 접지 선택 게이트 전극(210b)은 도 1에 도시된 접지 선택 라인들(GSL)에 해당할 수 있다. 스트링 선택 게이트 전극(210d)이 접지 선택 게이트 전극(210b) 상에 배치될 수 있다. 스트링 선택 게이트 전극(210d)은 게이트 전극들(210a, 210b, 210c, 210d) 중 최상층에 배치될 수 있다. 스트링 선택 게이트 전극(210d)은 도 1에 도시된 제 1 및 제 2 스트링 선택 라인들(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3) 중 하나에 해당할 수 있다. 셀 게이트 전극들(210c)이 접지 선택 게이트 전극(210b)과 스트링 선택 게이트 전극(210d) 사이에 배치될 수 있다. 셀 게이트 전극들(210c)은 도 1에 도시된 복수 개의 워드 라인들(WL0-WLn)에 해당할 수 있다.
절연 패턴들(220)은 기판(200)의 상면에 대해 수직인 제 3 방향(Z)으로 인접하는 게이트 전극들(210a, 210b, 210c, 210d) 사이, 소거 게이트 전극(210a)과 소오스 구조체(SP) 사이 및 스트링 선택 게이트 전극(220d) 상에 배치될 수 있다. 접지 선택 게이트 전극(210b)과 최하층 셀 게이트 전극(210c) 사이 및 스트링 선택 게이트 전극(210d) 상에 배치된 절연 패턴들(220)은 다른 절연 패턴들(220)보다 두꺼울 수 있다.
수직 채널부들(VC)이 적층 구조체들(ST) 및 소오스 구조체(SP)를 관통할 수 있다. 수직 채널부들(VC)는 기판(200) 내로 연장할 수 있다. 예를 들어, 수직 채널부들(VC)은 기판(200)의 채널 리세스 영역들(CRR) 내에 배치될 수 있다. 채널 리세스 영역들(CRR)은 기판(200)의 상면으로부터 리세스된 영역들일 수 있다. 수직 채널부들(VC)은 기판(200)과 물리적으로 이격될 수 있다. 수직 채널부들(VC)은 제 1 소오스 도전 패턴(SP1)의 측벽들과 접촉할 수 있고, 제 2 소오스 도전 패턴(SP2)의 측벽들과 물리적으로 이격될 수 있다. 수직 채널부들(VC)은 소오스 구조체(SP)를 통해 기판(200)과 전기적으로 연결될 수 있다. 수직 채널부들(VC)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 채널부들(VC)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 채널부들(VC)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다. 수직 채널부들(VC)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다.
제 1 소오스 도전 패턴(SP1)은 수평부(HP), 제 1 돌출부(P1), 및 제 2 돌출부(P2)를 포함할 수 있다. 수평부(HP)은 기판(200)과 제 2 소오스 도전 패턴(SP2) 사이에 배치될 수 있다. 제 1 돌출부(P1)는 수직 채널부들(VC) 각각의 외측벽 일부분과 제 2 소오스 도전 패턴(SP2)의 측벽 일부분 사이에 배치될 수 있고, 제 2 돌출부(P2)는 수직 채널부들(VC) 각각의 외측벽 일부분과 기판(200)의 채널 리세스 영역들(CRR) 각각의 측벽 일부분 사이에 배치될 수 있다. 수평부(HP)는 기판(200)과 제 1 소오스 도전 패턴(SP1) 사이와 제 1 및 제 2 돌출부들(P1, P2) 사이에 개재될 수 있다. 제 1 돌출부(P1)는 수평부(HP)에서 수직 채널부(VC)의 외측벽 일부분과 제 2 소오스 도전 패턴(SP2)의 측벽 일부분 사이로 연장된 것이고, 제 2 돌출부(P2)는 수평부(HP)에서 수직 채널부(VC)의 외측벽 일부분과 채널 리세스 영역(CRR) 측벽 일부분 사이로 연장된 것일 수 있다.
전하 저장 구조체(CTS)가 제 1 소오스 도전 패턴(SP1)의 제 1 돌출부(P1)의 상면 상에서 수직 채널부(VC)의 외측벽을 감싸도록 배치될 수 있다. 전하 저장 구조체(CTS)는 게이트 전극들(210a, 210b, 210c, 210d)의 수직 채널부(VC) 사이에 개재될 수 있으며, 수직 채널부(VC)의 외측벽을 감싸며 제 3 방향(Z)으로 연장할 수 있다. 전하 저장 구조체(CTS)는 제 1 소오스 도전 패턴(SP1)에 의해 노출된 제 2 소오스 도전 패턴(SP2)의 측벽 일부분 상에 배치될 수 있다. 도 4b를 참조하면, 전하 저장 구조체(CTS)는 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부(VC)에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(210a, 210b, 210c, 210d)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
갭필막(230)이 수직 채널부(VC)에 의해 둘러싸인 내부공간 내에 배치될 수 있다. 갭필막(230)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드(240)가 수직 채널부(VC) 및 갭필막(230)의 상면들 상에 배치될 수 있다. 패드(240)은 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
더미 패턴(DP)이 채널 리세스 영역들(CRR) 각각 내에 배치될 수 있다. 더미 패턴(DP)은 채널 리세스 영역(CRR) 내에 배치된 수직 채널부(VC)의 하부 측벽과 하면을 감싸도록 배치될 수 있다. 더미 패턴(DP)은 제 1 소오스 도전 패턴(SP1)의 제 2 돌출부(P2)의 하면과 접촉할 수 있다. 더미 패턴(DP)은 전하 저장 구조체(CTS)와 물리적으로 분리될 수 있다. 더미 패턴(DP)은 전하 저장 구조체(CTS)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 예를 들어, 더미 패턴(DP)은 전하 저장 구조체(CTS)의 적층막들과 동일한 적층막들을 포함할 수 있다. 더미 패턴(DP)은 3개의 적층막들을 포함할 수 있으며, 제 1 적층막은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 제 2 적층막은 실리콘 질화막을 포함할 수 있고, 제 3 적층막은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
제 1 층간 절연막(ILD1)이 적층 구조체들(ST)의 상면들을 덮을 수 있다. 제 1 층간 절연막(ILD1)은 패드들(240)의 상면들 및 최상층 절연 패턴(220)의 상면을 덮을 수 있다. 제 1 층간 절연막(ILD1)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
공통 소오스 패턴(CSP)이 제 1 층간 절연막(ILD1)을 관통하며 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있다. 공통 소오스 패턴(CSP)은 적층 구조체들(ST) 사이에서 제 1 방향(X)으로 연장할 수 있다. 공통 소오스 패턴(CSP)은 개구부들(OP, 도 1 참조) 내로 연장하여 개구부들(OP) 아래에 배치된 기판(200)의 일부분들과 접촉할 수 있다. 공통 소오스 패턴(CSP)은 소오스 구조체(SP)를 관통할 수 있으며 공통 소오스 패턴(CSP)의 하면 일부분이 기판(200)과 접촉할 수 있다. 도 4c를 같이 참조하면, 제 2 방향(Y)으로 인접하는 제 1 소오스 도전 패턴들(SP1) 사이에 위치하는 공통 소오스 패턴(CSP)의 제 1 부분(PA1)의 폭(W1)은 제 2 방향(Y)으로 인접하는 제 2 소오스 도전 패턴들(SP2) 사이에 위치하는 공통 소오스 패턴(CSP)의 제 2 부분(PA2)의 폭(W2)보다 클 수 있다. 예를 들어, 공통 소오스 패턴(CSP)의 제 1 부분(PA1)은 공통 소오스 패턴(CSP)의 제 2 부분(PA2)의 측벽으로부터 수평으로 확장된 부분일 수 있다. 공통 소오스 패턴(CSP)은 예를 들어, 도전 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 티타늄 질화막, 탄탈륨 질화막) 중 적어도 하나를 포함할 수 있다. 스페이서(SL)가 공통 소오스 패턴(CSP)과 적층 구조체들(ST) 사이 및 소오스 구조체(SP)와 공통 소오스 패턴(CSP) 사이에 배치될 수 있다. 스페이서(SL)는 공통 소오스 패턴(CSP)의 측벽을 감싸며 배치될 수 있다. 스페이서(SL)는 기판(200)의 상면 일부분과 공통 소오스 패턴(CSP)의 하면 일부분 사이에 개재될 수 있다. 스페이서(SL)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
공통 소오스 패턴(CSP) 아래의 기판(200) 내에 공통 소오스 영역(CSR)이 배치될 수 있다. 공통 소오스 영역(CSR)은 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이의 기판(200) 내에 제공될 수 있다. 공통 소오스 패턴(CSP)은 기판(200)의 도전형과 다른 도전형을 가질 수 있다.
블로킹 패턴(BP)이 소오스 구조체(SP)와 스페이서(SL) 사이에 배치될 수 있다. 블로킹 패턴(BP)은 기판(200)과 기판(200)의 상면 상에 배치된 스페이서(SL)의 일부분 사이로 연장할 수 있다. 블로킹 패턴(BP)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 수평 절연막(PL)이 게이트 전극들(210a, 210b, 210c, 210d)과 전하 저장 구조체(CTS) 사이에 배치될 수 있고, 게이트 전극들(210a, 210b, 210c, 210d)의 상면들 및 하면들 상으로 연장할 수 있다. 수평 절연막(PL)은 절연 패턴들(220)과 스페이서(SL) 사이 및 블로킹 패턴(BP)과 스페이서(SL) 사이에 개재하며 연장할 수 있다. 수평 절연막(PL)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 및 공통 소오스 패턴(CSP) 상에 배치될 수 있다. 제 2 층간 절연막(ILD2)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 채널 콘택 플러그들(310)이 패드들(240) 상에 배치될 수 있다. 채널 콘택 플러그들(310)은 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하여 패드들(240)과 전기적으로 연결될 수 있다. 비트 라인들(BL)이 제 2 층간 절연막(ILD2) 상에 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(Y)으로 연장하며 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들(BL)은 제 1 방향(X)으로 이격 배치될 수 있다. 비트 라인들(BL)은 채널 콘택 플러그들(310)과 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5를 참조하면, 3차원 반도체 메모리 소자는 하부 기판(100), 주변회로 구조체(PRS), 기판(200), 소오스 구조체(SP), 적층 구조체들(ST) 및 수직 채널부들(VC)을 포함할 수 있다. 적층 구조체들(ST) 각각은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST)를 포함할 수 있다. 소오스 구조체(SP)는 하부 적층 구조체(LST)와 기판(200) 사이에 배치될 수 있다. 하부 적층 구조체(LST)는 소거 게이트 전극(210a), 소거 게이트 전극(210a) 상의 접지 선택 게이트 전극(210b), 접지 선택 게이트 전극(210b) 상의 셀 게이트 전극들(210c), 및 절연 패턴들(220)을 포함할 수 있다. 하부 적층 구조체(LST)의 소거, 접지 선택, 및 셀 게이트 전극들(210a, 210b, 210c)과 절연 패턴들(220)은 제 3 방향(Z)으로 교대로 그리고 반복적으로 적층될 수 있다. 하부 적층 구조체(LST)의 셀 게이트 전극들(210c)은 접지 선택 게이트 전극(210b) 상에 차례로 적층될 수 있다. 소거 게이트 전극(210a)은 하부 적층 구조체(LST)의 최하층 게이트 전극에 해당할 수 있고, 최상층 셀 게이트 전극(210c)은 하부 적층 구조체(LST)의 최상층 게이트 전극에 해당할 수 있다. 하부 적층 구조체(LST) 내에 배치된 수직 채널부들(VC), 전하 저장 구조체들(CTS), 및 패드들(240)은 도 2를 참조하여 설명한 것과 동일하므로 생략하도록 한다.
상부 적층 구조체(UST)가 하부 적층 구조체(LST) 상에 배치될 수 있다. 상부 적층 구조체(UST)는 셀 게이트 전극들(210c), 스트링 선택 게이트 전극(210d), 및 절연 패턴들(220)을 포함할 수 있다. 상부 적층 구조체(UST)의 셀 및 스트링 선택 게이트 전극들(210c, 210d)과 절연 패턴들(220)은 제 3 방향(Z)으로 교대로 그리고 반복적으로 적층될 수 있다. 상부 적층 구조체(UST)의 셀 게이트 전극들(210c)은 하부 적층 구조체(LST) 상에 차례로 적층될 수 있고, 스트링 선택 게이트 전극(210d)은 상부 적층 구조체(UST)의 최상층 셀 게이트 전극(210c) 상에 배치될 수 있다. 상부 적층 구조체(UST)의 최하층 셀 게이트 전극(210c)은 상부 적층 구조체(UST)의 최하층 게이트 전극에 해당할 수 있고, 스트링 선택 게이트 전극(210d)은 최상층 게이트 전극에 해당할 수 있다.
수직 채널부들(VC)은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST) 를 관통할 수 있다. 수직 채널부들(VC) 각각은 하부 적층 구조체(LST)를 관통하는 하부 부분 및 상부 적층 구조체(UST)를 관통하는 상부 부분을 포함할 수 있다. 수직 채널부(VC)의 상부 부분의 하부 폭(WD1)은 수직 채널부(VC)의 하부 부분의 상부 폭(WD2)보다 작을 수 있다. 즉, 수직 채널부(VC)의 상부 부분의 측벽과 수직 채널부(VC)의 하부 부분의 측벽은 오정렬될 수 있다. 전하 저장 구조체들(CTS) 각각은 수직 채널부들(VC) 각각의 외측벽을 컨포말하게 감쌀 수 있다. 갭필막들(230)이 수직 채널부들(VC)의 내부 공간들 내를 채울 수 있고, 패드들(240)이 수직 채널부들(VC) 및 갭필막들(230)의 상면들 상에 배치될 수 있다. 제 1 층간 절연막(ILD1), 제 2 층간 절연막(ILD2), 및 비트 라인들(BL)이 상부 적층 구조체(UST) 상에 차례로 배치될 수 있다.
하부 적층 구조체(LST) 및 소오스 구조체(SP) 내에 배치된 공통 소오스 패턴(CSP)이 상부 적층 구조체(UST) 내로 관통하면서 연장할 수 있다. 공통 소오스 패턴(CSP)의 상면은 상부 적층 구조체(UST)의 최상층 절연 패턴(220)의 상면과 공면을 가질 수 있다. 스페이서(SL)가 공통 소오스 패턴(CSP)의 측벽 상에 배치될 수 있다.
도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 실시예에서의 3차원 반도체 메모리 소자는 도 2를 참고하여 설명한 하부 기판(100)과 주변회로 구조체(PRS)가 생략될 수 있다. 기판(200)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(200)은 단결정 반도체 물질(예를 들어, 단결정 실리콘)일 수 있다. 기판(200)은 셀 어레이 영역(CAR) 및 주변회로 영역(PER)을 포함할 수 있다. 적층 구조체들(ST) 및 소오스 구조체(SP)는 기판(200)의 셀 어레이 영역(CAR) 상에 배치될 수 있다. 적층 구조체들(ST) 및 소오스 구조체(SP)는 기판(200)의 주변회로 영역(PER)을 노출시킬 수 있다.
주변 소자 분리막(PSTI)이 기판(200)의 주변회로 영역(PER) 내에 배치되어 기판(200)의 활성 영역들을 정의할 수 있다. 저전압 주변회로 트랜지스터(LTR) 및 고전압 주변회로 트랜지스터(HTR)가 주변회로 영역(PER)에서 기판(200)의 활성 영역들 상에 배치될 수 있다. 저전압 트랜지스터(LTR) 및 고전압 트랜지스터(HTR) 각각은 활성 영역들 각각 내에 배치된 소오스/드레인 영역들 및 적층 패턴(STP)을 포함할 수 있다. 소오스/드레인 영역들은 적층 패턴(STP)의 양 옆의 활성 영역들 내에 배치될 수 있다. 적층 패턴(STP)은 기판(200) 상에 차례로 적층된 주변 게이트 절연막(50), 불순물이 도핑된 주변 폴리실리콘 패턴(52), 게이트 금속 패턴(54), 및 마스크 패턴(56)을 포함할 수 있다. 주변 스페이서들(PSL)이 적층 패턴(STP)의 측벽들을 덮을 수 있다. 더미 희생 패턴(DHP)이 스페이서들(PSL)의 측벽들, 적층 패턴들(STP)의 상면들, 및 주변 소자 분리막(PSTI)의 상면을 컨포말하게 덮을 수 있다. 더미 희생 패턴(DHP)은 실리콘 질화막을 포함할 수 있다.
본 발명의 실시예에 있어서, 기판(200)의 셀 어레이 영역(CAR) 상에서 최하층 셀 게이트 전극(210c)과 접지 선택 게이트 전극(210b) 사이에 배치된 절연 패턴(220)은 기판(200)의 주변회로 영역(PER) 상으로 연장하여 주변회로 영역(PER) 상에 배치되는 기판(200)과 더미 희생 패턴(DHP)을 덮을 수 있다. 층간 절연 패턴(400)이 기판(200)의 주변회로 영역(PER) 상에 배치된 절연 패턴(220) 상에 배치될 수 있다.
도 7a 내지 도 7k는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 7a를 참조하면, 하부 기판(100) 내에 셀 소자 분리막(CSTI)이 제공될 수 있다. 하부 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 하부 기판(100)은 단결정 반도체 물질(예를 들어, 단결정 실리콘)일 수 있다. 셀 소자 분리막(CSTI)은 하부 기판(100)의 활성 영역들을 정의할 수 있다. 주변회로 구조체(PRS)가 하부 기판(100) 상에 제공될 수 있다. 주변회로 구조체(PRS)는 주변회로 트랜지스터들(TR), 배선들(13), 비아들(15), 및 주변회로 층간 절연막(10)을 포함할 수 있다. 주변회로 트랜지스터들(TR)이 하부 기판(100)의 활성 영역들 상에 형성될 수 있다. 주변회로 트랜지스터들(TR) 각각은 주변 게이트 절연막(40), 주변 게이트 전극(43) 및 소오스/드레인 영역들(45)을 포함할 수 있다. 주변회로 층간 절연막(10)이 하부 기판(100) 상에 형성될 수 있다. 주변회로 층간 절연막(10)은 주변회로 트랜지스터들(TR)을 덮도록 형성될 수 있다. 배선들(13) 및 비아들(15)이 주변회로 층간 절연막(10) 내에 형성될 수 있다.
기판(200)이 주변회로 구조체(PRS) 상에 배치될 수 있다. 기판(200)은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다. 일 예에 있어서, 기판(200)은 다결정 반도체 물질(예를 들어, 다결정 실리콘)일 수 있다. 기판(200)은 N형 도전형(예를 들어, 인)을 갖는 불순물들이 도핑될 수 있다. 제 1 버퍼 절연막(500), 제 1 희생막(502), 제 2 버퍼 절연막(504), 및 소오스 도전막(506)이 기판(200) 상에 차례로 형성될 수 있다. 제 1 버퍼 절연막(500)은 기판(200) 상에 배치될 수 있다. 제 1 버퍼 절연막(500)은 열산화막 또는 실리콘 산화막을 포함할 수 있다. 제 1 희생막(502)은 제 1 버퍼 절연막(500) 상에 배치될 수 있다. 제 1 희생막(502)은 제 1 버퍼 절연막(500)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 희생막(502)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 카바이드, 및 실리콘 저머늄 중 적어도 하나를 포함할 수 있다. 제 2 버퍼 절연막(504)이 제 1 희생막(502) 상에 형성될 수 있다. 제 2 버퍼 절연막(504)은 실리콘 산화막을 포함할 수 있다. 소오스 도전막(506)이 제 2 버퍼 절연막(504) 상에 형성될 수 있다. 소오스 도전막(506)은 증착 공정을 이용하여 제 2 버퍼 절연막(504) 상에 형성될 수 있다. 일 예로, 소오스 도전막(506)은 n형 불순물들 및/또는 탄소(C)가 도핑된 다결정 실리콘일 수 있다. 다른 예로, 소오스 도전막(506)은 n형 불순물들만 도핑된 다결정 실리콘일 수 있다.
몰드 구조체(MS)가 소오스 도전막(506) 상에 형성될 수 있다. 몰드 구조체(MS)는 소오스 도전막(506) 상에 교대로 그리고 반복적으로 적층된 절연막들(510) 및 제 2 희생막들(512)을 포함할 수 있다. 절연막들(510) 및 제 2 희생막들(512)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(510)은 실리콘 산화막을 포함할 수 있고, 제 2 희생막들(512)은 실리콘 산화질화막, 실리콘 카바이드, 및 실리콘 저머늄 중 적어도 하나를 포함할 수 있다.
도 7b를 참조하면, 몰드 구조체(MS), 소오스 도전막(506), 제 2 버퍼 절연막(504), 제 1 희생막(502), 및 제 1 버퍼 절연막(500)을 식각하여 기판 (200)을 노출시키는 채널홀들(CH)을 형성할 수 있다. 상세하게, 최상층 절연막(510) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS), 소오스 도전막(506), 제 2 버퍼 절연막(504), 제 1 희생막(502), 및 제 1 버퍼 절연막(500)을 이방성 식각할 수 있다. 식각 공정은 기판(200)의 상부 일부분들을 식각하여 기판(200)의 상면 일부분들을 소정 깊이로 리세스시킬 수 있다. 채널홀들(CH)은 기판(200)의 상면에 대해 경사진 측벽을 가질 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
예비 구조체들(PCS)이 채널홀들(CH) 내에 형성될 수 있다. 예비 구조체들(PCS)은 채널홀들(CH)의 측벽들 및 바닥면들을 컨포말하게 덮도록 형성될 수 있다. 도 4b를 같이 참조하면, 예비 구조체들(PCS)은 채널홀들(CH)의 측벽들 및 바닥면 상에 차례로 적층된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 수직 채널부들(VC)이 예비 구조체들(PCS)이 형성된 채널홀들(CH) 내에 형성될 수 있다. 수직 채널부들(VC)은 예비 구조체들(PCS)의 측벽들 및 바닥면들을 컨포말하게 덮도록 형성될 수 있다. 갭필막들(230)이 수직 채널부들(VC)로 둘러싸인 내부 공간들 내에 형성될 수 있다. 갭필막들(230)은 채널홀들(CH)을 완전히 채우도록 형성될 수 있다. 패드들(240)이 채널홀들(CH)의 상부들 내에 형성될 수 있다. 패드들(240)은 수직 채널부들(VC)의 상부들 및 갭필막들(230)의 상부들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드들(240)은 수직 채널부들(VC)의 상부들 내에 수직 채널부들(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
제 1 층간 절연막(ILD1)이 몰드 구조체(MS) 상에 형성될 수 있다. 제 1 층간 절연막(ILD1)은 몰드 구조체(MS)의 상면, 패드들(240)의 상면들, 및 예비 구조체들(PCS)의 상면들을 덮을 수 있다.
도 7c를 참조하면, 제 1 층간 절연막(ILD1)을 식각 마스크로 사용하여 이방성 식각 공정을 수행하여 몰드 구조체(MS) 및 소오스 도전막(506)의 일부를 식각할 수 있다. 이에 따라, 트렌치(TH)가 몰드 구조체(MS)을 관통하며 형성될 수 있다. 트렌치(TH)는 소오스 도전막(506)의 일부분 내에 형성될 수 있다. 트렌치(TH)의 바닥면은 소오스 도전막(506)의 상면과 하면 사이의 레벨에 위치할 수 있다. 트렌치(TH)가 형성되어 몰드 구조체(MS)가 복수 개의 몰드 구조체들(MSa)로 제 2 방향(Y)으로 분리될 수 있다. 복수 개의 몰드 구조체들(MSa) 각각은 소오스 도전막(506) 상에 교대로 적층된 절연 패턴들(220) 및 제 2 희생 패턴들(222)을 포함할 수 있다. 제 1 층간 절연막(ILD1)의 측벽들, 절연 패턴들(220)의 측벽들, 제 2 희생 패턴들(222)의 측벽들, 및 리세스된 소오스 도전막(506)의 상면 일부분은 트렌치(TH)에 의해 노출될 수 있다.
보호막(SAL)이 트렌치(TH)의 측벽들과 바닥면 및 제 1 층간 절연막(ILD1)의 상면을 컨포말하게 덮도록 형성될 수 있다. 보호막(SAL)은 몰드 구조체들(MSa) 및 제 1 희생막(502)에 대한 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 보호막(SAL)은 폴리 실리콘을 포함할 수 있다. 보호막(SAL)은 증착 공정으로 형성될 수 있다.
도 7d를 참조하면, 보호막(SAL)에 대한 이방성 식각 공정을 수행하여 보호 스페이서들(SA)을 형성할 수 있다. 보호 스페이서들(SA)은 트렌치(TH)의 측벽들을 덮도록 형성될 수 있다. 이방성 식각 공정 동안에 트렌치(TH) 아래의 소오스 도전막(506) 및 제 2 버퍼 절연막(504)이 식각될 수 있다. 이에 따라, 제 1 희생막(502)의 상면 일부분이 트렌치(TH)에 의해 노출될 수 있다. 소오스 도전막(506) 및 제 2 버퍼 절연막(504)이 식각되어, 소오스 도전막(506)은 복수 개의 제 2 소오스 도전 패턴들(SP2)로 제 2 방향(Y)으로 분리될 수 있고, 제 2 버퍼 절연막(504)은 복수 개의 제 2 버퍼 절연 패턴들(504a)로 제 2 방향(Y)으로 분리될 수 있다.
도 7e를 참조하면, 트렌치(TH)에 의해 노출된 제 1 희생막(502)을 제거하여 제 1 리세스 영역(R1)을 형성할 수 있다. 제 1 리세스 영역(R1)을 형성하는 것은 트렌치(TH)에 노출된 제 1 희생막(502)을 선택적으로 제거하여 제 1 버퍼 절연막(500)의 상면, 제 2 버퍼 절연 패턴들(504a)의 하면들, 및 예비 구조체들(PCS)의 일부분들을 노출시키는 것을 포함할 수 있다. 제 1 희생막(502)은 보호 스페이서들(SA), 제 2 소오스 도전 패턴들(SP2), 제 2 버퍼 절연 패턴들(504a), 및 제 1 버퍼 절연막(500)에 식각 선택성을 갖는 식각 용액을 사용하여 등방성 식각 공정으로 제거될 수 있다. 제 1 희생막(502)에 대한 식각 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
제 1 리세스 영역(R1)에 의해 노출된 예비 구조체(PCS)의 일부분들을 식각하여 전하 저장 구조체들(CTS) 및 더미 패턴들(DP)이 형성될 수 있다. 예비 구조체들(PCS)의 일부분들은 제 1 리세스 영역(R1)에 예비 구조체들(PCS)에 대한 식각 용액을 제공하여 등방성 식각 공정으로 제거될 수 있다. 이에 따라, 기판(200)과 제 2 소오스 도전 패턴들(SP2) 사이에 위치하는 수직 채널부들(VC)의 외측벽들이 노출될 수 있다. 예비 구조체들(PCS)의 일부분들을 식각하는 동안 제 1 버퍼 절연막(500) 및 제 2 버퍼 절연 패턴들(504a)이 같이 제거될 수 있다. 이에 따라, 제 2 소오스 도전 패턴들(SP2)의 하면들이 제 1 리세스 영역(R1)에 노출될 수 있다. 등방성 식각 공정으로 인해 수직 채널부들(VC)의 외측벽들과 제 2 소오스 도전 패턴들(SP2)의 측벽들 사이 및 수직 채널부들(VC)의 측벽들과 기판(200) 내에 배치된 채널홀들(CH)의 측벽들 사이에 언더컷 영역들(UR)이 형성될 수 있다. 제 1 리세스 영역(R1)은 제 2 소오스 도전 패턴들(SP2)과 기판(200) 사이에 빈 공간일 수 있으며, 트렌치(TH)로부터 제 2 소오스 도전 패턴들(SP2)과 기판(200) 사이로 수평적으로 연장할 수 있다. 언더컷 영역들(UR)은 제 1 리세스 영역(R1)으로부터 제 3 방향(Z)으로 연장된 빈 공간들일 수 있다.
예비 구조체들(PCS)에 대한 등방성 식각 공정은 제 1 리세스 영역(R1)에 노출된 블로킹 절연막(BLL, 도 4b 참조), 전하 저장막(CTL, 도 4b 참조), 및 터널 절연막(TL, 도 4b 참조)을 차례로 식각하는 것을 포함할 수 있다. 상세하게, 등방성 식각 공정은 블로킹 절연막(BLL)의 일부분을 식각하는 1차 식각 공정, 전하 저장막(CTL)의 일부분을 식각하는 2차 식각 공정, 및 터널 절연막(TL)의 일부분을 식각 하는 3차 식각 공정이 차례로 수행되는 것을 포함할 수 있다. 이 경우, 1차 및 3차 식각 공정들에서는 불산 또는 황산을 포함하는 식각액이 사용될 수 있으며, 2차 식각 공정에서는 인산을 포함하는 식각액이 사용될 수 있다.
전하 저장 구조체들(CTS) 및 더미 패턴들(DP)은 등방성 식각 공정 후에 예비 구조체들(PCS)이 제 3 방향(Z)으로 분리되어 형성된 것일 수 있다. 전하 저장 구조체들(CTS)은 제 2 소오스 도전 패턴들(SP2)의 하면 상에 배치된 수직 채널부들(VC)의 외측벽들을 감쌀 수 있고, 더미 패턴들(DP)은 기판(200)의 상면 아래에 배치된 수직 채널부들(VC)의 측벽들과 바닥면들을 감쌀 수 있다.
도 7f를 참조하면, 예비 소오스 도전막(410)이 제 1 리세스 영역(R1) 및 언더컷 영역들(UR) 내에 형성될 수 있다. 예비 소오스 도전막(410)은 제 1 층간 절연막(ILD1)의 상면과 보호 스페이서들(SA)의 측벽들을 덮을 수 있고, 제 1 리세스 영역(R1)과 언더컷 영역들(UR)을 완전히 채울 수 있다. 예비 소오스 도전막(410)은 층착 공정을 사용하여 형성될 수 있다. 예비 소오스 도전막(410)은 비정질 반도체 물질(예를 들어, 비정질 실리콘)일 수 있다.
일 실시예에 있어서, 인시츄 공정으로 예비 소오스 도전막(410)을 증착할 때 제 1 불순물들을 예비 소오스 도전막(410) 내에 같이 도핑할 수 있다. 제 1 불순물들은 n형 도전형을 갖는 불순물(예를 들어, 인)일 수 있다. 다른 실시예에 있어서, 인시츄 공정으로 예비 소오스 도전막(410)을 증착할 때 제 1 불순물들 및 제 2 불순물들을 예비 소오스 도전막(410) 내에 같이 도핑할 수 있다. 제 1 불순물들은 n형 도전형을 갖는 물질(예를 들어, 인)일 수 있고, 제 2 불순물들은 후속 결정화를 위한 어닐링 공정에서 예비 소오스 도전막(410)의 결정 입자들의 성장을 억제하는 물질일 수 있다. 제 2 불순물들은 예를 들어, 탄소(C), 질소(N), 산소(O), 염소(Cl), 및 브롬(Br) 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 일 예에 있어서, 제 2 불순물들은 예비 소오스 도전막(410)의 단위 면적당 원자의 개수에서 약 10% 미만으로 도핑할 수 있다. 제 1 불순물들 및/또는 제 2 불순물들은 예비 소오스 도전막(410)을 증착한 후에 별도의 공정을 통해 예비 소오스 도전막(410) 내에 도핑될 수 있다. 이 경우, 주입 공정은 이온 주입 공정(Ion Implantation) 또는 기상 도핑 공정(Gas Phase Doping)일 수 있다.
도 7g를 참조하면, 예비 소오스 도전막(410)의 일부를 식각하는 등방성 식각 공정을 수행하여 제 1 리세스 영역(R1) 내에 국부적으로 예비 소오스 도전 패턴들(PSP1)을 형성할 수 있다. 등방성 식각 공정은 보호 스페이서들(SA)의 측벽들, 제 1 층간 절연막(ILD1)의 상면, 및 트렌치(TH) 아래의 기판(200)의 상면 상에 형성된 예비 소오스 도전막(410)을 식각하는 것을 포함할 수 있다. 등방성 식각 공정 시 보호 스페이서들(SA)이 같이 식각될 수 있다. 이에 따라, 몰드 구조체들(MSa)의 측벽들이 노출될 수 있다. 등방성 식각 공정으로 인해 예비 소오스 도전 패턴들(PSP1)의 측벽들과 트렌치(TH)의 측벽들은 서로 정렬되지 않을 수 있다. 예를 들어, 트렌치(TH) 내에서 제 2 방향(Y)으로 인ㅇ접하는 제 2 소오스 도전 패턴들(SP2) 사이의 폭은 제 2 방향(Y)으로 인접하는 예비 소오스 도전 패턴들(PSP1) 사이의 폭보다 작을 수 있다. 등방성 식각 공정은 몰드 구조체들(MSa)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1), 암모니아수(NH4OH), KOH(potassium hydroxide), 또는 EDP(Ethylenediamine pyrocatechol)을 이용한 습식 식각 공정이 사용될 수 있다.
도 7h를 참조하면, 블로킹막(BKL)이 트렌치(TH)에 노출된 제 2 소오스 도전 패턴들(SP2)의 측벽들, 예비 소오스 도전 패턴들(PSP1)의 측벽들, 및 기판(200)의 상면 일부분 상에 형성될 수 있다. 블로킹막(BKL)은 산화 공정을 진행하여, 트렌치(TH)에 노출된 제 2 소오스 도전 패턴들(SP2)의 측벽들, 예비 소오스 도전 패턴들(PSP1)의 측벽들, 및 기판(200)의 상면 일부분을 산화시켜 형성될 수 있다. 산화 공정은 약 300°C 내지 약 600°C에서 수행될 수 있다. 산화 공정 시, 예비 소오스 도전 패턴들(PSP1)은 비정질 반도체 물질(예를 들어, 비정실 실리콘) 상태를 유지할 수 있다. 산화 공정은 열산화, 습식 산화 또는 건식 산화일 수 있다. 블로킹막(BKL)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 블로킹막(BKL)은 후속 공정에서 트렌치(TH)에 노출된 기판(200), 제 2 소오스 도전 패턴들(SP2), 예비 소오스 도전 패턴들(PSP1)이 손상되는 것을 방지하기 위해 형성될 수 있다.
도 7i를 참조하면, 트렌치들(TH)에 노출된 제 2 희생 패턴들(222)을 선택적으로 제거하여 제 3 방향(Z)으로 이격된 절연 패턴들(220) 사이에 제 2 리세스 영역들(R2)을 형성할 수 있다. 제 2 리세스 영역들(R2)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 제 2 희생 패턴들(222)을 제거하여 형성될 수 있다. 제 2 희생 패턴들(222)은 절연 패턴들(220)과 식각 선택성을 갖는 물질을 포함하기 때문에, 제 2 희생 패턴들(222)이 제거될 때 절연 패턴들(220)이 제거되지 않을 수 있다. 또한, 제 2 희생 패턴들(222)이 제거될 때 블로킹막(BKL)이 제거되지 않을 수 있다. 예를 들면, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 제 2 리세스 영역들(R2)은 트렌치(TH)로부터 절연 패턴들(220) 사이로 수평적으로 연장될 수 있다. 제 2 리세스 영역들(R2)을 통해, 절연 패턴들(220)의 상면들 및 하면들, 및 전하 저장 구조체들(CTS)의 외측벽들의 일부분들이 노출될 수 있다. 제 2 리세스 영역들(R2)을 형성한 후에, 절연 패턴들(220)의 표면들의 손상을 치유하기 위한 큐어링 공정이 수행될 수 있다.
도 7j를 참조하면, 수평 절연막(PL)이 제 2 리세스 영역들(R2) 및 트렌치(TH)에 의해 노출된 막들의 표면들을 덮도록 형성될 수 있다. 구체적으로, 수평 절연막(PL)은 절연 패턴들(220)의 표면들, 제 2 리세스 영역들(R2)에 의해 노출된 전하 저장 구조체들(CTS)의 외측벽 일부분들, 블로킹막(BKL)의 측벽들 및 바닥면, 및 제 1 층간 절연막(ILD1)의 상면 및 측벽들을 컨포말하게 덮도록 형성될 수 있다. 수평 절연막(PL)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(PL)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(PL)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
수평 절연막(PL)을 형성한 후에, 예비 소오스 도전 패턴들(PSP1)을 결정화시키기 위한 열처리 공정이 수행될 수 있다. 열처리 공정은 짧은 시간 안에 비정질의 예비 소오스 도전 패턴들(PSP1)을 다결정질의 제 1 소오스 도전 패턴들(SP1)로 결정화시킬 수 있다. 본 발명의 실시예에 있어서, 열처리 공정은 RTA(Rapid Thermal Annealing) 공정으로 수행할 수 있다. RTA 공정은 약 600°C 이상의 온도에서 약 30초 내지 약 1분 이내에 수행될 수 있다. 결정 입자들의 크기는 열처리 시간에 비례한다. 예를 들어, 열처리 시간이 짧을 경우 결정 입자들의 크기는 작게 형성되고, 열처리 시간이 길 경우, 결정 입자들의 크기는 크게 형성된다. 본 발명의 실시예에 있어서, 제 1 소오스 도전 패턴들(SP1)의 결정 입자들(GS1, 도 4a)은 작은 결정입도를 갖도록 형성될 수 있다. 제 1 소오스 도전 패턴들(SP1)의 결정 입자들(GS1)의 결정입도는 기판(200)의 결정 입자들(GS2, 도 4a)의 결정입도보다 작게 형성될 수 있다. 또한, 제 1 소오스 도전 패턴들(SP1)의 결정 입자들(GS1)의 결정입도는 제 2 소오스 도전 패턴들(SP2)의 결정 입자들(GS3, 도 4a)이 결정입도보다 작게 형성될 수 있다.
본 발명의 실시예에 있어서, 제 2 불순물들(즉, 도전성을 갖지 않는 불순물들)을 포함한 제 1 소오스 도전 패턴들(SP1)의 결정 입자들의 결정입도는 제 2 불순물들을 포함하지 않은 제 1 소오스 도전 패턴들(SP1)의 결정 입자들의 결정입도보다 작을 수 있다. 즉, 제 2 불순물들은 제 1 소오스 도전 패턴들(SP1)의 결정 입자들이 성장하는 것을 억제하는 역할을 할 수 있다.
제 1 소오스 도전 패턴들(SP1)의 결정 입자들(GS1)의 결정입도를 작게 형성하면, 제 1 소오스 도전 패턴들(SP1)의 결정입계들(grain boundaries)의 개수는 많아질 수 있다. 본 발명의 실시예에 따르면, 제 1 소오스 도전 패턴들(SP1)의 결정 입자들(GS1)의 결정입도를 작게 형성하여 제 1 불순물들(예를 들어, 인) 및 기판(200) 내에 도핑된 불순물들이 제 1 소오스 도전 패턴들(SP1)의 결정입계들에 편석(segregation)되는 양을 증가시킬 수 있다. 이에 따라, 불순물들이 수직 채널부들(VC) 내에 확산되는 것을 방지할 수 있다.
도 7k를 참조하면, 제 2 리세스 영역들(R2) 내에 도전 물질을 채워 게이트 전극들(210a, 210b, 210c, 210d)을 형성할 수 있다. 게이트 전극들(210a, 210b, 210c, 210d)을 형성하는 것은 제 2 리세스 영역들(R2)을 채우는 도전막(미도시)을 형성한 후, 트렌치(TH) 내에 형성된 도전막을 제거하는 식각 공정을 진행하여 제 2 리세스 영역들(R2) 내에만 국부적으로 도전막을 남기는 단계를 포함할 수 있다. 게이트 전극들(210a, 210b, 210c, 210d)을 형성한 후, 스페이서(SL)를 트렌치(TH) 내에 형성된 수평 절연막(PL)의 측벽들과 바닥면, 및 제 1 층간 절연막(ILD1) 상에 컨포말하게 형성할 수 있다. 스페이서(SL)는 절연 물질(실리콘 산화막, 또는 실리콘 질화막)으로 형성될 수 있다.
다시 도 3 및 도 4c를 같이 참조하면, 이방석 식각 공정을 수행하여 트렌치(TH) 아래의 기판(200)의 상면 상에 형성된 블로킹막(BKL)의 일부분, 수평 절연막(PL)의 일부분, 및 스페이서(SL)의 일부분을 식각하여 트렌치(TH) 아래의 기판(200)의 상면을 노출시킬 수 있다. 블로킹 패턴(BP)이 블로킹막(BKL)의 일부분이 식각되어 제 1 및 제 2 소오스 도전 패턴들(SP1, SP2)의 측벽들을 덮고, 트렌치(TH) 아래의 기판(200)의 상면 일부분을 노출하도록 형성될 수 있다. 이방성 식각 공정 시 제 1 층간 절연막(ILD1)의 상면 상에 형성된 수평 절연막(PL)의 일부분 및 스페이서(SL)의 일부분도 같이 식각되어 제 1 층간 절연막(ILD1)의 상면이 노출될 수 있다.
트렌치(TH) 아래의 기판(200) 내에 공통 소오스 영역(CSR)을 형성할 수 있다. 공통 소오스 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소오스 영역(CSR)은 기판(200)과 다른 도전형을 가질 수 있다. 공통 소오스 패턴(CSP)이 트렌치(TH) 내에 형성될 수 있다. 공통 소오스 패턴(CSP)은 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 패턴(CSP)은 도전 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 티타늄 질화막, 탄탈륨 질화막) 중 적어도 하나를 포함할 수 있다.
제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 상에 형성될 수 있다. 제 2 층간 절연막(ILD2)은 제 1 층간 절연막(ILD1)의 상면 및 공통 소오스 패턴(CSP)의 상면을 덮을 수 있다. 채널 콘택 플러그들(310)이 패드들(240) 상에 배치될 수 있다. 채널 콘택 플러그들(310)은 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하여 패드들(240)과 전기적으로 연결될 수 있다. 비트 라인들(BL)이 제 2 층간 절연막(ILD2) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(Y)으로 연장하며 형성될 수 있다. 비트 라인들(BL)은 채널 콘택 플러그들(310)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상의 제 1 소오스 도전 패턴;
상기 제 1 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체; 및
상기 적층 구조체 및 상기 제 1 소오스 도전 패턴을 관통하며 상기 제 1 소오스 도전 패턴의 측벽과 접촉하는 수직 채널부를 포함하되,
상기 제 1 소오스 도전 패턴은 제 1 결정 입자들을 포함하는 다결정 물질이고,
상기 기판은 제 2 결정 입자들을 포함하는 다결정 물질이되,
상기 제 1 결정 입자들의 결정입도는 상기 제 2 결정 입자들의 결정입도보다 작은 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 소오스 도전 패턴은 상기 기판의 상면과 접촉하는 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 결정 입자들의 결정입도에 대한 상기 제 1 결정 입자들의 결정입도의 비율은 0.1 내지 0.01인 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 소오스 도전 패턴은 제 1 불순물들 및 제 2 불순물들을 포함하되,
상기 제 1 불순물들은 n형 도전형을 갖고,
상기 제 2 불순물들은 상기 제 1 소오스 도전 패턴의 상기 제 1 결정 입자들의 결정 성장을 억제하는 물질인 3차원 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 제 2 불순물들은 탄소(C), 질소(N), 산소(O), 염소(Cl) 및 브롬(Br) 중 적어도 하나를 포함하는 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 수직 채널부와 상기 적층 구조체 사이에 개재된 전하 저장막을 더 포함하되,
상기 전하 저장막은 상기 제 1 소오스 도전 패턴의 상면 일부분과 접촉하는 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 수직 채널부는 상기 기판 내로 연장하고,
상기 3차원 반도체 메모리 소자는 상기 제 1 소오스 도전 패턴과 상기 적층 구조체 사이의 제 2 소오스 도전 패턴을 더 포함하되,
상기 제 1 소오스 도전 패턴은:
상기 기판과 상기 제 2 소오스 도전 패턴 사이에 개재된 수평부;
상기 수평부로부터 상기 제 2 소오스 도전 패턴의 측벽 일부분과 상기 수직 채널부의 외측벽의 일부분 사이에 개재된 제 1 돌출부; 및
상기 수평부로부터 상기 수직 채널부의 상기 외측벽의 일부분과 상기 기판의 측벽 일부분 사이에 개재된 제 2 돌출부를 포함하는 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 기판은 상기 기판의 상면으로부터 리세스된 채널 리세스 영역을 포함하고,
상기 수직 채널부는 상기 채널 리세스 영역 내로 연장하되,
상기 3차원 반도체 메모리 소자는:
상기 제 1 소오스 도전 패턴 상에 배치된 상기 수직 채널부의 외측벽의 일부분을 감싸는 전하 저장막; 및
상기 채널 리세스 영역 내에 배치되고, 상기 수직 채널부의 하부 측벽과 바닥면을 감싸는 더미 패턴을 더 포함하되,
상기 더미 패턴은 상기 전하 저장막과 이격된 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 소오스 도전 패턴과 상기 적층 구조체 사이의 제 2 소오스 도전 패턴을 더 포함하되,
상기 제 2 소오스 도전 패턴은 제 3 결정 입자들을 포함하되,
상기 제 3 결정 입자들의 결정입도는 상기 제 2 결정 입자들의 결정입도보다 작고,
상기 제 3 결정 입자들의 결정입도는 상기 제 1 결정 입자들의 결정입도보다 큰 3차원 반도체 메모리 소자.
- 기판 상의 제 1 소오스 도전 패턴과 제 2 소오스 도전 패턴;
상기 제 2 소오스 도전 패턴 상에 복수 개로 적층된 게이트 전극들을 포함하는 적층 구조체; 및
상기 적층 구조체 및 상기 제 1 및 제 2 소오스 도전 패턴들을 관통하며 상기 제 1 소오스 도전 패턴의 측벽과 접촉하는 수직 채널부를 포함하되,
상기 제 2 소오스 도전 패턴은 불순물을 포함하지 않거나 또는 적어도 하나의 불순물을 포함하고,
상기 제 1 소오스 도전 패턴은 상기 제 2 소오스 도전 패턴에 포함되지 않은 불순물들을 포함하는 3차원 반도체 메모리 소자.
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