KR20230020366A - 3d 메모리를 위한 선택 게이트 구조 및 제조 방법 - Google Patents

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KR20230020366A
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창 석 강
도모히코 기타지마
길 용 이
성-관 강
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 메모리 디바이스 및 제조 방법들이 설명된다. 반도체 메모리 디바이스는 적어도 하나의 SGD(select-gate-for-drain) 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 포함하는 메모리 어레이를 포함하며, 메모리 어레이는 적어도 하나의 스트래핑 구역 및 적어도 하나의 스트래핑 콘택을 갖고, 스트래핑 콘택은 SGD(select-gate-for-drain) 트랜지스터를 스트래핑 라인에 연결시킨다.

Description

3D 메모리를 위한 선택 게이트 구조 및 제조 방법{SELECTION GATE STRUCTURE AND FABRICATION METHOD FOR 3D MEMORY}
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 SGD(select-gate-for-drain) 트랜지스터들 및 형성 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 발전했으며, 단위 공간당 더 빠른 프로세싱 및 저장을 제공하는 기술의 발전으로 디바이스 치수들이 축소되었다. NAND 디바이스들에서, 스트링 전류(string current)는 ON 및 OFF 셀들을 구별하기에 충분한 전류를 얻을 수 있을 만큼 충분히 높을 필요가 있다. 스트링 전류는 실리콘 채널(silicon channel)의 입자 크기를 확대함으로써 향상되는 캐리어 이동도(carrier mobility)에 따라 달라진다.
[0003] 산화물 재료 및 질화물 재료의 교번하는 층들을 포함하는 메모리 스택(stack)을 갖는 현재의 3D-NAND 디바이스들은 2개의 슬릿들 사이에 다수의 메모리 홀(hole)들을 갖는다. 워드 라인(word line) 및 비트 라인(bit line)에 의해 각 셀에 액세스하기 위해, 슬릿들 사이의 메모리 홀들은 SGD(select gate at drain) 컷(cut)에 의해 분할될 필요가 있다. 예를 들어, 8개의 메모리 홀들 및 하나의 더미 홀(dummy hole)을 갖는 Toshiba 96L 스택 3D NAND는 하나의 SGD 컷을 갖고, 이 SGD 컷은 홀들을 2개의 그룹들로 분리한다. 3D-NAND의 어레이 크기를 감소시키기 위해서는, 슬릿들 사이의 홀들의 개수(nHole)가 증가될 필요가 있다. nHole이 8개 초과의 홀들로 증가하면, 동일한 기술에 대해 하나 초과의 SGD 컷이 존재할 필요가 있다. 동일한 비트 라인 레벨 아래의 홀들은 비트 라인(BL)과 워드 라인(WL)의 조합에 의해 개별적으로 액세스될 수 있어야 한다. 즉, 동일한 비트 라인 아래의 홀들은 SGD(select gate for drain) 및 비트 라인에 의해 독립적으로 선택된다. 이러한 목적을 위해, 슬릿들 사이의 SGD들은 SGD 컷에 의해 분리되어야 한다. 슬릿들 사이의 홀들의 개수(nHole)가 작은 경우, 예를 들어, ≤ 8 인 경우, 하나의 SGD 컷이 SGD(select gate for drain)들을 분리한다. 그러나, 슬릿들 사이의 홀들의 개수(nHole)가 많은 경우, 예를 들어, ≥ 12 인 경우, 4개의 홀들마다 SGD-컷이 추가될 필요가 있다.
[0004] 따라서, 3D-NAND 디바이스들 및 SGD(select gate for drain) 컷을 갖는 3D-NAND 디바이스들을 제조하는 방법들에 대한 당업계의 필요성이 존재한다.
[0005] 본 개시내용의 하나 이상의 실시예들은 반도체 메모리 디바이스에 관한 것이다. 하나 이상의 실시예들에서, 반도체 메모리 디바이스는, 적어도 하나의 SGD(select-gate-for-drain) 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 포함하는 메모리 어레이를 포함하고, 메모리 어레이는 적어도 하나의 스트래핑(strapping) 구역 및 적어도 하나의 스트래핑 콘택(contact)을 갖고, 스트래핑 콘택은 SGD(select-gate-for-drain) 트랜지스터를 스트래핑 라인에 연결시킨다.
[0006] 본 개시내용의 다른 실시예들은 반도체 메모리 디바이스에 관한 것이다. 하나 이상의 실시예들에서, 반도체 메모리 디바이스는, 기판 상의 메모리 스택 ― 메모리 스택은 워드 라인 및 유전체 재료의 교번하는 층들을 포함함 ―; 메모리 스택을 통해 연장되는 복수의 메모리 트랜지스터들; 메모리 스택을 통해 연장되고 복수의 메모리 트랜지스터들에 인접하는 충전 슬릿(filled slit); 및 메모리 스택의 최상부 부분에 있는 복수의 SGD(select-gate-for-drain) 트랜지스터들 ― 복수의 SGD(select-gate-for-drain) 트랜지스터들 중 적어도 하나는 스트래핑 라인에 전기적으로 연결됨 ― 을 포함한다.
[0007] 본 개시내용의 추가 실시예들은 반도체 디바이스를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 메모리 스택을 통해 연장되는 복수의 메모리 홀들을 형성하는 단계 ― 메모리 스택은 기판 상에 제1 층 및 제2 층의 교번하는 층들을 포함함 ―; 복수의 메모리 스트링들을 형성하기 위해 복수의 메모리 홀들에 트랜지스터 층들을 증착하는 단계; 복수의 메모리 스트링들 각각의 최상부 표면 상에 비트 라인 패드를 형성하는 단계; 메모리 스택의 최상부 부분 상에 SGD(select-gate-for-drain) 트랜지스터를 형성하는 단계; 메모리 스택을 통해 기판까지 연장되는 슬릿을 형성하는 단계; 메모리 스택에 개구를 형성하기 위해 제1 층을 제거하는 단계; 개구에 유전체 재료를 증착하는 단계; 리세스 구역(recessed region)을 형성하기 위해 제2 층을 리세스하는 단계; 리세스 구역에 낮은 저항률 재료를 증착하는 단계; 충전 슬릿을 형성하기 위해 슬릿을 충전하는 단계; SGD(select-gate-for-drain) 콘택을 형성하는 단계; 및 메모리 스택의 최상부 표면 상에 스트래핑 라인을 형성하는 단계 ― 스트래핑 라인은 SGD(select-gate-for-drain) 콘택과 콘택함 ― 를 포함한다.
[0008] 본 개시내용의 위에 인용된 특징들이 상세히 이해될 수 있도록, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들 중 일부가 첨부된 도면들에 도시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 점에 유의해야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본 명세서에 설명된 실시예들은 유사한 참조 부호들이 유사한 엘리먼트들을 나타내는 첨부 도면들의 도면들에서 제한이 아니라 예로써 예시된다.
[0009] 도 1은 본 명세서에 설명된 실시예들에 따른 메모리 디바이스를 형성하는 방법의 프로세스 흐름도를 예시한다.
[0010] 도 2는 하나 이상의 실시예들에 따른 메모리 스택을 갖는 전자 디바이스의 단면도를 예시한다.
[0011] 도 3은 하나 이상의 실시예들에 따른 메모리 스택의 계단 패턴을 형성한 후의 전자 디바이스의 단면도를 예시한다.
[0012] 도 4는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0013] 도 5a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0014] 도 5b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0015] 도 6a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0016] 도 6b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0017] 도 7a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0018] 도 7b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0019] 도 8은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0020] 도 9는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0021] 도 10은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0022] 도 11은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0023] 도 12a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0024] 도 12b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0025] 도 13a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0026] 도 13b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0027] 도 14a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0028] 도 14b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0029] 도 15a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0030] 도 15b는 하나 이상의 실시예들에 따른 구역(132)의 확대도를 예시한다.
[0031] 도 16은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0032] 도 17은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0033] 도 18a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0034] 도 18b는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0035] 도 19a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0036] 도 19b는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0037] 도 20a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0038] 도 20b는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0039] 도 21a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0040] 도 21b는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0041] 도 21c는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0042] 도 22는 하나 이상의 실시예들에 따른 클러스터 도구(cluster tool)를 예시한다.
[0043] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0044] 다음 설명에서, 특정 재료들, 케미스트리들(chemistries), 엘리먼트들의 치수들 등과 같은 다수의 특정 세부사항들은 본 개시내용의 실시예들 중 하나 이상의 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 개시내용의 하나 이상의 실시예들이 이들 특정 세부사항들 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 반도체 제조 프로세스들, 기법들, 재료들, 장비 등은 본 설명을 불필요하게 모호하게 하는 것을 피하기 위해 매우 상세하게 설명되지 않았다. 포함된 설명과 함께 당업자들은 과도한 실험 없이 적절한 기능을 구현할 수 있을 것이다.
[0045] 본 개시내용의 특정 예시적인 실시예들이 첨부 도면들에 설명되고 도시되지만, 이러한 실시예들은 단지 예시적이고 본 개시내용을 제한하지 않으며, 본 개시내용은 도시되고 설명된 특정 구성들 및 배열들로 제한되지 않는데, 그 이유는 당업자들에게 수정들이 수행될 수 있기 때문이라는 것을 이해해야 한다.
[0046] 본 명세서 및 첨부된 청구항들에 사용된 바와 같이, 용어들 "전구체", "반응물", "반응 가스" 등은 기판 표면과 반응할 수 있는 임의의 가스 종을 지칭하기 위해 상호 교환적으로 사용된다.
[0047] 하나 이상의 실시예들에 따르면, 막 또는 막의 층과 관련하여 "상에(on)"라는 용어는 표면, 예를 들어 기판 표면 상에 직접 존재하는 막 또는 층을 포함할 뿐만 아니라, 막 또는 층과 표면, 예를 들어 기판 표면 사이에 하나 이상의 하부층들이 존재하기도 한다. 따라서, 하나 이상의 실시예들에서, "기판 표면 상에"라는 문구는 하나 이상의 하부층들을 포함하도록 의도된다. 다른 실시예들에서, "상에 직접(directly on)"이라는 문구는 중간 층들 없이 표면, 예를 들어 기판 표면과 콘택하는 층 또는 막을 지칭한다. 따라서, "기판 표면 상에 직접 있는 층"이라는 문구는 그 사이에 층들이 없이 기판 표면과 직접 콘택하는 층을 지칭한다.
[0048] 산화물 재료 및 질화물 재료의 교번하는 층들의 메모리 스택을 기반으로 하는 기존의 3D NAND 디바이스들에서, 실리콘(Si) 기반 재료를 워드 라인으로 사용하는 비-교체 워드 라인 프로세스는 워드 라인 교체 프로세스의 프로세스 어려움들을 피하기 위한 대안적인 방법이다. 그러나, 폴리실리콘 기반 워드 라인의 단점들 중 하나는 산화물/질화물(ON) 몰드(mold)의 텅스텐(W)에 비해 높은 워드 라인 저항이다. 폴리실리콘 워드 라인 저항을 감소시키기 위해, 워드 라인 에지(edge) 실리사이드화(silicidation)가 사용되었다. 그러나, 슬릿에 노출되지 않은 SGD(select-gate-for drain)는 낮은 저항 재료로 캡핑된(capped) 워드 라인을 사용할 수 없다. 셀의 전체 성능은 SGD 게이트의 저항(R), SGD 게이트와 연결된 커패시턴스(C), 및 SGD의 지연 시간(RC 지연)에 의해 영향을 받는다. 따라서, SGD의 RC 지연의 감소는 Si 기반 워드 라인 방식들에서 중요한 이슈이다. 따라서, 하나 이상의 실시예들은 스트래핑 라인들을 채택함으로써 SGD들의 RC 지연을 개선하기 위한 구조 및 통합 방법을 유리하게 제공한다. 하나 이상의 실시예들에서, 적어도 하나의 SGD는 하나 초과의 포지션(position)에서 더 낮은 저항의 금속 라인으로 스트래핑된다.
[0049] 하나 이상의 실시예들은 적어도 하나의 SGD(select-gate-for-drain) 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 포함하는 메모리 어레이를 제조하기 위한 구조들 및 방법들을 제공한다. 메모리 어레이는 적어도 하나의 스트래핑 구역 및 적어도 하나의 스트래핑 콘택을 갖는다. 스트래핑 콘택은 SGD(select-gate-for-drain) 트랜지스터를 스트래핑 라인에 연결시킨다. 하나 이상의 실시예들의 디바이스 및 제조 방법은 유리하게는 RC 지연이 감소된 SGD를 갖는다. 하나 이상의 실시예들에서, 적어도 하나의 스트래핑 구역은 비-스트래핑 구역의 제2 복수의 메모리 홀들보다 밀도가 낮은 제1 복수의 메모리 홀들을 포함한다.
[0050] 하나 이상의 실시예들에서, 금속 증착 및 다른 프로세스들은 격리된 환경(예를 들어, 클러스터 프로세스 도구)에서 수행될 수 있다. 따라서, 본 개시내용의 일부 실시예들은 방법들을 구현하기 위한 관련 프로세스 모듈들을 갖는 통합된 도구 시스템들을 제공한다.
[0051] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 흐름도를 예시한다. 당업자는 방법(10)이 예시된 프로세스들 중 임의의 것 또는 전부를 포함할 수 있다는 것을 인식할 것이다. 추가적으로, 개별 프로세스들의 순서는 일부 부분들에 대해 달라질 수 있다. 방법(10)은 본 개시내용로부터 벗어나지 않고 열거된 프로세스들 중 임의의 것에서 시작할 수 있다.
[0052] 도 1을 참조하면, 동작(15)에서, 메모리 스택이 형성된다. 동작(20)에서, 메모리 스택에 워드 라인 계단이 형성된다. 동작(25)에서, 메모리 스택을 통해 메모리 홀이 패터닝된다. 동작(30)에서, 트랜지스터 층들이 메모리 홀에 증착된다. 동작(35)에서, 비트 라인 패드가 형성된다. 동작(40)에서, SGD(select-gate-for-drain) 컷이 패터닝된다. 동작(45)에서, SGD(select-gate-for-drain) 컷에 의해 형성된 개구에 유전체가 증착된다. 동작(50)에서, 디바이스는 슬릿 패터닝된다. 동작(55)에서, 공통 소스 라인의 희생 층이 제거되고 교체된다. 동작(60)에서, 공통 소스 라인은 에칭되어 공통 소스 라인 콘택 구역을 형성한다. 동작(65)에서, 워드 라인이 형성된다. 동작(70)에서, 워드 라인 상에 낮은 저항률 재료가 형성된다. 동작(75)에서, 슬릿은 유전체 재료로 충전된다. 동작(80)에서, SGD(select-gate-for-drain) 콘택이 형성된다. 동작(85)에서, 스트래핑 라인이 형성된다. 동작(90)에서, 비트 라인 패드 스터드들(studs)이 형성된다. 동작(95)에서, 워드 라인 콘택들이 형성된다.
[0053] 도 2 내지 도 21c는 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따른 메모리 디바이스(100)의 일부를 예시한다.
[0054] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스(100)의 초기 또는 시작 메모리 스택을 예시한다. 일부 실시예들에서, 도 2에 도시된 전자 디바이스(100)는 예시된 바와 같이 베어 기판(bare substrate)(102) 상에 층들로 형성된다. 도 2의 전자 디바이스는 기판(102), 공통 소스 라인(103), 및 메모리 스택(130)으로 구성된다.
[0055] 기판(102)은 당업자에게 공지된 임의의 적합한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에 사용된 바와 같이, 용어 "기판"은 프로세스가 작용하는 표면, 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은 문맥이 달리 명백하게 나타내지 않는 한 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어 기판 및 그 위에 증착되거나 또는 형성된 하나 이상의 막들 또는 피처들을 갖는 기판 둘 모두를 의미할 수 있다.
[0056] 본 명세서에 사용된 "기판"은 제조 프로세스 동안 막 프로세싱이 수행되는 기판 상에 형성된 임의의 기판 또는 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은, 제한 없이, 반도체 웨이퍼들(wafers)을 포함한다. 기판들은 기판 표면을 폴리싱(polish), 에칭(etch), 환원, 산화, 하이드록실화(hydroxylate), 어닐링(anneal) 및/또는 베이킹(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판 자체의 표면 상에 직접 막을 프로세싱하는 것 외에도, 개시된 막 프로세싱 단계들 중 임의의 것이 또한 아래에 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수도 있고, "기판 표면"이라는 용어는 문맥이 지시하는 바와 같은 이러한 하층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0057] 하나 이상의 실시예들에서, 공통 소스 라인(103)은 기판(102) 상에 있다. 공통 소스 라인(103)은 또한 반도체 층들로 지칭될 수 있다. 공통 소스 라인(103)은 당업자에게 공지된 임의의 적절한 기술에 의해 형성될 수 있고, 폴리-실리콘(폴리-Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 공통 소스 라인(103)은 여러 상이한 전도성 또는 반도체 재료를 포함한다. 예를 들어, 하나 이상의 실시예들에서, 도 2에 예시된 바와 같이, 공통 소스 라인(103)은 기판(102) 상의 폴리실리콘 층(104), 폴리실리콘 층 상의 희생 층(106), 및 희생 층(106) 상의 제2 폴리실리콘 층(104)을 포함한다.
[0058] 하나 이상의 실시예들에서, 희생 층(106)은 폴리실리콘 층(104) 상에 형성될 수 있고, 임의의 적합한 재료로 제조될 수 있다. 일부 실시예들에서 희생 층(106)은 제거되고, 이후 프로세스들에서 교체된다. 일부 실시예들에서, 희생 층(106)은 제거되지 않고, 메모리 디바이스(100) 내에 유지된다. 이러한 경우, "희생"이라는 용어는 영구적인 층들을 포함하는 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다. 예시된 실시예에서, 아래에 추가로 설명되는 바와 같이, 희생 층(106)은 동작(70)에서 제거된다. 하나 이상의 실시예들에서, 희생 층(106)은 이웃하는 폴리실리콘 층(104)에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 하나 이상의 실시예들에서, 희생 층은 질화물 재료, 예를 들어, 실리콘 질화물(SiN), 또는 산화물 재료, 예를 들어, 실리콘 산화물(SiOx)을 포함한다.
[0059] 하나 이상의 실시예들에서, 산화물 층(108)은 공통 소스 라인(103)의 최상부 표면 상에 형성된다. 산화물 층(108)은 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 산화물 층(108)은 실리콘 산화물(SiOx)을 포함한다.
[0060] 하나 이상의 실시예들에서, 메모리 스택(130)은 공통 소스 라인(103) 상의 산화물 층(108) 상에 형성된다. 예시된 실시예의 메모리 스택(130)은 복수의 교번하는 제1 층들(110) 및 제2 층들(112)을 포함한다. 도 2에 예시된 메모리 스택(130)은 3개의 쌍들의 교번하는 제1 층들(110) 및 제2 층들(112)을 갖지만, 당업자는 이것이 단지 예시적인 목적들일 뿐이라는 것을 인식한다. 메모리 스택(130)은 임의의 개수의 교번하는 제1 층들(110) 및 제2 층들(112)을 가질 수 있다. 예를 들어, 일부 실시예들에서, 메모리 스택(130)은 192개의 쌍들의 교번하는 제1 층들(110) 및 제2 층들(112)을 포함한다. 다른 실시예들에서, 메모리 스택(130)은 50개 초과 쌍들의 교번하는 제1 층들(110) 및 제2 층들(112), 또는 100개 초과의 쌍들의 교번하는 제1 층들(110) 및 제2 층들(112), 또는 300개 초과의 쌍들의 교번하는 제1 층들(110) 및 제2 층들(112)을 포함한다.
[0061] 하나 이상의 실시예들에서, 제2 층들(112)은 교체 층들이다. 하나 이상의 실시예들에서, 제1 층들(110) 및 제2 층들(112)은 독립적으로 유전체 재료를 포함한다. 하나 이상의 실시예들에서, 유전체 재료는 당업자에게 공지된 임의의 적합한 유전체 재료를 포함할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "유전체 재료"는 전기장에서 분극될 수 있는 전기 절연체를 지칭한다. 일부 실시예들에서, 유전체 재료는 산화물들, 탄소 도핑된 산화물들, 다공성 실리콘 이산화물(SiO2), 실리콘 이산화물(SiO), 실리콘 질화물(SiN), 실리콘 이산화물/실리콘 질화물, 탄화물들, 산탄화물들, 질화물들, 산질화물들, 산탄화질화물들, 중합체들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 유기실리케이트 유리(SiOCH) 중 하나 이상을 포함한다.
[0062] 하나 이상의 실시예들에서, 제2 층들(112)은 제1 층들(110)에 대해 에칭 선택적인 재료를 포함하여, 제2 층들(112)은 제1 층들(110)에 실질적으로 영향을 미치지 않으면서 제거될 수 있다. 하나 이상의 실시예들에서, 제1 층들(110)은 실리콘(Si) 층들을 포함하고, 제2 층들(112)은 실리콘 게르마늄(SiGe) 층들을 포함한다.
[0063] 개별 교번하는 층들은 임의의 적합한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제2 층(112)의 두께는 대략 동일하다. 하나 이상의 실시예들에서, 각각의 제2 층(112)은 제2 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 층(110)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 대략 동일한 두께는 서로 +/- 5 % 이내이다. 일부 실시예들에서, 실리콘 층(도시되지 않음)이 제2 층들(112)과 제1 층들(110) 사이에 형성된다. 실리콘 층의 두께는 제2 층들(112) 또는 제1 층들(110)의 층의 두께에 비해 상대적으로 얇을 수 있다. 하나 이상의 실시예들에서, 제1 층들(110)은 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm를 포함하는 약 0.5 nm 내지 약 30 nm 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제1 층(110)은 약 0.5 내지 약 40 nm 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 층들(112)은 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm를 포함하는 약 0.5 nm 내지 약 30 nm 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 층(112)은 약 0.5 내지 약 40 nm 범위의 두께를 갖는다.
[0064] 하나 이상의 실시예들에서, 제1 층들(110) 및 제2 층들(112)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)에 의해 증착된다. 일부 실시예들에서, 제1 층들(110) 및 제2 층들(112)은 플라즈마 강화 화학 기상 증착(PE-CVD)에 의해 증착된다. 개별 교번하는 층들은 임의의 적합한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제2 층(112)의 두께는 대략 동일하다. 하나 이상의 실시예들에서, 각각의 제2 층(112)은 제1 제2 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 층(110)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 대략 동일한 두께는 서로 +/- 5 % 이내이다. 하나 이상의 실시예들에서, 제1 층들(110)은 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm를 포함하는 약 0.5 nm 내지 약 30 nm 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 층들(112)은 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm 및, 약 30 nm를 포함하는 약 0.5 nm 내지 약 30 nm 범위의 두께를 갖는다.
[0065] 하나 이상의 실시예들에서, SGD(select-gate-for-drain) 재료(116)는 메모리 스택(130)의 최상부 표면 상에 형성된다. 하나 이상의 실시예들에서, SGD(select-gate-for-drain) 게이트 재료(116)는 산화물 층(114)의 최상부 표면 상에 형성된다. 하나 이상의 실시예들에서, SGD(select-gate-for-drain) 게이트 재료(116)는 폴리실리콘 또는 금속 중 하나 이상을 포함한다. 금속은 당업자에게 공지된 임의의 적합한 금속을 포함할 수 있다. 일부 실시예들에서, 금속은 내화성 금속이다. 하나 이상의 실시예들에서, 금속은 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 및 오스뮴(Os) 중 하나 이상으로부터 선택될 수 있다.
[0066] 하나 이상의 실시예들에서, 산화물 재료(118)는 SGD(select-gate-for-drain) 재료(116)의 최상부 표면 상에 형성된다. 산화물 재료(118)는 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 산화물 재료는 실리콘 산화물(SiOx)을 포함한다.
[0067] 도 3을 참조하면, 방법(10)의 동작(20)에서 계단 형성물이 생성된다. 하나 이상의 실시예들에서, 계단 형성물은 제2 층들(112)의 최상부 표면(134)을 노출시킨다. 최상부 표면(134)은 아래에서 설명되는 바와 같이 형성될 워드 라인 콘택들을 위한 공간을 제공하기 위해 사용될 수 있다. 적절한 충전 재료(135)가 계단 형성물 외부의 공간을 차지하도록 증착될 수 있다. 당업자에 의해 이해될 바와 같이, 적절한 충전 재료(135)는 인접한 워드 라인들 사이의 전기적 단락을 방지하는 임의의 재료일 수 있다. 계단 형성물은 각 워드 라인이 아래의 워드 라인보다 더 작은 폭을 갖는다(도면들에서 왼쪽에서 오른쪽으로 예시됨). "위" 및 "아래"와 같은 상대적인 용어들의 사용은 본 개시내용의 범위를 공간의 물리적 배향으로 제한하는 것으로 간주되어서는 안 된다.
[0068] 예시의 편의를 위해, 도 4 내지 도 21에는 계단 형성물이 도시되어 있지 않지만, 그러나, 당업자에 의해 인식되는 바와 같이, 계단 형성물이 존재한다는 점에 유의해야 한다.
[0069] 도 4 내지 도 5b는 메모리 스택(130)을 통한 메모리 스트링의 형성을 예시한다. 도 4를 참조하면, 동작(25)에서 메모리 홀 채널(120)은 메모리 스택(130)을 통해 개방/패터닝된다. 일부 실시예들에서, 메모리 홀 채널(120)을 개방하는 것은 산화물 층(118), SGD(select-gate-for-drain) 재료(116), 산화물 층(114), 메모리 스택(130), 공통 소스 라인(103)을 통해 기판(102)으로 에칭하는 것을 포함한다. 메모리 홀 채널(120)은 제2 층들(112)의 표면들(126) 및 제1 층들(110)의 표면들(124)을 노출시키는 메모리 스택(130)을 통해 연장되는 측벽들을 갖는다.
[0070] SGD(select-gate-for-drain) 게이트 재료(116)는 메모리 홀 채널(120)의 측벽들로서 노출된 표면들(136)을 갖는다. 메모리 홀 채널(120)은 메모리 홀 채널(120)의 측벽 표면들(136, 124, 126) 및 최하부(115)가 기판(102) 내에 형성되도록 기판(102) 내로 일정 거리만큼 연장된다. 메모리 홀 채널(120)의 최하부(115)는 기판(102)의 두께 내의 임의의 지점에 형성될 수 있다. 일부 실시예들에서, 메모리 홀 채널(120)은 기판(102) 두께의 약 10 % 내지 약 90 % 범위, 또는 약 20 % 내지 약 80 % 범위, 또는 약 30 % 내지 약 70 % 범위, 또는 약 40 % 내지 약 60 % 범위로 기판(102) 내로 두께가 연장된다. 일부 실시예들에서, 메모리 홀 채널(120)은 10 nm보다 크거나 같은 만큼 기판(102) 내로 거리가 연장된다. 일부 실시예들에서, 메모리 홀 채널(120)은 SGD(select-gate-for-drain) 게이트(116) 및 산화물 층(118)의 최상부 표면으로부터 메모리 스택을 통해 기판의 최하부 표면까지 연장된다.
[0071] 도 5a는 메모리 홀 채널(120)에 트랜지스터 층들(128)이 형성되는 동작(30)을 나타낸다. 트랜지스터 층들(128)은 당업자에게 공지된 임의의 적절한 기술에 의해 형성될 수 있다. 일부 실시예들에서, 트랜지스터 층들은 등각 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 트랜지스터 층들은 원자층 증착 또는 화학 기상 증착 중 하나 이상에 의해 형성된다.
[0072] 하나 이상의 실시예들에서, 트랜지스터 층들(128)의 증착은 실질적으로 등각이다. 본 명세서에 사용되는 바와 같이, "실질적으로 등각"인 층은 (예를 들어, 측벽들의 최상부, 중간 및 최하부 상에서 그리고 메모리 홀 채널(120)의 최하부 상에서) 두께가 전체적으로 거의 동일한 층을 지칭한다. 실질적으로 등각인 층은 두께가 약 5 %, 2 %, 1 % 또는 0.5 % 이하만큼 변화한다. 메모리 홀 내의 트랜지스터 층들(128)은 알루미늄 산화물(AlO) 층, 차단 산화물 층, 트랩 층(trap layer), 터널(tunnel) 산화물 층, 및 채널 층 중 하나 이상을 포함할 수 있다.
[0073] 도 5a의 구역(132)의 확대도인 도 5b를 참조하면, 하나 이상의 실시예들에서, 트랜지스터 층들(128)은 메모리 홀 채널(120) 내의 알루미늄 산화물 층(128a), 차단 산화물 층(128b), 질화물 트랩 층(128c), 터널 산화물 층(128d), 및 채널 재료(128e)를 포함한다. 하나 이상의 실시예들에서, 채널 재료(128e)는 폴리실리콘을 포함한다. 하나 이상의 실시예들에서, 알루미늄 산화물 층(128a)은 메모리 홀 채널(120) 내에서 메모리 홀 채널(120)의 측벽들 상에 증착된다.
[0074] 트랜지스터 층들(128)은 예를 들어 메모리 홀 채널(120)의 치수들에 따라 임의의 적절한 두께를 가질 수 있다. 일부 실시예들에서, 트랜지스터 층들(128)은 약 0.5 nm 내지 약 50 nm 범위, 또는 약 0.75 nm 내지 약 35 nm 범위, 또는 약 1 nm 내지 약 20 nm 범위의 두께를 갖는다.
[0075] 하나 이상의 실시예들에서, 트랜지스터 층들(128)은 메모리 트랜지스터를 포함하고, 트랜지스터 층들(128)은 알루미늄 산화물(AlO), 차단 산화물, 트랩 재료, 터널 산화물, 및 채널 층/채널 재료로부터 선택된 하나 이상의 트랜지스터 층들을 독립적으로 포함한다.
[0076] 도 6a 내지 도 7b는 비트 라인 패드(136)가 트랜지스터 층들(128)의 최상부 표면 상에 그리고 산화물 층(118)에 형성되는 방법(10)의 동작(35)을 도시한다. 하나 이상의 실시예들에서, 비트 라인 패드(136)는 SGD(select-gate-for-drain) 트랜지스터의 드레인 측에 형성된다. 비트 라인 패드(136)는 폴리실리콘을 포함하는(그러나 이에 제한되지 않음), 당업자에게 공지된 임의의 적합한 재료일 수 있다. 도 6a 및 도 6b를 참조하면, 트랜지스터 층들(128)은 리세스(131)를 형성하기 위해 에칭백(etch back)된다. 도 7a 및 도 7b에 예시된 바와 같이, 리세스(131)는 그 후 비트 라인 패드(136)로 충전된다.
[0077] 도 8을 참조하면, 동작(40)에서, 선택 게이트는 메모리 스택 내로 에칭/절단되어 개구(138)를 형성한다. 일부 실시예들에서, 이것은 SGD(select-gate-for-drain) 컷을 패터닝하는 것으로 지칭될 수 있다. 개구(138)는 산화물 층(118)의 최상부 표면으로부터 산화물 층(114)의 최상부 표면까지 연장된다. 에칭/패터닝은 당업자에게 공지된 임의의 적절한 수단에 의해 수행될 수 있다. 하나 이상의 실시예들에서, 개구(138)를 형성하는 것은 SGD(selection-gate-for-drain) 분리 에칭을 포함한다.
[0078] 도 9를 참조하면, 동작(45)에서, SGD(selection-gate-for-drain) 격리부가 개구(138)에 형성된다. 하나 이상의 실시예들에서, SGD(selection-gate-for-drain) 격리부를 형성하는 것은 개구(138)에 유전체 재료(140)를 증착하는 것을 포함한다. 유전체 재료(140)는 당업자에게 공지된 임의의 적절한 방법에 의해 증착될 수 있다. 하나 이상의 실시예들에서, 유전체 재료(140)는 원자층 증착(ALD)에 의해 증착된다. 유전체 재료(140)은 당업자에게 공지된 임의의 적절한 유전체 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 유전체 재료(140)는 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiON) 중 하나 이상을 포함한다.
[0079] 일부 예시되지 않은 실시예들에서, 유전체 재료(140)는 개구(138)에 증착될 수 있고, 산화물 층(118)의 최상부 표면 상에 오버버든(overburden)을 형성할 수 있다. 그 다음, 오버버든은 당업자에게 공지된 임의의 적합한 기술에 의해 제거될 수 있다. 예를 들어, 하나 이상의 실시예들에서, 오버버든은 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다.
[0080] 도 10을 참조하면, 방법(10)의 동작(50)에서, 메모리 스택(130)은 산화물 층(118)의 최상부 표면으로부터 공통 소스 라인(103)의 희생 층(106)까지 연장되는 슬릿 패턴 개구들(142)을 형성하도록 슬릿 패터닝된다.
[0081] 도 11은 공통 소스 라인(103)의 희생 층(106)이 제거되어 개구(144)를 형성하는 방법(10)의 동작(55)을 예시한다. 희생 층(106)은 선택적 에칭, 고온 인산 등을 포함하는(그러나 이에 제한되지 않음), 당업자에게 공지된 임의의 적합한 기술에 의해 제거될 수 있다.
[0082] 도 12a, 및 도 12a의 구역(132)의 확대도인 도 12b는 채널 재료(128e)가 노출되어 공통 소스 라인 콘택 구역(145)을 형성하는 방법(10)의 동작(60)을 도시한다. 채널 재료(128e)는 공통 소스 라인 콘택 구역(145)에서 알루미늄 산화물(AlO) 층(128a), 차단 산화물 층(128b), 트랩 층(128c), 및 터널 산화물 층(128d)을 제거함으로써 노출된다.
[0083] 도 13a 및 도 13b는 폴리실리콘 층(146)이 개구(144)에 증착되어, 공통 소스 라인 희생 층(106)을 대체하는 방법(10)의 동작(55)을 도시한다. 폴리실리콘 층(146)은 도핑되거나 또는 도핑되지 않을 수 있다.
[0084] 워드 라인이 형성되는 동작(65)
[0085] 도 14a 내지 도 15b는 워드 라인들이 형성되는 동작(65)을 예시한다. 도 14a 및 도 14b를 참조하면, 제2 층들(112)은 개구(148)를 형성하기 위해 제거된다. 제2 층들(112)은 당업자에게 공지된 임의의 적절한 수단에 의해 제거될 수 있다. 하나 이상의 실시예들에서, 제2 층들(112)은 선택적 에칭, 예를 들어 선택적 습식 에칭 또는 선택적 건식 에칭에 의해 제거된다. 제2 층들(112)의 제거는 개구(148)를 형성한다.
[0086] 도 15a 및 도 15b는 개구(148) 내에 등각 유전체 층(150)을 증착하는 것을 도시한다. 도 15b는 도 15a의 영역(132)의 확대도이다. 유전체 층(150)은 당업자에게 공지된 임의의 적절한 유전체 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 유전체 층(150)은 예를 들어, 실리콘 이산화물, 실리콘 산화물, 탄소 도핑 산화물("CDO"), 예를 들어, 탄소 도핑 실리콘 이산화물, 다공성 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 이들의 임의의 조합과 같은 재료들을 포함하는(그러나 이에 제한되지 않음) 로우-k 유전체이다. "실리콘 산화물"이라는 용어가 유전체 층(136)을 설명하기 위해 사용될 수 있지만, 당업자는 본 개시내용이 특정 화학량론으로 제한되지 않는다는 것을 인식할 것이다. 예를 들어, "실리콘 산화물" 및 "실리콘 이산화물"이라는 용어들은 둘 모두 임의의 적절한 화학량론적 비로 실리콘 및 산소 원자들을 갖는 재료를 설명하기 위해 사용될 수 있다. 이는, 예를 들어 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은, 본 개시내용에 열거된 다른 재료들에 대해서도 마찬가지이다. 특정 실시예들에서, 유전체 층(150)은 실리콘 산화물을 포함한다.
[0087] 동작(70)에서, 낮은 저항 워드 라인이 유리하게 형성된다. 하나 이상의 실시예들에서, 워드 라인이 낮은 저항률 재료들을 포함하는 것이 유리할 수 있다. 일부 실시예들에서, 낮은 저항률 재료는 5 μΩcm 내지 100 μΩcm 범위의 저항률을 갖는다. 일부 실시예들에서, 도 16 및 도 17에 예시된 바와 같이, 워드 라인을 리세스하고 워드 라인의 리세스 부분에 낮은 저항률 재료들을 선택적으로 성장시킴으로써 낮은 저항률 재료들이 형성될 수 있다. 다른 실시예들에서, 낮은 저항률 재료들은 금속 층을 증착하고 워드 라인 구역 및 공통 소스 라인 구역에서 금속을 실리사이드화함으로써 형성될 수 있다.
[0088] 도 16을 참조하면, 워드 라인 제1 재료 층(110)을 리세스하여 리세스 구역(147)을 형성한다. 도 17을 참조하면, 낮은 저항률 재료(152)가 슬릿(142)에서 리세스 구역(147) 내로 등각으로 증착된다. 낮은 저항률 재료(152)는 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 낮은 저항률 재료(152)는 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo), 니켈(Ni) 또는 이들의 실리사이드 중 하나 이상을 포함한다. 따라서, 하나 이상의 실시예들에서, 낮은 저항률 재료(152)는 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 텅스텐 실리사이드(WSi), 루테늄 실리사이드(RuSi), 알루미늄 실리사이드(AlSi), 이리듐 실리사이드(IrSi), 탄탈륨 실리사이드(TaSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi), 몰리브덴 실리사이드(MoSi), 및 니켈 실리사이드(NiSi) 중 하나 이상을 포함한다. 따라서, 하나 이상의 실시예들에서, 메모리 트랜지스터는 제1 재료(110) 및 제2 재료(152)를 포함하고, 제1 재료(110)는 제2 재료(152)보다 높은 저항을 갖는다. 따라서, 폴리실리콘 워드 라인은 제1 재료 및 제2 재료를 포함하고, 제1 재료(110)는 제2 재료(152)보다 더 높은 저항을 갖고, 제2 재료(152)는 슬릿 구역(즉, 충전 슬릿(142))에 인접한다.
[0089] 하나 이상의 실시예들에서, 슬릿(142)은 절연체 재료로 충전된다. 절연체 재료는 당업자에게 공지된 임의의 적합한 재료일 수 있다. 하나 이상의 실시예들에서, 절연체 재료는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상으로부터 선택된다.
[0090] 도 18a 내지 도 21c는 SGD 스트래핑 라인을 명확하게 보여주기 위해 정상 어레이 구역 및 SGD 스트래핑 구역 모두에 대한 단면도들(103, 100, 105, 107)을 도시한다.
[0091] 도 18a 및 도 18b를 참조하면, SGD와 스크래핑 라인을 연결시키기 위한 콘택이 형성된다. SGD 콘택 홀(158)이 패터닝되어, 메모리 홀들이 누락된 구역에 형성된다. 비-어레이 구역에서 다른 콘택과 함께 스크래핑 콘택 라인이 형성될 수 있다.
[0092] 도 19a 및 도 19b를 참조하면, 스트래핑 라인 구역(160)이 형성된다. 스크래핑 라인 구역(160)은 비-어레이 구역에서 다른 금속화와 함께 형성될 수 있다.
[0093] 도 20a 및 도 20b를 참조하면, 스트래핑 라인 구역(160)은 스트래핑 라인(162)을 형성하기 위해 배리어(barrier) 금속 및 금속 중 하나 이상으로 충전된다. 배리어 금속은 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 배리어 금속은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 하나 이상을 포함한다. 금속은 당업자에게 공지된 임의의 적합한 금속을 포함할 수 있다. 하나 이상의 실시예들에서, 금속은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 및 몰리브덴(Mo) 중 하나 이상을 포함한다. 특정 실시예들에서, 스트래핑 라인(162)은 텅스텐(W)을 포함한다.
[0094] 도 21a 내지 도 21c를 참조하면, 비트 라인(168), 비트 라인 콘택(166), 및 비트 라인 스터드(164)를 포함하는 스트래핑 콘택들이 형성된다.
[0095] 다른 실시예들에서, 반도체 디바이스를 형성하는 방법이 제공된다. 반도체 디바이스는 SGD(select gate for drain) 트랜지스터를 포함하는 3차원 수직 메모리 스트링을 가질 수 있다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은 메모리 스택을 통해 연장되는 복수의 메모리 홀들을 형성하는 단계를 포함한다. 메모리 스택은 기판 상에 제1 층 및 제2 층의 교번하는 층들을 포함한다. 트랜지스터 층들은 복수의 메모리 스트링들을 형성하기 위해 복수의 메모리 홀들에 증착된다. 복수의 메모리 스트링들 각각의 최상부 표면 상에는 비트 라인 패드가 형성되어 있다. 이어서, SGD(select-gate-for-drain) 트랜지스터가 메모리 스택의 최상부 부분 상에 형성된다. 메모리 스택은 메모리 스택을 통해 기판으로 연장되는 슬릿을 형성하도록 패터닝된다. 제1 층이 제거되어 메모리 스택에 개구를 형성하고, 유전체 재료가 개구에 증착된다. 제2 층은 리세스되어 리세스 구역을 형성하고, 낮은 저항률 재료가 리세스 구역에 증착된다. 슬릿은 충전 슬릿을 형성하도록 충전된다. 이어서, SGD 콘택이 형성되고, 스트래핑 라인이 메모리 스택의 최상부 표면 상에 형성된다. 스트래핑 라인은 SGD(select-gate-for-drain) 콘택과 콘택한다.
[0096] 본 개시내용의 추가적인 실시예들은, 도 22에 도시된 바와 같이, 설명된 메모리 디바이스들 및 방법들의 형성을 위한 프로세싱 도구들(900)에 관한 것이다.
[0097] 클러스터 도구(900)는 복수의 측면들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 이송 스테이션(921, 931) 내에 위치결정되며, 로봇 블레이드 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0098] 클러스터 도구(900)는 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)을 포함하며, 이들은 프로세스 스테이션들로도 지칭된다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들과 격리된 별도의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 사전세정 챔버, 버퍼 챔버, 이송 공간(들), 웨이퍼 오리엔터(orienter)/디가스(degas) 챔버, 극저온 냉각 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 또는 워드 라인 증착 챔버를 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 구성요소들의 특정 배열은 클러스터 도구에 따라 달라질 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0099] 일부 실시예들에서, 클러스터 도구(900)는 SGD(selection-gate-for-drain) 패터닝 챔버를 포함한다. 일부 실시예들의 SGD(selection-gate-for-drain) 패터닝 챔버는 하나 이상의 선택적 에칭 챔버를 포함한다.
[00100] 도 22에 도시된 실시예에서, 클러스터 도구(900)의 전면에는 팩토리 인터페이스(factory interface)(950)가 연결되어 있다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면(951)에 로딩(loading) 챔버(954) 및 언로딩(unloading) 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되어 있고 언로딩 챔버(956)가 우측에 도시되어 있지만, 당업자들은 이것이 단지 하나의 가능한 구성을 나타내는 것이라는 것을 이해할 것이다.
[00101] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예를 들어 클러스터 도구(900)에서 프로세싱되는 기판들에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 복수의 웨이퍼들이 카세트 내에 위치결정된 상태로 웨이퍼 카세트를 유지하도록 크기가 정해진다.
[00102] 로봇(952)은 팩토리 인터페이스(950) 내에 있고, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 로딩 챔버(954)의 카세트로부터 팩토리 인터페이스(950)를 통해 로드 록(load lock) 챔버(960)로 웨이퍼를 이송할 수 있다. 로봇(952)은 또한 웨이퍼를 로드 록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956)의 카세트로 이송할 수 있다. 당업자들에 의해 이해되는 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예를 들어, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드 록 챔버(960) 사이에서 웨이퍼들을 이송하는 제1 로봇, 및 로드 록(962)과 언로딩 챔버(956) 사이에서 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[00103] 도시된 클러스터 도구(900)는 제1 섹션(section)(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드 록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 내부에 위치결정된 적어도 하나의 로봇(925)을 갖는 제1 이송 챔버(921)를 포함한다. 로봇(925)은 또한 로봇식 웨이퍼 이송 기구로 지칭된다. 제1 이송 챔버(921)는 로드 록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(922, 924)에 대해 중앙에 위치된다. 일부 실시예들의 로봇(925)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중 암 로봇이다. 일부 실시예들에서, 제1 이송 챔버(921)는 하나 초과의 로봇식 웨이퍼 이송 기구를 포함한다. 제1 이송 챔버(921) 내의 로봇(925)은 제1 이송 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇식 기구의 원위 단부에 위치된 웨이퍼 이송 블레이드 상에서 운반된다.
[00104] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버들일 수 있다. 통과 챔버들(922, 924)은 예를 들어 제2 섹션(930)에서 프로세싱하기 전에 웨이퍼를 극저온 냉각하거나 또는 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 후-프로세싱을 허용하기 위해 사용될 수 있다.
[00105] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918), 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 구성요소일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 프로세싱 유닛, 메모리, 적절한 회로들, 및 스토리지(storage)를 포함하는 컴퓨터일 수 있다.
[00106] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버가 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴(software routine)으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한 프로세서에 의해 제어되는 하드웨어로부터 원격에 위치된 제2 프로세서(도시되지 않음)에 의해 저장되고 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[00107] 하나 이상의 실시예들에서, 프로세싱 도구는, 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들로부터 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 SGD(selection-gate-for-drain) 패터닝 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 ― 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 각 프로세스 스테이션들에서 발생하는 프로세스를 제어하도록 구성됨 ― 를 포함한다.
[00108] 하나 이상의 실시예들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버가 다음의 동작들을 수행하게 하는 명령어들을 포함하는 비-일시적 컴퓨터 판독 가능 매체를 제공하며, 그 동작들은, 메모리 스택을 통해 연장되는 복수의 메모리 홀들을 형성하는 동작 ― 메모리 스택은 기판 상에 제1 층 및 제2 층의 교번하는 층들을 포함함 ―; 복수의 메모리 스트링들을 형성하기 위해 복수의 메모리 홀들에 트랜지스터 층들을 증착하는 동작; 복수의 메모리 스트링들 각각의 최상부 표면 상에 비트 라인 패드를 형성하는 동작; 메모리 스택의 최상부 부분 상에 SGD(select-gate-for-drain) 트랜지스터를 형성하는 동작; 메모리 스택을 통해 기판으로 연장되는 슬릿을 형성하는 동작; 메모리 스택에 개구를 형성하기 위해 제1 층을 제거하는 동작; 개구에 유전체 재료를 증착하는 동작; 리세스 구역을 형성하기 위해 제2 층을 리세스하는 동작; 리세스 구역에 낮은 저항률 재료를 증착하는 동작; 충전 슬릿을 형성하기 위해 슬릿을 충전하는 동작; SGD(select-gate-for-drain)콘택을 형성하는 동작; 및 메모리 스택의 최상부 표면 상에 스트래핑 라인을 형성하는 동작 ― 스트래핑 라인은 SGD(select-gate-for-drain) 콘택과 콘택함 ― 을 포함한다.
[00109] 본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음 청구항들의 맥락에서) 단수형 용어의 사용 및 유사한 지시어들은, 여기에 달리 지시되지 않거나 또는 문맥상 명백하게 모순되지 않는 한, 단수 및 복수 둘 모두를 포함하는 것으로 해석되어야 한다. 본 명세서에서 값들의 범위들에 대한 언급은, 본 명세서에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 참조하는 단순한 방법으로서 역할을 하도록 의도될 뿐이며, 각각의 개별 값은 본 명세서에 개별적으로 인용된 것처럼 본 명세서에 통합된다. 본 명세서에 설명된 모든 방법들은 본 명세서에 달리 지시되지 않거나 또는 문맥상 달리 명백히 모순되지 않는 한 임의의 적합한 순서로 수행될 수 있다. 여기에 제공된 임의의 및 모든 예들 또는 예시적인 언어(예를 들어, "와 같은")의 사용은 단지 재료들 및 방법들을 더 잘 설명하도록 의도되며, 달리 청구되지 않는 한 범위에 대한 제한을 암시하지 않는다. 본 명세서의 어떤 언어도 임의의 청구되지 않은 요소를 개시된 재료들 및 방법들의 실시에 필수적인 것으로 지시하는 것으로 해석되어서는 안 된다.
[00110] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[00111] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 메모리 디바이스로서,
    적어도 하나의 SGD(select-gate-for-drain) 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 포함하는 메모리 어레이를 포함하며,
    상기 메모리 어레이는 적어도 하나의 스트래핑 구역(strapping region) 및 적어도 하나의 스트래핑 콘택(contact)을 갖고, 상기 적어도 하나의 스트래핑 콘택은 SGD(select-gate-for-drain) 트랜지스터를 스트래핑 라인(line)에 연결시키는, 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 적어도 하나의 스트래핑 구역은 비-스트래핑 구역의 제2 복수의 메모리 홀(hole)들보다 밀도가 낮은 제1 복수의 메모리 홀들을 포함하는, 반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 SGD(select-gate-for-drain) 트랜지스터는 폴리실리콘 워드 라인(poly-silicon word line)을 포함하는, 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 메모리 트랜지스터는 제1 재료 및 제2 재료를 포함하고, 상기 제1 재료는 상기 제2 재료보다 더 높은 저항을 갖는, 반도체 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제2 재료는 상기 메모리 어레이의 슬릿(slit) 구역에 인접하는, 반도체 메모리 디바이스.
  6. 제1항에 있어서,
    상기 스트래핑 라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 및 루테늄(Ru) 중 하나 이상을 포함하는, 반도체 메모리 디바이스.
  7. 반도체 메모리 디바이스로서,
    기판 상의 메모리 스택(stack) ― 상기 메모리 스택은 워드 라인 및 유전체 재료의 교번하는 층들을 포함함 ―;
    상기 메모리 스택을 통해 연장되는 복수의 메모리 트랜지스터들;
    상기 메모리 스택을 통해 연장되고 상기 복수의 메모리 트랜지스터들에 인접하는 충전 슬릿(filled slit); 및
    상기 메모리 스택의 최상부 부분에 있는 복수의 SGD(select-gate-for-drain) 트랜지스터들 ― 상기 복수의 SGD(select-gate-for-drain) 트랜지스터들 중 적어도 하나는 스트래핑 라인에 전기적으로 연결됨 ― 을 포함하는, 반도체 메모리 디바이스.
  8. 제7항에 있어서,
    상기 복수의 SGD(select-gate-for-drain) 트랜지스터들 각각은 폴리실리콘 워드 라인을 포함하는, 반도체 메모리 디바이스.
  9. 제7항에 있어서,
    폴리실리콘 워드 라인은 제1 재료 및 제2 재료를 포함하고, 상기 제1 재료는 상기 제2 재료보다 더 높은 저항을 갖고, 상기 제2 재료는 상기 충전 슬릿에 인접하는, 반도체 메모리 디바이스.
  10. 제9항에 있어서,
    상기 제2 재료는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 루테늄(Ru), 탄탈륨(Ta), 또는 이들의 실리사이드(silicide) 중 하나 이상을 포함하는, 반도체 메모리 디바이스.
  11. 제7항에 있어서,
    상기 복수의 메모리 트랜지스터들 각각은 알루미늄 산화물(AlO), 차단 산화물, 트랩(trap) 재료, 터널(tunnel) 산화물, 및 채널 재료로부터 선택된 하나 이상의 트랜지스터 층들을 포함하는, 반도체 메모리 디바이스.
  12. 제7항에 있어서,
    상기 충전 슬릿은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상으로부터 선택된 절연체 재료를 포함하는, 반도체 메모리 디바이스.
  13. 제7항에 있어서,
    상기 기판은 공통 소스(source) 라인이고, 상기 공통 소스 라인은 희생 층, 산화물 층, 및 폴리실리콘 층을 포함하는, 반도체 메모리 디바이스.
  14. 제7항에 있어서,
    상기 스트래핑 라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 및 루테늄(Ru) 중 하나 이상을 포함하는, 반도체 메모리 디바이스.
  15. 반도체 디바이스를 형성하는 방법으로서,
    메모리 스택을 통해 연장되는 복수의 메모리 홀들을 형성하는 단계 ― 상기 메모리 스택은 기판 상에 제1 층 및 제2 층의 교번하는 층들을 포함함 ―;
    복수의 메모리 스트링(string)들을 형성하기 위해 상기 복수의 메모리 홀들에 트랜지스터 층들을 증착하는 단계;
    상기 복수의 메모리 스트링들 각각의 최상부 표면 상에 비트 라인 패드(bit line pad)를 형성하는 단계;
    상기 메모리 스택의 최상부 부분 상에 SGD(select-gate-for-drain) 트랜지스터를 형성하는 단계;
    상기 메모리 스택을 통해 상기 기판까지 연장되는 슬릿을 형성하는 단계;
    상기 메모리 스택에 개구를 형성하기 위해 상기 제1 층을 제거하는 단계;
    상기 개구에 유전체 재료를 증착하는 단계;
    리세스 구역(recessed region)을 형성하기 위해 상기 제2 층을 리세스하는 단계;
    상기 리세스 구역에 낮은 저항률 재료를 증착하는 단계;
    충전 슬릿을 형성하기 위해 상기 슬릿을 충전하는 단계;
    SGD(select-gate-for-drain) 콘택을 형성하는 단계; 및
    상기 메모리 스택의 최상부 표면 상에 스트래핑 라인을 형성하는 단계 ― 상기 스트래핑 라인은 상기 SGD(select-gate-for-drain) 콘택과 콘택함 ― 를 포함하는, 반도체 디바이스를 형성하는 방법.
  16. 제15항에 있어서,
    상기 트랜지스터 층들은 알루미늄 산화물(AlO) 층, 차단 산화물 층, 트랩 층, 터널 산화물 층, 및 채널 층 중 하나 이상을 포함하는, 반도체 디바이스를 형성하는 방법.
  17. 제15항에 있어서,
    상기 낮은 저항률 재료는 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 또는 이들의 실리사이드 중 하나 이상을 포함하는, 반도체 디바이스를 형성하는 방법.
  18. 제15항에 있어서,
    상기 충전 슬릿은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상으로부터 선택된 절연체 재료를 포함하는, 반도체 디바이스를 형성하는 방법.
  19. 제15항에 있어서,
    상기 기판은 공통 소스 라인이고, 상기 공통 소스 라인은 희생 층, 산화물 층, 및 폴리실리콘 층을 포함하는, 반도체 디바이스를 형성하는 방법.
  20. 제15항에 있어서,
    상기 스트래핑 라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 및 루테늄(Ru) 중 하나 이상을 포함하는, 반도체 디바이스를 형성하는 방법.
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