TWI837494B

TWI837494B - 用於3d nand之選擇閘極隔離

Info

Publication number: TWI837494B
Application number: TW110126930A
Authority: TW
Inventors: 姜昌錫; 北島知彦
Original assignee: 美商應用材料股份有限公司
Priority date: 2020-08-18
Filing date: 2021-07-22
Publication date: 2024-04-01

Abstract

描述一種記憶體串，其在延伸穿過基板上的記憶體堆疊之垂直孔中包括至少一個汲極選擇閘極(SGD)電晶體及至少一個記憶體電晶體。記憶體堆疊包括交替的非替換字線及替換絕緣體。經填充狹縫延伸穿過記憶體堆疊，且在記憶體堆疊中存在與該經填充狹縫相鄰之至少兩個汲極選擇閘極(SGD)隔離區域。汲極選擇閘極(SGD)切口被圖案化至記憶體堆疊中之頂部數對交替層中。經由切口開口，移除記憶體堆疊之犧牲層，且使用絕緣層填充該開口。

Description

用於3D　NAND之選擇閘極隔離

本揭示案之實施例係關於電子元件之領域，及用於製造電子元件之方法及設備。更特定而言，本揭示案之實施例提供一種3D-NAND選擇電晶體及其形成方法。

半導體技術飛速進步，且元件尺寸已隨著技術進步而縮小，以提供每單位空間更快的處理及儲存。在NAND元件中，串電流需要足夠高以獲得足夠電流來區分開(ON)及關(OFF)單元。串電流取決於載流子遷移率，藉由擴大矽通道之晶粒大小來增強載流子遷移率。

當前3D-NAND元件在兩個狹縫之間具有多個記憶體孔，該等3D-NAND元件具有包括氧化物材料及氮化物材料的交替層之記憶體堆疊。為了由字線及位元線存取每一單元，狹縫之間的記憶體孔需要藉由汲極選擇閘極(select gate at drain, SGD)切口進行劃分。舉例而言，具有八個記憶體孔及一個虛設孔之東芝96L堆疊3D NAND具有一個SGD切口，其將該等孔分離成兩組。為了減小3D-NAND之陣列大小，狹縫之間的孔數(nHole)需要增加。若nHole增加8個孔以上，則對於相同技術，需要一個以上SGD切口。應可藉由位元線(BL)與字線(WL)之組合單獨地存取同一位元線位準下之孔。換言之，藉由汲極選擇閘極(SGD)及位元線獨立地選擇同一位元線下之孔。出於此目的，狹縫之間的SGD應藉由SGD切口分離開。當狹縫之間的孔數(nHole)小時（例如，≦8），一個SGD切口將汲極選擇閘極(SGD)分離開。然而，當狹縫之間的孔數(nHole)大時（例如，≧12），每四個孔需要添加SGD切口。

因此，此項技術中需要一種具有汲極選擇閘極(SGD)切口之3D-NAND元件，及製造此3D-NAND元件的方法。

本揭示案之一或更多個實施例係針對一種半導體記憶體元件。在一或更多個實施例中，一種半導體記憶體元件包括：記憶體串，在延伸穿過基板上之記憶體堆疊的垂直孔中包括至少一個汲極選擇閘極(SGD)電晶體及至少一個記憶體電晶體，該記憶體堆疊包括交替的非替換字線及替換絕緣體；經填充狹縫，延伸穿過該記憶體堆疊；及至少兩個汲極選擇閘極(SGD)隔離區域，在記憶體堆疊中與經填充狹縫相鄰。

本揭示案之額外實施例係針對一種形成半導體元件之方法。在一或更多個實施例中，一種形成具有三維垂直記憶體串的半導體元件之方法，該三維垂直記憶體串包括汲極選擇閘極(SGD)電晶體及記憶體電晶體，該方法包括：在基板上之包括第一層及第二層的交替層之記憶體堆疊中形成第一開口；使第二層經由該第一開口凹陷以形成第一凹陷區域；在第一開口中及第一凹陷區域中形成汲極選擇閘極(SGD)隔離；穿過記憶體堆疊形成記憶體串構造；形成自該記憶體堆疊之頂表面延伸至基板的狹縫；移除該等第二層以形成第二開口；及藉由絕緣材料填充第二開口及狹縫。

本揭示案之另外實施例係針對一種非暫時性電腦可讀媒體。在一或更多個實施例中，一種非暫時性電腦可讀媒體包括指令，當由處理腔室之控制器執行時，該等指令使該處理腔室執行如下操作：在基板上之包括第一層及第二層的交替層之記憶體堆疊中形成第一開口；使第二層經由第一開口凹陷以形成第一凹陷區域；在第一開口中及第一凹陷區域中形成汲極選擇閘極(SGD)隔離；穿過記憶體堆疊形成記憶體串構造；形成自記憶體堆疊之頂表面延伸至基板的狹縫；移除該等第二層以形成第二開口；及藉由絕緣材料填充第二開口及該狹縫。

在描述本揭示案之若干例示性實施例之前，應理解，本揭示案並不限於以下描述中所述之構造或製程步驟的細節。本揭示案能夠有其他實施例並能夠以各種方式來實踐或執行。

如在本說明書及附加申請專利範圍中所使用，可互換地使用術語「前驅物」、「反應物」、「反應性氣體」及其類似術語，以指代可與基板表面反應之任何氣體物質。

在以下描述中，闡述諸多特定細節（諸如，特定材料、化學性質、元件尺寸，等），以便提供對本揭示案之實施例中的一或更多者之透徹理解。然而，在此技術領域中具有通常知識者將顯而易見，可在無此些特定細節的情況下實踐本揭示案之一或更多個實施例。在其他情形下，未詳細描述半導體製造製程、技術、材料、設備等，以避免不必要地混淆本描述。藉由所包括之描述，在此技術領域中具有通常知識者將能夠實施適當的功能而無需過度實驗。

雖然在隨附圖式中描述並示出了本揭示案之某些例示性實施例，但應理解，此些實施例僅為說明性的且並不限制本揭示案，且本揭示案並不受限於所示出並描述之特定構造及佈置，因為在此技術領域中具有通常知識者可想到修改。

在基於氧化物材料及氮化物材料之交替層的記憶體堆疊之現有3D NAND元件中，無法使用當前整合方案形成汲極選擇閘極(SGD)切口，例如，當存在一個以上SGD切口時在字線替換之前形成的汲極選擇閘極。在當前整合方案中，在替換之前形成的SGD阻止了SGD切口之間字線的替換。為了減小3D-NAND之陣列大小，需要增加狹縫之間的記憶體串（例如，孔）之數目。應可藉由位元線(BL)與字線(WL)之組合獨立地存取同一位元線位準下之孔。換言之，藉由汲極選擇閘極(SGD)及位元線獨立地選擇同一位元線下之孔。出於此目的，狹縫之間的SGD應藉由SGD切口分離開。當狹縫之間的孔數(nHole)小時（例如，≦8），一個SGD切口將汲極選擇閘極(SGD)分離開。然而，當狹縫之間的孔數(nHole)大時（例如，≧12），每四個孔需要添加SGD切口。因此，一或更多個實施例提供3D NAND結構及使用非替換閘極整合方案製造汲極選擇閘極切口之方法。

一或更多個實施例提供非替換字線，記憶體串在延伸穿過基板上的記憶體堆疊之垂直孔中包括至少一個汲極選擇閘極(SGD)電晶體及至少一個記憶體電晶體。在一或更多個實施例中，記憶體堆疊包括交替之非替換字線及替換絕緣體。經填充狹縫延伸穿過記憶體堆疊，且在記憶體堆疊中存在與該經填充狹縫相鄰之至少兩個汲極選擇閘極(SGD)隔離區域。汲極選擇閘極(SGD)切口被圖案化至記憶體堆疊中之頂部數對交替層中。經由切口開口，移除記憶體堆疊之犧牲層，且使用絕緣層填充該開口。

一或更多個實施例之元件及製造方法有利地准許汲極選擇閘極分離，而與狹縫之間孔（記憶體串）的數目無關。因此，單位面積之位元密度增大，從而降低了生產3D NAND元件之成本。

在一或更多個實施例中，可在隔離環境（例如，群集製程工具）中執行金屬沉積及其他製程。因此，本揭示案之一些實施例提供具有相關製程模組之整合式工具系統以實施該等方法。

第1圖繪示用於形成記憶體元件之例示性方法10的流程圖。在此技術領域中具有通常知識者將認識到，方法10可包括所繪示製程中之任一者或全部。另外，對於一些部分，個別製程之次序可變化。在不偏離本揭示案的情況下，方法10可以所列製程中之任一者開始。參考第1圖，在操作15處，形成記憶體堆疊。在操作20處，在記憶體堆疊中形成字線階梯。在操作25處，將選擇閘極蝕刻/切割至記憶體堆疊階梯中。在操作30處，第二層（例如，金屬、金屬氮化物、導電金屬化合物或半導體材料）可經由選擇閘極切口凹陷。在操作35處，用介電材料填充選擇閘極切口。在操作40處，圖案化記憶體。在操作45處，在記憶體孔中沉積電晶體層。在操作50處，形成位元線襯墊。在操作55處，記憶體階梯經狹縫圖案化。在操作60處，沉積狹縫間隔物。在操作65處，移除共同源極線之犧牲層。在操作70處，蝕刻共同源極線接觸區域。在操作75處，在共同源極線接觸區域中沉積多晶矽。在操作80處，移除模具。在操作85處，利用介電材料填充狹縫，且在操作90處，形成後段製程(BEOL)接觸件。

第2圖至第17圖繪示遵循為第1圖中的方法10所繪示之製程流程之記憶體元件的一部分。

第2圖根據本揭示案之一或更多個實施例繪示電子元件100之初始或起始記憶體堆疊。在一些實施例中，如所繪示，第2圖中所示之電子元件100分層形成在裸基板102上。第2圖之電子元件由基板102、共同源極線103及記憶體堆疊130構成。

基板102可為在此技術領域中具有通常知識者已知之任何適當材料。如在本說明書及附加申請專利範圍中所使用，術語「基板」指代製程在其上起作用之表面，或表面的一部分。熟習此項技術者亦將理解，除非上下文中另外明確指出，否則對基板之引用可僅指代基板的一部分。另外，對在基板上沉積的引用可意謂裸基板及具有沉積或形成於其上之一或更多個薄膜或特徵的基板。

如本文中所使用，「基板」指代在製造製程期間在其上執行薄膜處理的任何基板或形成於基板上之材料表面。舉例而言，取決於應用，可在其上執行處理之基板表面包括諸如以下各者之材料：矽、氧化矽、應變矽、絕緣體上矽(SOI)、摻碳氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，以及任何其他材料，諸如金屬、金屬氮化物、金屬合金及其他導電材料。基板包括但不限於半導體晶圓。可將基板暴露於預處理製程，以研磨、蝕刻、還原、氧化、羥基化、退火及/或烘烤基板表面。除了直接在基板自身之表面上進行薄膜處理以外，在本揭示案中，亦可在形成於基板上的底層(如以下更詳細地揭示)上執行所揭示之薄膜處理步驟中之任一者，且術語「基板表面」意欲包括該等底層，如上下文中所指示。因此，例如，在薄膜/層或部分薄膜/層已沉積在基板表面上的情況下，最新沉積之薄膜/層的暴露表面成為基板表面。

在一或更多個實施例中，共同源極線103在基板102上。共同源極線103亦可稱作半導體層。共同源極線103可由在此技術領域中具有通常知識者已知之任何適當技術形成，且可由任何適當材料製成，包括但不限於多晶矽(poly-Si)。在一些實施例中，共同源極線103包括若干不同導電或半導體的材料。舉例而言，在一或更多個實施例中，如第2圖中所繪示，共同源極線103包括在基板102上之多晶矽層104、在該多晶矽層上之犧牲層106、在該犧牲層106上之第二多晶矽層104，及在該第二多晶矽層104上之氧化物層108。

在一或更多個實施例中，犧牲層106可形成在多晶矽層104上且可由任何適當材料製成。在一些實施例中，在稍後製程中移除並替換犧牲層106。在一些實施例中，不移除犧牲層106且保留在記憶體元件內。在此情形下，術語「犧牲」具有擴展含義以包括永久層且可稱作導電層。在所繪示實施例中，如以下進一步描述，在操作65中移除犧牲層106。在一或更多個實施例中，犧牲層106包括可相對於相鄰多晶矽層104經選擇性移除之材料。在一或更多個實施例中，犧牲層包括氮化物材料（例如，氮化矽(SiN)），或氧化物材料（例如，氧化矽(SiO _x)）。

在一或更多個實施例中，記憶體堆疊130形成在共同源極線103上之氧化物層108上。在所繪示實施例中，記憶體堆疊130包括複數個交替的第一層110及第二層112。在一些實施例中，記憶體堆疊130可稱作「XM」堆疊，其中「X」為犧牲的非絕緣層且「M」為金屬。在本文所述實施例中，「M」稱作第一層110，且「X」稱作第二層112。在一或更多個實施例中，第二層112包括相對於第一層110而言具有蝕刻選擇性以使得可在實質上不影響第一層110的情況下移除第二層112之材料。

在一或更多個實施例中，「M」層或第一層110包括金屬或半導體。在一或更多個實施例中，第一層110之金屬選自鎢(W)、鉬(Mo)、鉭(Ta)、釕(Ru)、鈮(Nb)、鋨(Os)、鋯(Zr)、銥(Ir)、錸(Re)、鈦(Ti)、矽(Si)、矽鍺(SiGe)及鍺(Ge)中之一或更多者。

在一或更多個實施例中，「X」層或第二層112包括金屬、金屬氮化物、導電金屬化合物、介電材料及半導體材料中之一或更多者。在一或更多個實施例中，第二層112之金屬選自鎢(W)、鉬(Mo)、鉭(Ta)、鈮(Nb)、鋨(Os)、鋯(Zr)、銥(Ir)、錸(Re)或鈦(Ti)中之一或更多者。在一或更多個實施例中，第二層112之金屬氮化物選自氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)及氮化鋯(ZrN)中之一或更多者。在一或更多個實施例中，第二層112之導電金屬化合物選自氧化鎢(WO _x)、氧化釕(RuO _x)及氧化銥(IrO _x)中之一或更多者。在一或更多個實施例中，第二層112之介電材料選自氮化矽(SiN)、氧化矽(SiO ₂)及氧化鎢(WO ₃)中之一或更多者。在一或更多個實施例中，第二層112之半導體材料選自矽(Si)、矽鍺(SiGe)及鍺(Ge)中之一或更多者。

在一或更多個實施例中，介電材料可包括在此技術領域中具有通常知識者已知之任何適當的介電材料。如本文中所使用，術語「介電材料」指代可在電場中極化之電絕緣體。在一些實施例中，介電層包括如下各者中之一或更多者：氧化物、摻碳氧化物、二氧化矽(SiO)、多孔二氧化矽(SiO ₂)、二氧化矽(SiO)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)。

在一或更多個實施例中，藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)來沉積第一層110及第二層112。可將個別交替層形成為任何適當厚度。在一些實施例中，每個第二層112之厚度大致相等。在一或更多個實施例中，每個第二層112具有第一第二層厚度。在一些實施例中，每個第一層110之厚度大致相等。如在此方面所使用，大致相等之厚度彼此相差+/-5%以內。在一或更多個實施例中，第一層110具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。在一或更多個實施例中，第二層112具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。

參考第3圖，在方法10之操作20處，產生階梯構造131。遮罩層120沉積在記憶體堆疊130之頂表面上。遮罩層120可包括在此技術領域中具有通常知識者已知之任何適當材料。在一或更多個實施例中，遮罩層120包括氮化物。

在一或更多個實施例中，階梯構造131暴露「X」層或第二層112之頂表面134。如以下所描述，頂表面134可用以為將形成之字線接觸件提供空間。可沉積適當填充材料136以佔用階梯構造131外部的空間。如在此技術領域中具有通常知識者將理解，適當填充材料136可為防止相鄰字線之間電短路的任何材料。階梯構造131中，每一字線具有比下方字線小的寬度（在諸圖中自左向右繪示）。對如「在……上方」及「在……下方」之相對術語的使用不應視為使本揭示案之範疇限於空間上之實體定向。

參考第4圖，在操作25處，將選擇閘極蝕刻/切割至記憶體堆疊中以形成第一開口150。在一些實施例中，可將此稱作圖案化汲極選擇閘極切口(SGD)。第一開口150自遮罩層120之頂表面延伸至「M」層或第一層110中之一者的頂表面。可藉由在此技術領域中具有通常知識者已知之任何適當手段來進行蝕刻/圖案化。在一或更多個實施例中，形成第一開口包括汲極選擇閘極(SGD)分離蝕刻。

參考第5圖，在操作30處，「X」層或第二層112經由第一開口150凹陷以形成凹陷區域152。在一或更多個實施例中，第一開口具有在自約20nm至約60nm之範圍中的間距，且第二層凹陷約100nm至約300nm的量，為記憶體孔之間距的約兩倍。

參考第6圖，在操作35處，在第一開口150中及凹陷區域152中形成汲極選擇閘極(SGD)隔離。在一或更多個實施例中，形成汲極選擇閘極(SGD)隔離包括在第一開口150中及凹陷區域152中沉積氧化物材料154。可藉由在此技術領域中具有通常知識者已知之任何適當技術來沉積氧化物材料154。在一或更多個實施例中，藉由原子層沉積(ALD)來沉積氧化物材料154。在一或更多個實施例中，氧化物材料154包括氧化矽(SiOx)或氧氮化矽(SiON)。

第7圖至第9B圖繪示穿過記憶體堆疊130形成記憶體串。參考第7圖，在操作40處，穿過記憶體堆疊130打開/圖案化記憶體孔通道160。在一些實施例中，打開記憶體孔通道160包括蝕刻穿過遮罩層120、記憶體堆疊130、共同源極線103且蝕刻至基板102中。記憶體孔通道 160具有側壁，該等側壁延伸穿過記憶體堆疊130，從而暴露了第二層112之表面111及第一層110之表面109。

犧牲層106具有被暴露為記憶體孔通道160之側壁表面123。記憶體孔通道160延伸至基板102中一定的距離，以使得記憶體孔通道160之側壁表面123及底部114形成在基板102內。記憶體孔通道160之底部114可形成在基板102之厚度內的任何點處。在一些實施例中，記憶體孔通道160延伸至基板102中之厚度在基板102的厚度之自約10%至約90%之範圍中，或在自約20%至約80%之範圍中，或在自約30%至約70%之範圍中，或在自約40%至約60%之範圍中。在一些實施例中，記憶體孔通道160延伸至基板102中之距離大於或等於基板102的厚度之10%、20%、30%、40%、50%、60%、70%或80%。

第8A圖示出其中在記憶體孔通道160中形成電晶體層172之操作45。可藉由在此技術領域中具有通常知識者已知之任何適當技術來形成電晶體層172。在一些實施例中，藉由保形沉積製程形成電晶體層。在一些實施例中，藉由原子層沉積或化學氣相沉積中之一或更多者來形成電晶體層。

在一或更多個實施例中，電晶體層172之沉積大體上為保形的。如本文中所使用，「大體上保形」之層指代其中厚度始終(例如，在側壁之頂部、中間及底部上及在記憶體孔通道160之底部上)大約相同之層。大體上保形之層的厚度變化小於或等於約5%、2%、1%或0.5%。

參考第8B圖，其為第8A圖之區域170的放大圖，在一或更多個實施例中，電晶體層172包括氧化鋁層172a、阻擋氧化物層172b、氮化物陷阱層172c、穿隧氧化物層172d及記憶體孔通道160中之通道材料172e。在一或更多個實施例中，通道材料172e包括多晶矽。在一或更多個實施例中，氧化鋁層172a在記憶體孔通道160之側壁上沉積在記憶體孔通道160中。

取決於(例如)記憶體孔通道160之尺寸，電晶體層172可具有任何適當厚度。在一些實施例中，電晶體層172具有在自約0.5nm至約50nm之範圍中、或在自約0.75nm至約35nm之範圍中、或在自約1nm至約20nm之範圍中的厚度。

在一或更多個實施例中，電晶體層172包括汲極選擇閘極(SGD)電晶體或記憶體電晶體中之一或更多者，且電晶體層172獨立地包括選自氧化鋁(AlO)、阻擋氧化物、陷阱材料、穿隧氧化物及通道材料之一或更多個電晶體層。

第9A圖至第9B圖示出方法10之操作50，此處在遮罩層120中形成位元線襯墊142。位元線襯墊142可為在此技術領域中具有通常知識者已知之任何適當材料，包括但不限於多晶矽。

參考第9A圖及第9B圖，層間介電層140沉積在遮罩層120之頂表面及位元線襯墊142上。可藉由熟習此項技術者已知之任何適當技術來沉積層間介電(ILD)層140。層間介電層140可包括熟習此項技術者已知之任何適當材料。在一或更多個實施例中，層間介電層140為低介電常數的介電質，其包括但不限於諸如(例如)二氧化矽、氧化矽、摻碳氧化物(「CDO」)(例如，摻碳二氧化矽)、多孔二氧化矽(SiO₂)、氮化矽(SiN)或其任何組合之材料。雖然術語「氧化矽」可用以描述層間介電層140，但在此技術領域中具有通常知識者將認識到，本揭示案並不限於特定的化學計量。舉例而言，術語「氧化矽」及「二氧化矽」均可用以描述具有呈任何適當的化學計量比率之矽及氧原子的材料。對於本揭示案中所列出之其他材料而言同樣如此，例如，氮化矽、氧氮化矽、氧化鋁、氧化鋯及其類似者。

參考第10圖，在方法10之操作55處，記憶體堆疊130經狹縫圖案化以形成狹縫圖案開口180，其自層間介電層140之頂表面延伸至共同源極線103之犧牲層106。

第11圖示出操作60，此處間隔物材料182沉積在狹縫圖案開口180中並接著經回蝕，以使得間隔物材料182形成在狹縫圖案開口180之側壁上而不在狹縫圖案開口180之底表面181上。間隔物材料182可包括在此技術領域中具有通常知識者已知之任何適當材料。在一或更多個實施例中，間隔物材料包括多晶矽。

參考第12圖，示出方法10之操作65，此處移除共同源極線103中之犧牲層106以形成開口184。可藉由在此技術領域中具有通常知識者已知之任何適當技術移除犧牲層106，包括但不限於選擇性蝕刻、熱磷酸及其類似者。

第13A圖及第13B圖，其為第13A圖之區域183的透視圖，示出方法10之操作70，此處暴露通道材料172e以形成共同源極線接觸區域179。藉由移除在共同源極線接觸區域179中之氧化鋁(AlO)層172a、阻擋氧化物層172b、氮化物陷阱層172c及穿隧氧化物層172d而暴露通道材料172e。

第14A圖及第14B圖，其為第14A圖之區域183的放大圖，示出方法10之操作75，此處自狹縫圖案開口180移除間隔物材料182，且藉由多晶矽層186填充藉由移除犧牲層106而形成之開口184。可藉由在此技術領域中具有通常知識者已知之任何適當手段來移除間隔物材料182。在一或更多個實施例中，藉由各向同性蝕刻製程(例如，使用氫氧化四甲基銨(TMAH)或其類似者之濕式蝕刻)移除間隔物材料182。可摻雜或不摻雜多晶矽層186。

第15圖示出方法10之操作80，此處移除「X」層或第二層112。可藉由在此技術領域中具有通常知識者已知之任何適當手段來移除第二層112。在一或更多個實施例中，藉由選擇性蝕刻(例如，選擇性濕式蝕刻或選擇性乾式蝕刻)移除第二層112。第二層112的移除形成了開口188。

參考第16A圖及第16B圖，其為第16A圖之區域183的放大圖，在方法10之操作85處，藉由絕緣體材料190 填充開口188。絕緣體材料190可包括在此技術領域中具有通常知識者已知之任何適當材料。在一或更多個實施例中，絕緣體材料190選自氧化矽(SiO_x)、氮化矽(SiN)及氧氮化矽(SiO_xN_y)中之一或更多者。

第16C圖繪示第16A圖之區域191的透視圖。參考第16C圖，在一或更多個實施例中，在延伸穿過基板上之記憶體堆疊的垂直孔中存在至少一個汲極選擇閘極(SGD)電晶體192及至少一個記憶體電晶體194。在一或更多個實施例中，在記憶體堆疊中存在與經填充狹縫相鄰之至少兩個汲極選擇閘極(SGD)隔離區域196。

第17圖示出方法10之操作90，此處形成字線(W/L)接觸件。字線接觸件225延伸穿過記憶體堆疊130達足以在字線中的一者處終止之距離。在一或更多個實施例中，字線接觸件225可包括在此技術領域中具有通常知識者已知之任何適當材料。在一或更多個實施例中，字線接觸件225包括金屬、金屬矽化物、多晶矽、非晶矽或EPI矽中之一或更多者。在一或更多個實施例中，藉由N型摻雜劑或P型摻雜劑來摻雜字線接觸件225，以便減小接觸電阻。在一或更多個實施例中，字線接觸件225之金屬選自銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鉬(Mo)、鎳(Ni)、釕(Ru)、銀(Ag)、金(Au)、銥(Ir)、鉭(Ta)或鉑(Pt)中之一或更多者。

在一或更多個實施例中，一種半導體記憶體元件包括：記憶體串，在延伸穿過基板上之記憶體堆疊的垂直孔中包括至少一個汲極選擇閘極(SGD)電晶體及至少一個記憶體電晶體，該記憶體堆疊包括交替的非替換字線及替換絕緣體；經填充狹縫，延伸穿過記憶體堆疊；及至少兩個汲極選擇閘極(SGD)隔離區域，在記憶體堆疊中與經填充狹縫相鄰。

在其他實施例中，提供一種形成半導體元件之方法。該半導體元件可具有三維垂直記憶體串，其包括汲極選擇閘極(SGD)電晶體及記憶體電晶體。在一或更多個實施例中，形成半導體元件之方法包括：在基板上之包括第一層及第二層的交替層之記憶體堆疊中形成第一開口；使第二層經由第一開口凹陷以形成第一凹陷區域；在第一開口中及第一凹陷區域中形成汲極選擇閘極(SGD)隔離；經由記憶體堆疊形成記憶體串構造；形成自記憶體堆疊之頂表面延伸至基板的狹縫；移除該等第二層以形成第二開口；及藉由絕緣材料填充第二開口及該狹縫。

本揭示案之額外實施例針對用於所述記憶體元件及方法之形成的群集工具900，如第18圖中所示。

群集工具900包括具有複數個側之至少一個中央移送站921、931。機器人925、935位於中央移送站921、931內，且經配置以使機器人葉片及晶圓移動至複數個側中之每一者。

群集工具900包括連接至中央移送站之複數個處理腔室902、904、906、908、910、912、914、916及918(亦稱作製程站)。各個處理腔室提供與相鄰製程站相隔離之單獨處理區域。處理腔室可為任何適當腔室，包括但不限於預清潔腔室、緩衝腔室、（若干）移送空間、晶圓定向器/除氣腔室、低溫冷卻腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性氧化腔室、氧化物層薄化腔室，或字線沉積腔室。處理腔室及部件之特定佈置可取決於群集工具而變化，且不應視為對本揭示案之範疇的限制。

在一些實施例中，群集工具900包括汲極選擇閘極(SGD)圖案化腔室。一些實施例之汲極選擇閘極(SGD)圖案化腔室包括一或更多個選擇性蝕刻腔室。

在第18圖中所示之實施例中，工廠介面950連接至群集工具900之前部。工廠介面950包括在工廠介面950之前部951上的裝載腔室954及卸載腔室956。雖然將裝載腔室954示為在左邊且將卸載腔室956示為在右邊，但熟習此項技術者將理解，此僅指代一種可能的配置。

裝載腔室954及卸載腔室956之大小及形狀可取決於（例如）正在群集工具900中處理之基板而變化。在所示實施例中，確定裝載腔室954及卸載腔室956之大小以保持晶圓盒，該晶圓盒具有位於該盒內之複數個晶圓。

機器人952在工廠介面950內且可在裝載腔室954與卸載腔室956之間移動。機器人952能夠將晶圓自裝載腔室954中之盒經由工廠介面950移送至裝載閘腔室960。機器人952亦能夠將晶圓自裝載閘腔室962經由工廠介面950移送至卸載腔室956中之盒。如熟習此項技術者將理解，工廠介面950可具有一個以上機器人952。舉例而言，工廠介面950可具有在裝載腔室954與裝載閘腔室960之間移送晶圓的第一機器人，及在裝載閘腔室962與卸載腔室956之間移送晶圓的第二機器人。

所示群集工具900具有第一部分920及第二部分930。第一部分920經由裝載閘腔室960、962連接至工廠介面950。第一部分920包括第一移送腔室921，該第一移送腔室921具有位於其中之至少一個機器人925。機器人925亦稱作機器人式晶圓運輸機構。第一移送腔室921關於裝載閘腔室960、962、處理腔室902、904、916、918及緩衝腔室922、924居中定位。一些實施例之機器人925為多臂機器人，其能夠獨立地一次移動一個以上晶圓。在一些實施例中，第一移送腔室921包括一個以上機器人式晶圓移送機構。第一移送腔室921中之機器人925經配置以在第一移送腔室921周圍的腔室之間移動晶圓。個別晶圓被承載在位於第一機器人式機構之遠端處的晶圓運輸葉片上。

在第一部分920中處理晶圓之後，可經由直通腔室將該晶圓傳遞至第二部分930。舉例而言，腔室922、924可為單向或雙向的直通腔室。直通腔室922、924可用以(例如)在第二部分930中的處理之前低溫冷卻晶圓，或允許在移回至第一部分920之前進行晶圓冷卻或後期處理。

系統控制器990與第一機器人925、第二機器人935、第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通訊。系統控制器990可為可控制處理腔室及機器人之任何適當部件。舉例而言，系統控制器990可為包括中央處理單元、記憶體、適當電路及儲存器之電腦。

製程可大體作為軟體常用程式儲存在系統控制器990之記憶體中，當由處理器執行時，該軟體常用程式使處理腔室執行本揭示案之製程。亦可藉由第二處理器(未示出)來儲存及/或執行軟體常用程式，該第二處理器位於遠離處理器所控制的硬體之處。亦可以硬體執行本揭示案之方法的部分或全部。如此，製程可以軟體實施並使用電腦系統執行，以硬體實施為(例如)特殊應用積體電路或其他類型之硬體實施，或實施為軟體與硬體之組合。當由處理器執行時，軟體常用程式將通用電腦轉型為專用電腦(控制器)，其控制腔室操作以使得製程得以執行。

在一或更多個實施例中，一種群集工具包括：中央移送站，其包括經配置以移動晶圓之機器人；複數個製程站，每一製程站連接至中央移送站並提供與相鄰製程站之處理區域分離開的處理區域，該複數個製程站包括汲極選擇閘極(SGD)圖案化腔室；及控制器，該控制器連接至中央移送站及該複數個製程站，該控制器經配置以啟動機器人以便使晶圓在製程站之間移動，並控制發生在該等製程站中之每一者中的製程。

一或更多個實施例提供一種包括指令之非暫時性電腦可讀媒體，當由處理腔室之控制器執行時，該等指令使處理腔室執行如下操作：在基板上之包括第一層及第二層的交替層之記憶體堆疊中形成第一開口；使第二層經由第一開口凹陷以形成第一凹陷區域；在第一開口中及第一凹陷區域中形成汲極選擇閘極(SGD)隔離；經由記憶體堆疊形成記憶體串構造；形成自記憶體堆疊之頂表面延伸至基板的狹縫；移除該等第二層以形成第二開口；及藉由絕緣材料填充第二開口及該狹縫。

除非本文中另有指示或明顯上下文相矛盾，否則在描述本文所論述之材料及方法的上下文中（尤其是在以下申請專利範圍的上下文中），術語「一(a)」及「一(an)」以及「該」及類似指代詞之使用應解釋為涵蓋單數形式及複數形式。除非本文中另外指定，否則本文中值範圍的列舉僅旨在用作單獨指代在該範圍內之每個單獨值的簡寫方法，且每個單獨值皆被併入本說明書中，就如同其在本文中被單獨敘述一樣。本文所述之所有方法可以任何適當次序執行，除非本文中另外指出或明顯與上下文矛盾。除非另有要求，否則本文所提供之任何及所有實例或例示性語言（例如，「諸如」）的使用僅旨在更佳地闡明材料及方法，且不對範疇構成限制。說明書中之語言皆不應被解釋為指示任何未主張的要素對於所揭示材料及方法的實踐係必不可少的。

貫穿本說明書對「一個實施例」、「某些實施例」、「一或更多個實施例」或「實施例」之引用意謂結合實施例描述之特定特徵、結構、材料或特性包括在本揭示案之至少一個實施例中。因此，貫穿本說明書各處出現的諸如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」之短語未必指代本揭示案之同一實施例。另外，可在一或更多個實施例中以任何適當方式組合特定特徵、結構、材料或特性。

儘管已參考特定實施例描述了本文中之揭示內容，但應理解，此些實施例僅說明本揭示案之原理及應用。熟習此項技術者將顯而易見，可在不脫離本揭示案之精神及範疇的情況下對本揭示案之方法及設備作出各種修改及變化。因此，預期本揭示案包括在附加申請專利範圍及其等效物之範疇內的修改及變化。

10:方法 15:操作 20:操作 25:操作 30:操作 35:操作 40:操作 45:操作 50:操作 55:操作 60:操作 65:操作 70:操作 75:操作 80:操作 85:操作 90:操作 100:電子元件 102:裸基板 103:共同源極線 104:多晶矽層 106:犧牲層 108:氧化物層 109:表面 110:第一層 111:表面 112:第二層 114:底部 120:遮罩層 123:側壁表面 130:記憶體堆疊 131:階梯構造 134:頂表面 136:適當填充材料 140:層間介電(ILD)層

142:位元線襯墊

150:第一開口

152:凹陷區域

154:氧化物材料

160:記憶體孔通道

170:區域

172:電晶體層

172a:氧化鋁層

172b:阻擋氧化物層

172c:氮化物陷阱層

172d:穿隧氧化物層

172e:通道材料

179:共同源極線接觸區域

180:狹縫圖案開口

181:底表面

182:間隔物材料

183:區域

184:開口

186:多晶矽層

188:開口

190:絕緣體材料

191:區域

192:汲極選擇閘極(SGD)電晶體

194:記憶體電晶體

196:汲極選擇閘極(SGD)隔離區域

225:字線接觸件

900:群集工具

902:處理腔室

904:處理腔室

906:處理腔室

908:處理腔室

910:處理腔室

912:處理腔室

914:處理腔室

916:處理腔室

918:處理腔室

920:第一部分

921:中央移送站/第一移送腔室

922:緩衝腔室

924:緩衝腔室

925:機器人

930:第二部分

931:中央移送站

935:機器人

950:工廠介面

952:機器人

954:裝載腔室

956:卸載腔室

960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 992:CPU 994:記憶體 996:I/O 998:電路

因此，可詳細地理解本揭示案之上述特徵的方式，可藉由參考實施例來獲得以上簡要概述的本揭示案之更特定描述，一些實施例在附加圖式中繪示。然而，應注意，附加圖式僅繪示本揭示案之典型實施例，且因此不應將其視為對本揭示案之範疇的限制，因為本揭示案可允許其他同等有效的實施例。在隨附圖式之諸圖中藉助於實例而非限制的方式繪示如本文所述之實施例，附圖中相同元件符號指示類似元件。

第1圖根據本文所述實施例繪示形成記憶體元件之方法的製程流程圖。

第2圖根據一或更多個實施例繪示具有記憶體堆疊之電子元件的橫截面圖。

第3圖根據一或更多個實施例繪示在形成記憶體堆疊之階梯圖案之後電子元件的橫截面圖。

第4圖根據一或更多個實施例繪示電子元件之橫截面圖。

第5圖根據一或更多個實施例繪示電子元件之橫截面圖。

第6圖根據一或更多個實施例繪示電子元件之橫截面圖。

第7圖根據一或更多個實施例繪示電子元件之橫截面圖。

第8A圖根據一或更多個實施例繪示電子元件之橫截面圖。

第8B圖根據一或更多個實施例繪示區域170之透視圖。

第9A圖根據一或更多個實施例繪示電子元件之橫截面圖。

第9B圖根據一或更多個實施例繪示區域170之放大圖。

第10圖根據一或更多個實施例繪示電子元件之橫截面圖。

第11圖根據一或更多個實施例繪示電子元件之橫截面圖。

第12圖根據一或更多個實施例繪示電子元件之橫截面圖。

第13A圖根據一或更多個實施例繪示電子元件之橫截面圖。

第13B圖根據一或更多個實施例繪示區域183之放大圖。

第14A圖根據一或更多個實施例繪示電子元件之橫截面圖。

第14B圖根據一或更多個實施例繪示區域183之放大圖。

第15圖根據一或更多個實施例繪示電子元件之橫截面圖。

第16A圖根據一或更多個實施例繪示電子元件之橫截面圖。

第16B圖根據一或更多個實施例繪示區域183之放大圖。

第16C圖根據一或更多個實施例繪示區域191之放大圖。

第17圖根據一或更多個實施例繪示電子元件之橫截面圖。

第18圖根據一或更多個實施例繪示群集工具。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

110:第一層

120:遮罩層

140:層間介電(ILD)層