JP2019079885A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】平面サイズの縮小や、非選択のメモリセルに対するストレスの緩和が可能な半導体記憶装置及びその製造方法を提供すること。【解決手段】（ｎ−１）層のセレクトゲート層は、電気的に分離された第１〜第２×（ｎ−１）セレクトゲートを有する。第１ストリングユニットは、第１〜第（ｎ−１）セレクトゲートにより選択される。第ｋ（ｋは１以上ｎ以下）ストリングユニットは、第ｋ〜第（ｎ＋ｋ−２）セレクトゲートにより選択される。第ｎストリングユニットは、第ｎ〜第２×（ｎ−１）セレクトゲートにより選択される。【選択図】図６

Description

実施形態は、半導体記憶装置及びその製造方法に関する。
絶縁体を介して積層された複数層の導電層を含む積層体と、その積層体を貫通するメモリホール内に設けられた半導体ボディと、半導体ボディと導電層との間に設けられた電荷蓄積部とを有する３次元構造のメモリデバイスが提案されている。複数層の導電層は、メモリセルのコントロールゲートとして機能する複数のワード線と、セレクトトランジスタのコントロールゲートとして機能するセレクトゲートとを有する。
特開２０１２−０３３２１６号公報
実施形態は、平面サイズの縮小や、非選択のメモリセルに対するストレスの緩和が可能な半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、第１方向に直列に接続された複数のメモリセルと複数のセレクトトランジスタとを含むメモリストリングをそれぞれが含む第１〜第ｎ（ｎは３以上の自然数）ストリングユニットと、前記第１方向に積層された複数層のワード線と、前記第１方向に積層された（ｎ−１）層のセレクトゲート層と、を備えている。前記（ｎ−１）層のセレクトゲート層は、電気的に分離された第１〜第２×（ｎ−１）セレクトゲートを有する。第１ストリングユニットは、第１〜第（ｎ−１）セレクトゲートにより選択される。第ｋ（ｋは１以上ｎ以下）ストリングユニットは、第ｋ〜第（ｎ＋ｋ−２）セレクトゲートにより選択される。第ｎストリングユニットは、第ｎ〜第２×（ｎ−１）セレクトゲートにより選択される。
実施形態の半導体記憶装置の構成を示すブロック図。 実施形態の半導体記憶装置の模式斜視図。 実施形態の半導体記憶装置の模式断面図。 図３における一部分の拡大図。 第１実施形態の半導体記憶装置の回路図。 第１実施形態の半導体記憶装置の模式断面図。 第１実施形態の半導体記憶装置の模式平面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の回路図。 第１実施形態の半導体記憶装置の模式断面図。 第１実施形態の半導体記憶装置の模式平面図。 第２実施形態の半導体記憶装置の回路図。 第２実施形態の半導体記憶装置の模式断面図。 第２実施形態の半導体記憶装置の回路図。 第２実施形態の半導体記憶装置の回路図。 第２実施形態の半導体記憶装置の模式断面図。 第２実施形態の半導体記憶装置の回路図。 第２実施形態の半導体記憶装置の模式断面図。 第２実施形態の半導体記憶装置のソース側セレクトゲートの電位制御を表す図。 実施形態のメモリセルアレイの他の例の模式断面図。 第３実施形態の半導体記憶装置の回路図。 第３実施形態の半導体記憶装置の回路図。 第３実施形態の半導体記憶装置の模式断面図。 第３実施形態の半導体記憶装置の回路図。 第３実施形態の半導体記憶装置の模式断面図。 第４実施形態の半導体記憶装置の回路図。 第４実施形態の半導体記憶装置の回路図。 第４実施形態の半導体記憶装置の模式断面図。 第４実施形態の半導体記憶装置の回路図。 第４実施形態の半導体記憶装置の模式断面図。 第３、４実施形態の半導体記憶装置のセレクトゲートの電位制御を表す図。 （ａ）は、１つのメモリセルに１ビットのデータを記憶する場合の、メモリセルの閾値とデータの割付を表す図であり、（ｂ）は、読み出し時のワード線の波形図。 （ａ）は１つのメモリセルに２ビットのデータを記憶する場合の、メモリセルの閾値とデータの割付を表す図であり、（ｂ）及び（ｃ）は、１つのメモリセルに２ビットを記憶した場合の読み出し時のワード線の波形図。 第５実施形態の半導体記憶装置におけるチップ構成を示す模式図。 （ａ）は第５実施形態におけるメモリセルの閾値の関係を示す図であり、（ｂ）及び（ｃ）は第５実施形態における読み出し時のメモリセルのゲートに繋がれているワード線の電圧を示す図。 （ａ）は第５実施形態におけるメモリセルと読み出されるデータとの関係を示す図であり、（ｂ）は第５実施形態における読み出されるデータの定義を示す図。 第５実施形態における書き込み動作を説明するための模式図。 （ａ）及び（ｂ）は、第５実施形態の変形例での読み出し時のメモリセルのゲートに繋がれているワード線の電圧を示す図。 （ａ）は第５実施形態の変形例におけるメモリセルと読み出されるデータの関係を表す図であり、（ｂ）は第５実施形態の変形例における読み出されるデータの定義を示す図。 第５実施形態の変形例における書き込み動作を説明するための模式図。 第５実施形態の半導体記憶装置におけるチップ構成を示す模式図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
実施形態の半導体記憶装置は、３次元構造のメモリセルアレイ１と、メモリセルアレイ１を制御する制御回路２とを有する。制御回路２は、後述するワード線およびセレクトゲートを制御するロウデコーダを含む。
図２は、メモリセルアレイ１の模式斜視図である。
図３は、メモリセルアレイ１の模式断面図である。
図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、基板１０と、基板１０上に設けられたソース層（またはソース線）ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
基板１０は、例えばシリコン基板である。ソース層ＳＬは、不純物がドープされた半導体層を有し、さらに金属を含む層を有することもできる。絶縁層４１が基板１０とソース層ＳＬとの間に設けられている。
積層体１００は分離部６０によって複数のブロック２００に分離されている。分離部６０は、積層方向（Ｚ方向）に延び、ソース層ＳＬに達する。さらに、分離部６０はＸ方向に延び、積層体１００をＹ方向に複数のブロック２００に分離している。消去動作は、例えばブロック単位で実行される。
分離部６０は、例えば、積層体１００を貫通するスリット内に設けられた絶縁膜である。図３は、２つの分離部６０の間の１つのブロック２００を表す。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、積層体１００を貫通して、ソース層ＳＬに達する。複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
複数のビット線ＢＬは、図２に示すようにＹ方向に延びる金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端部は、コンタクトＣｂ、Ｖ１を介してビット線ＢＬに接続されている。
図３に示すように、積層体１００がソース層ＳＬ上に設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に絶縁層７２を介して積層された複数の導電層７０を有する。導電層７０は例えば金属層である。絶縁層７２は、ソース層ＳＬと、最下層の導電層７０との間にも設けられている。なお、導電層７０間の絶縁体としては空隙でもよい。
図４は、図３における一部分の拡大図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
半導体ボディ２０は例えばシリコン膜であり、図３に示すように半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図２に示すコンタクトＣｂ、Ｖ１を介してビット線ＢＬに接続している。
または、図２３に示すように、半導体ボディ２０の下端部は基板１０のアクティブ領域（例えばＰ型ウェル）１０ａに接していてもよい。この場合、分離部６０（スリットＳＴ）に導電材料の配線部ＬＩを設け、その配線部ＬＩの下端部を基板１０のアクティブ領域１０ａに形成したＮ＋型半導体領域８１にコンタクトさせる。半導体ボディ２０は、アクティブ領域１０ａに形成されるチャネル、Ｎ＋型半導体領域８１、および配線部ＬＩを通じて、積層体１００の上方に設けられた上層配線（ソース線）に接続される。図２３に示す例では、最上層の導電層７０上に絶縁層４２が設けられ、その絶縁層４２上に絶縁層４３が設けられている。絶縁層４３は柱状部ＣＬの上端を覆っている。
図４に示すように、メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。導電層７０と半導体ボディ２０との間に、導電層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。複数の導電層７０は、メモリセルＭＣのコントロールゲートとして機能する複数のワード線ＷＬを有する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、ワード線ＷＬが囲んだ縦型トランジスタ構造を有する。この縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷がワード線ＷＬへ放出されるのを防止する。また、ブロック絶縁膜３３は、ワード線ＷＬから柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、例えばシリコン酸化膜と金属酸化膜との積層膜であってもよい。その積層膜において、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜とワード線ＷＬとの間に設けられる。
図２に示すように、ドレイン側セレクトトランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側セレクトトランジスタＳＴＳが積層体１００の下層部に設けられている。
複数の導電層７０のうちの少なくとも最上層の導電層７０はドレイン側セレクトトランジスタＳＴＤのコントロールゲート（ドレイン側セレクトゲート）として機能し、少なくとも最下層の導電層７０はソース側セレクトトランジスタＳＴＳのコントロールゲート（ソース側セレクトゲート）として機能する。
半導体ボディ２０は、ワード線ＷＬおよびセレクトゲートを含む複数の導電層７０を貫通している。ドレイン側セレクトゲートとなる導電層７０と半導体ボディ２０との間、およびソース側セレクトゲートとなる導電層７０と半導体ボディ２０との間にも、図４に示すメモリ膜３０が設けられている。
複数のメモリセルＭＣが、ドレイン側セレクトトランジスタＳＴＤとソース側セレクトトランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側セレクトトランジスタＳＴＤ、およびソース側セレクトトランジスタＳＴＳは、半導体ボディ２０（チャネル）を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
図５は、第１実施形態の半導体記憶装置の回路図である。
図６は、第１実施形態の半導体記憶装置の模式断面図である。図６は、前述した分離部６０によって他のブロックと分離された１つのブロック２００における、メモリセルＭＣおよびドレイン側セレクトトランジスタが設けられた部分の断面図である。
図６に示す例では、１つのブロック２００に、３つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２が配置されている。１つのストリングユニットは、複数のメモリストリングＭＳ（複数の柱状部ＣＬ）を有する。
また、図６に示す例では、２層のドレイン側セレクトゲート層が、積層体１００の上層部に積層されている。それら２層のドレイン側セレクトゲート層の間には絶縁層７２が設けられている。
最上層のドレイン側セレクトゲート層は、分離部６２ａによって、Ｙ方向に２つのセレクトゲートに分離されている。分離部６２ａは、最上層のドレイン側セレクトゲート層を、第１ドレイン側セレクトゲートＳＧＤ０Ａと、第３ドレイン側セレクトゲートＳＧＤ０Ｂに分離している。
上から２層目のドレイン側セレクトゲート層は、分離部６２ｂによって、Ｙ方向に２つのセレクトゲートに分離されている。分離部６２ｂは、上から２層目のドレイン側セレクトゲート層を、第２ドレイン側セレクトゲートＳＧＤ１Ａと、第４ドレイン側セレクトゲートＳＧＤ１Ｂに分離している。
第１ドレイン側セレクトゲートＳＧＤ０Ａ、第２ドレイン側セレクトゲートＳＧＤ１Ａ、第３ドレイン側セレクトゲートＳＧＤ０Ｂ、および第４ドレイン側セレクトゲートＳＧＤ１Ｂは、それぞれ、電気的に独立して制御される。
図７（ａ）は、１つのブロック２００において、第１ドレイン側セレクトゲートＳＧＤ０Ａおよび第３ドレイン側セレクトゲートＳＧＤ０Ｂが設けられたレイヤーの模式平面図である。
図７（ｂ）は、１つのブロック２００において、第２ドレイン側セレクトゲートＳＧＤ１Ａおよび第４ドレイン側セレクトゲートＳＧＤ１Ｂが設けられたレイヤーの模式平面図である。
図７（ｃ）は、１つのブロック２００において、ワード線ＷＬが設けられたレイヤーの模式平面図である。
各層のワード線ＷＬは、第１〜第３ストリングユニットＳＵ０〜ＳＵ２に共通に設けられている。第１ドレイン側セレクトゲートＳＧＤ０Ａは、第１ストリングユニットＳＵ０に設けられている。第３ドレイン側セレクトゲートＳＧＤ０Ｂは、第２ストリングユニットＳＵ１および第３ストリングユニットＳＵ２に共通に設けられている。第２ドレイン側セレクトゲートＳＧＤ１Ａは、第１ストリングユニットＳＵ０および第２ストリングユニットＳＵ１に共通に設けられている。第４ドレイン側セレクトゲートＳＧＤ１Ｂは、第３ストリングユニットＳＵ２に設けられている。
分離部６２ａおよび分離部６２ｂは、分離部６０（スリットＳＴ）と同じ方向に延びる絶縁膜である。
図６に示すように、１つのブロック２００に、３つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２が、Ｙ方向に互いに離間して配置されている。
分離部６２ａは、Ｙ方向で隣り合う第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１との間に配置され、複数の導電層７０のうちの最上層のドレイン側セレクトゲート層のみを貫通し、他の導電層は分断していない。
分離部６２ｂは、Ｙ方向で隣り合う第２ストリングユニットＳＵ１と第３ストリングユニットＳＵ２との間に配置され、複数の導電層７０のうちの上から２層目のドレイン側セレクトゲート層のみを貫通し、他の導電層は分断していない。
図６、図７（ａ）および図７（ｂ）に示すように、最上層のドレイン側セレクトゲート層に設けられた分離部６２ａのＹ方向の位置と、上から２層目のドレイン側セレクトゲート層に設けられた分離部６２ｂのＹ方向の位置は互いにずれている。
図５に示すように、第１ストリングユニットＳＵ０は、第１ドレイン側セレクトゲートＳＧＤ０Ａをコントロールゲートにもつ第１ドレイン側セレクトトランジスタＳＴＤ０Ａと、第２ドレイン側セレクトゲートＳＧＤ１Ａをコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１Ａとを有する。
第２ストリングユニットＳＵ１は、第３ドレイン側セレクトゲートＳＧＤ０Ｂをコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ０Ｂと、第２ドレイン側セレクトゲートＳＧＤ１Ａをコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１Ａとを有する。
第３ストリングユニットＳＵ２は、第３ドレイン側セレクトゲートＳＧＤ０Ｂをコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ０Ｂと、第４ドレイン側セレクトゲートＳＧＤ１Ｂをコントロールゲートにもつ第４ドレイン側セレクトトランジスタＳＴＤ１Ｂとを有する。
１つのブロック２００内において、３つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２のうちのいずれか１つのストリングユニットが、ドレイン側セレクトトランジスタＳＴＤ０Ａ、ＳＴＤ０Ｂ、ＳＴＤ１Ａ、ＳＴＤ１Ｂによって選択される。
第１ストリングユニットＳＵ０を選択するとき、第１ドレイン側セレクトゲートＳＧＤ０Ａおよび第２ドレイン側セレクトゲートＳＧＤ１Ａにしきい値電圧以上の電位が与えられ、第１ドレイン側セレクトトランジスタＳＴＤ０Ａおよび第２ドレイン側セレクトトランジスタＳＴＤ１Ａがオンになる。第３ドレイン側セレクトトランジスタＳＴＤ０Ｂおよび第４ドレイン側セレクトトランジスタＳＴＤ１Ｂはオフに設定される。
選択された第１ストリングユニットＳＵ０の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第２ストリングユニットＳＵ１の半導体ボディ２０および第３ストリングユニットＳＵ２の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
第２ストリングユニットＳＵ１を選択するとき、第３ドレイン側セレクトゲートＳＧＤ０Ｂおよび第２ドレイン側セレクトゲートＳＧＤ１Ａにしきい値電圧以上の電位が与えられ、第３ドレイン側セレクトトランジスタＳＴＤ０Ｂおよび第２ドレイン側セレクトトランジスタＳＴＤ１Ａがオンになる。第１ドレイン側セレクトトランジスタＳＴＤ０Ａおよび第４ドレイン側セレクトトランジスタＳＴＤ１Ｂはオフに設定される。
選択された第２ストリングユニットＳＵ１の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第１ストリングユニットＳＵ０の半導体ボディ２０および第３ストリングユニットＳＵ２の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
第３ストリングユニットＳＵ２を選択するとき、第３ドレイン側セレクトゲートＳＧＤ０Ｂおよび第４ドレイン側セレクトゲートＳＧＤ１Ｂにしきい値電圧以上の電位が与えられ、第３ドレイン側セレクトトランジスタＳＴＤ０Ｂおよび第４ドレイン側セレクトトランジスタＳＴＤ１Ｂがオンになる。第１ドレイン側セレクトトランジスタＳＴＤ０Ａおよび第２ドレイン側セレクトトランジスタＳＴＤ１Ａはオフに設定される。
選択された第３ストリングユニットＳＵ２の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第１ストリングユニットＳＵ０の半導体ボディ２０および第２ストリングユニットＳＵ１の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
次に、図８（ａ）〜図１１（ｂ）を参照して、第１実施形態の半導体記憶装置の製造方法について説明する。
図８（ａ）に示すように、基板１０上に絶縁層４１が形成され、絶縁層４１上にソース層ＳＬが形成され、ソース層ＳＬ上に積層体１００が形成される。なお、図８（ｂ）〜図１１（ｂ）において、基板１０、絶縁層４１、およびソース層ＳＬの図示は省略する。
ソース層ＳＬ上に、絶縁層７２と犠牲層７１が交互に積層される。絶縁層７２と犠牲層７１を交互に積層する工程が繰り返され、複数の絶縁層７２と複数の犠牲層７１を含む積層体１００がソース層ＳＬ上に形成される。例えば、絶縁層７２はシリコン酸化層であり、犠牲層７１はシリコン窒化層である。
図８（ｂ）に示すように、積層体１００の上にマスク（例えばシリコン酸化膜）７５を形成し、ＲＩＥ（reactive ion etching）でスリット６１ｂが形成される。スリット６１ｂは、マスク７５、最上層の絶縁層７２、および最上層の犠牲層７１を貫通する。スリット６１ｂの底面は、上から２層目の絶縁層７２に位置する。
スリット６１ｂ内には、図８（ｃ）に示すように、絶縁膜（例えばシリコン酸化膜）６２が埋め込まれ分離部６２ｂが形成される。絶縁膜６２はマスク７５上にも堆積する。マスク７５およびその上に堆積した絶縁膜６２は、例えばエッチバックにより除去される（図９（ａ））。最上層の犠牲層７１は、犠牲層７１とは異なる材料の分離部６２ｂによって分断されている。
その後、図９（ｂ）に示すように、１層の犠牲層７１、１層の絶縁層７２、およびマスク（例えばシリコン酸化膜）７６を順に積層し、ＲＩＥで積層体１００にスリット６１ａが形成される。スリット６１ａは、分離部６２ｂとは異なる位置に形成される。
スリット６１ａは、図９（ｂ）に示す積層体１００におけるマスク７６、最上層の絶縁層７２、および最上層の犠牲層７１を貫通する。スリット６１ａの底面は、上から２層目の絶縁層７２に位置する。
スリット６１ａ内には、図９（ｃ）に示すように、絶縁膜６２が埋め込まれ、分離部６２ａが形成される。絶縁膜６２はマスク７６上にも堆積する。マスク７６およびその上に堆積した絶縁膜６２は、例えばエッチバックにより除去される（図１０（ａ））。分離部６２ａは、例えばシリコン酸化膜であり、最上層の犠牲層７１を分断する。
その後、例えばＲＩＥで複数のメモリホールが積層体１００に形成され、そのメモリホール内に、図１０（ｂ）に示すように柱状部ＣＬが形成される。メモリホールは積層体１００を貫通してソース層ＳＬに達し、メモリホール内に形成される半導体ボディ２０の下端部はソース層ＳＬに接する。
柱状部ＣＬを形成した後、積層体１００に、図１１（ａ）に示すようにスリットＳＴを形成する。スリットＳＴは図示しないマスクを用いたＲＩＥで形成され、積層体１００を貫通して、ソース層ＳＬに達する。
そして、スリットＳＴを通じたエッチングにより、犠牲層７１を除去する。例えば、燐酸を含む溶液を用いて、シリコン窒化層である犠牲層７１を除去する。シリコン酸化膜である分離部６２ａ、６２ｂは除去されない。
犠牲層７１が除去され、図１１（ａ）に示すように、複数の絶縁層７２の間に空隙７３が形成される。複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、空隙７３が保たれる。
空隙７３内には、図１１（ｂ）に示すように、セレクトゲートＳＧＤ０Ａ、ＳＧＤ０Ｂ、ＳＧＤ１Ａ、ＳＧＤ１Ｂ、およびワード線ＷＬとなる導電層が形成される。導電層として例えばタングステン層がＣＶＤ（chemical vapor deposition）で形成される。成膜ガスはスリットＳＴを通じて空隙７３に供給される。または、導電層７０を形成した後（リプレースの後）に、分離部６２ａ、６２ｂ（スリット６１ａ、６１ｂ）を形成することもできる。
一般に、ＲＩＥで形成されるスリットは深いほど幅が大きくなる傾向がある。実施形態によれば、積層体１００の上層部に形成されたドレイン側セレクトゲート層を分離する分離部６２ａ、６２ｂ（スリット６１ａ、６１ｂ）の深さは、積層体１００の全体を分離する分離部６０（スリットＳＴ）の深さよりも浅い。そのため、分離部６２ａ、６２ｂ（スリット６１ａ、６１ｂ）の幅は、分離部６０の幅よりも小さい。
ここで、比較例として、第２ストリングユニットＳＵ１のドレイン側セレクトゲート層と第３ストリングユニットＳＵ２のドレイン側セレクトゲート層との間を、積層体１００の全体を貫通する分離部６０（スリットＳＴ）によって分離した構成を挙げることができる。
これに対して、実施形態によれば、第２ストリングユニットＳＵ１のドレイン側セレクトゲート層と第３ストリングユニットＳＵ２のドレイン側セレクトゲート層との間を、分離部６０（スリットＳＴ）よりも幅の小さい分離部６２ｂによって分離している。そのため、実施形態によれば、分離部６０（スリットＳＴ）の数を減らして、メモリセルアレイの平面サイズの縮小が可能となる。
分離部６２ａと分離部６２ｂは、それぞれ異なる層のドレイン側セレクトゲート層を分離し、且つ互いにＹ方向にずれた位置に配置されている。分離部６２ａは第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１との間に配置され、分離部６２ｂは第２ストリングユニットＳＵ１と第３ストリングユニットＳＵ２との間に配置されている。
したがって、スリットＳＴを通じて犠牲層７１を導電層７０に置換するとき、図１１（ａ）、（ｂ）に示すように、分離部６２ａによってＹ方向に分断された２つの領域（ドレイン側セレクトゲートＳＧＤ０Ａとドレイン側セレクトゲートＳＧＤ０Ｂが形成される領域）はともにスリットＳＴに通じ、分離部６２ｂによってＹ方向に分断された２つの領域（ドレイン側セレクトゲートＳＧＤ１Ａとドレイン側セレクトゲートＳＧＤ１Ｂが形成される領域）はともにスリットＳＴに通じる。
したがって、スリットＳＴに隣接していない第２ストリングユニットＳＵ１が配置された領域に対しても、犠牲層７１から、ドレイン側セレクトゲート層となる導電層への置換を実施することができる。
次に、図１２〜図１４（ｄ）を参照して、第１実施形態の半導体記憶装置の他の例について説明する。
図１２は、第１実施形態の半導体記憶装置の他の例の回路図である。
図１３は、第１実施形態の半導体記憶装置の他の例の模式断面図である。
図１２、１３に示す例では、１つのブロック２００に、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３が配置されている。また、３層のドレイン側セレクトゲート層が、積層体１００の上層部に積層されている。ドレイン側セレクトゲート層の間には絶縁層７２が設けられている。
最上層のドレイン側セレクトゲート層は、分離部６２ａによって、Ｙ方向に２つのセレクトゲートに分離されている。分離部６２ａは、最上層のドレイン側セレクトゲート層を、第１ドレイン側セレクトゲートＳＧＤ０Ａと、第４ドレイン側セレクトゲートＳＧＤ０Ｂに分離している。
上から２層目のドレイン側セレクトゲート層は、分離部６２ｂによって、Ｙ方向に２つのセレクトゲートに分離されている。分離部６２ｂは、上から２層目のドレイン側セレクトゲート層を、第２ドレイン側セレクトゲートＳＧＤ１Ａと、第５ドレイン側セレクトゲートＳＧＤ１Ｂに分離している。
上から３層目のドレイン側セレクトゲート層は、分離部６２ｃによって、Ｙ方向に２つのセレクトゲートに分離されている。分離部６２ｃは、上から３層目のドレイン側セレクトゲート層を、第３ドレイン側セレクトゲートＳＧＤ２Ａと、第６ドレイン側セレクトゲートＳＧＤ２Ｂに分離している。
第１ドレイン側セレクトゲートＳＧＤ０Ａ、第２ドレイン側セレクトゲートＳＧＤ１Ａ、第３ドレイン側セレクトゲートＳＧＤ２Ａ、第４ドレイン側セレクトゲートＳＧＤ０Ｂ、第５ドレイン側セレクトゲートＳＧＤ１Ｂ、および第６ドレイン側セレクトゲートＳＧＤ２Ｂは、それぞれ、電気的に独立して制御される。
図１４（ａ）は、１つのブロック２００において、第１ドレイン側セレクトゲートＳＧＤ０Ａおよび第４ドレイン側セレクトゲートＳＧＤ０Ｂが設けられたレイヤーの模式平面図である。
図１４（ｂ）は、１つのブロック２００において、第２ドレイン側セレクトゲートＳＧＤ１Ａおよび第５ドレイン側セレクトゲートＳＧＤ１Ｂが設けられたレイヤーの模式平面図である。
図１４（ｃ）は、１つのブロック２００において、第３ドレイン側セレクトゲートＳＧＤ２Ａおよび第６ドレイン側セレクトゲートＳＧＤ２Ｂが設けられたレイヤーの模式平面図である。
図１４（ｄ）は、１つのブロック２００において、ワード線ＷＬが設けられたレイヤーの模式平面図である。
各層のワード線ＷＬは、第１〜第４ストリングユニットＳＵ０〜ＳＵ３に共通に設けられている。第４ドレイン側セレクトゲートＳＧＤ０Ｂは、第２ストリングユニットＳＵ１、第３ストリングユニットＳＵ２、および第４ストリングユニットＳＵ３に共通に設けられている。第２ドレイン側セレクトゲートＳＧＤ１Ａは、第１ストリングユニットＳＵ０および第２ストリングユニットＳＵ１に共通に設けられている。第５ドレイン側セレクトゲートＳＧＤ１Ｂは、第３ストリングユニットＳＵ２および第４ストリングユニットＳＵ３に共通に設けられている。第３ドレイン側セレクトゲートＳＧＤ２Ａは、第１ストリングユニットＳＵ０、第２ストリングユニットＳＵ１、および第３ストリングユニットＳＵ２に共通に設けられている。
分離部６２ａ〜６２ｃは、積層体１００の全体を貫通する分離部６０（スリットＳＴ）と同じ方向に延びる絶縁膜である。
図１３に示すように、１つのブロック２００に、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３が、Ｙ方向に互いに離間して配置されている。
分離部６２ａは、Ｙ方向で隣り合う第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１との間に配置され、複数の導電層７０のうちの最上層のドレイン側セレクトゲート層のみを貫通し、他の導電層は分断していない。
分離部６２ｂは、Ｙ方向で隣り合う第２ストリングユニットＳＵ１と第３ストリングユニットＳＵ２との間に配置され、複数の導電層７０のうちの上から２層目のドレイン側セレクトゲート層のみを貫通し、他の導電層は分断していない。
分離部６２ｃは、Ｙ方向で隣り合う第３ストリングユニットＳＵ２と第４ストリングユニットＳＵ３との間に配置され、複数の導電層７０のうちの上から３層目のドレイン側セレクトゲート層のみを貫通し、他の導電層は分断していない。
図１３、図１４（ａ）〜（ｄ）に示すように、最上層のドレイン側セレクトゲート層に設けられた分離部６２ａのＹ方向の位置と、上から２層目のドレイン側セレクトゲート層に設けられた分離部６２ｂのＹ方向の位置と、上から３層目のドレイン側セレクトゲート層に設けられた分離部６２ｃのＹ方向の位置とは互いにずれている。
図１２に示すように、第１ストリングユニットＳＵ０は、第１ドレイン側セレクトゲートＳＧＤ０Ａをコントロールゲートにもつ第１ドレイン側セレクトトランジスタＳＴＤ０Ａと、第２ドレイン側セレクトゲートＳＧＤ１Ａをコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１Ａと、第３ドレイン側セレクトゲートＳＧＤ２Ａをコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ２Ａとを有する。
第２ストリングユニットＳＵ１は、第４ドレイン側セレクトゲートＳＧＤ０Ｂをコントロールゲートにもつ第４ドレイン側セレクトトランジスタＳＴＤ０Ｂと、第２ドレイン側セレクトゲートＳＧＤ１Ａをコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１Ａと、第３ドレイン側セレクトゲートＳＧＤ２Ａをコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ２Ａとを有する。
第３ストリングユニットＳＵ２は、第４ドレイン側セレクトゲートＳＧＤ０Ｂをコントロールゲートにもつ第４ドレイン側セレクトトランジスタと、第５ドレイン側セレクトゲートＳＧＤ１Ｂをコントロールゲートにもつ第５ドレイン側セレクトトランジスタと、第３ドレイン側セレクトゲートＳＧＤ２Ａをコントロールゲートにもつ第３ドレイン側セレクトトランジスタとを有する。
第４ストリングユニットＳＵ３は、第４ドレイン側セレクトゲートＳＧＤ０Ｂをコントロールゲートにもつ第４ドレイン側セレクトトランジスタと、第５ドレイン側セレクトゲートＳＧＤ１Ｂをコントロールゲートにもつ第５ドレイン側セレクトトランジスタと、第６ドレイン側セレクトゲートＳＧＤ２Ｂをコントロールゲートにもつ第６ドレイン側セレクトトランジスタとを有する。
１つのブロック２００内において、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３のうちのいずれか１つのストリングユニットが、ドレイン側セレクトトランジスタによって選択される。
第１ストリングユニットＳＵ０を選択するとき、第１ドレイン側セレクトゲートＳＧＤ０Ａ、第２ドレイン側セレクトゲートＳＧＤ１Ａ、および第３ドレイン側セレクトゲートＳＧＤ２Ａにしきい値電圧以上の電位が与えられ、第１ドレイン側セレクトトランジスタ、第２ドレイン側セレクトトランジスタ、および第３ドレイン側セレクトトランジスタがオンになる。第４ドレイン側セレクトトランジスタ、第５ドレイン側セレクトトランジスタ、および第６ドレイン側セレクトトランジスタはオフに設定される。
選択された第１ストリングユニットＳＵ０の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第２〜４ストリングユニットＳＵ１〜ＳＵ３の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
第２ストリングユニットＳＵ１を選択するとき、第４ドレイン側セレクトゲートＳＧＤ０Ｂ、第２ドレイン側セレクトゲートＳＧＤ１Ａ、および第３ドレイン側セレクトゲートＳＧＤ２Ａにしきい値電圧以上の電位が与えられ、第４ドレイン側セレクトトランジスタ、第２ドレイン側セレクトトランジスタ、および第３ドレイン側セレクトトランジスタがオンになる。第１ドレイン側セレクトトランジスタ、第５ドレイン側セレクトトランジスタ、および第６ドレイン側セレクトトランジスタはオフに設定される。
選択された第２ストリングユニットＳＵ１の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第１、３、４ストリングユニットＳＵ０、ＳＵ２、ＳＵ３の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
第３ストリングユニットＳＵ２を選択するとき、第４ドレイン側セレクトゲートＳＧＤ０Ｂ、第５ドレイン側セレクトゲートＳＧＤ１Ｂ、および第３ドレイン側セレクトゲートＳＧＤ２Ａにしきい値電圧以上の電位が与えられ、第４ドレイン側セレクトトランジスタ、第５ドレイン側セレクトトランジスタ、および第３ドレイン側セレクトトランジスタがオンになる。第１ドレイン側セレクトトランジスタ、第２ドレイン側セレクトトランジスタ、および第６ドレイン側セレクトトランジスタはオフに設定される。
選択された第３ストリングユニットＳＵ２の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第１、２、４ストリングユニットＳＵ０、ＳＵ１、ＳＵ３の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
第４ストリングユニットＳＵ３を選択するとき、第４ドレイン側セレクトゲートＳＧＤ０Ｂ、第５ドレイン側セレクトゲートＳＧＤ１Ｂ、および第６ドレイン側セレクトゲートＳＧＤ２Ｂにしきい値電圧以上の電位が与えられ、第４ドレイン側セレクトトランジスタ、第５ドレイン側セレクトトランジスタ、および第６ドレイン側セレクトトランジスタがオンになる。第１ドレイン側セレクトトランジスタ、第２ドレイン側セレクトトランジスタ、および第３ドレイン側セレクトトランジスタはオフに設定される。
選択された第４ストリングユニットＳＵ３の半導体ボディ２０はビット線ＢＬと電気的に接続され、非選択の第１〜３ストリングユニットＳＵ０〜ＳＵ２の半導体ボディ２０はビット線ＢＬと電気的に接続されない。
図１３、図１４（ａ）〜（ｄ）に示す例においても、積層体１００の全体を貫通する幅の広い分離部６０（スリットＳＴ）の数を減らして、メモリセルアレイの平面サイズの縮小が可能となる。
分離部６２ａ〜６２ｃは、それぞれ異なる層のドレイン側セレクトゲート層を分離し、且つ互いにＹ方向にずれた位置に配置されている。したがって、スリットＳＴを通じて犠牲層７１を導電層７０に置換するとき、分離部６２ａによってＹ方向に分断された２つの領域（ドレイン側セレクトゲートＳＧＤ０Ａとドレイン側セレクトゲートＳＧＤ０Ｂが形成される領域）はともにスリットＳＴに通じ、分離部６２ｂによってＹ方向に分断された２つの領域（ドレイン側セレクトゲートＳＧＤ１Ａとドレイン側セレクトゲートＳＧＤ１Ｂが形成される領域）はともにスリットＳＴに通じ、分離部６２ｃによってＹ方向に分断された２つの領域（ドレイン側セレクトゲートＳＧＤ２Ａとドレイン側セレクトゲートＳＧＤ２Ｂが形成される領域）はともにスリットＳＴに通じる。
したがって、スリットＳＴに隣接していない第２ストリングユニットＳＵ１および第３ストリングユニットＳＵ２が配置された領域に対しても、犠牲層７１から、ドレイン側セレクトゲート層となる導電層への置換を実施することができる。
分離部６０（スリットＳＴ）によって区切られた１つのブロック２００内に配置されるストリングユニットの数は５以上であってもよい。ストリングユニットの数と、ドレイン側選択ゲート層の層数は、以下のように規定することができる。
すなわち、第１実施形態の半導体記憶装置は、複数のメモリストリングＭＳをそれぞれが含む第１〜第ｎ（ｎは３以上の自然数）ストリングユニットと、Ｚ方向に積層された（ｎ−１）層のドレイン側セレクトゲート層と、を備えている。（ｎ−１）層のドレイン側セレクトゲート層は、電気的に分離された第１〜第２×（ｎ−１）ドレイン側セレクトゲートを有する。第１ストリングユニットは、第１〜第（ｎ−１）ドレイン側セレクトゲートにより選択され、第２ストリングユニットは、第２〜第（ｎ−１＋１）ドレイン側セレクトゲートにより選択され、第ｋ（ｋは１以上ｎ以下）ストリングユニットは、第ｋ〜第（ｎ＋ｋ−２）セレクトゲートにより選択され、第ｎストリングユニットは、第ｎ〜第２×（ｎ−１）ドレイン側セレクトゲートにより選択される。
次に、第２実施形態の半導体記憶装置について説明する。
図１５は、第２実施形態の半導体記憶装置の回路図である。
図１６は、第２実施形態の半導体記憶装置の模式断面図である。
図１６は、Ｙ方向に離間した３つの分離部６０（スリットＳＴ）によって区切られた２つのサブブロック２００ａ、２００ｂを示す。
消去単位である１ブロックは２つのサブブロック２００ａ、２００ｂを有し、このうちの一方の（図１６において左側の）サブブロック２００ａには第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１が配置され、他方の（図１６において右側の）サブブロック２００ｂには第３ストリングユニットＳＵ２と第４ストリングユニットＳＵ３が配置されている。
前述した第１実施形態と同様、ソース層ＳＬ上に、絶縁層７２を介して複数の導電層７０が積層されている。複数の導電層７０は、複数のワード線ＷＬと、ドレイン側セレクトゲート層と、複数層のソース側セレクトゲート層を有する。
一方のサブブロック２００ａにおける各層のワード線ＷＬは、第１ストリングユニットＳＵ０および第２ストリングユニットＳＵ１に共通に設けられている。他方のサブブロック２００ｂにおける各層のワード線ＷＬは、第３ストリングユニットＳＵ２および第４ストリングユニットＳＵ３に共通に設けられている。
図１６に示す例では、１層のドレイン側セレクトゲート層と、３層のソース側セレクトゲート層が設けられている、複数層のワード線ＷＬは、ドレイン側セレクトゲート層とソース側セレクトゲート層との間に積層されている。３層のソース側セレクトゲート層は、最下層のワード線ＷＬと、ソース層ＳＬとの間に積層されている。
それぞれのサブブロック２００ａ、２００ｂのドレイン側セレクトゲート層は、分離部６２ａによって、Ｙ方向に２つのセレクトゲートに分離されている。一方のサブブロック２００ａにおける分離部６２ａは、ドレイン側セレクトゲート層を、第１ドレイン側セレクトゲートＳＧＤ０と第２ドレイン側セレクトゲートＳＧＤ１に分離している。他方のサブブロック２００ｂにおける分離部６２ａは、ドレイン側セレクトゲート層を、第３ドレイン側セレクトゲートＳＧＤ２と第４ドレイン側セレクトゲートＳＧＤ３に分離している。分離部６２ａは、積層体１００の全体を貫通する分離部６０（スリットＳＴ）と同じ方向に延びる絶縁膜である。
第１〜第４ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３は、それぞれ、電気的に独立して制御される。
一方のサブブロック２００ａには、第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１がＹ方向に互いに離間して配置されている。他方のサブブロック２００ｂには、第３ストリングユニットＳＵ２と第４ストリングユニットＳＵ３がＹ方向に互いに離間して配置されている。
図１５に示すように、第１ストリングユニットＳＵ０のメモリストリングは、第１ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつ第１ドレイン側セレクトトランジスタＳＴＤ０を有する。
第２ストリングユニットＳＵ１のメモリストリングは、第２ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１を有する。
第３ストリングユニットＳＵ２のメモリストリングは、第３ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ２を有する。
第４ストリングユニットＳＵ３のメモリストリングは、第４ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつ第４ドレイン側セレクトトランジスタＳＴＤ３を有する。
図１６に示すように、一方のサブブロック２００ａには、第１ソース側セレクトゲートＳＧＳ０Ａ、第２ソース側セレクトゲートＳＧＳ１Ａ、およびボトムセレクトゲートＳＧＳＢが設けられている。これらセレクトゲートＳＧＳ０Ａ、ＳＧＳ１Ａ、ＳＧＳＢは、第１ストリングユニットＳＵ０および第２ストリングユニットＳＵ１に共通に設けられている。
ボトムセレクトゲートＳＧＳＢはソース層ＳＬ上に設けられ、第２ソース側セレクトゲートＳＧＳ１ＡはボトムセレクトゲートＳＧＳＢ上に設けられ、第１ソース側セレクトゲートＳＧＳ０Ａは第２ソース側セレクトゲートＳＧＳ１Ａ上に設けられている。
ボトムセレクトゲートＳＧＳＢとソース層ＳＬとの間、第２ソース側セレクトゲートＳＧＳ１ＡとボトムセレクトゲートＳＧＳＢとの間、および第１ソース側セレクトゲートＳＧＳ０Ａと第２ソース側セレクトゲートＳＧＳ１Ａとの間には、絶縁層７２が設けられている。
他方のサブブロック２００ｂには、第１ソース側セレクトゲートＳＧＳ０Ｂ、第２ソース側セレクトゲートＳＧＳ１Ｂ、およびボトムセレクトゲートＳＧＳＢが設けられている。これらセレクトゲートＳＧＳ０Ｂ、ＳＧＳ１Ｂ、ＳＧＳＢは、第３ストリングユニットＳＵ２および第４ストリングユニットＳＵ３に共通に設けられている。
ボトムセレクトゲートＳＧＳＢはソース層ＳＬ上に設けられ、第２ソース側セレクトゲートＳＧＳ１ＢはボトムセレクトゲートＳＧＳＢ上に設けられ、第１ソース側セレクトゲートＳＧＳ０Ｂは第２ソース側セレクトゲートＳＧＳ１Ｂ上に設けられている。
ボトムセレクトゲートＳＧＳＢとソース層ＳＬとの間、第２ソース側セレクトゲートＳＧＳ１ＢとボトムセレクトゲートＳＧＳＢとの間、および第１ソース側セレクトゲートＳＧＳ０Ｂと第２ソース側セレクトゲートＳＧＳ１Ｂとの間には、絶縁層７２が設けられている。
ソース側セレクトゲートＳＧＳ０Ａとソース側セレクトゲートＳＧＳ０Ｂは同じレイヤーに設けられ、分離部６０（スリットＳＴ）によってＹ方向に分離している。ソース側セレクトゲートＳＧＳ１Ａとソース側セレクトゲートＳＧＳ１Ｂは同じレイヤーに設けられ、分離部６０（スリットＳＴ）によってＹ方向に分離している。
図１５に示すように、第１ストリングユニットＳＵ０のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０Ａをコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０Ａと、第２ソース側セレクトゲートＳＧＳ１Ａをコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１Ａと、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第１ストリングユニットＳＵ０の１つのメモリストリングにおいて、第１ソース側セレクトトランジスタＳＴＳ０Ａ、第２ソース側セレクトトランジスタＳＴＳ１Ａ、およびボトムセレクトトランジスタＳＴＳＢは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第２ストリングユニットＳＵ１のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０Ａをコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０Ａと、第２ソース側セレクトゲートＳＧＳ１Ａをコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１Ａと、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第２ストリングユニットＳＵ１の１つのメモリストリングにおいて、第１ソース側セレクトトランジスタＳＴＳ０Ａ、第２ソース側セレクトトランジスタＳＴＳ１Ａ、およびボトムセレクトトランジスタＳＴＳＢは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０Ａはデプレションタイプのトランジスタであり、第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０Ａはエンハンスメントタイプのトランジスタである。
ここで、デプレションタイプのトランジスタは負のしきい値電圧をもち、エンハンスメントタイプのトランジスタは正のしきい値電圧をもつ。
第１ストリングユニットＳＵ０の第２ソース側セレクトトランジスタＳＴＳ１Ａはエンハンスメントタイプのトランジスタであり、第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１Ａはデプレションタイプのトランジスタである。
他方のサブブロック２００ｂの第３ストリングユニットＳＵ２のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０Ｂをコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０Ｂと、第２ソース側セレクトゲートＳＧＳ１Ｂをコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１Ｂと、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第３ストリングユニットＳＵ２の１つのメモリストリングにおいて、第１ソース側セレクトトランジスタＳＴＳ０Ｂ、第２ソース側セレクトトランジスタＳＴＳ１Ｂ、およびボトムセレクトトランジスタＳＴＳＢは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第４ストリングユニットＳＵ３のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０Ｂをコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０Ｂと、第２ソース側セレクトゲートＳＧＳ１Ｂをコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１Ｂと、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第４ストリングユニットＳＵ３の１つのメモリストリングにおいて、第１ソース側セレクトトランジスタＳＴＳ０Ｂ、第２ソース側セレクトトランジスタＳＴＳ１Ｂ、およびボトムセレクトトランジスタＳＴＳＢは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第３ストリングユニットＳＵ２の第１ソース側セレクトトランジスタＳＴＳ０Ｂはデプレションタイプのトランジスタであり、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０Ｂはエンハンスメントタイプのトランジスタである。
第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１Ｂはエンハンスメントタイプのトランジスタであり、第４ストリングユニットＳＵ３の第２ソース側セレクトトランジスタＳＴＳ１Ｂはデプレションタイプのトランジスタである。
図２２（ａ）は、図１５および図１６に示す半導体記憶装置のソース側セレクトゲートの電位制御を表す図（表）である。
図２２（ａ）中の”Ｌ”および”Ｈ”はソース側セレクトゲートに与える電位を表し、”Ｌ”レベル（第１レベル）は、デプレションタイプのトランジスタのしきい値電圧よりも高く、エンハンスメントタイプのトランジスタのしきい値電圧よりも低い電位である。”Ｌ”レベルは例えば０Ｖである。”Ｈ”レベル（第２レベル）は、エンハンスメントタイプのトランジスタのしきい値電圧よりも高い正の電位である。
１つのサブブロック２００ａ、２００ｂ内において、第１ストリングユニットＳＵ０と第２ストリングユニットＳＵ１のうちのいずれか１つのストリングユニットが、ソース側セレクトトランジスタＳＴＳ０Ａ、ＳＴＳ１Ａ、ＳＴＳＢによって選択される。
第１ストリングユニットＳＵ０を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０Ａに”Ｌ”レベルが与えられ、第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０Ａはオンになり、第２ソース側セレクトゲートＳＧＳ１Ａに”Ｈ”レベルが与えられ、第１ストリングユニットＳＵ０の第２ソース側セレクトトランジスタＳＴＳ１Ａもオンになる。
選択された第１ストリングユニットＳＵ０の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第１ストリングユニットＳＵ０と第１ソース側セレクトゲートＳＧＳ０Ａを共有する第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０Ａは、第１ソース側セレクトゲートＳＧＳ０Ａに与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第２ストリングユニットＳＵ１の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
他方のサブブロック２００ｂにおいては、第１ソース側セレクトゲートＳＧＳ０Ｂおよび第２ソース側セレクトゲートＳＧＳ１Ｂに”Ｌ”レベルが与えられ、第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１Ｂはオフになり、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０Ｂはオフになる。
したがって、非選択の第３ストリングユニットＳＵ２の半導体ボディ２０および第４ストリングユニットＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第１ストリングユニットＳＵ０のメモリセルに対して読み出し動作を実行するとき、選択された第１ストリングユニットＳＵ０の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第１ストリングユニットＳＵ０と同じサブブロック２００ａにある非選択の第２ストリングユニットＳＵ１の半導体ボディ２０はソース層ＳＬとは接続されずに、第２ストリングユニットＳＵ１のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第２ストリングユニットＳＵ１を選択するときは、ボトムセレクトトランジスタＳＴＳＢがオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０Ａに”Ｈ”レベルが与えられ、第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０Ａはオンになり、第２ソース側セレクトゲートＳＧＳ１Ａに”Ｌ”レベルが与えられ、第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１Ａもオンになる。
選択された第２ストリングユニットＳＵ１の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第２ストリングユニットＳＵ１と第２ソース側セレクトゲートＳＧＳ１Ａを共有する第１ストリングユニットＳＵ０の第２ソース側セレクトトランジスタＳＴＳ１Ａは、第２ソース側セレクトゲートＳＧＳ１Ａに与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第１ストリングユニットＳＵ０の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
他方のサブブロック２００ｂにおいては、第１ソース側セレクトゲートＳＧＳ０Ｂおよび第２ソース側セレクトゲートＳＧＳ１Ｂに”Ｌ”レベルが与えられ、第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１Ｂはオフになり、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０Ｂはオフになる。
したがって、非選択の第３ストリングユニットＳＵ２の半導体ボディ２０および第４ストリングユニットＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第２ストリングユニットＳＵ１のメモリセルに対して読み出し動作を実行するとき、選択された第２ストリングユニットＳＵ１の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第２ストリングユニットＳＵ１と同じサブブロック２００ａにある非選択の第１ストリングユニットＳＵ０の半導体ボディ２０はソース層ＳＬとは接続されずに、第１ストリングユニットＳＵ０のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第３ストリングユニットＳＵ２を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０Ｂに”Ｌ”レベルが与えられ、第３ストリングユニットＳＵ２の第１ソース側セレクトトランジスタＳＴＳ０Ｂはオンになり、第２ソース側セレクトゲートＳＧＳ１Ｂに”Ｈ”レベルが与えられ、第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１Ｂもオンになる。
選択された第３ストリングユニットＳＵ２の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第３ストリングユニットＳＵ２と第１ソース側セレクトゲートＳＧＳ０Ｂを共有する第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０Ｂは、第１ソース側セレクトゲートＳＧＳ０Ｂに与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第４ストリングユニットＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
他のサブブロック２００ａにおいては、第１ソース側セレクトゲートＳＧＳ０Ａおよび第２ソース側セレクトゲートＳＧＳ１Ａに”Ｌ”レベルが与えられ、第１ストリングユニットＳＵ０の第２ソース側セレクトトランジスタＳＴＳ１Ａはオフになり、第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０Ａはオフになる。
したがって、非選択の第１ストリングユニットＳＵ０の半導体ボディ２０および第２ストリングユニットＳＵ１の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第３ストリングユニットＳＵ２のメモリセルに対して読み出し動作を実行するとき、選択された第３ストリングユニットＳＵ２の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第３ストリングユニットＳＵ２と同じサブブロック２００ｂにある非選択の第４ストリングユニットＳＵ３の半導体ボディ２０はソース層ＳＬとは接続されずに、第４ストリングユニットＳＵ３のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第４ストリングユニットＳＵ３を選択するときは、ボトムセレクトトランジスタＳＴＳＢがオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０Ｂに”Ｈ”レベルが与えられ、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０Ｂはオンになり、第２ソース側セレクトゲートＳＧＳ１Ｂに”Ｌ”レベルが与えられ、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ１Ｂもオンになる。
選択された第４ストリングユニットＳＵ３の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第４ストリングユニットＳＵ３と第２ソース側セレクトゲートＳＧＳ１Ｂを共有する第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１Ｂは、第２ソース側セレクトゲートＳＧＳ１Ｂに与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第３ストリングユニットＳＵ２の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
他のサブブロック２００ａにおいては、第１ソース側セレクトゲートＳＧＳ０Ａおよび第２ソース側セレクトゲートＳＧＳ１Ａに”Ｌ”レベルが与えられ、第１ストリングユニットＳＵ０の第２ソース側セレクトトランジスタＳＴＳ１Ａはオフになり、第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０Ａはオフになる。
したがって、非選択の第１ストリングユニットＳＵ０の半導体ボディ２０および第２ストリングユニットＳＵ１の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第４ストリングユニットＳＵ３のメモリセルに対して読み出し動作を実行するとき、選択された第４ストリングユニットＳＵ３の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第４ストリングユニットＳＵ３と同じサブブロック２００ｂにある非選択の第３ストリングユニットＳＵ２の半導体ボディ２０はソース層ＳＬとは接続されずに、第３ストリングユニットＳＵ２のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
次に、第２実施形態の半導体記憶装置の他の例について説明する。
図１７および図１８は、第２実施形態の半導体記憶装置の他の例の回路図である。
図１９は、第２実施形態の半導体記憶装置の他の例の模式断面図である。
図１９は、Ｙ方向に離間した２つの分離部６０（スリットＳＴ）によって区切られた１つのブロック２００を示す。
１つのブロック２００に、第１ストリングユニットＳＵ０、第２ストリングユニットＳＵ１、第３ストリングユニットＳＵ２、および第４ストリングユニットＳＵ３が、Ｙ方向に互いに離間して配置されている。
前述した実施形態と同様、ソース層ＳＬ上に、絶縁層７２を介して複数の導電層７０が積層されている。複数の導電層７０は、複数のワード線ＷＬと、ドレイン側セレクトゲート層と、複数層のソース側セレクトゲート層を有する。
各層のワード線ＷＬは、第１〜第４ストリングユニットＳＵ０〜ＳＵ３に共通に設けられている。
図１９に示す例では、１層のドレイン側セレクトゲート層と、５層のソース側セレクトゲート層が設けられている、複数層のワード線ＷＬは、ドレイン側セレクトゲート層とソース側セレクトゲート層との間に積層されている。５層のソース側セレクトゲート層は、最下層のワード線ＷＬと、ソース層ＳＬとの間に積層されている。
ドレイン側セレクトゲート層は、分離部６２ａによって、Ｙ方向に４つのドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に分離されている。第１〜第４ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３は、それぞれ、電気的に独立して制御される。
図１７、１８に示すように、第１ストリングユニットＳＵ０のメモリストリングは、第１ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつ第１ドレイン側セレクトトランジスタＳＴＤ０を有する。
第２ストリングユニットＳＵ１のメモリストリングは、第２ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１を有する。
第３ストリングユニットＳＵ２のメモリストリングは、第３ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ２を有する。
第４ストリングユニットＳＵ３のメモリストリングは、第４ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつ第４ドレイン側セレクトトランジスタＳＴＤ３を有する。
複数層のソース側セレクトゲート層は、図１９に示すように、第１ソース側セレクトゲートＳＧＳ０、第２ソース側セレクトゲートＳＧＳ１、第３ソース側セレクトゲートＳＧＳ２、第４ソース側セレクトゲートＳＧＳ３、およびボトムセレクトゲートＳＧＳＢを有する。これらセレクトゲートＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３、ＳＧＳＢは、第１〜第４ストリングユニットＳＵ０〜ＳＵ３に共通に設けられている。
ボトムセレクトゲートＳＧＳＢはソース層ＳＬ上に設けられ、第４ソース側セレクトゲートＳＧＳ３はボトムセレクトゲートＳＧＳＢ上に設けられ、第３ソース側セレクトゲートＳＧＳ２は第４ソース側セレクトゲートＳＧＳ３上に設けられ、第２ソース側セレクトゲートＳＧＳ１は第３ソース側セレクトゲートＳＧＳ２上に設けられ、第１ソース側セレクトゲートＳＧＳ０は第２ソース側セレクトゲートＳＧＳ１上に設けられている。
ボトムセレクトゲートＳＧＳＢとソース層ＳＬとの間、および各セレクトゲート間には、絶縁層７２が設けられている。
図１７、１８に示すように、第１ストリングユニットＳＵ０のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０をコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０と、第２ソース側セレクトゲートＳＧＳ１をコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１と、第３ソース側セレクトゲートＳＧＳ２をコントロールゲートにもつ第３ソース側セレクトトランジスタＳＴＳ２と、第４ソース側セレクトゲートＳＧＳ３をコントロールゲートにもつ第４ソース側セレクトトランジスタＳＴＳ３と、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第１ストリングユニットＳＵ０の１つのメモリストリングにおいて、上記５つのソース側セレクトトランジスタは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０はデプレションタイプのトランジスタであり、第１ストリングユニットＳＵ０の第２〜第４ソース側セレクトトランジスタＳＴＳ１〜ＳＴＳ３はエンハンスメントタイプのトランジスタである。
第２ストリングユニットＳＵ１のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０をコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０と、第２ソース側セレクトゲートＳＧＳ１をコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１と、第３ソース側セレクトゲートＳＧＳ２をコントロールゲートにもつ第３ソース側セレクトトランジスタＳＴＳ２と、第４ソース側セレクトゲートＳＧＳ３をコントロールゲートにもつ第４ソース側セレクトトランジスタＳＴＳ３と、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第２ストリングユニットＳＵ１の１つのメモリストリングにおいて、上記５つのソース側セレクトトランジスタは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１はデプレションタイプのトランジスタであり、第２ストリングユニットＳＵ１の第１、第３、第４ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ２、ＳＴＳ３はエンハンスメントタイプのトランジスタである。
第３ストリングユニットＳＵ２のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０をコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０と、第２ソース側セレクトゲートＳＧＳ１をコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１と、第３ソース側セレクトゲートＳＧＳ２をコントロールゲートにもつ第３ソース側セレクトトランジスタＳＴＳ２と、第４ソース側セレクトゲートＳＧＳ３をコントロールゲートにもつ第４ソース側セレクトトランジスタＳＴＳ３と、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第３ストリングユニットＳＵ２の１つのメモリストリングにおいて、上記５つのソース側セレクトトランジスタは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第３ストリングユニットＳＵ２の第３ソース側セレクトトランジスタＳＴＳ２はデプレションタイプのトランジスタであり、第３ストリングユニットＳＵ２の第１、第２、第４ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ１、ＳＴＳ３はエンハンスメントタイプのトランジスタである。
第４ストリングユニットＳＵ３のメモリストリングは、第１ソース側セレクトゲートＳＧＳ０をコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０と、第２ソース側セレクトゲートＳＧＳ１をコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１と、第３ソース側セレクトゲートＳＧＳ２をコントロールゲートにもつ第３ソース側セレクトトランジスタＳＴＳ２と、第４ソース側セレクトゲートＳＧＳ３をコントロールゲートにもつ第４ソース側セレクトトランジスタＳＴＳ３と、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
第４ストリングユニットＳＵ３の１つのメモリストリングにおいて、上記５つのソース側セレクトトランジスタは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第４ストリングユニットＳＵ３の第４ソース側セレクトトランジスタＳＴＳ３はデプレションタイプのトランジスタであり、第４ストリングユニットＳＵ３の第１〜第３ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳ２はエンハンスメントタイプのトランジスタである。
図２２（ｂ）は、図１７〜図１９に示す半導体記憶装置のソース側セレクトゲートの電位制御を表す図（表）である。
図２２（ｂ）中の”Ｌ”および”Ｈ”はソース側セレクトゲートに与える電位を表し、”Ｌ”レベル（第１レベル）は、デプレションタイプのトランジスタのしきい値電圧よりも高く、エンハンスメントタイプのトランジスタのしきい値電圧よりも低い電位である。”Ｌ”レベルは例えば０Ｖである。”Ｈ”レベル（第２レベル）は、エンハンスメントタイプのトランジスタのしきい値電圧よりも高い正の電位である。したがって、セレクトゲートに”Ｌ”の電圧を与えると、デプレションタイプのトランジスタはＯＮ、エンハンスメントタイプのトランジスタはＯＦＦし、セレクトゲートに”Ｈ”の電圧を与えると、デプレションタイプ及びエンハンスメントタイプのトランジスタ共にＯＮとなる。
１つのブロック２００内において、第１〜第４ストリングユニットＳＵ０〜ＳＵ３のうちのいずれか１つのストリングユニットが、ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、ＳＴＳＢによって選択される。
第１ストリングユニットＳＵ０を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０に”Ｌ”レベルが与えられ、第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０はオンになる。第２〜第４ソース側セレクトゲートＳＧＳ１〜ＳＧＳ３に”Ｈ”レベルが与えられ、第１ストリングユニットＳＵ０の第２〜第４ソース側セレクトトランジスタＳＴＳ１〜ＳＴＳ３もオンになる。
選択された第１ストリングユニットＳＵ０の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第２〜第４ストリングユニットＳＵ１〜ＳＵ３のエンハンスメントタイプの第１ソース側セレクトトランジスタＳＴＳ０は、第１ソース側セレクトゲートＳＧＳ０に与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第２〜第４ストリングユニットＳＵ１〜ＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第１ストリングユニットＳＵ０のメモリセルに対して読み出し動作を実行するとき、選択された第１ストリングユニットＳＵ０の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第１ストリングユニットＳＵ０と同じブロック２００にある非選択の第２〜第４ストリングユニットＳＵ１〜ＳＵ３の半導体ボディ２０はソース層ＳＬとは接続されずに、第２〜第４ストリングユニットＳＵ１〜ＳＵ３のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第２ストリングユニットＳＵ１を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第２ソース側セレクトゲートＳＧＳ１に”Ｌ”レベルが与えられ、第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１はオンになる。第１、第３、第４ソース側セレクトゲートＳＧＳ０、ＳＧＳ２、ＳＧＳ３に”Ｈ”レベルが与えられ、第１ストリングユニットＳＵ０の第１、第３、第４ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ２、ＳＴＳ３もオンになる。
選択された第２ストリングユニットＳＵ１の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第１、第３、第４ストリングユニットＳＵ０、ＳＵ２、ＳＵ３のエンハンスメントタイプの第２ソース側セレクトトランジスタＳＴＳ１は、第２ソース側セレクトゲートＳＧＳ１に与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第１、第３、第４ストリングユニットＳＵ０、ＳＵ２、ＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第２ストリングユニットＳＵ１のメモリセルに対して読み出し動作を実行するとき、選択された第２ストリングユニットＳＵ１の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第２ストリングユニットＳＵ１と同じブロック２００にある非選択の第１、第３、第４ストリングユニットＳＵ０、ＳＵ２、ＳＵ３の半導体ボディ２０はソース層ＳＬとは接続されずに、第１、第３、第４ストリングユニットＳＵ０、ＳＵ２、ＳＵ３のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第３ストリングユニットＳＵ２を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第３ソース側セレクトゲートＳＧＳ２に”Ｌ”レベルが与えられ、第３ストリングユニットＳＵ２の第３ソース側セレクトトランジスタＳＴＳ２はオンになる。第１、第２、第４ソース側セレクトゲートＳＧＳ０、ＳＧＳ１、ＳＧＳ３に”Ｈ”レベルが与えられ、第３ストリングユニットＳＵ２の第１、第２、第４ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ１、ＳＴＳ３もオンになる。
選択された第３ストリングユニットＳＵ２の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第１、第２、第４ストリングユニットＳＵ０、ＳＵ１、ＳＵ３のエンハンスメントタイプの第３ソース側セレクトトランジスタＳＴＳ２は、第３ソース側セレクトゲートＳＧＳ２に与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第１、第２、第４ストリングユニットＳＵ０、ＳＵ１、ＳＵ３の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第３ストリングユニットＳＵ２のメモリセルに対して読み出し動作を実行するとき、選択された第３ストリングユニットＳＵ２の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第３ストリングユニットＳＵ２と同じブロック２００にある非選択の第１、第２、第４ストリングユニットＳＵ０、ＳＵ１、ＳＵ３の半導体ボディ２０はソース層ＳＬとは接続されずに、第１、第２、第４ストリングユニットＳＵ０、ＳＵ１、ＳＵ３のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第４ストリングユニットＳＵ３を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第４ソース側セレクトゲートＳＧＳ３に”Ｌ”レベルが与えられ、第４ストリングユニットＳＵ３の第４ソース側セレクトトランジスタＳＴＳ３はオンになる。第１〜第３ソース側セレクトゲートＳＧＳ０〜ＳＧＳ２に”Ｈ”レベルが与えられ、第４ストリングユニットＳＵ３の第１〜第３ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳ２もオンになる。
選択された第４ストリングユニットＳＵ３の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第１〜第３ストリングユニットＳＵ０〜ＳＵ２のエンハンスメントタイプの第４ソース側セレクトトランジスタＳＴＳ３は、第４ソース側セレクトゲートＳＧＳ３に与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第１〜第３ストリングユニットＳＵ０〜ＳＵ２の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第４ストリングユニットＳＵ３のメモリセルに対して読み出し動作を実行するとき、選択された第４ストリングユニットＳＵ３の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第４ストリングユニットＳＵ３と同じブロック２００にある非選択の第１〜第３ストリングユニットＳＵ０〜ＳＵ２の半導体ボディ２０はソース層ＳＬとは接続されずに、第１〜第３ストリングユニットＳＵ０〜ＳＵ２のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
次に、第２実施形態の半導体記憶装置のさらに他の例について説明する。
図２０は、第２実施形態の半導体記憶装置のさらに他の例の回路図である。
図２１は、第２実施形態の半導体記憶装置のさらに他の例の模式断面図である。
図２１は、Ｙ方向に離間した２つの分離部６０（スリットＳＴ）によって区切られた１つのブロック２００を示す。
１つのブロック２００に、第１ストリングユニットＳＵ０、第２ストリングユニットＳＵ１、第３ストリングユニットＳＵ２、第４ストリングユニットＳＵ３、第５ストリングユニットＳＵ４、および第６ストリングユニットＳＵ５が、Ｙ方向に互いに離間して配置されている。
前述した実施形態と同様、ソース層ＳＬ上に、絶縁層７２を介して複数の導電層７０が積層されている。複数の導電層７０は、複数のワード線ＷＬと、ドレイン側セレクトゲート層と、複数層のソース側セレクトゲート層を有する。
各層のワード線ＷＬは、第１〜第６ストリングユニットＳＵ０〜ＳＵ５に共通に設けられている。
図２１に示す例では、１層のドレイン側セレクトゲート層と、５層のソース側セレクトゲート層が設けられている、複数層のワード線ＷＬは、ドレイン側セレクトゲート層とソース側セレクトゲート層との間に積層されている。５層のソース側セレクトゲート層は、最下層のワード線ＷＬと、ソース層ＳＬとの間に積層されている。
ドレイン側セレクトゲート層は、分離部６２ａによって、Ｙ方向に６つのドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ５に分離されている。第１〜第６ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ５は、それぞれ、電気的に独立して制御される。
図２０に示すように、第１ストリングユニットＳＵ０のメモリストリングは、第１ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつ第１ドレイン側セレクトトランジスタＳＴＤ０を有する。
第２ストリングユニットＳＵ１のメモリストリングは、第２ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつ第２ドレイン側セレクトトランジスタＳＴＤ１を有する。
第３ストリングユニットＳＵ２のメモリストリングは、第３ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつ第３ドレイン側セレクトトランジスタＳＴＤ２を有する。
第４ストリングユニットＳＵ３のメモリストリングは、第４ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつ第４ドレイン側セレクトトランジスタＳＴＤ３を有する。
第５ストリングユニットＳＵ４のメモリストリングは、第５ドレイン側セレクトゲートＳＧＤ４をコントロールゲートにもつ第５ドレイン側セレクトトランジスタＳＴＤ４を有する。
第６ストリングユニットＳＵ５のメモリストリングは、第６ドレイン側セレクトゲートＳＧＤ５をコントロールゲートにもつ第６ドレイン側セレクトトランジスタＳＴＤ５を有する。
複数層のソース側セレクトゲート層は、図２１に示すように、第１ソース側セレクトゲートＳＧＳ０、第２ソース側セレクトゲートＳＧＳ１、第３ソース側セレクトゲートＳＧＳ２、第４ソース側セレクトゲートＳＧＳ３、およびボトムセレクトゲートＳＧＳＢを有する。これらセレクトゲートＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３、ＳＧＳＢは、第１〜第６ストリングユニットＳＵ０〜ＳＵ５に共通に設けられている。
ボトムセレクトゲートＳＧＳＢはソース層ＳＬ上に設けられ、第４ソース側セレクトゲートＳＧＳ３はボトムセレクトゲートＳＧＳＢ上に設けられ、第３ソース側セレクトゲートＳＧＳ２は第４ソース側セレクトゲートＳＧＳ３上に設けられ、第２ソース側セレクトゲートＳＧＳ１は第３ソース側セレクトゲートＳＧＳ２上に設けられ、第１ソース側セレクトゲートＳＧＳ０は第２ソース側セレクトゲートＳＧＳ１上に設けられている。
ボトムセレクトゲートＳＧＳＢとソース層ＳＬとの間、および各セレクトゲート間には、絶縁層７２が設けられている。
図２０に示すように、第１〜第６ストリングユニットＳＵ０〜ＳＵ５のそれぞれのメモリストリングは、第１ソース側セレクトゲートＳＧＳ０をコントロールゲートにもつ第１ソース側セレクトトランジスタＳＴＳ０と、第２ソース側セレクトゲートＳＧＳ１をコントロールゲートにもつ第２ソース側セレクトトランジスタＳＴＳ１と、第３ソース側セレクトゲートＳＧＳ２をコントロールゲートにもつ第３ソース側セレクトトランジスタＳＴＳ２と、第４ソース側セレクトゲートＳＧＳ３をコントロールゲートにもつ第４ソース側セレクトトランジスタＳＴＳ３と、ボトムセレクトゲートＳＧＳＢをコントロールゲートにもつボトムセレクトトランジスタＳＴＳＢとを有する。
各ストリングユニットの１つのメモリストリングにおいて、上記５つのソース側セレクトトランジスタは、ソース層ＳＬとメモリセルＭＣとの間で直列接続されている。
第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０および第２ソース側セレクトトランジスタＳＴＳ１はデプレションタイプのトランジスタであり、第１ストリングユニットＳＵ０の第３ソース側セレクトトランジスタＳＴＳ２および第４ソース側セレクトトランジスタＳＴＳ３はエンハンスメントタイプのトランジスタである。
第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０および第３ソース側セレクトトランジスタＳＴＳ２はデプレションタイプのトランジスタであり、第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１および第４ソース側セレクトトランジスタＳＴＳ３はエンハンスメントタイプのトランジスタである。
第３ストリングユニットＳＵ２の第１ソース側セレクトトランジスタＳＴＳ０および第４ソース側セレクトトランジスタＳＴＳ３はデプレションタイプのトランジスタであり、第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１および第３ソース側セレクトトランジスタＳＴＳ２はエンハンスメントタイプのトランジスタである。
第４ストリングユニットＳＵ３の第２ソース側セレクトトランジスタＳＴＳ１および第３ソース側セレクトトランジスタＳＴＳ２はデプレションタイプのトランジスタであり、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０および第４ソース側セレクトトランジスタＳＴＳ３はエンハンスメントタイプのトランジスタである。
第５ストリングユニットＳＵ４の第２ソース側セレクトトランジスタＳＴＳ１および第４ソース側セレクトトランジスタＳＴＳ３はデプレションタイプのトランジスタであり、第５ストリングユニットＳＵ４の第１ソース側セレクトトランジスタＳＴＳ０および第３ソース側セレクトトランジスタＳＴＳ２はエンハンスメントタイプのトランジスタである。
第６ストリングユニットＳＵ５の第３ソース側セレクトトランジスタＳＴＳ２および第４ソース側セレクトトランジスタＳＴＳ３はデプレションタイプのトランジスタであり、第６ストリングユニットＳＵ５の第１ソース側セレクトトランジスタＳＴＳ０および第２ソース側セレクトトランジスタＳＴＳ１はエンハンスメントタイプのトランジスタである。
図２２（ｃ）は、図２０、２１に示す半導体記憶装置のソース側セレクトゲートの電位制御を表す図（表）である。
図２２（ｃ）中の”Ｌ”および”Ｈ”はソース側セレクトゲートに与える電位を表し、”Ｌ”レベル（第１レベル）は、デプレションタイプのトランジスタのしきい値電圧よりも高く、エンハンスメントタイプのトランジスタのしきい値電圧よりも低い電位である。”Ｌ”レベルは例えば０Ｖである。”Ｈ”レベル（第２レベル）は、エンハンスメントタイプのトランジスタのしきい値電圧よりも高い正の電位である。
１つのブロック２００内において、第１〜第６ストリングユニットＳＵ０〜ＳＵ５のうちのいずれか１つのストリングユニットが、ソース側セレクトトランジスタＳＴＳ０、ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、ＳＴＳＢによって選択される。
第１ストリングユニットＳＵ０を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０および第２ソース側セレクトゲートＳＧＳ１に”Ｌ”レベルが与えられ、第１ストリングユニットＳＵ０の第１ソース側セレクトトランジスタＳＴＳ０および第２ソース側セレクトトランジスタＳＴＳ１はオンになる。さらに、第３ソース側セレクトゲートＳＧＳ２および第４ソース側セレクトゲートＳＧＳ３に”Ｈ”レベルが与えられ、第１ストリングユニットＳＵ０の第３ソース側セレクトトランジスタＳＴＳ２および第４ソース側セレクトトランジスタＳＴＳ３もオンになる。
選択された第１ストリングユニットＳＵ０の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第２〜第６ストリングユニットＳＵ１〜ＳＵ５のエンハンスメントタイプのソース側セレクトトランジスタは、第１ソース側セレクトゲートＳＧＳ０および第２ソース側セレクトゲートＳＧＳ１に与えられた”Ｌ”レベルによりオフになる。したがって、非選択の第２〜第６ストリングユニットＳＵ１〜ＳＵ５の半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第１ストリングユニットＳＵ０のメモリセルに対して読み出し動作を実行するとき、選択された第１ストリングユニットＳＵ０の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第１ストリングユニットＳＵ０と同じブロック２００にある非選択の第２〜第６ストリングユニットＳＵ１〜ＳＵ５の半導体ボディ２０はソース層ＳＬとは接続されずに、第２〜第６ストリングユニットＳＵ１〜ＳＵ５のメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第２ストリングユニットＳＵ１を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０および第３ソース側セレクトゲートＳＧＳ２に”Ｌ”レベルが与えられ、第２ストリングユニットＳＵ１の第１ソース側セレクトトランジスタＳＴＳ０および第３ソース側セレクトトランジスタＳＴＳ２はオンになる。さらに、第２ソース側セレクトゲートＳＧＳ１および第４ソース側セレクトゲートＳＧＳ３に”Ｈ”レベルが与えられ、第２ストリングユニットＳＵ１の第２ソース側セレクトトランジスタＳＴＳ１および第４ソース側セレクトトランジスタＳＴＳ３もオンになる。
選択された第２ストリングユニットＳＵ１の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第２ストリングユニットＳＵ１以外のストリングユニットのエンハンスメントタイプのソース側セレクトトランジスタは、第１ソース側セレクトゲートＳＧＳ０および第３ソース側セレクトゲートＳＧＳ２に与えられた”Ｌ”レベルによりオフになる。したがって、第２ストリングユニットＳＵ１以外の非選択のストリングユニットの半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第２ストリングユニットＳＵ１のメモリセルに対して読み出し動作を実行するとき、選択された第２ストリングユニットＳＵ１の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第２ストリングユニットＳＵ１と同じブロック２００にある非選択のストリングユニットの半導体ボディ２０はソース層ＳＬとは接続されずに、非選択のストリングユニットのメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第３ストリングユニットＳＵ２を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第１ソース側セレクトゲートＳＧＳ０および第４ソース側セレクトゲートＳＧＳ３に”Ｌ”レベルが与えられ、第３ストリングユニットＳＵ２の第１ソース側セレクトトランジスタＳＴＳ０および第４ソース側セレクトトランジスタＳＴＳ３はオンになる。さらに、第２ソース側セレクトゲートＳＧＳ１および第３ソース側セレクトゲートＳＧＳ２に”Ｈ”レベルが与えられ、第３ストリングユニットＳＵ２の第２ソース側セレクトトランジスタＳＴＳ１および第３ソース側セレクトトランジスタＳＴＳ２もオンになる。
選択された第３ストリングユニットＳＵ２の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第３ストリングユニットＳＵ２以外のストリングユニットのエンハンスメントタイプのソース側セレクトトランジスタは、第１ソース側セレクトゲートＳＧＳ０および第４ソース側セレクトゲートＳＧＳ３に与えられた”Ｌ”レベルによりオフになる。したがって、第３ストリングユニットＳＵ２以外の非選択のストリングユニットの半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第３ストリングユニットＳＵ２のメモリセルに対して読み出し動作を実行するとき、選択された第３ストリングユニットＳＵ２の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第３ストリングユニットＳＵ２と同じブロック２００にある非選択のストリングユニットの半導体ボディ２０はソース層ＳＬとは接続されずに、非選択のストリングユニットのメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第４ストリングユニットＳＵ３を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第２ソース側セレクトゲートＳＧＳ１および第３ソース側セレクトゲートＳＧＳ２に”Ｌ”レベルが与えられ、第４ストリングユニットＳＵ３の第２ソース側セレクトトランジスタＳＴＳ１および第３ソース側セレクトトランジスタＳＴＳ２はオンになる。さらに、第１ソース側セレクトゲートＳＧＳ０および第４ソース側セレクトゲートＳＧＳ３に”Ｈ”レベルが与えられ、第４ストリングユニットＳＵ３の第１ソース側セレクトトランジスタＳＴＳ０および第４ソース側セレクトトランジスタＳＴＳ３もオンになる。
選択された第４ストリングユニットＳＵ３の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第４ストリングユニットＳＵ３以外のストリングユニットのエンハンスメントタイプのソース側セレクトトランジスタは、第２ソース側セレクトゲートＳＧＳ１および第３ソース側セレクトゲートＳＧＳ２に与えられた”Ｌ”レベルによりオフになる。したがって、第４ストリングユニットＳＵ３以外の非選択のストリングユニットの半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第４ストリングユニットＳＵ３のメモリセルに対して読み出し動作を実行するとき、選択された第４ストリングユニットＳＵ３の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第４ストリングユニットＳＵ３と同じブロック２００にある非選択のストリングユニットの半導体ボディ２０はソース層ＳＬとは接続されずに、非選択のストリングユニットのメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第５ストリングユニットＳＵ４を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第２ソース側セレクトゲートＳＧＳ１および第４ソース側セレクトゲートＳＧＳ３に”Ｌ”レベルが与えられ、第５ストリングユニットＳＵ４の第２ソース側セレクトトランジスタＳＴＳ１および第４ソース側セレクトトランジスタＳＴＳ３はオンになる。さらに、第１ソース側セレクトゲートＳＧＳ０および第３ソース側セレクトゲートＳＧＳ２に”Ｈ”レベルが与えられ、第５ストリングユニットＳＵ４の第１ソース側セレクトトランジスタＳＴＳ０および第３ソース側セレクトトランジスタＳＴＳ２もオンになる。
選択された第５ストリングユニットＳＵ４の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第５ストリングユニットＳＵ４以外のストリングユニットのエンハンスメントタイプのソース側セレクトトランジスタは、第２ソース側セレクトゲートＳＧＳ１および第４ソース側セレクトゲートＳＧＳ３に与えられた”Ｌ”レベルによりオフになる。したがって、第５ストリングユニットＳＵ４以外の非選択のストリングユニットの半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第５ストリングユニットＳＵ４のメモリセルに対して読み出し動作を実行するとき、選択された第５ストリングユニットＳＵ４の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第５ストリングユニットＳＵ４と同じブロック２００にある非選択のストリングユニットの半導体ボディ２０はソース層ＳＬとは接続されずに、非選択のストリングユニットのメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
第６ストリングユニットＳＵ５を選択するとき、ボトムセレクトトランジスタＳＴＳＢはオンにされる。さらに、第３ソース側セレクトゲートＳＧＳ２および第４ソース側セレクトゲートＳＧＳ３に”Ｌ”レベルが与えられ、第６ストリングユニットＳＵ５の第３ソース側セレクトトランジスタＳＴＳ２および第４ソース側セレクトトランジスタＳＴＳ３はオンになる。さらに、第１ソース側セレクトゲートＳＧＳ０および第２ソース側セレクトゲートＳＧＳ１に”Ｈ”レベルが与えられ、第６ストリングユニットＳＵ５の第１ソース側セレクトトランジスタＳＴＳ０および第２ソース側セレクトトランジスタＳＴＳ１もオンになる。
選択された第６ストリングユニットＳＵ５の半導体ボディ２０はソース層ＳＬと電気的に接続される。
第６ストリングユニットＳＵ５以外のストリングユニットのエンハンスメントタイプのソース側セレクトトランジスタは、第３ソース側セレクトゲートＳＧＳ２および第４ソース側セレクトゲートＳＧＳ３に与えられた”Ｌ”レベルによりオフになる。したがって、第６ストリングユニットＳＵ５以外の非選択のストリングユニットの半導体ボディ２０は、ソース層ＳＬと電気的に接続されない。
第６ストリングユニットＳＵ５のメモリセルに対して読み出し動作を実行するとき、選択された第６ストリングユニットＳＵ５の半導体ボディ２０の電位はソース層ＳＬの電位にされる。このとき、第６ストリングユニットＳＵ５と同じブロック２００にある非選択のストリングユニットの半導体ボディ２０はソース層ＳＬとは接続されずに、非選択のストリングユニットのメモリセルにかかる読み出し動作時の電圧ストレス（リードディスターブ）を抑制することができる。
ソース側セレクトトランジスタは、メモリセルと同様の構造をもつ。すなわち、ソース側セレクトトランジスタは、半導体ボディ２０と、ソース側セレクトゲートと、半導体ボディ２０とソース側セレクトゲートとの間に設けられた電荷蓄積膜３２を含むメモリ膜３０と、を有する。
メモリセルアレイを形成した後、同じブロック２００内のすべてのソース側セレクトトランジスタに対して一括して消去動作（電荷蓄積膜３２への正孔の注入）を実行し、ソース側セレクトトランジスタをデプレションタイプに設定する。
その後、エンハンスメントタイプに設定したいソース側セレクトトランジスタに対して書き込み動作（電荷蓄積膜３２への電子の蓄積）を実行し、その書き込みされたソース側セレクトトランジスタをエンハンスメントタイプに設定する。尚、このとき、ストリングユニットの選択は、ドレイン側セレクトゲートにより選択する。
第２実施形態において、分離部６０（スリットＳＴ）によって区切られた１つのブロック２００内に配置されるストリングユニットの数は７以上であってもよい。ストリングユニットの数と、ソース側セレクトゲート（ボトムゲートを除く）の層数は、以下のように規定することができる。
すなわち、第２実施形態の半導体記憶装置は、それぞれが複数のメモリストリングを含む第１〜第ｎ（ｎは３以上の自然数）ストリングユニットと、ｋ（ｋは３以上の自然数）層のソース側セレクトゲートと、を備えている。それぞれのメモリストリングは、互いに直列接続されたデプレションタイプのセレクトトランジスタと、エンハンスメントタイプのセレクトトランジスタとを有する。
第１〜第ｎストリングユニットのうちの１つのストリングユニットに含まれるデプレションタイプのソース側セレクトトランジスタに接続されたソース側セレクトゲートを第１レベル、エンハンスメントタイプのソース側セレクトトランジスタに接続されたソース側セレクトゲートを第２レベルに設定することで、前記１つのストリングユニットが選択され、他のストリングユニットは非選択になる。
ｋ層のソース側セレクトゲートのうちのｈ層のセレクトゲートを第１レベルに、（ｋ−ｈ）層のセレクトゲートを第２レベルに設定することで１つのストリングユニットが選択され、他のストリングユニットは非選択になる。ｎは、ｋ！／（（ｋ−ｈ）！×ｈ！）以下の数である。
第１実施形態のドレイン側セレクトトランジスタの構造および制御方法を、第２実施形態のドレイン側セレクトトランジスタに適用してもよい。
第２実施形態の図１９に示すドレイン側セレクトゲートＳＧＤ１、ＳＧＤ２、および図２１に示すドレイン側セレクトゲートＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４のそれぞれのＹ方向の両端は分離部６２ａに接しており、分離部６０（スリットＳＴ）には接していない。
セレクトゲートおよびワード線ＷＬは、スリットＳＴ側から例えばタングステンを絶縁層７２間の空隙に埋め込むことで形成され、その後、分離部６２ａによってドレイン側セレクトゲートはＹ方向に分離される。
スリットＳＴに隣接しているドレイン側セレクトゲートにおける柱状部ＣＬとスリットＳＴとの間の部分は広い幅を確保しやすい。一方、スリットＳＴに隣接していないドレイン側セレクトゲートにおける柱状部ＣＬと分離部６２ａとの間の部分の幅は、スリットＳＴに隣接しているドレイン側セレクトゲートにおける柱状部ＣＬとスリットＳＴとの間の部分の幅よりも狭くなりやすい。したがって、スリットＳＴに隣接していないドレイン側セレクトゲートの抵抗は、スリットＳＴに隣接しているドレイン側セレクトゲートの抵抗よりも高くなりやすい。これは、スリットＳＴに隣接していないドレイン側セレクトゲートの時定数を大きくし、アクセス時間を遅くし得る。
図２４および図２５は、第３実施形態の半導体記憶装置の回路図である。
図２６は、第３実施形態の半導体記憶装置の模式断面図である。
図３４（ａ）は、図２４〜２６に示す半導体記憶装置のドレイン側選択ゲートＳＧＤ０〜ＳＧＤ３、およびソース側セレクトゲートＳＧＳ０〜ＳＧＳ３の電位制御を表す表である。
前述した実施形態と同様に、図２４および図２５に示すＤtypeはデプレションタイプのトランジスタを表し、Ｅtypeはエンハンスメントタイプのトランジスタを表す。図２７以降におけるＤtype、Ｅtypeも同様に定義される。
図３４（ａ）に示す”Ｌ”レベル、”Ｈ”レベルは、前述した実施形態と同様に定義される。図３４（ｂ）〜（ｄ）における”Ｌ”レベル、”Ｈ”レベルも同様に定義される。
この第３実施形態においては、ソース側と同様に、ドレイン側にも複数層のドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３を設けている。最上層に設けられたドレイン側セレクトゲート層は、分離部６２ａによって、４つのドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３に分離している。
ストリングユニットＳＵ０は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ１は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ２は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ３は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
それぞれのストリングユニットＳＵ０〜ＳＵ３は、図３４（ａ）に示すように、各セレクトゲートに”Ｌ”レベルまたは”Ｈ”レベルが与えられることによって選択される。
前述した実施形態と同様に、例えば出荷前のダイソートなどのテスト時に、予めセレクトトランジスタに対する消去動作や書き込み動作によって、セレクトトランジスタの閾値をエンハンスメントタイプまたはデプレッションタイプに設定する。この書き込み時のストリングユニットＳＵ０〜ＳＵ３の選択は、分離部６２ａによって分離されたドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３によって行う。
ユーザーの使用時、ドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３には、それらをコントロールゲートにもつドレイン側セレクトトランジスタをオンにする所定の電圧を与え、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に所定の電圧を与えることで、１つのストリングユニットを選択する。
ドレイン側セレクトゲートＳＧＤＴ１、ＳＧＤＴ２はスリットＳＴに隣接していないため時定数が大きくアクセス時間が遅くなり得る。しかし、それらのドレイン側セレクトゲートＳＧＤＴ１、ＳＧＤＴ２を用いた選択動作は、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３をコントロールゲートにもつトランジスタをエンハンスメントタイプに設定するダイソートでの書き込み時のみのため、アクセス時間は問題にならない。
通常のユーザー使用時は、ドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３は常にオンとなっていて、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３によって１つのストリングユニットが選択されるため、高速にアクセスすることが可能である。
図２７は、第３実施形態の半導体記憶装置の他の例の回路図である。
図２８は、第３実施形態の半導体記憶装置の他の例の模式断面図である。
図３４（ｂ）は、図２７および図２８に示す半導体記憶装置のドレイン側選択ゲートＳＧＤ０〜ＳＧＤ３と、ソース側選択ゲートＳＧＳ０〜ＳＧＳ３の電位制御を表す表である。
この例においても、ドレイン側に複数層のドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３を設けている。最上層に設けられたドレイン側セレクトゲート層は、分離部６２ａによって、６個のドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３、ＳＧＤＴ４、ＳＧＤＴ５に分離している。また、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５と、ドレイン側セレクトゲートＳＧＤ０との間に、ダミーのゲートＳＧＤＤを設けてもよい。
ストリングユニットＳＵ０は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ１は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ２は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ３は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ４は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ５は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
それぞれのストリングユニットＳＵ０〜ＳＵ５は、図３４（ｂ）に示すように、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に”Ｌ”レベルまたは”Ｈ”レベルが与えられることによって選択される。ソース側セレクトゲートＳＧＳ０〜ＳＧＳ３には、図３４（ａ）に示すレベルが与えられる。セレクトゲートに”Ｌ”の電圧を与えると、デプレションタイプのトランジスタはＯＮ、エンハンスメントタイプのトランジスタはＯＦＦし、セレクトゲートに”Ｈ”の電圧を与えると、デプレションタイプ及びエンハンスメントタイプのトランジスタ共にＯＮとなることによって１つのストリングユニットが選択される。
前述した実施形態と同様に、例えば出荷前のダイソートなどのテスト時に、予めセレクトトランジスタに対する消去動作や書き込み動作によって、セレクトトランジスタの閾値をエンハンスメントタイプまたはデプレッションタイプに設定する。この書き込み時のストリングユニットＳＵ０〜ＳＵ５の選択は、分離部６２ａによって分離されたドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５によって行う。
ユーザーの使用時、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５には、それらをコントロールゲートにもつドレイン側セレクトトランジスタをオンにする所定の電圧を与え、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に所定の電圧を与えることで、１つのストリングユニットを選択する。
ドレイン側セレクトゲートＳＧＤＴ１〜ＳＧＤＴ４はスリットＳＴに隣接していないため時定数が大きくアクセス時間が遅くなり得る。しかし、それらのドレイン側セレクトゲートＳＧＤＴ１〜ＳＧＤＴ４を用いた選択動作は、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３をコントロールゲートにもつトランジスタをエンハンスメントタイプに設定するダイソートでの書き込み時のみのため、アクセス時間は問題にならない。
通常のユーザー使用時は、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５は常にオンとなっていて、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３によって１つのストリングユニットが選択されるため、高速にアクセスすることが可能である。
図２９および図３０は、第４実施形態の半導体記憶装置の回路図である。
図３１は、第４実施形態の半導体記憶装置の模式断面図である。
図３４（ｃ）は、図２９〜図３１に示す半導体記憶装置のドレイン側選択ゲートＳＧＤ０〜ＳＧＤ３の電位制御を表す表である。
この第４実施形態は、ソース側を１層のソース側セレクトゲートＳＧＳにしている他は、上記第３実施形態と同じである。
ストリングユニットＳＵ０は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ１は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ２は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ３は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
それぞれのストリングユニットＳＵ０〜ＳＵ３は、図３４（ｃ）に示すように、各セレクトゲートに”Ｌ”レベルまたは”Ｈ”レベルが与えられることによって選択される。
前述した実施形態と同様に、例えば出荷前のダイソートなどのテスト時に、予めセレクトトランジスタに対する消去動作や書き込み動作によって、セレクトトランジスタの閾値をエンハンスメントタイプまたはデプレッションタイプに設定する。この書き込み時のストリングユニットＳＵ０〜ＳＵ３の選択は、分離部６２ａによって分離されたドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３によって行う。
ユーザーの使用時、ドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３には、それらをコントロールゲートにもつドレイン側セレクトトランジスタをオンにする所定の電圧を与え、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に所定の電圧を与えることで、１つのストリングユニットを選択する。
ドレイン側セレクトゲートＳＧＤＴ１、ＳＧＤＴ２はスリットＳＴに隣接していないため時定数が大きくアクセス時間が遅くなり得る。しかし、それらのドレイン側セレクトゲートＳＧＤＴ１、ＳＧＤＴ２を用いた選択動作は、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３をコントロールゲートにもつトランジスタをエンハンスメントタイプに設定するダイソートでの書き込み時のみのため、アクセス時間は問題にならない。
通常のユーザー使用時は、ドレイン側セレクトゲートＳＧＤＴ０、ＳＧＤＴ１、ＳＧＤＴ２、ＳＧＤＴ３は常にオンとなっていて、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３によって１つのストリングユニットが選択されるため、高速にアクセスすることが可能である。
図３２は、第４実施形態の半導体記憶装置の他の例の回路図である。
図３３は、第４実施形態の半導体記憶装置の他の例の模式断面図である。
図３４（ｄ）は、図３２および図３３に示す半導体記憶装置のドレイン側選択ゲートＳＧＤ０〜ＳＧＤ３の電位制御を表す表である。
ストリングユニットＳＵ０は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ１は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ２は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ３は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ４は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
ストリングユニットＳＵ５は、ドレイン側セレクトゲートＳＧＤ０をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ１をコントロールゲートにもつエンハンスメントタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ２をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、ドレイン側セレクトゲートＳＧＤ３をコントロールゲートにもつデプレションタイプのドレイン側セレクトトランジスタと、を有する。
それぞれのストリングユニットＳＵ０〜ＳＵ５は、図３４（ｄ）に示すように、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に”Ｌ”レベルまたは”Ｈ”レベルが与えられる。セレクトゲートに”Ｌ”の電圧を与えると、デプレションタイプのトランジスタはＯＮ、エンハンスメントタイプのトランジスタはＯＦＦし、セレクトゲートに”Ｈ”の電圧を与えると、デプレションタイプ及びエンハンスメントタイプのトランジスタ共にＯＮとなることによって１つのストリングユニットが選択される。
前述した実施形態と同様に、例えば出荷前のダイソートなどのテスト時に、予めセレクトトランジスタに対する消去動作や書き込み動作によって、セレクトトランジスタの閾値をエンハンスメントタイプまたはデプレッションタイプに設定する。この書き込み時のストリングユニットＳＵ０〜ＳＵ５の選択は、分離部６２ａによって分離されたドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５によって行う。
ユーザーの使用時、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５には、それらをコントロールゲートにもつドレイン側セレクトトランジスタをオンにする所定の電圧を与え、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３に所定の電圧を与えることで、１つのストリングユニットを選択する。
ドレイン側セレクトゲートＳＧＤＴ１〜ＳＧＤＴ４はスリットＳＴに隣接していないため時定数が大きくアクセス時間が遅くなり得る。しかし、それらのドレイン側セレクトゲートＳＧＤＴ１〜ＳＧＤＴ４を用いた選択動作は、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３をコントロールゲートにもつトランジスタをエンハンスメントタイプに設定するダイソートでの書き込み時のみのため、アクセス時間は問題にならない。
通常のユーザー使用時は、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５は常にオンとなっていて、ドレイン側セレクトゲートＳＧＤ０〜ＳＧＤ３によって１つのストリングユニットが選択されるため、高速にアクセスすることが可能である。
第３、第４実施形態において、ダイソートテストでのドレイン側セレクトトランジスタに対するエンハンスメントタイプに設定する書き込み後、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５をコントロールゲートにもつドレイン側セレクトトランジスタに対しては消去動作により閾値を低く設定し、ユーザーの使用時は常にオンとなりやすくすることも可能である。
また、通常のユーザー使用時は、ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５をコントロールゲートにもつドレイン側セレクトトランジスタを常にオンにするため、例えば内部電源電圧をドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５に印加することも可能である。
ドレイン側セレクトゲートＳＧＤＴ０〜ＳＧＤＴ５と、ドレイン側セレクトゲートＳＧＤ０との間にダミーのゲートＳＧＤＤを設けてもよい。ドレイン側セレクトゲートＳＧＤ３とワード線ＷＬとの間にダミーのゲートを設けてもよい。ソース側セレクトゲートＳＧＳ０とワード線ＷＬとの間にダミーのゲートを設けてもよい。ソース側セレクトゲートＳＧＳＢとソース側セレクトゲートＳＧＳ３との間にダミーのゲートＳＧＤＤを設けてもよい。
次に、第５実施形態について説明する。
図３５（ａ）は、１つのメモリセルに１ビットのデータを記憶する場合の、メモリセルの閾値とデータの割付を表す図である。
図３５（ｂ）は、読み出し時のワード線の波形図である。
メモリセルの閾値は、消去動作により“Z”、書き込み動作により”A”となる。
読み出し時、メモリセルのゲートに繋がれているワード線に電圧“AR”を印加すると、メモリセルの閾値が“Z”にあるときは、セルがONするため、メモリセルに繋がれているビット線のレベルが“L”レベルとなり“１”データとして読み出される。
一方、メモリセルの閾値が“A”にあるときは、セルがOFFするため、メモリセルに繋がれているビット線のレベルが“H”レベルとなり“０”データとして読み出される。
図３６（ａ）は、１つのメモリセルに２ビットのデータを記憶する場合の、メモリセルの閾値とデータの割付を表す図である。
図３６（ｂ）及び（ｃ）は、１つのメモリセルに２ビットを記憶した場合の読み出し時のワード線の波形図である。
消去動作により、メモリセルの閾値は“Z”となる。書き込み時は、LowerPageとUpperPageの２ビットのデータにより、メモリセルは”A”、“B”、”C”の閾値に書き込まれる。
UpperPageの読み出し時、メモリセルのゲートに繋がれているワード線に電圧“BR”を印加すると、メモリセルの閾値が“Z”又は“A”にあるときは、セルがONするため、メモリセルに繋がれているビット線のレベルが“L”レベルとなり“１”データとして読み出される。
一方、メモリセルの閾値が“B”又は“C”にあるときは、セルがOFFするため、メモリセルに繋がれているビット線のレベルが“H”レベルとなり“０”データとして読み出される。
このため、UpperPageは、１回の読み出し動作で読み出すことができる。
しかし、LowerPageの読み出しでは、メモリセルのゲートに繋がれているワード線に電圧“AR”と“CR”を印加して２回のリード動作を行う必要がある。そして、メモリセルの閾値が“Z”又は“C”にあるときは、１”データ、メモリセルの閾値が“A”又は“B”にあるときは“０”データとして読み出される。
したがって、１つのメモリセルに複数ビットを記憶する多値メモリの読み出しは、複数のレベルをリードしなくてはならず、読み出し時間が長くなってしまうことが懸念され得る。
以下に説明する第５実施形態によれば、1つのデータを複数のメモリセルでシェアして記憶することで、メモリセルに複数ビットを記憶する場合でも、読み出し回数を減らすことが可能である。
図３７〜図３９（ｂ）は、１つのメモリセルに３値（第１〜第３状態）を設定し、２つのセルで３ビットを記憶する例を表す。
また、リード回数は、図３５（ａ）及び（ｂ）に示すように、１つのメモリセルに１ビットのデータを記憶する場合と同じ、１回で読み出し動作が可能である。
図３７は、第５実施形態の半導体記憶装置におけるチップ構成を示す模式図である。
このチップ（半導体記憶装置）は、複数のメモリセルアレイを有する。図３７に示す例では、チップは、第１メモリセルアレイ１ａと第２メモリセルアレイ１ｂを有する。第１メモリセルアレイ１ａおよび第２メモリセルアレイ１ｂは、例えば図２に示す前述したメモリセルアレイ１と同様の構成をもつことができる。
第１メモリセルアレイ１ａおよび第２メモリセルアレイ１ｂのそれぞれは、複数のメモリセルＭＣを有する。メモリセルＭＣのチャネル（半導体ボディ）はビット線ＢＬに接続され、メモリセルＭＣのゲートはワード線ＷＬに接続されている。メモリセルアレイ１ａ、１ｂ毎に異なった電圧を、それぞれのセルアレイのワード線ＷＬに同時に与えることが可能である。
また、１本のワード線ＷＬには、たとえば１ｋB〜１６ｋBのメモリセルＭＣが繋がっていて、これらのメモリセルＭＣに対して、同時に読み出しが行われる。読み出されたデータは、複数のS/A DataLatchに保持され、S/A Datalatchのデータは論理回路（演算回路）９１および入出力回路９２を介してチップの外部に出力される。
図３８（ａ）は、第５実施形態におけるメモリセルの閾値の関係を示す図である。
消去動作によりメモリセルの閾値は“Z”となる。
図３８（ｂ）及び（ｃ）は、第５実施形態における読み出し時のメモリセルのゲートに繋がれているワード線の電圧を示す図である。
LowerPageの読み出し時、第１メモリセルアレイの読み出しレベル（読み出し電圧）は“AR”、第２メモリセルアレイの読み出しレベルは”AR”、MiddlePageの読み出し時、第１メモリセルアレイの読み出しレベルは“AR”、第２メモリセルアレイの読み出しレベルは”BR”、UpperPageの読み出し時、第１メモリセルアレイの読み出しレベルは“BR”、第２メモリセルアレイの読み出しレベルは”AR”となり、メモリセルアレイから読み出された１本のワード線のデータ（“L”又は“H”）は、S/A DataLatchに保持される。
図３９（ａ）は、第５実施形態におけるメモリセルと読み出されるデータとの関係を示す図である。
図３９（ｂ）は、読み出されるデータの定義を示す図である。
第１メモリセルの閾値が“Z”、第２メモリセルの閾値が”Z”の場合、LowerPageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータが、それぞれ“L”、”L“の場合、読み出しデータは”１“となる。
MiddlePageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”L“の場合、読み出しデータは”１“となる。
UpperPageでは、第１メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”L“の場合、読み出しデータは”１“となる。
第１メモリセルの閾値が“Z”、第２メモリセルの閾値が”A”の場合、LowerPageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”H“の場合、読み出しデータは”１“となる。
MiddlePageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”L“の場合、読み出しデータは”１“となる。
UpperPageでは、第１メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”H“の場合、読み出しデータは”０“となる。
第１メモリセルの閾値が“Z”、第２メモリセルの閾値が”B”の場合、LowerPageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”H“の場合、読み出しデータは”1“となる。
MiddlePageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“BR”のためセルはOFFし、ビット線は”H“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”H“の場合、読み出しデータは”０“となる。
UpperPageでは、第１メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”H“の場合、読み出しデータは”０“となる。
第１メモリセルの閾値が“A”、第２メモリセルの閾値が”Z”の場合、LowerPageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“H”、”L“の場合、読み出しデータは”1“となる。
MiddlePageでは、第１メモリセルアレイの読み出しレベルは“AR”のためセルはOFFし、ビット線は”H“ レベルとなる。第２メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“H”、”L“の場合、読み出しデータは”０“となる。
UpperPageでは、第１メモリセルアレイの読み出しレベルは“BR”のためセルはONし、ビット線は”L“ レベルとなる。第２メモリセルアレイの読み出しレベルは“AR”のためセルはONし、ビット線は”L“レベルとなる。第１メモリセルアレイと第２メモリセルアレイのデータがそれぞれ、“L”、”L“の場合、読み出しデータは”１“となる。
以下同様にして、図３９（ａ）に示すように、第１メモリセルと第２メモリセルの閾値の応じて、読み出されるデータが決まる。
読み出し動作は、まず外部から読み出し動作コマンド及びアドレスが入力されると、アドレスに応じて、LowerPage、MiddlePage、UpperPageの１つが決まると共に、図３７に示す、第１メモリセルアレイ１ａの１つのワード線ＷＬと、第２メモリセルアレイ１ｂの１つのワード線ＷＬが選択され、夫々のワード線ＷＬは図３８（ｂ）及び（ｃ）に示す所定の電圧に設定される。次に、ワード線ＷＬに繋がったメモリセルＭＣのデータがビット線ＢＬを介して読み出され、第１メモリセルアレイ１ａおよび第２メモリセルアレイ１ｂの夫々のS/A DataLatchに“L”又は”H“のデータが保持される。
この後、外部からの出力コマンドにより、各アレイ１ａ、１ｂ毎に１セット（例えばデータ出力単位の８ビット又は１６ビット）のS/A DataLatchが選択され、このデータ（“L”又は“H”）は論理回路（選択演算回路）９１に入力され、図３９（ｂ）の定義に従って”１“又”０“データが決まり、入出力回路９２を介してチップ外部に出力される。
一方、書き込み動作では、まずLowerPageのデータに入力され、入出力回路９２及び論理回路９１を介して、第１メモリセルアレイ１ａと第２メモリセルアレイ１ｂのS/A DataLatchに保持される。このときに第１メモリセルアレイ１ａと第２メモリセルアレイ１ｂのS/A DataLatchに保持されるデータは同じである。
この後、LowerPageと同様に、MiddlePageとUpperPageのデータが第１メモリセルアレイ１ａと第２メモリセルアレイ１ｂのS/A DataLatchに転送される。このときに、第１メモリセルアレイ１ａと第２メモリセルアレイ１ｂのS/A DataLatchに保持されるデータは同じである。
この後、書き込みコマンド入力後、S/A DataLatchに保持されるデータは、図４０に示すテーブルに従い、第１メモリセルアレイ１ａ、第２メモリセルアレイ１ｂ毎に、Inhibit、“A”レベルへの書き込み用、“B”レベルへの書き込み用にS/A DataLatch内のデータが変換され、所定のメモリセルの閾値に書き込まれる。
尚、外部から入力されるデータがLowerPage“１”、MiddlePage“０”、UpperPage“０”の場合、S/A DataLatchにデータを次のようにセットする。第１メモリセルアレイを“Inhibit”（Ｚ）に、第２メモリセルアレイを“Ｂ”に設定して書き込みを行う。又は、第１メモリセルアレイを“Ｂ”に、第２メモリセルアレイを“Inhibit”（Ｚ）に設定して書き込みを行う。また、書き込み途中、書き込みが完成していないセルの数を数えている場合は、予め半数となるように、複数のS/A DataLatchを半数ずつデータにセットする。
次に、第５実施形態の変形例について、図４１（ａ）〜図４３を参照して説明する。
図４１（ａ）及び（ｂ）は、この変形例での読み出し時のメモリセルのゲートに繋がれているワード線の電圧を示す図である。
LowerPageの読み出し時、第１メモリセルアレイの読み出しレベルは“AR”、第２メモリセルアレイの読み出しレベルは”BR”、MiddlePageの読み出し時、第１メモリセルアレイの読み出しレベルは“BR”、第２メモリセルアレイの読み出しレベルは”AR”、UpperPageの読み出し時、第１メモリセルアレイの読み出しレベルは“BR”、第２メモリセルアレイの読み出しレベルは”BR”となる。
図４２（ａ）は、この変形例におけるメモリセルと読み出されるデータの関係を表す図である。
図４２（ｂ）は、読み出されるデータの定義を示す図である。
書き込みコマンド入力後、S/A DataLatchに保持されるデータは、図４３に示すテーブルに従い、第１メモリセルアレイ、第２メモリセルアレイ毎に、Inhibit、“A”レベルへの書き込み用、“B”レベルへの書き込み用にS/A DataLatchのデータが変換され、所定のメモリセルの閾値に書き込まれる。
尚、外部から入力されるデータがLowerPage“０”、MiddlePage“０”、UpperPage“０”の場合、S/A DataLatchにデータを次のようにセットする。第１メモリセルアレイを“Inhibit”（Ｚ）に、第２メモリセルアレイを“Ｂ”に設定して書き込みを行う。又は、第１メモリセルアレイを“Ｂ”に、第２メモリセルアレイを“Inhibit”（Ｚ）に設定して書き込みを行う。また、書き込み途中、書き込みが完成していないセルの数を数えている場合は、予め半数となるように、複数のS/A DataLatchを半数ずつデータにセットする。
第５実施形態によれば、複数のメモリセルアレイ毎に所定の電圧をワード線に印加することで、１つのメモリセルに複数ビットを記憶する場合でも、読み出し回数は１回のリード動作とし、１つのメモリセルに１ビットのデータを記憶する場合と同じリード回数で読み出し動作を可能にする。
第５実施形態によれば、２つのメモリセルアレイを有し、それぞれのアレイ毎にメモリセルのゲートに繋がったワード線があり、アレイ毎に異なった電圧をワード線に与えることにより、１つのメモリに３ビットを記憶したが、メモリセルアレイは３つ以上でもよい。また、１つのメモリセルに４又は５以上のメモリセルの閾値を設けて、４ビット以上記憶してもよい。
また、第５実施形態によれば、２つのメモリセルアレイを１セットとして、２つのセルで３ビットを記憶したが、例えば図４４に示す８つの物理メモリセルアレイ毎を１セットとして、それぞれのセット毎にメモリセルにデータを記憶してもよい。
前述した実施形態において、犠牲層７１を形成せずに、導電層７０と絶縁層７２を交互に積層して、複数の導電層７０と複数の絶縁層７２を含む積層体１００を形成してもよい。また、前述した実施形態において、ドレイン側セレクトゲートとワード線との間、および／またはソース側セレクトゲートとワード線との間にダミーワード線を設けてもよい。読み出し、書き込み、消去動作時には、ダミーワード線に所定の電圧を与える。また、ダミーセルは所定の閾値となるように消去動作および書き込み動作により事前に設定しておいてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…制御回路、２０…半導体ボディ、３０…メモリ膜、３２…電荷蓄積膜、６０…分離部、６２ａ〜６２ｃ…分離部、７０…導電層、７１…犠牲層、７２…絶縁層、１００…積層体、２００…ブロック、ＣＬ…柱状部、ＭＳ…メモリストリング、ＭＣ…メモリセル、ＳＵ０〜ＳＵ５…ストリングユニット

Claims (23)

  1. 第１方向に直列に接続された複数のメモリセルと複数のセレクトトランジスタとを含むメモリストリングをそれぞれが含む第１〜第ｎ（ｎは３以上の自然数）ストリングユニットと、
    前記第１方向に積層された複数層のワード線と、
    前記第１方向に積層された（ｎ−１）層のセレクトゲート層と、
    を備え、
    前記（ｎ−１）層のセレクトゲート層は、電気的に分離された第１〜第２×（ｎ−１）セレクトゲートを有し、
    第１ストリングユニットは、第１〜第（ｎ−１）セレクトゲートにより選択され、
    第ｋ（ｋは１以上ｎ以下）ストリングユニットは、第ｋ〜第（ｎ＋ｋ−２）セレクトゲートにより選択され、
    第ｎストリングユニットは、第ｎ〜第２×（ｎ−１）セレクトゲートにより選択される半導体記憶装置。
  2. 前記複数層のワード線および前記（ｎ−１）層のセレクトゲート層を含む積層体が、前記積層体を貫通する第１分離部によって第２方向に複数のブロックに分離され、
    １つの前記ブロックに、前記第１〜第ｎストリングユニットが前記第２方向に互いに離間して配置されている請求項１記載の半導体記憶装置。
  3. 前記１つのブロック内で、１層の前記セレクトゲート層は、隣り合う前記ストリングユニットの間で第２分離部によって２つの前記セレクトゲートに分離され、
    前記第２分離部は、前記１層のセレクトゲート層を分断し、他の層のセレクトゲート層は分断せず、
    異なる層の前記セレクトゲート層に設けられた前記第２分離部同士の前記第２方向の位置は互いにずれている請求項２記載の半導体記憶装置。
  4. 前記メモリストリングは、
    前記積層体を前記第１方向に延びる半導体ボディと、
    前記半導体ボディと前記ワード線との間に設けられた電荷蓄積部と、
    を有する請求項２または３に記載の半導体記憶装置。
  5. 第１方向に直列に接続された複数のメモリセルと複数のセレクトトランジスタとを含むメモリストリングをそれぞれが含む第１ストリングユニットおよび第２ストリングユニットと、
    前記第１方向に積層され、前記第１ストリングユニットの前記メモリセル、および第２ストリングユニットの前記メモリセルに共通に設けられた複数層のワード線と、
    前記第１方向に積層された第１セレクトゲートおよび第２セレクトゲートであって、前記第１ストリングユニットの前記セレクトトランジスタ、および前記第２ストリングユニットの前記セレクトトランジスタに共通に設けられた第１セレクトゲートおよび第２セレクトゲートと、
    を備え、
    前記第１ストリングユニットは、前記第１セレクトゲートによって選択されるデプレションタイプの第１セレクトトランジスタと、前記第１セレクトトランジスタと直列接続され、前記第２セレクトゲートによって選択されるエンハンスメントタイプの第２セレクトトランジスタとを有し、
    前記第２ストリングユニットは、前記第１セレクトゲートによって選択されるエンハンスメントタイプの第３セレクトトランジスタと、前記第３セレクトトランジスタと直列接続され、前記第２セレクトゲートによって選択されるデプレションタイプの第４セレクトトランジスタとを有する半導体記憶装置。
  6. 前記複数層のワード線、前記第１セレクトゲート、および前記第２セレクトゲートを含む積層体が、前記積層体を貫通する分離部によって第２方向に複数のブロックに分離され、
    １つの前記ブロックに、前記第１ストリングユニットおよび前記第２ストリングユニットが前記第２方向に互いに離間して配置されている請求項５記載の半導体記憶装置。
  7. 前記メモリストリングは、
    前記積層体を前記第１方向に延びる半導体ボディと、
    前記半導体ボディと前記ワード線との間、前記半導体ボディと前記第１セレクトゲートとの間、および前記半導体ボディと前記第２セレクトゲートとの間に設けられた電荷蓄積部と、
    を有し、
    前記電荷蓄積部に対する消去動作により、前記第１セレクトトランジスタおよび第３セレクトトランジスタはデプレションタイプにされ、
    前記電荷蓄積部に対する書き込み動作により、前記第２セレクトトランジスタおよび前記第４セレクトトランジスタはエンハンスメントタイプにされる請求項６記載の半導体記憶装置。
  8. 前記デプレションタイプの前記第１セレクトトランジスタと、前記エンハンスメントタイプの前記第２セレクトトランジスタは、前記第１ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続され、
    前記エンハンスメントタイプの前記第３セレクトトランジスタと、前記デプレションタイプの前記第４セレクトトランジスタは、前記第２ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されている請求項５記載の半導体記憶装置。
  9. 前記第１ストリングユニットを選択するとき、前記第１セレクトトランジスタ、前記第２セレクトトランジスタ、および前記第４セレクトトランジスタはオンにされ、前記第３セレクトトランジスタはオフにされ、
    前記第２ストリングユニットを選択するとき、前記第１セレクトトランジスタ、前記第３セレクトトランジスタ、および前記第４セレクトトランジスタはオンにされ、前記第２セレクトトランジスタはオフにされる請求項８記載の半導体記憶装置。
  10. 第１方向に直列に接続された複数のメモリセルと複数のセレクトトランジスタとを含むメモリストリングをそれぞれが含む第１〜第ｎ（ｎは３以上の自然数）ストリングユニットと、
    前記第１方向に積層された複数層のワード線と、
    前記第１方向に積層されたｋ（ｋは３以上の自然数）層のセレクトゲートと、
    を備え、
    それぞれの前記メモリストリングは、互いに直列接続されたデプレションタイプのセレクトトランジスタと、エンハンスメントタイプのセレクトトランジスタとを有し、
    前記第１〜第ｎストリングユニットのうちの１つのストリングユニットに含まれる前記デプレションタイプのセレクトトランジスタに接続されたセレクトゲートを第１レベル、前記エンハンスメントタイプのセレクトトランジスタに接続されたセレクトゲートを第２レベルに設定することで、前記１つのストリングユニットが選択され、他のストリングユニットは非選択になる半導体記憶装置。
  11. 前記ｋ層のセレクトゲートのうちのｈ層のセレクトゲートを前記第１レベルに、（ｋ−ｈ）層のセレクトゲートを前記第２レベルに設定することで前記１つのストリングユニットが選択され、前記他のストリングユニットは非選択になる請求項１０記載の半導体記憶装置。
  12. 前記ｎは、ｋ！／（（ｋ−ｈ）！×ｈ！）以下の数である請求項１１記載の半導体記憶装置。
  13. 前記複数層のワード線および前記ｋ層のセレクトゲートを含む積層体が、前記積層体を貫通する分離部によって第２方向に複数のブロックに分離され、
    １つの前記ブロックに、前記第１〜第ｎストリングユニットが前記第２方向に互いに離間して配置されている請求項１０〜１２のいずれか１つに記載の半導体記憶装置。
  14. 前記メモリストリングは、
    前記積層体を前記第１方向に延びる半導体ボディと、
    前記半導体ボディと前記ワード線との間、前記半導体ボディと前記第１〜第ｎセレクトゲートとの間に設けられた電荷蓄積部と、
    を有し、
    前記電荷蓄積部に対する消去動作により、前記セレクトトランジスタはデプレションタイプにされ、
    前記電荷蓄積部に対する書き込み動作により、前記セレクトトランジスタはエンハンスメントタイプにされる請求項１３記載の半導体記憶装置。
  15. 前記積層体は、４層の前記セレクトゲートを有し、
    １つの前記ブロックに、第１〜第４ストリングユニットが前記第２方向に互いに離間して配置され、
    前記第１ストリングユニットは、前記第１ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたデプレションタイプの第１セレクトトランジスタ、エンハンスメントタイプの第２セレクトトランジスタ、エンハンスメントタイプの第３セレクトトランジスタ、およびエンハンスメントタイプの第４セレクトトランジスタを有し、
    前記第２ストリングユニットは、前記第２ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第５セレクトトランジスタ、デプレションタイプの第６セレクトトランジスタ、エンハンスメントタイプの第７セレクトトランジスタ、およびエンハンスメントタイプの第８セレクトトランジスタを有し、
    前記第３ストリングユニットは、前記第３ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第９セレクトトランジスタ、エンハンスメントタイプの第１０セレクトトランジスタ、デプレションタイプの第１１セレクトトランジスタ、およびエンハンスメントタイプの第１２セレクトトランジスタを有し、
    前記第４ストリングユニットは、前記第４ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第１３セレクトトランジスタ、エンハンスメントタイプの第１４セレクトトランジスタ、エンハンスメントタイプの第１５セレクトトランジスタ、およびデプレションタイプの第１６セレクトトランジスタを有する請求項１３記載の半導体記憶装置。
  16. 前記第１ストリングユニットを選択するとき、前記第１〜第４、第６〜第８、第１０〜第１２、および第１４〜第１６セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第２ストリングユニットを選択するとき、前記第１、第３〜第９、第１１〜第１３、および第１５〜第１６セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第３ストリングユニットを選択するとき、前記第１〜第２、第４〜第６、第８〜第１４、および第１６セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第４ストリングユニットを選択するとき、第１〜第３、第５〜第７、第９〜第１１、および第１３〜第１６セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされる請求項１５記載の半導体記憶装置。
  17. 前記積層体は、４層の前記セレクトゲートを有し、
    １つの前記ブロックに、第１〜第６ストリングユニットが前記第２方向に互いに離間して配置され、
    前記第１ストリングユニットは、前記第１ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたデプレションタイプの第１セレクトトランジスタ、デプレションタイプの第２セレクトトランジスタ、エンハンスメントタイプの第３セレクトトランジスタ、およびエンハンスメントタイプの第４セレクトトランジスタを有し、
    前記第２ストリングユニットは、前記第２ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたデプレションタイプの第５セレクトトランジスタ、エンハンスメントタイプの第６セレクトトランジスタ、デプレションタイプの第７セレクトトランジスタ、およびエンハンスメントタイプの第８セレクトトランジスタを有し、
    前記第３ストリングユニットは、前記第３ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたデプレションタイプの第９セレクトトランジスタ、エンハンスメントタイプの第１０セレクトトランジスタ、エンハンスメントタイプの第１１セレクトトランジスタ、およびデプレションタイプの第１２セレクトトランジスタを有し、
    前記第４ストリングユニットは、前記第４ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第１３セレクトトランジスタ、デプレションタイプの第１４セレクトトランジスタ、デプレションタイプの第１５セレクトトランジスタ、およびエンハンスメントタイプの第１６セレクトトランジスタを有し、
    前記第５ストリングユニットは、前記第５ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第１７セレクトトランジスタ、デプレションタイプの第１８セレクトトランジスタ、エンハンスメントタイプの第１９セレクトトランジスタ、およびデプレションタイプの第２０セレクトトランジスタを有し、
    前記第６ストリングユニットは、前記第６ストリングユニットの前記メモリセルとソース線との間に前記メモリセル側から順に直列接続されたエンハンスメントタイプの第２１セレクトトランジスタ、エンハンスメントタイプの第２２セレクトトランジスタ、デプレションタイプの第２３セレクトトランジスタ、およびデプレションタイプの第２４セレクトトランジスタを有する請求項１３記載の半導体記憶装置。
  18. 前記第１ストリングユニットを選択するとき、第１〜第５、第７〜第９、第１１〜第１２、第１４〜第１６、第１８〜第２０、および第２３〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第２ストリングユニットを選択するとき、第１〜第２、第４〜第１０、第１２、第１４〜第１６、第１８、第２０、および第２２〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第３ストリングユニットを選択するとき、第１〜第３、第５〜第７、第９〜第１２、第１４〜第１５、第１８〜第２０、および第２２〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第４ストリングユニットを選択するとき、第１〜第２、第４〜第５、第７〜第９、第１２〜第１８、第２０〜第２１、および第２３〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第５ストリングユニットを選択するとき、第１〜第３、第５、第７、第９、第１１〜第１５、第１７〜第２１、および第２３〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされ、
    前記第６ストリングユニットを選択するとき、第１〜第２、第５〜第７、第９〜第１０、第１２〜第１５、第１７〜第１８、および第２０〜２４セレクトトランジスタはオンにされ、他の前記セレクトトランジスタはオフにされる請求項１７記載の半導体記憶装置。
  19. 請求項７または１４に記載の半導体記憶装置の製造方法であって、
    前記消去動作および前記書き込み動作を出荷前に行う半導体記憶装置の製造方法。
  20. それぞれが複数の閾値を有する第１〜第ｎメモリセル（ｎは自然数）を有し、
    前記第１〜第ｎメモリセルは、読み出し動作時に同時に選択され、
    読み出し動作後、前記第１〜第ｎメモリセルから読み出されたｎ個のデータからｋ個（ｋはｎ以下）の読み出しデータが決まる半導体記憶装置。
  21. 前記第１〜第ｎメモリセルは、第１状態、第２状態、第３状態、第ｈ状態（ｈは３以上）を有し、
    前記第１〜第ｎメモリセルのゲートに第１読み出し電圧を印加し、前記第１状態と前記第２状態とを区別し、
    前記第１〜第ｎメモリセルのゲートに第２読み出し電圧を印加し、前記第２状態と前記第３状態とを区別し、
    前記第１〜第ｎメモリセルのゲートに第（ｈ−１）読み出し電圧を印加し、第（ｈ−１）状態と第ｈ状態とを区別し、
    前記読み出し動作時に、前記第１〜第ｎメモリセルには、前記第１読み出し電圧〜第（ｈ−１）読み出し電圧の何れかの電圧が与えられる請求項２０記載の半導体記憶装置。
  22. それぞれが複数の閾値を有する第１メモリセルおよび第２メモリセルを有し、
    前記第１メモリセルおよび前記第２メモリセルは、読み出し動作時に同時に選択され、
    読み出し動作後、前記第１メモリセルから読み出された第１データと、前記第２メモリセルから読み出された第２データにより、１つの読み出しデータが決まる半導体記憶装置。
  23. 前記第１メモリセルおよび前記第２メモリセルのそれぞれは、第１状態、第２状態、および第３状態を有し、
    前記第１メモリセルのゲートおよび前記第２メモリセルのゲートに第１読み出し電圧を印加し、前記第１状態と前記第２状態とを区別し、
    前記第１メモリセルのゲートおよび前記第２メモリセルのゲートに第２読み出し電圧を印加し、前記第２状態と前記第３状態とを区別し、
    第１読み出し動作時に、前記第１メモリセルに前記第１読み出し電圧を、前記第２メモリセルに前記第１読み出し電圧を加えて読み出し動作を行い、
    第２読み出し動作時に、前記第１メモリセルに前記第１読み出し電圧を、前記第２メモリセルに前記第２読み出し電圧を加えて読み出し動作を行い、
    第３読み出し動作時に、前記第１メモリセルに前記第２読み出し電圧を、前記第２メモリセルに前記第１読み出し電圧を加えて読み出し動作を行う請求項２２記載の半導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022040069A1 (en) * 2020-08-18 2022-02-24 Applied Materials, Inc. Selection gate separation for 3d nand
JP2022534490A (ja) * 2019-06-17 2022-08-01 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
WO2023021752A1 (ja) * 2021-08-18 2023-02-23 キオクシア株式会社 メモリシステム
US11716850B2 (en) 2019-06-17 2023-08-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with support structures in gate line slits and methods for forming the same
US11908908B2 (en) 2021-03-12 2024-02-20 Kioxia Corporation Semiconductor device and manufacturing method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019079885A (ja) 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
SG11202104885PA (en) * 2018-12-07 2021-06-29 Yangtze Memory Technologies Co Ltd Novel 3d nand memory device and method of forming the same
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
JP2021125277A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体記憶装置
US20230097040A1 (en) * 2021-09-28 2023-03-30 Sandisk Technologies Llc Secondary cross-coupling effect in memory apparatus with semicircle drain side select gate and countermeasure
US11901007B2 (en) 2021-10-21 2024-02-13 Sandisk Technologies Llc Positive TCO voltage to dummy select transistors in 3D memory
KR20240096226A (ko) * 2022-12-19 2024-06-26 삼성전자주식회사 데이터의 신뢰성을 향상한 메모리 장치 및 그 동작방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5468489B2 (ja) 2010-07-29 2014-04-09 株式会社東芝 半導体記憶装置の動作方法
KR101756924B1 (ko) * 2011-04-21 2017-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2014170598A (ja) * 2013-03-01 2014-09-18 Toshiba Corp 半導体記憶装置
KR20150002002A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2015176923A (ja) 2014-03-13 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
JP6250506B2 (ja) 2014-09-16 2017-12-20 東芝メモリ株式会社 集積回路装置及びその製造方法
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534490A (ja) * 2019-06-17 2022-08-01 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
US11716850B2 (en) 2019-06-17 2023-08-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with support structures in gate line slits and methods for forming the same
US11765897B2 (en) 2019-06-17 2023-09-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device without gate line slits and method for forming the same
US11963356B2 (en) 2019-06-17 2024-04-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device without gate line slits and method for forming the same
WO2022040069A1 (en) * 2020-08-18 2022-02-24 Applied Materials, Inc. Selection gate separation for 3d nand
TWI837494B (zh) * 2020-08-18 2024-04-01 美商應用材料股份有限公司 用於3d nand之選擇閘極隔離
US11908908B2 (en) 2021-03-12 2024-02-20 Kioxia Corporation Semiconductor device and manufacturing method thereof
WO2023021752A1 (ja) * 2021-08-18 2023-02-23 キオクシア株式会社 メモリシステム

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