JP2022534490A - ゲート線スリットがない3次元メモリデバイスおよびそれを形成するための方法 - Google Patents
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Abstract
Description
本出願は、内容の全体が参照により本明細書に組み込まれている、2019年6月17日に出願した中国特許出願第201910522002.X号の優先権の利益を主張するものである。
100 基板
101 緩衝酸化物層
103 制御導体層
104 絶縁層
105 誘電体キャップ層
107 メモリ膜
108 半導体層
109 誘電体コア
110 ドレイン構造
111 スタック構造
112 ボトム導体層
112-a、112-b ボトムセレクト導体層
114 トップ導体層
114a、114b、114c、114d トップセレクト導体サブ層
114-0 トップ導体層
115-1 第1の頂部開口部
115-2 第2の頂部開口部
116-1 第1のトップセレクト構造
116-2 第2のトップセレクト構造
117 エピタキシャル部分
119 半導体チャネル
120-1、120-2 メモリブロック
130 チャネル構造
131 ボトムセレクト構造
131-1 ボトムセレクト構造
150 3Dメモリデバイス
200 対応する構造
211 第1のデッキ
212 第2のデッキ
500 3Dメモリデバイス
600 方法
700 方法
Claims (40)
- 3次元(3D)メモリデバイスであって、
基板の上に交互配置された複数の導体層および複数の絶縁層を備えるスタック構造であって、前記複数の導体層は、第1のトップセレクト構造によって分割されたトップセレクト導体層の対と、ボトムセレクト構造によって分割されたボトムセレクト導体層の対とを含み、前記第1のトップセレクト構造および前記ボトムセレクト構造は水平方向に沿って延在し、垂直方向に沿って位置合わせされている、スタック構造と、
垂直方向に沿って延在し前記基板内に貫入し、前記トップセレクト構造および前記ボトムセレクト構造の両側に分配される複数のチャネル構造と、を備える3次元(3D)メモリデバイス。 - 前記トップセレクト構造および前記ボトムセレクト構造は、前記複数の導体層および前記複数のチャネル構造によって形成されたメモリセルをメモリブロックの対に分割し、メモリブロックの前記対の各々は、それぞれのトップセレクト導体層およびそれぞれのボトムセレクト導体層に対応する、請求項1に記載の3Dメモリデバイス。
- 前記スタック構造と前記基板との間に緩衝酸化物層をさらに含み、
前記第1のトップセレクト構造は、前記垂直方向に沿って前記スタック構造の頂面から前記第1の導体層の下のトップ絶縁層内に貫入し、
前記ボトムセレクト構造は、前記垂直方向に沿って前記ボトム導体層の頂面から前記緩衝酸化物層内に貫入する、請求項1または2に記載の3Dメモリデバイス。 - 前記垂直方向に沿ってそれぞれのメモリブロックにおいて前記スタック構造の頂面から前記第1の絶縁構造内に貫入し、前記水平方向に沿って延在する少なくとも1つの第2のトップセレクト構造をさらに備え、前記少なくとも1つの第2のトップセレクト構造は前記水平方向に垂直な別の水平方向に沿った少なくとも1つのチャネル構造によって前記第1のトップセレクト構造から分離され、
前記少なくとも1つの第2のトップセレクト構造は、前記それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層に分割し、前記それぞれのメモリブロックを複数のメモリフィンガーに分割し、前記複数のトップセレクト導体サブ層の各々はそれぞれのメモリフィンガーに対応する、請求項3に記載の3Dメモリデバイス。 - 前記第1のトップセレクト構造、前記少なくとも1つの第2のトップセレクト構造、および前記ボトムセレクト構造は各々酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも1つを含む、請求項4に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は各々前記基板に導電接続されたエピタキシャル部分を含み、前記エピタキシャル部分の頂面はボトムセレクト導体層の前記対の上にあるボトム絶縁層の頂面と底面との間にある、請求項1から5のいずれか一項に記載の3Dメモリデバイス。
- 前記エピタキシャル部分は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのうちの少なくとも1つを含む、請求項6に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は各々前記それぞれのエピタキシャル部分の上にあり、前記それぞれのエピタキシャル部分に導電接続された半導体チャネルを含み、前記半導体チャネルは、前記半導体チャネルの側壁から前記半導体チャネルの中心に向かって放射状に配置構成されているブロッキング層、メモリ層、トンネル層、半導体層、および誘電体コアを含む、請求項6または7に記載の3Dメモリデバイス。
- 前記スタック構造の上にある誘電体キャップ層と、各々前記誘電体キャップ層内にあり、それぞれの半導体チャネルに導電接続された複数のドレイン構造とをさらに備え、
前記半導体チャネルの頂面は、前記誘電体キャップ層の頂面と底面との間にあり、
前記複数のドレイン構造は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのうちの少なくとも1つを含み、
前記誘電体キャップ層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも1つを含む、請求項1から8のいずれか一項に記載の3Dメモリデバイス。 - 前記基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ、ゲルマニウムオンインシュレータ、またはIII-V族化合物のうちの少なくとも1つを含み、
前記複数の導体層およびボトムセレクト導体層の前記対は各々ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも1つを含み、
前記複数の絶縁層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも1つを含む、請求項1から9のいずれか一項に記載の3Dメモリデバイス。 - 前記スタック構造内に、ゲート線スリットが形成されず、
前記基板は、ボディソースである、請求項1から10のいずれか一項に記載の3Dメモリデバイス。 - 3次元(3D)メモリデバイスを形成するための方法であって、
垂直方向に沿って基板の上のボトム導体層を貫通し、水平方向に沿って延在してボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成するステップと、
ボトムセレクト導体層の前記対および前記ボトムセレクト構造上に交互配置された複数の導体層および複数の絶縁層を形成するステップと、
前記垂直方向に沿ってボトムセレクト導体層の前記対、前記複数の導体層、および前記複数の絶縁層を貫通し、前記基板内に貫入する複数のチャネル構造を形成するステップと、
前記垂直方向に沿って前記複数の導体層のうちのトップ導体層を貫通し、前記水平方向に沿って延在して前記トップ導体層をトップセレクト導体層の対に分割する第1のトップセレクト構造を形成するステップであって、前記第1のトップセレクト構造および前記ボトムセレクト構造は前記垂直方向に沿って位置合わせされ、前記複数の導体層および前記複数のチャネル構造によって形成される複数のメモリセルをメモリブロックの対に分割する、ステップと、を含む方法。 - ボトム導体層を形成するステップは、前記基板の上に緩衝酸化物層を形成するステップと、前記緩衝酸化物層上にボトム導体材料層を形成するステップとを含む、請求項12に記載の方法。
- 前記ボトムセレクト構造を形成するステップは、
前記ボトム導体材料層をパターン形成して、ボトムセレクト導体材料層の対および前記垂直方向に沿ってボトム導体材料層の前記対を貫通し、前記緩衝酸化物層内に貫入し、前記水平方向に沿って延在する底部開口部を形成するステップと、
誘電体材料を堆積して前記底部開口部を充填するステップと、を含む、請求項13に記載の方法。 - 前記ボトム導体材料層をパターン形成する前記ステップは、ドライエッチプロセスを含み、
前記絶縁材料を堆積する前記ステップは、化学気相堆積(CVD)プロセス、原子層堆積(ALD)プロセス、または物理気相堆積(PVD)プロセスのうちの少なくとも1つを含む、請求項14に記載の方法。 - 前記複数の導体層および前記複数の絶縁層を形成するステップは、
ボトムセレクト導体材料層の前記対上に複数の導体材料層および複数の絶縁材料層を交互に堆積するステップと、
ボトムセレクト導体材料層の前記対、前記複数の導体材料層、および前記複数の絶縁材料層を繰り返しエッチングして、ボトムセレクト導体層の前記対、および前記基板の上の前記交互配置された複数の導体層および複数の絶縁層の階段構造を形成するステップと、を含む、請求項12から15のいずれか一項に記載の方法。 - 複数のチャネル構造を形成するステップは、
前記垂直方向に沿って前記複数の導体層および前記複数の絶縁層の上の誘電体キャップ層、前記複数の導体層、前記複数の絶縁層、およびボトムセレクト導体層の前記対を貫通し、前記基板内に貫入するチャネルホールを形成するステップであって、前記チャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
前記チャネルホールの前記底部にリセスエッチを実行して前記基板を露出するステップと、
半導体材料のエピタキシャル堆積を実行して、前記チャネルホールの前記底部を充填し、前記チャネルホールの底部にエピタキシャル部分を形成するステップであって、前記エピタキシャル部分は前記基板に接触し、前記基板に導電接続され、前記エピタキシャル部分の頂面はボトムセレクト導体層の前記対の上にあるボトム絶縁層の頂面と底面との間にある、ステップと、
チャネル形成構造を堆積して、前記チャネルホールを充填し、前記チャネル形成構造にリセスエッチを実行して、半導体チャネルを、前記半導体チャネルの頂面が前記誘電体キャップ層の頂面と底面との間に来るように形成するステップとを含む、請求項16に記載の方法。 - 前記複数の導体層および前記複数の絶縁層を形成するステップは、
ボトムセレクト導体材料層の前記対上に第1の複数の導体材料層および第1の複数の絶縁材料層を交互に堆積するステップと、
前記垂直方向に沿って前記第1の複数の導体材料層、前記第1の複数の絶縁材料層、およびボトムセレクト導体材料層の前記対を貫通し、前記基板内に貫入する第1のチャネルホールを形成するステップであって、前記第1のチャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
前記第1のチャネルホールの前記底部にリセスエッチを実行して前記基板を露出するステップと、
半導体材料のエピタキシャル堆積を実行して、前記第1のチャネルホールの前記底部を充填するステップであって、前記エピタキシャル部分の頂面はボトムセレクト導体材料層の前記対の上のボトム絶縁層の頂面と底面との間にある、ステップと、
犠牲構造を形成して前記第1のチャネルホールを充填するステップと、
前記第1の複数の導体材料層、前記複数の絶縁材料層、および前記犠牲構造の上に交互配置された第2の複数の導体材料層および第2の複数の絶縁材料層を形成するステップと、
ボトムセレクト導体材料層の前記対、前記第1の複数の導体材料層、前記第1の複数の絶縁材料層、前記第2の複数の導体材料層、前記第2の複数の絶縁材料を繰り返しエッチングして、前記基板上のボトムセレクト導体層の前記対の上に交互配置された前記第1の複数の導体層、前記第1の複数の絶縁層、前記第2の複数の導体層、および前記第2の複数の絶縁層の階段構造を形成するステップと、を含む、請求項12から15のいずれか一項に記載の方法。 - 複数のチャネル構造を形成するステップは、
前記垂直方向に沿って前記それぞれの第1のチャネルホールと位置合わせされた第2のチャネルホールを形成するステップであって、前記第2のチャネルホールは前記垂直方向に沿って前記第2の複数の導体材料層および前記第2の複数の絶縁材料層の上の誘電体キャップ層、前記第2の複数の導体層、ならびに前記第2の複数の絶縁層を貫通する、ステップと、前記それぞれの第1のチャネルホールおよびそれぞれの犠牲構造を露出するステップと、
前記第1のチャネルホール内の前記犠牲構造を除去して前記エピタキシャル部分を露出するステップであって、前記第1のチャネルホールおよび前記第2のチャネルホールはチャネルホールを形成する、ステップと、
チャネル形成構造を形成して、前記チャネルホールを充填し、前記チャネル形成構造にリセスエッチを実行して、前記半導体チャネルを、前記半導体チャネルの頂面が前記誘電体キャップ層の頂面と底面との間に来るように形成するステップと、を含む、請求項18に記載の方法。 - チャネル形成構造を形成するステップは、前記チャネルホールの側壁の上にブロッキング材料の層、メモリ材料の層、トンネル材料の層、半導体材料の層、および誘電体コア材料の層を順次堆積して、前記チャネルホールを充填するステップを含む、請求項17または19に記載の方法。
- 前記複数の導体材料層を堆積するステップは、ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも1つを堆積するステップを含み、
前記複数の絶縁材料層を堆積するステップは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも1つを堆積するステップを含む、請求項16に記載の方法。 - 前記複数の導体材料層を堆積する前記ステップは、CVDプロセス、スパッタリングプロセス、PVDプロセス、またはALDプロセスのうちの少なくとも1つを実行するステップを含み、
前記複数の絶縁材料層を堆積する前記ステップは、CVDプロセス、PVDプロセス、またはALDプロセスのうちの少なくとも1つを含む、請求項21に記載の方法。 - 第1のトップセレクト構造を形成するステップは、
前記誘電体キャップ層をパターン形成して、前記垂直方向に沿って前記誘電体キャップ層の前記頂面からトップセレクト導体層の前記対の下の第1の絶縁層まで延在し、前記水平方向に沿って延在する第1の頂部開口部を形成するステップであって、前記第1の頂部開口部は前記垂直方向に沿って前記ボトムセレクト構造と位置合わせされる、ステップと、
誘電体材料を堆積して前記第1の頂部開口部を充填するステップであって、前記誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも1つを含む、ステップと、を含む、請求項17から22のいずれか一項に記載の方法。 - 前記誘電体キャップ層をパターン形成する前記ステップは、ドライエッチプロセスを含み、
前記絶縁材料を堆積する前記ステップは、CVDプロセス、ALDプロセス、またはPVDプロセスのうちの少なくとも1つを含む、請求項23に記載の方法。 - 前記第1のトップセレクト構造を形成するのと同じプロセスによってそれぞれのメモリブロック内に少なくとも1つの第2のトップセレクト構造を形成するステップをさらに含み、前記少なくとも1つの第2のトップセレクト構造は、
前記誘電体キャップ層をパターン形成して、前記第1の頂部開口部が形成されているのと同じパターン形成プロセスで前記それぞれのメモリブロック内に少なくとも1つの頂部開口部を形成するステップであって、前記少なくとも1つの第2の頂部開口部は前記垂直方向に沿って前記誘電体キャップ層の前記頂面から前記第1の絶縁層まで延在し、前記水平方向に沿って延在する、ステップと、
前記第1の頂部開口部が前記誘電体材料を充填されているときに前記誘電体材料を堆積して前記少なくとも1つの第2の頂部開口部を充填し、前記少なくとも1つの第2のトップセレクト構造を形成するステップとによって形成され、
前記少なくとも1つの第2のトップセレクト構造は、前記それぞれのメモリブロックを複数のメモリフィンガーに分割し、前記それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層に分割し、前記複数のトップセレクト導体サブ層の各々はそれぞれのメモリフィンガーに対応する、請求項23または24に記載の方法。 - 導電性材料を堆積して前記半導体チャネルの上の前記チャネルホールを充填し、ドレイン構造を形成するステップであって、前記ドレイン構造は前記半導体チャネルに接触し、導電接続される、ステップをさらに含む、請求項20から25のいずれか一項に記載の方法。
- 3次元(3D)メモリデバイスを形成するための方法であって、
水平方向に沿って延在し、基板の上のボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成するステップと、
ボトムセレクト導体層の前記対および前記ボトムセレクト構造上に交互配置された複数の導体層および複数の絶縁層を形成するステップと、
垂直方向に沿ってボトムセレクト導体層の前記対、前記複数の導体層、および前記複数の絶縁層を貫通し、前記基板内に貫入する複数のチャネル構造を形成するステップであって、前記複数のチャネル構造は前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造の各側に対称的に分配される、ステップと、
前記水平方向に沿って延在し、前記複数の導体層のうちのトップ導体層を複数のトップセレクト導体層に分割する複数のトップセレクト構造を形成するステップであって、前記トップセレクト構造は前記垂直方向に沿って前記ボトムセレクト構造と位置合わせされた第1のトップセレクト構造と、前記他の水平方向に沿って前記第1のトップセレクト構造の各側に設けられた少なくとも1つの第2のトップセレクト構造とを含む、ステップと、を含み、
前記第1のトップセレクト構造および前記ボトムセレクト構造は、複数のチャネル構造および前記複数の導体層によって形成された複数のメモリセルをメモリブロックの対に分割し、
前記第1のトップセレクト構造の各側の前記少なくとも1つの第2の頂部構造はそれぞれのメモリブロックを複数のメモリフィンガーに分割する、3次元(3D)メモリデバイスを形成するための方法。 - ボトム導体層を形成するステップは、前記基板の上に緩衝酸化物層を形成するステップと、前記緩衝酸化物層上に前記ボトム導体材料層を形成するステップとを含む、請求項27に記載の方法。
- 前記ボトムセレクト構造を形成するステップは、
前記ボトム導体材料層をパターン形成して、前記垂直方向に沿って前記ボトム導体材料層を貫通し、前記緩衝酸化物層内に貫入し、前記水平方向に延在する底部開口部を形成するステップと、
誘電体材料を堆積して前記底部開口部を充填するステップと、を含む、請求項28に記載の方法。 - 前記ボトム導体材料層をパターン形成する前記ステップは、ドライエッチプロセスを含み、
前記絶縁材料を堆積する前記ステップは、化学気相堆積(CVD)プロセス、原子層堆積(ALD)プロセス、または物理気相堆積(PVD)プロセスのうちの少なくとも1つを含む、請求項29に記載の方法。 - 複数の導体層および複数の絶縁層を形成するステップは、
ボトムセレクト導体材料層の前記対上に複数の導体材料層および複数の絶縁材料層を交互に堆積するステップと、
ボトムセレクト導体材料層の前記対、前記複数の導体材料層、および前記複数の絶縁材料層を繰り返しエッチングして、ボトムセレクト導体層の前記対、および前記基板の上の前記交互配置された複数の導体層および複数の絶縁層の階段構造を形成するステップと、を含む、請求項27から30のいずれか一項に記載の方法。 - 複数のチャネル構造を形成するステップは、
前記垂直方向に沿って前記複数の導体層および前記複数の絶縁層の上の誘電体キャップ層、前記複数の導体層、前記複数の絶縁層、およびボトムセレクト導体層の前記対を貫通し、前記基板内に貫入するチャネルホールを形成するステップであって、前記チャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
前記チャネルホールの前記底部にリセスエッチを実行して前記基板を露出するステップと、
半導体材料のエピタキシャル堆積を実行して、前記チャネルホールの前記底部を充填し、前記チャネルホールの底部にエピタキシャル部分を形成するステップであって、前記エピタキシャル部分は前記基板に接触し、前記基板に導電接続され、前記エピタキシャル部分の頂面はボトムセレクト導体層の前記対の上にあるボトム絶縁層の頂面と底面との間にある、ステップと、
チャネル形成構造を堆積して、前記チャネルホールを充填し、前記チャネル形成構造にリセスエッチを実行して、半導体チャネルを、前記半導体チャネルの頂面が前記誘電体キャップ層の頂面と底面との間に来るように形成するステップと、を含む、請求項31に記載の方法。 - 前記複数の導体層および前記複数の絶縁層を形成するステップは、
ボトムセレクト導体材料層の前記対上に第1の複数の導体材料層および第1の複数の絶縁材料層を交互に堆積するステップと、
前記垂直方向に沿って前記第1の導体材料層、前記第1の複数の絶縁材料層、およびボトムセレクト導体材料層の前記対を貫通し、前記基板内に貫入する第1のチャネルホールを形成するステップであって、前記第1のチャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
前記第1のチャネルホールの前記底部にリセスエッチを実行して前記基板を露出するステップと、
半導体材料のエピタキシャル堆積を実行して、前記第1のチャネルホールの前記底部を充填するステップであって、前記エピタキシャル部分の頂面はボトムセレクト導体材料層の前記対の上のボトム絶縁層の頂面と底面との間にある、ステップと、
犠牲構造を形成して前記第1のチャネルホールを充填するステップと、
前記第1の複数の導体材料層、前記複数の絶縁材料層、および前記犠牲構造の上に交互配置された第2の複数の導体材料層および第2の複数の絶縁材料層を形成するステップと、
ボトムセレクト導体材料層の前記対、前記第1の複数の導体材料層、前記第1の複数の絶縁材料層、前記第2の複数の導体材料層、前記第2の複数の絶縁材料を繰り返しエッチングして、前記基板上のボトムセレクト導体層の前記対の上に交互配置された前記第1の複数の導体層、前記第1の複数の絶縁層、前記第2の複数の導体層、および前記第2の複数の絶縁層の階段構造を形成するステップと、を含む、請求項27から30のいずれか一項に記載の方法。 - 複数のチャネル構造を形成するステップは、
前記垂直方向に沿って前記それぞれの第1のチャネルホールと位置合わせされた第2のチャネルホールを形成するステップであって、前記第2のチャネルホールは前記垂直方向に沿って前記第2の複数の導体材料層および前記第2の複数の絶縁材料層の上の誘電体キャップ層、前記第2の複数の導体層、ならびに前記第2の複数の絶縁層を貫通する、ステップと、前記それぞれの第1のチャネルホールおよびそれぞれの犠牲構造を露出するステップと、
前記第1のチャネルホール内の前記犠牲構造を除去して前記エピタキシャル部分を露出するステップであって、前記第1のチャネルホールおよび前記第2のチャネルホールはチャネルホールを形成する、ステップと、
チャネル形成構造を形成して、前記チャネルホールを充填し、前記チャネル形成構造にリセスエッチを実行して、前記半導体チャネルを、前記半導体チャネルの頂面が前記誘電体キャップ層の頂面と底面との間に来るように形成するステップと、を含む、請求項33に記載の方法。 - チャネル形成構造を形成するステップは、前記チャネルホールの側壁の上にブロッキング材料の層、メモリ材料の層、トンネル材料の層、半導体材料の層、および誘電体コア材料の層を順次堆積して、前記チャネルホールを充填するステップを含む、請求項32または33に記載の方法。
- 前記複数の導体材料層を堆積するステップは、ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも1つを堆積するステップを含み、
前記複数の絶縁材料層を堆積するステップは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも1つを堆積するステップを含む、請求項31に記載の方法。 - 前記複数の導体材料層を堆積する前記ステップは、CVDプロセス、スパッタリングプロセス、PVDプロセス、またはALDプロセスのうちの少なくとも1つを実行するステップを含み、
前記複数の絶縁材料層を堆積する前記ステップは、CVDプロセス、PVDプロセス、またはALDプロセスのうちの少なくとも1つを含む、請求項36に記載の方法。 - 前記複数のトップセレクト構造を形成するステップは、
前記誘電体キャップ層をパターン形成して、各々前記垂直方向に沿って前記誘電体キャップ層の前記頂面からトップセレクト導体層の前記対の下の第1の絶縁層まで延在し、前記水平方向に沿って延在する複数の頂部開口部を形成するステップであって、前記複数の頂部開口部は前記ボトムセレクト構造と位置合わせされている第1の頂部開口部と、前記他の水平方向に沿って前記第1の頂部開口部の各側の前記少なくとも1つの第2の頂部開口部とを含む、ステップと、
誘電体材料を堆積して前記複数の頂部開口部を充填するステップであって、前記誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも1つを含む、ステップと、を含む、請求項27から37のいずれか一項に記載の方法。 - 前記誘電体キャップ層をパターン形成する前記ステップは、ドライエッチプロセスを含み、
前記絶縁材料を堆積する前記ステップは、CVDプロセス、ALDプロセス、またはPVDプロセスのうちの少なくとも1つを含む、請求項38に記載の方法。 - 導電性材料を堆積して前記半導体チャネルの上の前記チャネルホールを充填し、ドレイン構造を形成するステップであって、前記ドレイン構造は前記半導体チャネルに接触し、導電接続される、ステップをさらに含む、請求項34から39のいずれか一項に記載の方法。
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