TW202303947A - 用於3d nand之選擇閘極分離 - Google Patents

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Abstract

描述一種記憶體串，其包括至少一個汲極選擇閘極(SGD)電晶體及在延伸穿過基板上的記憶體堆疊之垂直孔中的至少一個記憶體電晶體。記憶體堆疊包括交替的字線及介電材料。存在至少一個汲極選擇閘極(SGD)電晶體，其在延伸穿過記憶體堆疊之第一垂直孔中，汲極選擇閘極(SGD)電晶體包括第一閘極材料。至少一個記憶體電晶體處在延伸穿過記憶體堆疊之第二垂直孔中，至少一個記憶體電晶體包括與第一閘極材料不同之第二閘極材料。

Description

用於3D　NAND之選擇閘極分離
本揭示案之實施例關於電子元件之領域，及用於製造電子元件之方法及裝置。更特定而言，本揭示案之實施例提供一種3D-NAND汲極選擇閘極(SGD)電晶體及其形成方法。
半導體技術飛速進步，且元件尺寸已隨著技術進步而縮小，以提供每單位空間更快的處理及儲存。在NAND元件中，串電流需要足夠高以獲得足夠電流來區分開(ON)及關(OFF)單元。串電流取決於載流子遷移率，藉由擴大矽通道之晶粒大小來增強該載流子遷移率。
當前3D-NAND元件在兩個狹縫之間具有多個記憶體孔，該等3D-NAND元件具有包括氧化物材料及氮化物材料的交替層之記憶體堆疊。為了由字線及位元線存取每一單元，需要藉由汲極選擇閘極(SGD)切口來劃分狹縫之間的記憶體孔。舉例而言，具有八個記憶體孔及一個虛設孔之東芝96L堆疊3D NAND具有一個SGD切口，其將該等孔分離成兩組。為了減小3D-NAND之陣列大小，需要增加狹縫之間的孔數(nHole)。若nHole增加8個孔以上，則對於相同技術而言，需要一個以上SGD切口。應可藉由位元線(BL)與字線(WL)之組合單獨地存取同一位元線層級下之孔。換言之，藉由汲極選擇閘極(SGD)及位元線獨立地選擇同一位元線下的孔。出於此目的，應藉由SGD切口使狹縫之間的SGD分離。當狹縫之間的孔數(nHole)小（例如，＜8）時，一個SGD切口將汲極選擇閘極(SGD)分離開。然而，當狹縫之間的孔數(nHole)大（例如，＞12）時，每四個孔需要添加SGD切口。
因此，此項技術中需要一種具有汲極選擇閘極(SGD)切口之3D-NAND元件，及其製造方法。
本揭示案之一或更多個實施例係針對一種半導體記憶體元件。在一或更多個實施例中，一種半導體記憶體元件包括：至少一個汲極選擇閘極(SGD)，在基板上之記憶體堆疊上，該記憶體堆疊包括交替的字線及介電材料；至少一個汲極選擇閘極(SGD)電晶體，在延伸穿過該記憶體堆疊之第一垂直孔中，該汲極選擇閘極(SGD)電晶體包括第一閘極材料；及至少一個記憶體電晶體，在延伸穿過該記憶體堆疊之第二垂直孔中，該至少一個記憶體電晶體包括第一閘極材料不同之一第二閘極材料。
本揭示案之其他實施例係針對一種半導體記憶體元件。在一或更多個實施例中，一種半導體記憶體元件包括：至少一個汲極選擇閘極(SGD)，在基板上之記憶體堆疊上，該記憶體堆疊包括交替的字線及介電材料；垂直串，延伸穿過該記憶體堆疊，該垂直串包括至少一個SGD電晶體及至少一個記憶體電晶體；位元線襯墊，在該垂直串之頂表面上，該位元線襯墊具有第一大小；自對準遮罩層，在該位元線襯墊之頂表面上，該自對準遮罩層具有第二大小，該第二大小比該第一大小大1 nm至50 nm。
本揭示案之額外實施例係針對一種形成半導體元件之方法。在一或更多個實施例中，一種形成半導體元件之方法（該半導體元件具有三維垂直記憶體串，其包括汲極選擇閘極(SGD)電晶體及記憶體電晶體）包括：在記憶體堆疊之頂表面上形成汲極選擇閘極式(SGD)閘極，該記憶體堆疊包括在基板上之第一層及第二層的交替層；形成記憶體串，該記憶體串延伸穿過汲極選擇閘極式(SGD)閘極及記憶體堆疊；在記憶體串之頂表面上形成位元線襯墊；在該位元線襯墊之頂表面上形成自對準遮罩；在汲極選擇閘極式(SGD)閘極中形成第一開口；藉由介電材料填充該第一開口；形成狹縫，其自該汲極選擇閘極式(SGD)閘極之頂表面延伸穿過該記憶體堆疊至該基板；移除第一層以形成第二開口；及在第二開口中形成字線。
在描述本揭示案之若干例示性實施例之前，應理解，本揭示案並不限於以下描述中所闡述之構造或製程步驟的細節。本揭示案能夠有其他實施例並能夠以各種方式來實踐或執行。
如在本說明書及附加申請專利範圍中所使用，可互換地使用術語「前驅物」、「反應物」、「反應氣體」及其類似術語，以代表可與基板表面反應之任何氣態物質。
在以下描述中，闡述諸多特定細節（諸如，特定材料、化學物質、元件尺寸，等），以提供對本揭示案之實施例中的一或更多者之透徹理解。然而，一般熟習此項技術者將顯而易見，可在無此些特定細節的情況下實踐本揭示案之一或更多個實施例。在其他情形下，未詳細描述半導體製造製程、技術、材料、設備等，以避免不必要地模糊本描述。藉由所包括之描述，一般熟習此項技術者將能夠實施適當的功能而無需過度實驗。
雖然在隨附圖式中描述並示出本揭示案之某些例示性實施例，但應理解，此些實施例僅為說明性的且並不限制本揭示案，且本揭示案並不受限於所示出並描述之特定構造及佈置，因為一般熟習此項技術者可作出修改。
在基於氧化物材料及氮化物材料的交替層之記憶體堆疊的現有3D NAND元件中，無法使用當前整合方案形成汲極擇閘極(SGD)切口，例如，當存在一個以上SGD切口時在字線替換之前的汲極選擇閘極。在當前整合方案中，在替換之前形成的SGD會阻擋SGD切口之間的字線替換。為了減小3D-NAND之陣列大小，需要增加狹縫之間的記憶體串（例如，孔）之數目(nHole)。應可藉由位元線(BL)與字線(WL)之組合單獨存取同一位元線層級下的孔。換言之，藉由汲極選擇閘極(SGD)及位元線獨立地選擇同一位元線下的孔。出於此目的，應藉由SGD切口使狹縫之間的SGD分離。當狹縫之間的孔數(nHole)小（例如，＜8）時，一個SGD切口將汲極選擇閘極(SGD)分離開。然而，當狹縫之間的孔數(nHole)大（例如，＞12）時，每四個孔需要添加SGD切口。因此，一或更多個實施例提供3D NAND結構及使用非替換閘極整合方案製造汲極選擇閘極切口之方法。
使用WL替換方案之現有3D NAND元件無法滿足對nHole(＞12)的SGD切口要求。在WL替換之前形成的SGD切口區域會阻擋氮化矽(SiN)犧牲層的移除。因此，位於SGD切口之間的SGD電晶體由於缺乏WL而無法用作電晶體。
一或更多個實施例提供用於藉由非替換WL製造汲極選擇閘極(SGD)電晶體而同時藉由非替換形成除汲極選擇閘極(SGD)電晶體以外之電晶體的結構及方法。另外，SGD切口形成為無虛設孔，且因此，單元得以增強。
一或更多個實施例之元件及製造方法有利地准許無虛設孔之汲極選擇閘極切口，從而增大了單元密度。
在一或更多個實施例中，可在隔離環境（例如，群集製程工具）中執行金屬沉積及其他製程。因此，本揭示案之一些實施例提供具有相關製程模組之整合式工具系統以實施該等方法。
第1圖繪示用於形成記憶體元件之例示性方法10的流程圖。技藝人士將認識到，方法10可包括所繪示製程中之任一者或全部。另外，對於一些部分而言，個別製程之次序可變化。在不偏離本揭示案的情況下，方法10可以所列舉製程中之任一者開始。參考第1圖，在操作15處，形成記憶體堆疊。在操作20處，在記憶體堆疊上形成汲極選擇閘極式閘極。在操作25處，在記憶體堆疊中形成字線階梯。在操作30處，圖案化記憶體孔。在操作35處，在記憶體孔中沉積電晶體層。在操作40處，形成位元線襯墊。在操作45處，增大位元線襯墊之臨界尺寸。在操作50處，在位元線襯墊上形成自對準遮罩。在操作55處，製作汲極選擇閘極切口。在操作60處，在藉由汲極選擇閘極切口形成之開口中沉積介電層。在操作65處，元件經狹縫圖案化。在操作70處，移除並替換共同源極線之犧牲層。在操作75處，形成字線。在操作80處，藉由介電材料填充狹縫。在操作85處，形成位元線襯墊螺柱。在操作90處，形成後段(BEOL)接觸件。
第2圖至第21圖繪示遵循針對第1圖中的方法10所繪示之製程流程之記憶體元件100的一部分。
第2圖根據本揭示案之一或更多個實施例繪示電子元件100之初始或起始記憶體堆疊。在一些實施例中，如所繪示，第2圖中所示之電子元件100分層形成在裸基板102上。第2圖之電子元件由基板102、共同源極線103及記憶體堆疊130構成。
基板102可為技藝人士所已知之任何適當材料。如在本說明書及附加申請專利範圍中所使用，術語「基板」代表執行製程之表面，或表面的一部分。熟習此項技術者亦將理解，除非上下文中另外明確指出，否則對基板之引用可僅代表基板的一部分。另外，對在基板上沉積的引用可意謂裸基板及具有沉積或形成於其上之一或更多個薄膜或特徵的基板。
如本文中所使用，「基板」代表在製造製程期間在其上執行薄膜處理的任何基板或形成於基板上之材料表面。舉例而言，取決於應用，可在其上執行處理之基板表面包括諸如以下各者之材料：矽、氧化矽、應變矽、絕緣體上矽晶(SOI)、摻碳氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，及任何其他材料，諸如金屬、金屬氮化物、金屬合金及其他導電材料。基板包括但不限於半導體晶圓。可將基板暴露於預處理製程，以研磨、蝕刻、還原、氧化、羥基化、退火及/或烘烤基板表面。除了直接在基板自身之表面上進行薄膜處理以外，在本揭示案中，亦可在形成於基板上的底層（如以下更詳細地揭示）上執行所揭示之薄膜處理步驟中之任一者，且如上下文中所指示，術語「基板表面」意欲包括此底層。因此，例如，在薄膜/層或部分薄膜/層已沉積至基板表面上的情況下，新近沉積之薄膜/層的已暴露表面成為基板表面。
在一或更多個實施例中，共同源極線103在基板102上。共同源極線103亦可稱作半導體層。共同源極線103可藉由技藝人士所已知之任何適當技術形成，且可由任何適當材料製成，包括但不限於多晶矽(poly-Si)。在一些實施例中，共同源極線103包括若干不同導電的或半導體材料。舉例而言，在一或更多個實施例中，如第2圖中所繪示，共同源極線103包括在基板102上之多晶矽層104、在該多晶矽層上之犧牲層106，及在該犧牲層106上之第二多晶矽層104。
在一或更多個實施例中，犧牲層106可形成在多晶矽層104上且可由任何適當材料製成。在一些實施例中，在後續製程中移除並替換犧牲層106。在一些實施例中，犧牲層106未被移除且保留在記憶體元件100內。在此情形下，術語「犧牲」具有擴展含義以包括永久層且可稱作導電層。在所繪示實施例中，如以下進一步描述，在操作70中移除犧牲層106。在一或更多個實施例中，犧牲層106包括可相對於相鄰多晶矽層104選擇性地被移除之材料。在一或更多個實施例中，犧牲層包括氮化物材料（例如，氮化矽(SiN)），或氧化物材料（例如，氧化矽(SiO x)）。
在一或更多個實施例中，記憶體堆疊130形成在共同源極線103上。在所繪示實施例中，記憶體堆疊130包括複數個交替的第一層108及第二層110。雖然第2圖中所繪示之記憶體堆疊130具有五對交替的第一層108及第二層110，但熟習此項技術者認識到，此僅係出於說明性目的。記憶體堆疊130可具有任何數目個交替的第一層108及第二層110。舉例而言，在一些實施例中，記憶體堆疊130包括192對交替的第一層108及第二層110。在其他實施例中，記憶體堆疊130包括大於50對交替的第一層108及第二層110，或大於100對交替的第一層108及第二層110，或大於300對交替的第一層108及第二層110。
在一或更多個實施例中，第一層108及第二層110獨立地包括介電材料。在一或更多個實施例中，介電材料可包括技藝人士所已知之任何適當介電材料。如本文中所使用，術語「介電材料」代表可在電場中極化之電絕緣體。在一些實施例中，介電材料包括氧化物、摻碳氧化物、二氧化矽(SiO 2)、多孔二氧化矽(SiO 2)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)中之一或更多者。
在一或更多個實施例中，第一層108包括氧化物層且第二層110包括氮化物層。在一或更多個實施例中，第二層110包括相對於第一層108而言具有蝕刻選擇性以使得可在不實質性影響第一層108的情況下移除第二層110之材料。在一或更多個實施例中，第一層108包括氧化矽(SiO x)。在一或更多個實施例中，第二層110包括氮化矽(SiN)。在一或更多個實施例中，藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)來沉積第一層108及第二層110。
可使個別交替層形成為任何適當厚度。在一些實施例中，每個第二層110之厚度大致相等。在一或更多個實施例中，每個第二層110具有第二層厚度。在一些實施例中，每個第一層108之厚度大致相等。如在此方面所使用，大致相等之厚度彼此相差+/-5%以內。在一些實施例中，在第二層110與第一層108之間形成矽層（未示出）。與第二層110或第一層108之層的厚度相比較而言，矽層厚度可相對薄。在一或更多個實施例中，第一層108具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。在一或更多個實施例中，第一層108具有在自約0.5 nm至約40 nm之範圍中的厚度。在一或更多個實施例中，第二層110具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。在一或更多個實施例中，第二層110具有在自約0.5 nm至約40 nm之範圍中的厚度。
在一或更多個實施例中，藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)來沉積第一層108及第二層110。可使個別交替層形成為任何適當厚度。在一些實施例中，每個第二層112之厚度大致相等。在一或更多個實施例中，每個第二層112具有第一第二層厚度。在一些實施例中，每個第一層110之厚度大致相等。如在此方面所使用，大致相等之厚度彼此相差+/-5%以內。在一或更多個實施例中，第一層108具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。在一或更多個實施例中，第二層110具有在自約0.5 nm至約30 nm之範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm及約30 nm。
參考第2圖，在方法10之操作20處，汲極選擇閘極式閘極材料112形成在記憶體堆疊130之頂表面上。在一或更多個實施例中，汲極選擇閘極式閘極材料112形成在第一層108之頂表面上。在一或更多個實施例中，汲極選擇閘極式閘極材料112包括多晶矽或金屬中之一或更多者。金屬可包括技藝人士已知之任何適當材料。在一些實施例中，金屬為耐火金屬。在一或更多個實施例中，金屬可選自鎢(W)、鉬(Mo)、釕(Ru)、銥(Ir)、鉭(Ta)、鈦(Ti)及鋨(Os)中之一或更多者。
參考第3圖，在方法10之操作25處，產生階梯構造131。遮罩層114沉積在汲極選擇閘極式閘極材料112之頂表面上。遮罩層114可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，遮罩層114包括氮化物。
在一或更多個實施例中，階梯構造131暴露第一層108之頂表面134。如以下所描述，頂表面134可用以為將形成之字線接觸件提供空間。可沉積適當填充材料135以佔據階梯構造131之外的空間。如技藝人士將理解，適當填充材料135可為防止相鄰字線之間電短路的任何材料。階梯構造131中，每一字線具有比下方字線更小的寬度（在諸圖中自左向右繪示）。對如「在……上方」及「在……下方」之相對術語的使用不應被視為使本揭示案之範疇限於空間上之實體定向。
應理解，為了易於說明，第4圖至第22圖中未示出階梯構造131，但如熟習此項技術者所認識到，階梯構造131係存在的。
第4圖至第5B圖繪示經由記憶體堆疊130形成記憶體串。參考第4圖，在操作30處，經由記憶體堆疊130打開/圖案化記憶體孔通道116。在一些實施例中，打開記憶體孔通道116包括蝕刻穿過遮罩層114、記憶體堆疊130、共同源極線103並蝕刻至基板102中。記憶體孔通道116具有側壁，該等側壁延伸穿過記憶體堆疊130，從而暴露了第二層110之表面111及第一層108之表面109。
汲極選擇閘極式閘極材料112具有經暴露作為記憶體孔通道116之側壁的表面113。記憶體孔通道116延伸至基板102中一定的距離，以使得記憶體孔通道116之側壁表面109、111及113及底部115形成在基板102內。記憶體孔通道116之底部114可形成在基板102的厚度內之任一點處。在一些實施例中，記憶體孔通道116延伸至基板102中之厚度在基板102的厚度之自約10%至約90%之範圍中，或在自約20%至約80%之範圍中，或在自約30%至約70%之範圍中，或在自約40%至約60%之範圍中。在一些實施例中，記憶體孔通道116延伸至基板102中之距離達大於或等於10 nm。在一些實施例中，記憶體孔通道116自汲極選擇閘極式(SGD)閘極延伸穿過記憶體堆疊至基板之底表面。
第5A圖示出其中在記憶體孔通道116中形成電晶體層118之操作35。可藉由技藝人士已知之任何適當技術來形成電晶體層118。在一些實施例中，藉由保形沉積製程形成電晶體層。在一些實施例中，藉由原子層沉積或化學氣相沉積中之一或更多者來形成電晶體層。
在一或更多個實施例中，電晶體層118的沉積大體上為保形的。如本文中所使用，「大體上保形」之層代表其中厚度始終（例如，在側壁之頂部、中間及底部上及在記憶體孔通道116之底部上）大約相同的層。大體上保形之層的厚度變化小於或等於約5%、2%、1%或0.5%。記憶體孔中之電晶體層118可包括氧化鋁(AlO)層、阻擋氧化物層、陷阱層、穿隧氧化物層及通道層中之一或更多者。
參考第5B圖（其為第5A圖之區域120的擴展圖），在一或更多個實施例中，電晶體層118包括氧化鋁層118a、阻擋氧化物層118b、氮化物陷阱層118c、穿隧氧化物層118d及記憶體孔通道116中之通道材料118e。在一或更多個實施例中，通道材料118e包括多晶矽。在一或更多個實施例中，氧化鋁層118a在記憶體孔通道116之側壁上沉積在記憶體孔通道116中。
取決於（例如）記憶體孔通道116之尺寸，電晶體層118可具有任何適當的厚度。在一些實施例中，電晶體層118具有在自約0.5 nm至約50 nm之範圍中、或在自約0.75 nm至約35 nm之範圍中、或在自約1 nm至約20 nm之範圍中的厚度。
在一或更多個實施例中，電晶體層118包括汲極選擇閘極(SGD)電晶體或記憶體電晶體中之一或更多者，且電晶體層118獨立地包括選自氧化鋁(AlO)、阻擋氧化物、陷阱材料、穿隧氧化物及通道層/通道材料之一或更多個電晶體層。
在一或更多個實施例中，該至少一個汲極選擇閘極(SGD)電晶體進一步包括第一閘極介電質，且該至少一個記憶體電晶體包括第二閘極介電質，第一閘極介電質及第二閘極介電質包括相同材料。
第6A圖至第7B圖示出方法10之操作40，此處在電晶體層118之頂表面上及在遮罩層114中形成位元線襯墊122。在一或更多個實施例中，在汲極選擇閘極(SGD)電晶體之汲極側上形成位元線襯墊122。位元線襯墊122可為技藝人士已知之任何適當材料，包括但不限於多晶矽。參考第6A圖及第6B圖，回蝕電晶體層118以形成凹槽121。如第7A圖及第7B圖中所繪示，接著以位元線襯墊122填充凹槽。
在方法10之操作45處，使位元線襯墊122凹陷，且形成凹槽開口123。接著放大凹槽開口123之臨界尺寸，如第9A圖及第9B圖中所繪示，以形成放大的凹槽開口125。放大的凹槽開口125具有深度D及懸垂O。懸垂O為自位元線襯墊122之邊緣至放大的凹槽開口125之邊緣的距離。在一或更多個實施例中，放大的凹槽開口125具有在自1 nm至100 nm、或自1 nm至50 nm、或自1 nm至20 nm之範圍中的距離D。在一或更多個實施例中，懸垂O的量在自1 nm至50 nm或自1 nm至20 nm之範圍中。
參考第10A圖及第10B圖，在方法10之操作50處，在放大的凹槽開口125中形成自對準遮罩層124。在一或更多個實施例中，自對準遮罩層124具有等於放大的凹槽開口125之深度D的厚度，在自1 nm至100 nm、或自1 nm至50 nm、或自1 nm至20 nm之範圍中。在一或更多個實施例中，自對準遮罩層124具有等於放大的凹槽開口125之懸垂O量的懸垂O量，在自1 nm至50 nm、或自1 nm至20 nm之範圍中。自對準遮罩層124可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，自對準遮罩層124可選自氮化矽(SiN)、氧化鋁(AlO)、氧化鉿(HfO)、耐火金屬、耐火金屬矽化物及耐火金屬氧化物中之一或更多者。
參考第10C圖，在替代實施例中，以內襯126及金屬128填充放大的凹槽開口125。在一或更多個實施例中，內襯126及金屬128總共具有等於放大的凹槽開口125之深度D的厚度，在自1 nm至100 nm、或自1 nm至50 nm、或自1 nm至20 nm之範圍中。在一或更多個實施例中，內襯126及金屬128總共具有等於放大的凹槽開口125之懸垂O量的懸垂O量，在自1 nm至50 nm、或自1 nm至20 nm之範圍中。內襯126可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，內襯可選自氮化鈦(TiN)或氮化鉭(TaN)中之一或更多者。金屬128可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，金屬128可選自鎢(W)、鉬(Mo)、鉭(Ta)、釕(Ru)、鉑(Pt)及鋨(Os)中之一或更多者。
參考第11圖，硬遮罩層230形成在遮罩層114及自對準遮罩124之頂表面上。硬遮罩層230可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，硬遮罩層230可為非晶碳基薄膜。
參考第12圖，硬遮罩層230經圖案化以形成開口132。開口132自硬遮罩層230之頂表面延伸至遮罩層114及自對準遮罩124之頂表面。可藉由技藝人士所已知之任何適當手段來進行蝕刻/圖案化。
參考第13A圖及第13B圖，在方法10之操作55處，將汲極選擇閘極切口134蝕刻/切割至元件中。在一些實施例中，此可稱作圖案化汲極選擇閘極切口(SGD)。汲極選擇閘極切口134自硬遮罩層230之頂表面延伸穿過汲極選擇閘極式閘極112至第一層108。可藉由技藝人士所已知之任何適當手段來進行蝕刻/圖案化。在一或更多個實施例中，形成汲極選擇閘極切口134包括例如藉由各向異性乾式蝕刻依序蝕刻氧化物層及汲極選擇閘極式閘極112材料。第13B圖繪示沿線A-B截取之元件視圖。
參考第14A圖及第14B圖，移除硬遮罩層230。可藉由技藝人士所已知之任何適當手段來移除硬遮罩層230。在一些實施例中，藉由灰化及剝離中之一或更多者移除硬遮罩層。
參考第15A圖及第15B圖，在遮罩層114及自對準遮罩124之頂表面上沉積介電層136以填充汲極選擇閘極切口134。可藉由熟習此項技術者已知之任何適當技術來沉積介電層136。介電層136可包括熟習此項技術者已知之任何適當材料。在一或更多個實施例中，介電層136為低介電常數的介電質，其包括但不限於諸如（例如）二氧化矽、氧化矽、摻碳氧化物（「CDO」）（例如，摻碳二氧化矽）、多孔二氧化矽(SiO 2)、氮化矽(SiN)或其任何組合之材料。雖然術語「氧化矽」可用以描述介電層136，但技藝人士將認識到，本揭示案並不限於特定的化學計量。舉例而言，術語「氧化矽」及「二氧化矽」均可用以描述具有成任何適當的化學計量比率之矽及氧原子的材料。對於本揭示案中所列出之其他材料而言同樣如此，例如，氮化矽、氧氮化矽、氧化鋁、氧化鋯及其類似者。參考第15B圖，在沉積介電層136之後，元件經平坦化以形成光滑及/或平坦之表面137。
參考第16圖，在方法10之操作65處，記憶體堆疊130經狹縫圖案化以形成狹縫圖案化開口138，其自遮罩層114之頂表面延伸至共同源極線103之犧牲層106。
參考第17A圖及第17B圖，示出方法10之操作70，此處移除共同源極線103中之犧牲層106以形成開口140並用多晶矽層142來替換。可藉由技藝人士已知之任何適當技術移除犧牲層106，包括但不限於選擇性蝕刻、熱磷酸及其類似者。多晶矽層186可經摻雜或不經摻雜。
第18圖繪示其中移除第二層並形成字線。可藉由技藝人士已知之任何適當手段來移除第二層110。在一或更多個實施例中，藉由選擇性蝕刻（例如，選擇性濕式蝕刻或選擇性乾式蝕刻）移除第二層110。第二層110的移除形成了開口144。
第19A圖及第19B圖示出方法10之操作75，此處形成字線146。第19B圖為第19A圖之區域148的放大圖。字線146包括氧化物層146a、阻障層146b及字線金屬146c中之一或更多者。氧化物層146a可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，氧化物層146a為氧化鋁層。阻障層146b可包括技藝人士所已知之任何適當材料。在一或更多個實施例中，阻障層146b包括氮化鈦(TiN)、氮化鉭(TaN)或其類似者中之一或更多者。在一或更多個實施例中，字線金屬146c包括塊體金屬，其包括銅(Cu)、鈷(Co)、鎢(W)、鋁(Al)、釕(Ru)、銥(Ir)、鉬(Mo)、鉑(Pt)、鉭(Ta)、鈦(Ti)或銠(Rh)中之一或更多者。在一或更多個實施例中，字線金屬146c包括鎢(W)。在其他實施例中，字線金屬146c包括釕(Ru)。在一或更多個實施例中，字線146包括金屬、金屬氮化物、導電金屬化合物及半導體材料中之一或更多者。該金屬可選自鎢(W)、鉬(Mo)、鉭(Ta)、鈮(Nb)、鋨(Os)、鋯(Zr)、銥(Ir)、錸(Re)或鈦(Ti)中之一或更多者。該金屬氮化物可選自氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)及氮化鋯(ZrN)中之一或更多者。導電金屬化合物可選自氧化鎢(WO x)、氧化釕(RuO x)及氧化銥(IrO x)中之一或更多者。半導體材料可選自矽(Si)、矽鍺(SiGe)及鍺(Ge)中之一或更多者。
第20圖示出方法10之操作80，此處藉由絕緣體材料150填充狹縫138。絕緣體材料150可為技藝人士已知之任何適當材料。在一或更多個實施例中，經填充狹縫138包括選自氧化矽、氮化矽及氧氮化矽中之一或更多者的絕緣體材料150。在一或更多個實施例中，絕緣體材料150為氧化矽。
第21圖示出方法10之操作85，此處形成位元線襯墊螺柱152。可藉由技藝人士所已知之任何適當手段來形成位元線螺柱152。
第22圖示出方法10之操作90，此處形成字線(W/L)接觸件。字線接觸件225延伸穿過記憶體堆疊130達足以在字線中的一者處終止之距離。在一或更多個實施例中，字線接觸件225可包括技藝人士已知之任何適當材料。在一或更多個實施例中，字線接觸件225包括金屬、金屬矽化物、多晶矽、非晶矽或EPI矽中之一或更多者。在一或更多個實施例中，藉由N型摻雜劑或P型摻雜劑來摻雜字線接觸件225，以便減小接觸電阻。在一或更多個實施例中，字線接觸件225之金屬選自銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鉬(Mo)、鎳(Ni)、釕(Ru)、銀(Ag)、金(Au)、銥(Ir)、鉭(Ta)或鉑(Pt)中之一或更多者。
第23圖根據一或更多個實施例繪示電子元件100之透視圖。在一或更多個實施例中，半導體記憶體元件100包括：在基板102上之記憶體堆疊130上的至少一個汲極選擇閘極(112)，記憶體堆疊130包括交替的字線146及介電材料（第一層108）；在延伸穿過記憶體堆疊之第一垂直孔中的至少一個汲極選擇閘極(SGD)電晶體202，該汲極選擇閘極(SGD)電晶體202包括第一閘極材料112；及在延伸穿過記憶體堆疊之第二垂直孔中的至少一個記憶體電晶體204，該至少一個記憶體電晶體204包括與第一閘極材料112不同之第二閘極材料136。在一些實施例中，第一閘極材料112包括環繞式閘極(GAA)閘極。
在其他實施例中，提供一種形成半導體元件之方法。該半導體元件可具有三維垂直記憶體串，其包括汲極選擇閘極(SGD)電晶體及記憶體電晶體。在一或更多個實施例中，形成半導體元件之方法包括在記憶體堆疊之頂表面上形成汲極選擇閘極式(SGD)閘極，記憶體堆疊包括在基板上之第一層及第二層的交替層；形成記憶體串，該記憶體串延伸穿過汲極選擇閘極式(SGD)閘極及記憶體堆疊；在記憶體串之頂表面上形成位元線襯墊；在位元線襯墊之頂表面上形成自對準遮罩；在汲極選擇閘極式(SGD)閘極中形成第一開口；藉由介電材料填充第一開口；形成自汲極選擇閘極式(SGD)閘極之頂表面延伸穿過記憶體堆疊至基板的狹縫；移除第一層以形成第二開口；及在第二開口中形成字線。
本揭示案之額外實施例係針對用於形成所述記憶體元件及方法之處理工具900，如第24圖中所示。
群集工具900包括具有複數個側之至少一個中央移送站921、931。機器人925、935定位在中央移送站921、931內，且經配置以使機器人葉片及晶圓移動至複數個側中之每一者。
群集工具900包括連接至中央移送站之複數個處理腔室902、904、906、908、910、912、914、916及918（亦稱作製程站）。各個處理腔室提供與相鄰製程站相隔離之單獨處理區域。處理腔室可為任何適當腔室，包括但不限於預清潔腔室、緩衝腔室、（若干）移送空間、晶圓定向器/除氣腔室、低溫冷卻腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性氧化腔室、氧化物層薄化腔室，或字線沉積腔室。製程腔室及部件之特定佈置可取決於群集工具而變化，且不應視為對本揭示案之範疇的限制。
在一些實施例中，群集工具900包括汲極選擇閘極(SGD)圖案化腔室。一些實施例之汲極選擇閘極(SGD)圖案化腔室包括一或更多個選擇性蝕刻腔室。
在第24圖中所示之實施例中，工廠介面950連接至群集工具900之前部。工廠介面950包括在工廠介面950之前部951上的裝載腔室954及卸載腔室956。雖然將裝載腔室954示為在左邊且將卸載腔室956示為在右邊，但熟習此項技術者將理解，此僅代表一種可能的配置。
裝載腔室954及卸載腔室956之大小及形狀可取決於（例如）正在群集工具900中處理之基板而變化。在所示實施例中，確定裝載腔室954及卸載腔室956之大小以保持晶圓盒，該晶圓盒具有定位在該盒內之複數個晶圓。
機器人952在工廠介面950內且可在裝載腔室954與卸載腔室956之間移動。機器人952能夠將晶圓自裝載腔室954中之盒經由工廠介面950移送至裝載閘腔室960。機器人952亦能夠將晶圓自裝載閘腔室962經由工廠介面950移送至卸載腔室956中之盒。如熟習此項技術者將理解，工廠介面950可具有一個以上機器人952。舉例而言，工廠介面950可具有在裝載腔室954與裝載閘腔室960之間移送晶圓的第一機械人，及在裝載閘962與卸載腔室956之間移送晶圓的第二機械人。
所示群集工具900具有第一部分920及第二部分930。第一部分920經由裝載閘腔室960、962連接至工廠介面950。第一部分920包括第一移送腔室921，該第一移送腔室921具有定位於其中之至少一個機器人925。機器人925亦稱作機器人式晶圓運輸機構。第一移送腔室921關於裝載閘腔室960、962、製程腔室902、904、916、918及緩衝腔室922、924居中定位。一些實施例之機器人925為多臂機器人，其能夠獨立地一次移動一個以上晶圓。在一些實施例中，第一移送腔室921包括一個以上機器人式晶圓移送機構。第一移送腔室921中之機器人925經配置以在第一移送腔室921周圍的腔室之間移動晶圓。個別晶圓被承載在位於第一機器人機構之遠端處的晶圓運輸葉片上。
當在第一部分920中處理了晶圓之後，可經由直通腔室將該晶圓傳遞至第二部分930。舉例而言，腔室922、924可為單向或雙向的直通腔室。直通腔室922、924可用以（例如）在第二部分930中的處理之前低溫冷卻晶圓，或允許在移回至第一部分920之前進行晶圓冷卻或後期處理。
系統控制器990與第一機器人925、第二機器人935、第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通訊。系統控制器990可為可控制處理腔室及機器人之任何適當部件。舉例而言，系統控制器990可為包括中央處理單元、記憶體、適當電路及儲存器之電腦。
製程可大體作為軟體常用程式儲存在系統控制器990之記憶體中，當由處理器執行時，該軟體常用程式使處理腔室執行本揭示案之製程。亦可藉由第二處理器（未示出）來儲存及/或執行軟體常用程式，該第二處理器位於遠離處理器所控制的硬體之處。亦可以硬體執行本揭示案之方法的部分或全部。如此，製程可以軟體實施並使用電腦系統執行，以硬體實施為（例如）特殊應用積體電路或其他類型之硬體實施，或實施為軟體與硬體之組合。當由處理器執行時，軟體常用程式將通用電腦轉型為專用電腦（控制器），其控制腔室操作以使得製程得以執行。
在一或更多個實施例中，一種處理工具包括：中央移送站，其包括經配置以移動晶圓之機器人；複數個製程站，每一製程站連接至中央移送站並提供與相鄰製程站之處理區域分離開的處理區域，該複數個製程站包括汲極選擇閘極(SGD)圖案化腔室；及控制器，該控制器連接至中央移送站及該複數個製程站，該控制器經配置以啟動機器人以便使晶圓在製程站之間移動，並控制在該等製程站中之每一者中發生的製程。
一或更多個實施例提供一種包括指令之非暫時性電腦可讀媒體，當由處理腔室之控制器執行時，該等指令使處理腔室執行如下操作：在包括基板上之第一層及第二層的交替層之記憶體堆疊中形成第一開口；使第二層經由第一開口凹陷以形成第一凹陷區域；在第一開口中及第一凹陷區域中形成汲極選擇閘極(SGD)隔離；經由記憶體堆疊形成記憶體串構造；形成自記憶體堆疊之頂表面延伸至基板的狹縫；移除該等第二層以形成第二開口；及藉由絕緣材料填充第二開口及該狹縫。
除非本文中另有指示或明顯與上下文相矛盾，否則在描述本文所論述之材料及方法的上下文中（尤其是在以下申請專利範圍的上下文中），術語「一(a)」及「一(an)」以及「該」及類似代表詞之使用應解釋為涵蓋單數形式以及複數形式。除非本文中另外指定，否則本文中值範圍的列舉僅旨在用作單獨代表在該範圍內之每個單獨值的簡寫方法，且每個單獨值皆被併入本說明書中，就如同其在本文中被單獨敘述一樣。除非本文中另外指出或明顯與上下文矛盾，否則本文所述之所有方法可以任何適當次序執行。除非另有要求，否則本文所提供之任何及所有實例或例示性語言（例如，「諸如」）的使用僅旨在更佳地闡明材料及方法，且不對範疇構成限制。說明書中之語言皆不應被解釋為指示任何未主張的要素對於所揭示材料及方法的實踐係必不可少的。
貫穿本說明書對「一個實施例」、「某些實施例」、「一或更多個實施例」或「一實施例」之引用意謂結合實施例描述之特定特徵、結構、材料或特性包括在本揭示案之至少一個實施例中。因此，貫穿本說明書各處出現的諸如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」之短語未必代表本揭示案之同一實施例。另外，可在一或更多個實施例中以任何適當方式組合特定特徵、結構、材料或特性。
儘管已參考特定實施例描述了本文中之揭示內容，但應理解，此些實施例僅說明本揭示案之原理及應用。熟習此項技術者將顯而易見，在不脫離本揭示案之精神及範疇的情況下，可對本揭示案之方法及裝置作出各種修改及變化。因此，預期本揭示案包括在附加申請專利範圍及其等效物之範疇內的修改及變化。
10:方法 15:操作 20:操作 25:操作 30:操作 35:操作 40:操作 45:操作 50:操作 55:操作 60:操作 65:操作 70:操作 75:操作 80:操作 85:操作 90:操作 100:記憶體元件 102:基板 103:共同源極線 104:多晶矽層 106:犧牲層 108:第一層 109:表面 110:第二層 111:表面 112:汲極選擇閘極式閘極材料 113:表面 114:遮罩層 115:底部 116:記憶體孔通道 118:電晶體層 118a:氧化鋁層 118b:阻擋氧化物層 118c:氮化物陷阱層 118d:穿隧氧化物層 118e:通道材料 120:區域 121:凹槽 122:位元線襯墊 123:凹槽開口 124:自對準遮罩層 125:放大的凹槽開口 126:內襯 128:金屬 130:記憶體堆疊 131:階梯構造 132:開口 134:頂表面 135:填充材料 136:介電層 137:表面 138:狹縫圖案化開口 142:多晶矽層 144:開口 146:字線 146a:氧化物層 146b:阻障層 146c:字線金屬 148:區域 150:絕緣體材料 152:位元線襯墊螺柱 202:汲極選擇閘極(SGD)電晶體 204:記憶體電晶體 225:字線接觸件 230:硬遮罩層 900:群集工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一部分 921:中央移送站 922:緩衝腔室 924:緩衝腔室 925:機器人 930:第二部分 931:中央移送站 935:機器人 950:工廠介面 951:前部 952:機器人 954:裝載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 A-B:線 D:深度 O:懸垂 X:方向 Y:方向 Z:方向
因此，可詳細地理解本揭示案之上述特徵的方式，可藉由參考實施例獲得以上簡要概述的本揭示案之更特定描述，該等實施例中的一些在附加圖式中加以繪示。然而，應注意，附加圖式僅繪示本揭示案之典型實施例，且因此不應將其視為對本揭示案之範疇的限制，因為本揭示案可允許其他同等有效的實施例。在隨附圖式之諸圖中藉助於實例但非限制的方式繪示如本文所述之實施例，其中相同元件符號指示類似元件。
第1圖根據本文所述實施例繪示形成記憶體元件之方法的製程流程圖。
第2圖根據一或更多個實施例繪示具有記憶體堆疊之電子元件的橫截面圖。
第3圖根據一或更多個實施例繪示在形成記憶體堆疊的階梯圖案之後的電子元件之橫截面圖。
第4圖根據一或更多個實施例繪示電子元件之橫截面圖。
第5A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第5B圖根據一或更多個實施例繪示區域120之擴展圖。
第6A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第6B圖根據一或更多個實施例繪示區域120之擴展圖。
第7A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第7B圖為根據一或更多個實施例之區域120的擴展圖。
第8圖根據一或更多個實施例繪示電子元件之橫截面圖。
第9A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第9B圖根據一或更多個實施例繪示區域120之擴展圖。
第10A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第10B圖根據一或更多個實施例繪示區域120之擴展圖。
第10C圖根據一或更多個替代實施例繪示區域120之擴展圖。
第11圖根據一或更多個實施例繪示電子元件之橫截面圖。
第12圖根據一或更多個實施例繪示電子元件之橫截面圖。
第13A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第13B圖根據一或更多個實施例繪示沿A-B之視圖。
第14A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第14B圖根據一或更多個實施例繪示沿A-B之視圖。
第15A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第15B圖根據一或更多個實施例繪示電子元件之橫截面圖。
第16圖根據一或更多個實施例繪示電子元件之橫截面圖。
第17A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第17B圖根據一或更多個實施例繪示電子元件之橫截面圖。
第18圖根據一或更多個實施例繪示電子元件之橫截面圖。
第19A圖根據一或更多個實施例繪示電子元件之橫截面圖。
第19B圖根據一或更多個實施例繪示區域148之擴展圖。
第20圖根據一或更多個實施例繪示電子元件之橫截面圖。
第21圖根據一或更多個實施例繪示電子元件之橫截面圖。
第22圖根據一或更多個實施例繪示電子元件之橫截面圖。
第23圖根據一或更多個實施例繪示電子元件之透視圖。
第24圖根據一或更多個實施例繪示群集工具。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體元件
102:基板
103:共同源極線
108:第一層
112:汲極選擇閘極式閘極材料
114:遮罩層
118:電晶體層
122:位元線襯墊
124:自對準遮罩層
136:介電層
146:字線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種半導體記憶體元件，包括： 至少一個汲極選擇閘極(SGD)，在一基板上之一記憶體堆疊上，該記憶體堆疊包括交替的字線及介電材料； 至少一個汲極選擇閘極(SGD)電晶體，在延伸穿過該記憶體堆疊之一第一垂直孔中，該汲極選擇閘極(SGD)電晶體包括一第一閘極材料；以及 至少一個記憶體電晶體，在延伸穿過該記憶體堆疊之一第二垂直孔中，該至少一個記憶體電晶體包括與該第一閘極材料不同之一第二閘極材料。
  2. 如請求項1所述之半導體記憶體元件，該至少一個汲極選擇閘極(SGD)電晶體進一步包括一第一閘極介電質，且該至少一個記憶體電晶體包括一第二閘極介電質，該第一閘極介電質及該第二閘極介電質包括相同材料。
  3. 如請求項1所述之半導體記憶體元件，其中該汲極選擇閘極(SGD)電晶體及該記憶體電晶體獨立地包括選自氧化鋁(AlO)、一阻擋氧化物、一陷阱材料、一穿隧氧化物及一通道材料之一或更多個電晶體層。
  4. 如請求項3所述之半導體記憶體元件，進一步包括在該汲極選擇閘極(SGD)電晶體之一汲極側上的一位元線襯墊及在該位元線襯墊上之一自對準遮罩。
  5. 如請求項2所述之半導體記憶體元件，其中該第一閘極材料為一環繞式閘極(GAA)閘極。
  6. 如請求項4所述之半導體記憶體元件，其中自對準遮罩包括氮化矽(SiN)、氧化鋁(AlO)、氧化鉿(HfO)、耐火金屬、耐火金屬矽化物、耐火金屬氧化物、氮化鈦(TiN)、鎢(W)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鉑(Pt)及鋨(Os)中之一或更多者。
  7. 如請求項1所述之半導體記憶體元件，其中該字線包括一金屬、一金屬氮化物、一導電金屬化合物及一半導體材料中之一或更多者。
  8. 如請求項7所述之半導體記憶體元件，其中該金屬選自鎢(W)、鉬(Mo)、鉭(Ta)、鈮(Nb)、鋨(Os)、鋯(Zr)、銥(Ir)、錸(Re)或鈦(Ti)中之一或更多者，其中該金屬氮化物選自氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)及氮化鋯(ZrN)中之一或更多者。
  9. 如請求項7所述之半導體記憶體元件，其中該導電金屬化合物選自氧化鎢(WO x)、氧化釕(RuO x)及氧化銥(IrO x)中之一或更多者。
  10. 如請求項7所述之半導體記憶體元件，其中該半導體材料選自矽(Si)、矽鍺(SiGe)及鍺(Ge)中之一或更多者。
  11. 如請求項1所述之半導體記憶體元件，進一步包括至少一個經填充狹縫，其延伸穿過與該至少一個汲極選擇閘極(SGD)電晶體相鄰之該記憶體堆疊。
  12. 如請求項11所述之半導體記憶體元件，其中該經填充狹縫包括選自氧化矽、氮化矽及氧氮化矽中之一或更多者的一絕緣體材料。
  13. 如請求項1所述之半導體記憶體元件，其中該基板為一共同源極線，該共同源極線包括一犧牲層、一氧化物層及一多晶矽層。
  14. 一種半導體記憶體元件，包括： 至少一個汲極選擇閘極(SGD)，在一基板上之一記憶體堆疊上，該記憶體堆疊包括交替的字線及介電材料； 一垂直串，延伸穿過該記憶體堆疊，該垂直串包括至少一個SGD電晶體及至少一個記憶體電晶體； 一位元線襯墊，在該垂直串之一頂表面上，該位元線襯墊具有一第一大小；以及 一自對準遮罩層，在該位元線襯墊之一頂表面上，該自對準遮罩層具有一第二大小，該第二大小比該第一大小大1 nm至50 nm。
  15. 如請求項14所述之半導體記憶體元件，其中自對準遮罩包括氮化矽(SiN)、氧化鋁(AlO)、氧化鉿(HfO)、耐火金屬、耐火金屬矽化物、耐火金屬氧化物、氮化鈦(TiN)、鎢(W)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鉑(Pt)及鋨(Os)中之一或更多者。
  16. 一種形成一半導體記憶體元件之方法，該半導體記憶體元件具有一三維垂直記憶體串，其包括一汲極選擇閘極(SGD)電晶體及一記憶體電晶體，該方法包括： 在記憶體堆疊之一頂表面上形成一汲極選擇閘極式(SGD)閘極，該記憶體堆疊包括在一基板上之一第一層及一第二層的交替層； 形成一記憶體串，該記憶體串延伸穿過該汲極選擇閘極式(SGD)閘極及該記憶體堆疊； 在該記憶體串之一頂表面上形成一位元線襯墊； 在該位元線襯墊之一頂表面上形成一自對準遮罩； 在該汲極選擇閘極式(SGD)閘極中形成一第一開口； 藉由一介電材料填充該第一開口； 形成一狹縫，其自該汲極選擇閘極式(SGD)閘極之一頂表面延伸穿過該記憶體堆疊至該基板； 移除該第一層以形成一第二開口；以及 在該第二開口中形成一字線。
  17. 如請求項16所述之方法，其中形成該記憶體串包括： 圖案化一記憶體孔，其自該汲極選擇閘極式(SGD)閘極之一頂表面延伸穿過該記憶體堆疊至該基板之一底表面；以及 在該記憶體孔中沉積電晶體層，該等電晶體層包括一氧化鋁(AlO)層、一阻擋氧化物層、一陷阱層、一穿隧氧化物層及一通道層中之一或更多者。
  18. 如請求項16所述之方法，其中該自對準遮罩具有在自1 nm至100 nm之一範圍中的一厚度，且其中該自對準遮罩自該位元線襯墊懸垂的一量在自1 nm至50 nm之一範圍中。
  19. 如請求項16所述之方法，其中該基板為一共同源極線，該共同源極線包括一犧牲層、一氧化物層及一多晶矽層，且該方法進一步包括：自該共同源極線移除該犧牲層以形成一共同源極開口。
  20. 如請求項16所述之方法，進一步包括：形成字線接觸件。
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