CN116941339A - 用于3d nand的选择栅极分离 - Google Patents

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Abstract

描述一种存储器串，其包括至少一个漏极选择栅极(SGD)晶体管及在延伸穿过基板上的存储器堆叠的垂直孔中的至少一个存储器晶体管。存储器堆叠包括交替的字线及介电材料。存在至少一个漏极选择栅极(SGD)晶体管，其在延伸穿过存储器堆叠的第一垂直孔中，漏极选择栅极(SGD)晶体管包括第一栅极材料。至少一个存储器晶体管在延伸穿过存储器堆叠的第二垂直孔中，至少一个存储器晶体管包括与第一栅极材料不同的第二栅极材料。

Description

用于3D NAND的选择栅极分离
技术领域
本公开内容的实施方式关于电子装置领域，以及用于制造电子装置的方法及设备。更特定地，本公开内容的实施方式提供一种3D-NAND漏极选择栅极(select-gate-for-drain；SGD)晶体管及其形成方法。
背景技术
半导体技术飞速进步，且装置尺寸已随着技术进步而缩小，以提供每单位空间更快的处理及储存。在NAND装置中，串电流(string current)需要足够高以获得足够电流来区分开(ON)及关(OFF)单元。串电流取决于载流子迁移率，通过扩大硅通道的晶粒大小来增强该载流子迁移率。
当前3D-NAND装置在两个狭缝之间具有多个存储器孔，该3D-NAND装置具有包括氧化物材料及氮化物材料的交替层的存储器堆叠。为了由字线及位线存取每一单元，需要通过漏极选择栅极(SGD)切口来划分狭缝之间的存储器孔。举例而言，具有八个存储器孔及一个虚设孔的东芝96L堆叠3D NAND具有一个SGD切口，SGD切口将这些孔分离成两组。为了减小3D-NAND的阵列大小，需要增加狭缝之间的孔数(nHole)。若nHole增加8个孔以上，则对于相同技术而言，需要一个以上SGD切口。应可通过位线(BL)与字线(WL)的组合单独地存取同一位线层级下的孔。换言之，通过漏极选择栅极(SGD)和位线独立地选择同一位线下的孔。出于此目的，应通过SGD切口使狭缝之间的SGD分离。当狭缝之间的孔数(nHole)小(例如，≤8)时，一个SGD切口将漏极选择栅极(SGD)分离开。然而，当狭缝之间的孔数(nHole)大(例如，≥12)时，每四个孔需要添加SGD切口。
因此，本领域中需要一种具有漏极选择栅极(SGD)切口的3D-NAND装置，及其制造方法。
发明内容
本公开内容的一或更多个实施方式针对一种半导体存储器装置。在一或更多个实施方式中，一种半导体存储器装置包括：至少一个漏极选择栅极(SGD)，在基板上的存储器堆叠上，该存储器堆叠包括交替的字线及介电材料；至少一个漏极选择栅极(SGD)晶体管，在延伸穿过该存储器堆叠的第一垂直孔中，该漏极选择栅极(SGD)晶体管包括第一栅极材料；及至少一个存储器晶体管，在延伸穿过该存储器堆叠的第二垂直孔中，该至少一个存储器晶体管包括与第一栅极材料不同的一第二栅极材料。
本公开内容的其他实施方式针对一种半导体存储器装置。在一或更多个实施方式中，一种半导体存储器装置包括：至少一个漏极选择栅极(SGD)，在基板上的存储器堆叠上，该存储器堆叠包括交替的字线及介电材料；垂直串(string)，延伸穿过该存储器堆叠，该垂直串包括至少一个SGD晶体管及至少一个存储器晶体管；位线衬垫，在该垂直串的顶表面上，该位线衬垫具有第一尺寸；自对准掩模层，在该位线衬垫的顶表面上，该自对准掩模层具有第二尺寸，该第二尺寸比该第一尺寸大1nm至50nm。
本公开内容的额外实施方式针对一种形成半导体装置的方法。在一或更多个实施方式中，一种形成半导体装置的方法(该半导体装置具有包括漏极选择栅极(SGD)晶体管及存储器晶体管的三维垂直存储器串)包括：在存储器堆叠的顶表面上形成漏极选择栅极式(SGD)栅极，该存储器堆叠包括在基板上的第一层及第二层的交替层；形成存储器串，该存储器串延伸穿过漏极选择栅极式(SGD)栅极及存储器堆叠；在存储器串的顶表面上形成位线衬垫；在该位线衬垫的顶表面上形成自对准掩模；在漏极选择栅极式(SGD)栅极中形成第一开口；由介电材料填充该第一开口；形成狭缝，其从该漏极选择栅极式(SGD)栅极的顶表面延伸穿过该存储器堆叠至该基板；移除第一层以形成第二开口；以及在第二开口中形成字线。
附图说明
因此，可详细地理解本公开内容的上述特征的方式，可通过参考实施方式获得以上简要概述的本公开内容的更特定描述，这些实施方式中的一些在附图中加以示出。然而，应注意，附图仅示出本公开内容的典型实施方式，且因此不应将其视为对本公开内容的范围的限制，因为本公开内容可允许其他同等有效的实施方式。在附图的诸图中借助于实例但非限制的方式示出如本文描述的实施方式，其中相同附图标记指示类似元件。
图1根据本文描述的实施方式示出形成存储器装置的方法的工艺流程图。
图2根据一或更多个实施方式示出具有存储器堆叠的电子装置的截面图。
图3根据一或更多个实施方式示出在形成存储器堆叠的阶梯图案之后的电子装置的截面图。
图4根据一或更多个实施方式示出电子装置的截面图。
图5A根据一或更多个实施方式示出电子装置的截面图。
图5B根据一或更多个实施方式示出区域120的放大图。
图6A根据一或更多个实施方式示出电子装置的截面图。
图6B根据一或更多个实施方式示出区域120的放大图。
图7A根据一或更多个实施方式示出电子装置的截面图。
图7B为根据一或更多个实施方式的区域120的放大图。
图8根据一或更多个实施方式示出电子装置的截面图。
图9A根据一或更多个实施方式示出电子装置的截面图。
图9B根据一或更多个实施方式示出区域120的放大图。
图10A根据一或更多个实施方式示出电子装置的截面图。
图10B根据一或更多个实施方式示出区域120的放大图。
图10C根据一或更多个替代实施方式示出区域120的放大图。
图11根据一或更多个实施方式示出电子装置的截面图。
图12根据一或更多个实施方式示出电子装置的截面图。
图13A根据一或更多个实施方式示出电子装置的截面图。
图13B根据一或更多个实施方式示出沿A-B的视图。
图14A根据一或更多个实施方式示出电子装置的截面图。
图14B根据一或更多个实施方式示出沿A-B的视图。
图15A根据一或更多个实施方式示出电子装置的截面图。
图15B根据一或更多个实施方式示出电子装置的截面图。
图16根据一或更多个实施方式示出电子装置的截面图。
图17A根据一或更多个实施方式示出电子装置的截面图。
图17B根据一或更多个实施方式示出电子装置的截面图。
图18根据一或更多个实施方式示出电子装置的截面图。
图19A根据一或更多个实施方式示出电子装置的截面图。
图19B根据一或更多个实施方式示出区域148的放大图。
图20根据一或更多个实施方式示出电子装置的截面图。
图21根据一或更多个实施方式示出电子装置的截面图。
图22根据一或更多个实施方式示出电子装置的截面图。
图23根据一或更多个实施方式示出电子装置的透视图。
图24根据一或更多个实施方式示出群集工具。
具体实施方式
在描述本公开内容的若干例示性实施方式之前，应理解，本公开内容并不限于以下描述中所阐述的构造或工艺步骤的细节。本公开能够有其他实施方式并能够以各种方式来实践或执行。
如在本说明书及所附权利要求书中所使用的，可互换地使用术语“前驱物”、“反应物”、“反应气体”及其类似术语，以代表可与基板表面反应的任何气态物质。
在以下描述中，阐述诸多特定细节(诸如，特定材料、化学物质、元件尺寸等)，以提供对本公开内容的实施方式中的一或更多者的透彻理解。然而，对本领域普通技术人员将显而易见，可在无此些特定细节的情况下实践本公开内容的一或更多个实施方式。在其他情形下，未详细描述半导体制造工艺、技术、材料、设备等，以避免不必要地模糊本描述。通过所包括的描述，本领域普通技术人员将能够实施适当的功能而无需过度实验。
虽然在附图中描述并示出本公开内容的某些例示性实施方式，但应理解，这些实施方式仅为说明性的且并不限制本公开内容，且本公开内容并不受限于所示出并描述的特定构造及布置，因为本领域普通技术人员可作出修改。
在基于氧化物材料和氮化物材料的交替层的存储器堆叠的现有3D NAND装置中，无法使用当前整合方案形成漏极选择栅极(SGD)切口，例如，当存在一个以上SGD切口时在字线替换之前的漏极选择栅极。在当前整合方案中，在替换之前形成的SGD会阻挡SGD切口之间的字线替换。为了减小3D-NAND的阵列大小，需要增加狭缝之间的存储器串(例如，孔)的数目(nHole)。应可通过位线(BL)与字线(WL)的组合单独存取同一位线层级下的孔。换言之，通过漏极选择栅极(SGD)和位线独立地选择同一位线下的孔。出于此目的，应通过SGD切口使狭缝之间的SGD分离。当狭缝之间的孔数(nHole)小(例如，≤8)时，一个SGD切口将漏极选择栅极(SGD)分离开。然而，当狭缝之间的孔数(nHole)大(例如，≥12)时，每四个孔需要添加SGD切口。因此，一或更多个实施方式提供3D NAND结构以及使用非替换栅极整合方案制造漏极选择栅极切口的方法。
使用WL替换方案的现有3D NAND装置无法满足对nHole(≥12)的SGD切口要求。在WL替换之前形成的SGD切口区域会阻挡氮化硅(SiN)牺牲层的移除。因此，位于SGD切口之间的SGD晶体管由于缺乏WL而无法用作晶体管。
一或更多个实施方式提供用于通过非替换WL制造漏极选择栅极(SGD)晶体管而同时通过非替换形成除漏极选择栅极(SGD)晶体管以外的晶体管的结构及方法。另外，SGD切口形成为无虚设孔，且因此，单元得以增强。
一或更多个实施方式的装置和制造方法有利地准许无虚设孔的漏极选择栅极切口，从而增大了单元密度。
在一或更多个实施方式中，可在隔离环境(例如，群集工艺工具)中执行金属沉积及其他工艺。因此，本公开内容的一些实施方式提供具有相关工艺模块的整合式工具系统以实施该方法。
图1示出用于形成存储器装置的例示性方法10的流程图。技术人员将认识到，方法10可包括所示出工艺中的任一者或全部。另外，对于一些部分而言，个别工艺的次序可变化。在不偏离本公开内容的情况下，方法10可以所列举工艺中的任一者开始。参考图1，在操作15处，形成存储器堆叠。在操作20处，在存储器堆叠上形成漏极选择栅极式栅极。在操作25处，在存储器堆叠中形成字线阶梯。在操作30处，图案化存储器孔。在操作35处，在存储器孔中沉积晶体管层。在操作40处，形成位线衬垫。在操作45处，增大位线衬垫的关键尺寸。在操作50处，在位线衬垫上形成自对准掩模。在操作55处，制作漏极选择栅极切口。在操作60处，在由漏极选择栅极切口形成的开口中沉积介电层。在操作65处，装置被狭缝图案化。在操作70处，移除并替换共用源极线的牺牲层。在操作75处，形成字线。在操作80处，由介电材料填充狭缝。在操作85处，形成位线衬垫柱。在操作90处，形成后段工艺(BEOL)接触件。
图2至图21示出按照图1中示出的方法10的工艺流程的存储器装置100的一部分。
图2根据本公开内容的一或更多个实施方式示出电子装置100的初始或起始存储器堆叠。在一些实施方式中，如所示出，图2中所示的电子装置100分层形成在裸基板102上。图2的电子装置由基板102、共用源极线103和存储器堆叠130构成。
基板102可为技术人员已知的任何适当材料。如在本说明书及所附权利要求书中所使用，术语“基板”代表在其上执行工艺的表面，或表面的一部分。本领域技术人员还将理解，除非上下文中另外明确指出，否则对基板的引用可仅代表基板的一部分。另外，对在基板上沉积的引用可意指裸基板和其上沉积或形成有一或更多个膜或特征的基板。
如本文中所使用，“基板”代表在制造工艺期间在其上执行膜处理的任何基板或形成于基板上的材料表面。举例而言，取决于应用，可在其上执行处理的基板表面包括诸如以下各者的材料：硅、氧化硅、应变硅、绝缘体上硅(SOI)、掺碳氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石，及任何其他材料，诸如金属、金属氮化物、金属合金及其他导电材料。基板包括但不限于半导体晶片。可将基板暴露于预处理工艺，以研磨、蚀刻、还原、氧化、羟基化、退火及/或烘烤基板表面。除了直接在基板自身的表面上进行膜处理以外，在本公开内容中，还可在形成于基板上的下层(如以下更详细地公开)上执行所公开的膜处理步骤中的任一者，且如上下文中所指示，术语“基板表面”意欲包括这种下层。因此，例如，在膜/层或部分膜/层已沉积至基板表面上的情况下，新近沉积的膜/层的暴露表面成为基板表面。
在一或更多个实施方式中，共用源极线103在基板102上。共用源极线103也可称作半导体层。共用源极线103可由技术人员已知的任何适当技术形成，且可由任何适当材料制成，包括但不限于多晶硅(poly-Si)。在一些实施方式中，共用源极线103包括若干不同导电的或半导体材料。举例而言，在一或更多个实施方式中，如图2中所示出，共用源极线103包括在基板102上的多晶硅层104、在该多晶硅层上的牺牲层106，以及在该牺牲层106上的第二多晶硅层104。
在一或更多个实施方式中，牺牲层106可形成在多晶硅层104上且可由任何适当材料制成。在一些实施方式中，在后续工艺中移除并替换牺牲层106。在一些实施方式中，牺牲层106未被移除且保留在存储器装置100内。在此情形下，术语“牺牲”具有扩展含义以包括永久层且可称作导电层。在所示出的实施方式中，如以下进一步描述，在操作70中移除牺牲层106。在一或更多个实施方式中，牺牲层106包括可相对于相邻多晶硅层104选择性地被移除的材料。在一或更多个实施方式中，牺牲层包括氮化物材料(例如，氮化硅(SiN))，或氧化物材料(例如，氧化硅(SiOx))。
在一或更多个实施方式中，存储器堆叠130形成在共用源极线103上。在所示出的实施方式中，存储器堆叠130包括多个交替的第一层108和第二层110。虽然图2中所示出的存储器堆叠130具有五对交替的第一层108和第二层110，但本领域技术人员认识到，此仅出于说明性目的。存储器堆叠130可具有任何数目个交替的第一层108和第二层110。举例而言，在一些实施方式中，存储器堆叠130包括192对交替的第一层108和第二层110。在其他实施方式中，存储器堆叠130包括大于50对交替的第一层108和第二层110，或大于100对交替的第一层108和第二层110，或大于300对交替的第一层108和第二层110。
在一或更多个实施方式中，第一层108和第二层110独立地包括介电材料。在一或更多个实施方式中，介电材料可包括技术人员已知的任何适当介电材料。如本文中所使用，术语“介电材料”代表可在电场中被极化的电绝缘体。在一些实施方式中，介电材料包括氧化物、掺碳氧化物、二氧化硅(SiO2)、多孔二氧化硅(SiO2)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一或更多者。
在一或更多个实施方式中，第一层108包括氧化物层且第二层110包括氮化物层。在一或更多个实施方式中，第二层110包括相对于第一层108而言具有蚀刻选择性以使得可在不实质性影响第一层108的情况下移除第二层110的材料。在一或更多个实施方式中，第一层108包括氧化硅(SiOx)。在一或更多个实施方式中，第二层110包括氮化硅(SiN)。在一或更多个实施方式中，通过化学气相沉积(CVD)或物理气相沉积(PVD)来沉积第一层108及第二层110。
可使个别交替层形成为任何适当厚度。在一些实施方式中，每个第二层110的厚度大致相等。在一或更多个实施方式中，每个第二层110具有第二层厚度。在一些实施方式中，每个第一层108的厚度大致相等。如在此方面所使用，大致相等的厚度彼此相差+/-5％以内。在一些实施方式中，在第二层110与第一层108之间形成硅层(未示出)。与第二层110或第一层108的层的厚度相比较而言，硅层厚度可相对薄。在一或更多个实施方式中，第一层108具有在从约0.5nm至约30nm的范围内的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm和约30nm。在一或更多个实施方式中，第一层108具有在从约0.5nm至约40nm的范围内的厚度。在一或更多个实施方式中，第二层110具有在从约0.5nm至约30nm的范围内的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm和约30nm。在一或更多个实施方式中，第二层110具有在从约0.5nm至约40nm的范围内的厚度。
在一或更多个实施方式中，通过化学气相沉积(CVD)或物理气相沉积(PVD)来沉积第一层108及第二层110。可使个别交替层形成为任何适当厚度。在一些实施方式中，每个第二层112的厚度大致相等。在一或更多个实施方式中，每个第二层112具有第一第二层厚度。在一些实施方式中，每个第一层110的厚度大致相等。如在此方面所使用，大致相等的厚度彼此相差+/-5％以内。在一或更多个实施方式中，第一层108具有在从约0.5nm至约30nm的范围内的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm和约30nm。在一或更多个实施方式中，第二层110具有在从约0.5nm至约30nm的范围中的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm和约30nm。
参考图2，在方法10的操作20处，漏极选择栅极式栅极材料112形成在存储器堆叠130的顶表面上。在一或更多个实施方式中，漏极选择栅极式栅极材料112形成在第一层108的顶表面上。在一或更多个实施方式中，漏极选择栅极式栅极材料112包括多晶硅或金属中的一或更多者。金属可包括技术人员已知的任何适当材料。在一些实施方式中，金属为耐火金属。在一或更多个实施方式中，金属可选自钨(W)、钼(Mo)、钌(Ru)、铱(Ir)、钽(Ta)、钛(Ti)及锇(Os)中的一或更多者。
参考图3，在方法10的操作25处，产生阶梯构造131。掩模层114沉积在漏极选择栅极式栅极材料112的顶表面上。掩模层114可包括技术人员已知的任何适当材料。在一或更多个实施方式中，掩模层114包括氮化物。在一或更多个实施方式中，阶梯构造131暴露第一层108的顶表面134。如以下所描述，顶表面134可用以为待形成的字线接触件提供空间。可沉积适当填充材料135以占据阶梯构造131外侧的空间。如技术人员将理解，适当填充材料135可为防止相邻字线之间电短路的任何材料。阶梯构造131中，每一字线具有比下方字线更小的宽度(在诸图中绘示为自左向右)。对如“在……上方”以及“在……下方”的相对术语的使用不应被视为使本公开内容的范围限于空间上的实体定向。
应理解，为了易于说明，图4至图22中未示出阶梯构造131，但如本领域技术人员所认识到，阶梯构造131是存在的。
图4至图5B示出穿过存储器堆叠130形成存储器串。参考图4，在操作30处，穿过存储器堆叠130打开/图案化存储器孔通道116。在一些实施方式中，打开存储器孔通道116包括蚀刻穿过掩模层114、存储器堆叠130、共用源极线103并蚀刻至基板102中。存储器孔通道116具有侧壁，该侧壁延伸穿过存储器堆叠130，从而暴露了第二层110的表面111和第一层108的表面109。
漏极选择栅极式栅极材料112具有被暴露作为存储器孔通道116的侧壁的表面113。存储器孔通道116延伸至基板102中一定的距离，以使得存储器孔通道116的侧壁表面109、111及113以及底部115形成在基板102内。存储器孔通道116的底部114可形成在基板102的厚度内的任一点处。在一些实施方式中，存储器孔通道116延伸至基板102中的厚度在基板102的厚度的从约10％至约90％的范围中，或在从约20％至约80％的范围中，或在从约30％至约70％的范围中，或在从约40％至约60％的范围中。在一些实施方式中，存储器孔通道116延伸至基板102中的距离达大于或等于10nm。在一些实施方式中，存储器孔通道116从漏极选择栅极式(SGD)栅极延伸穿过存储器堆叠至基板的底表面。
图5A示出其中在存储器孔通道116中形成晶体管层118的操作35。可通过技术人员已知的任何适当技术来形成晶体管层118。在一些实施方式中，通过保形沉积工艺形成晶体管层。在一些实施方式中，通过原子层沉积或化学气相沉积中的一或更多者来形成晶体管层。
在一或更多个实施方式中，晶体管层118的沉积大体上为保形的。如本文中所使用，“大体上保形”的层代表其中厚度整体(例如，在侧壁的顶部、中间及底部上以及在存储器孔通道116的底部上)大约相同的层。大体上保形的层的厚度变化小于或等于约5％、2％、1％或0.5％。存储器孔中的晶体管层118可包括氧化铝(AlO)层、阻挡氧化物层、撷取层(trap layer)、隧穿氧化物层以及通道层中的一或更多者。参考图5B(其为图5A的区域120的放大图)，在一或更多个实施方式中，晶体管层118包括在存储器孔通道116中的氧化铝层118a、阻挡氧化物层118b、氮化物撷取层118c、隧穿氧化物层118d以及通道材料118e。在一或更多个实施方式中，通道材料118e包括多晶硅。在一或更多个实施方式中，氧化铝层118a在存储器孔通道116的侧壁上沉积在存储器孔通道116中。
根据例如存储器孔通道116的尺寸，晶体管层118可具有任何适当的厚度。在一些实施方式中，晶体管层118具有在从约0.5nm至约50nm的范围中、或在从约0.75nm至约35nm的范围中、或在从约1nm至约20nm的范围中的厚度。
在一或更多个实施方式中，晶体管层118包括漏极选择栅极(SGD)晶体管或存储器晶体管中的一或更多者，且晶体管层118独立地包括选自氧化铝(AlO)、阻挡氧化物、撷取材料、隧穿氧化物以及通道层/通道材料的一或更多个晶体管层。
在一或更多个实施方式中，该至少一个漏极选择栅极(SGD)晶体管进一步包括第一栅极电介质，且该至少一个存储器晶体管包括第二栅极电介质，第一栅极电介质以及第二栅极电介质包括相同材料。图6A至图7B示出方法10的操作40，此处在晶体管层118的顶表面上以及在掩模层114中形成位线衬垫122。在一或更多个实施方式中，在漏极选择栅极(SGD)晶体管的漏极侧上形成位线衬垫122。位线衬垫122可为技术人员已知的任何适当材料，包括但不限于多晶硅。参考图6A及图6B，回蚀晶体管层118以形成凹槽121。如图7A及图7B中所示出，接着以位线衬垫122填充凹槽。
在方法10的操作45处，使位线衬垫122凹陷，且形成凹槽开口123。接着放大凹槽开口123的关键尺寸，如图9A以及图9B中所示出，以形成放大的凹槽开口125。放大的凹槽开口125具有深度D和外伸尺寸(overhang)O。外伸尺寸O为从位线衬垫122的边缘至放大的凹槽开口125的边缘的距离。在一或更多个实施方式中，放大的凹槽开口125具有在从1nm至100nm、或从1nm至50nm、或从1nm至20nm的范围中的深度D。在一或更多个实施方式中，外伸尺寸O的量在从1nm至50nm或从1nm至20nm的范围中。
参考图10A及图10B，在方法10的操作50处，在放大的凹槽开口125中形成自对准掩模层124。在一或更多个实施方式中，自对准掩模层124具有等于放大的凹槽开口125的深度D的在从1nm至100nm、或从1nm至50nm、或从1nm至20nm的范围中的厚度。在一或更多个实施方式中，自对准掩模层124具有等于放大的凹槽开口125的外伸尺寸O量的在从1nm至50nm、或从1nm至20nm的范围中的外伸尺寸O量。自对准掩模层124可包括技术人员已知的任何适当材料。在一或更多个实施方式中，自对准掩模层124可选自氮化硅(SiN)、氧化铝(AlO)、氧化铪(HfO)、耐火金属、耐火金属硅化物及耐火金属氧化物中的一或更多者。
参考图10C，在替代实施方式中，以衬里126和金属128填充放大的凹槽开口125。在一或更多个实施方式中，衬里126和金属128总共具有等于放大的凹槽开口125的深度D的在从1nm至100nm、或从1nm至50nm、或从1nm至20nm的范围中的厚度。在一或更多个实施方式中，衬里126及金属128总共具有等于放大的凹槽开口125的外伸尺寸O量的在从1nm至50nm、或从1nm至20nm的范围中的外伸尺寸O量。衬里126可包括技术人员已知的任何适当材料。在一或更多个实施方式中，衬里可选自氮化钛(TiN)或氮化钽(TaN)中的一或更多者。金属128可包括技术人员已知的任何适当材料。在一或更多个实施方式中，金属128可选自钨(W)、钼(Mo)、钽(Ta)、钌(Ru)、铂(Pt)及锇(Os)中的一或更多者。
参考图11，硬掩模层230形成在掩模层114及自对准掩模124的顶表面上。硬掩模层230可包括技术人员已知的任何适当材料。在一或更多个实施方式中，硬掩模层230可为非晶碳基薄膜。
参考图12，硬掩模层230被图案化以形成开口132。开口132从硬掩模层230的顶表面延伸至掩模层114及自对准掩模124的顶表面。可通过技术人员已知的任何适当手段来进行蚀刻/图案化。
参考图13A及图13B，在方法10的操作55处，将漏极选择栅极切口134蚀刻/切割至装置中。在一些实施方式中，此可称作图案化漏极选择栅极切口(SGD)。漏极选择栅极切口134从硬掩模层230的顶表面延伸穿过漏极选择栅极式栅极112至第一层108。可通过技术人员已知的任何适当手段来进行蚀刻/图案化。在一或更多个实施方式中，形成漏极选择栅极切口134包括例如通过各向异性干式蚀刻依序蚀刻氧化物层及漏极选择栅极式栅极112材料。图13B示出沿线A-B截取的装置视图。
参考图14A及图14B，移除硬掩模层230。可通过技术人员已知的任何适当手段来移除硬掩模层230。在一些实施方式中，通过灰化及剥离中的一或更多者移除硬掩模层。
参考图15A及图15B，在掩模层114及自对准掩模124的顶表面上沉积介电层136以填充漏极选择栅极切口134。可通过本领域技术人员已知的任何适当技术来沉积介电层136。介电层136可包括本领域技术人员已知的任何适当材料。在一或更多个实施方式中，介电层136为低介电常数的电介质，其包括但不限于诸如(例如)二氧化硅、氧化硅、掺碳氧化物(“CDO”)(例如，掺碳二氧化硅)、多孔二氧化硅(SiO2)、氮化硅(SiN)或其任何组合的材料。虽然术语“氧化硅”可用以描述介电层136，但技术人员将认识到，本公开内容并不限于特定的化学计量。举例而言，术语“氧化硅”及“二氧化硅”均可用以描述具有按照任何适当的化学计量比率的硅及氧原子的材料。对于本公开内容中所列出的其他材料而言同样如此，例如，氮化硅、氧氮化硅、氧化铝、氧化锆及其类似者。参考图15B，在沉积介电层136之后，装置被平坦化以形成光滑和/或平坦的表面137。
参考图16，在方法10的操作65处，存储器堆叠130被狭缝图案化以形成狭缝图案化开口138，开口138从掩模层114的顶表面延伸至共用源极线103的牺牲层106。
参考图17A以及图17B，示出方法10的操作70，此处移除共用源极线103中的牺牲层106以形成开口140并用多晶硅层142来替换。可通过技术人员已知的任何适当技术移除牺牲层106，包括但不限于选择性蚀刻、热磷酸及其类似者。多晶硅层186可被掺杂或不被掺杂。
图18示出其中移除第二层并形成字线。可通过技术人员已知的任何适当手段来移除第二层110。在一或更多个实施方式中，通过选择性蚀刻(例如，选择性湿式蚀刻或选择性干式蚀刻)移除第二层110。第二层110的移除形成了开口144。
图19A及图19B示出方法10的操作75，此处形成字线146。图19B为图19A的区域148的放大图。字线146包括氧化物层146a、阻挡层146b及字线金属146c中的一或更多者。氧化物层146a可包括技术人员已知的任何适当材料。在一或更多个实施方式中，氧化物层146a为氧化铝层。阻挡层146b可包括技术人员已知的任何适当材料。在一或更多个实施方式中，阻挡层146b包括氮化钛(TiN)、氮化钽(TaN)或其类似者中的一或更多者。在一或更多个实施方式中，字线金属146c包括块体金属，块体金属包括铜(Cu)、钴(Co)、钨(W)、铝(Al)、钌(Ru)、铱(Ir)、钼(Mo)、铂(Pt)、钽(Ta)、钛(Ti)或铑(Rh)中的一或更多者。在一或更多个实施方式中，字线金属146c包括钨(W)。在其他实施方式中，字线金属146c包括钌(Ru)。在一或更多个实施方式中，字线146包括金属、金属氮化物、导电金属化合物及半导体材料中的一或更多者。该金属可选自钨(W)、钼(Mo)、钽(Ta)、铌(Nb)、锇(Os)、锆(Zr)、铱(Ir)、铼(Re)或钛(Ti)中的一或更多者。该金属氮化物可选自氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)及氮化锆(ZrN)中的一或更多者。导电金属化合物可选自氧化钨(WOx)、氧化钌(RuOx)及氧化铱(IrOx)中的一或更多者。半导体材料可选自硅(Si)、硅锗(SiGe)及锗(Ge)中的一或更多者。
图20示出方法10的操作80，此处由绝缘体材料150填充狭缝138。绝缘体材料150可为技术人员已知的任何适当材料。在一或更多个实施方式中，填充的狭缝138包括选自氧化硅、氮化硅及氧氮化硅中的一或更多者的绝缘体材料150。在一或更多个实施方式中，绝缘体材料150为氧化硅。
图21示出方法10的操作85，此处形成位线衬垫柱152。可通过技术人员已知的任何适当手段来形成位线柱152。
图22示出方法10的操作90，此处形成字线(W/L)接触件。字线接触件225延伸穿过存储器堆叠130达足以在字线中的一者处终止的距离。在一或更多个实施方式中，字线接触件225可包括技术人员已知的任何适当材料。在一或更多个实施方式中，字线接触件225包括金属、金属硅化物、多晶硅、非晶硅或EPI硅中的一或更多者。在一或更多个实施方式中，由N型掺杂剂或P型掺杂剂来掺杂字线接触件225，以便减小接触电阻。在一或更多个实施方式中，字线接触件225的金属选自铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)或铂(Pt)中的一或更多者。
图23根据一或更多个实施方式示出电子装置100的透视图。在一或更多个实施方式中，半导体存储器装置100包括：在基板102上的存储器堆叠130上的至少一个漏极选择栅极(112)，存储器堆叠130包括交替的字线146及介电材料(第一层108)；在延伸穿过存储器堆叠的第一垂直孔中的至少一个漏极选择栅极(SGD)晶体管202，该漏极选择栅极(SGD)晶体管202包括第一栅极材料112；以及在延伸穿过存储器堆叠的第二垂直孔中的至少一个存储器晶体管204，该至少一个存储器晶体管204包括与第一栅极材料112不同的第二栅极材料136。在一些实施方式中，第一栅极材料112包括环绕栅极式(GAA)栅极。
在其他实施方式中，提供一种形成半导体装置的方法。该半导体装置可具有包括漏极选择栅极(SGD)晶体管和存储器晶体管的三维垂直存储器。在一或更多个实施方式中，形成半导体装置的方法包括在存储器堆叠的顶表面上形成漏极选择栅极式(SGD)栅极，存储器堆叠包括在基板上的第一层及第二层的交替层；形成存储器串，该存储器串延伸穿过漏极选择栅极式(SGD)栅极及存储器堆叠；在存储器串的顶表面上形成位线衬垫；在位线衬垫的顶表面上形成自对准掩模；在漏极选择栅极式(SGD)栅极中形成第一开口；由介电材料填充第一开口；形成自漏极选择栅极式(SGD)栅极的顶表面延伸穿过存储器堆叠至基板的狭缝；移除第一层以形成第二开口；以及在第二开口中形成字线。
本公开内容的额外实施方式针对用于形成描述的存储器装置及用于描述的方法的处理工具900，如图24中所示。
群集工具900包括具有多个侧的至少一个中央移送站921、931。机器人925、935定位在中央移送站921、931内，且被配置为使机器人叶片及晶片移动至多个侧中的每一者。
群集工具900包括连接至中央移送站的多个处理腔室902、904、906、908、910、912、914、916及918(还称作工艺站)。各个处理腔室提供与相邻工艺站相隔离的单独处理区域。处理腔室可为任何适当腔室，包括但不限于预清洁腔室、缓冲腔室、(若干)移送空间、晶片定向器/除气腔室、低温冷却腔室、沉积腔室、退火腔室、蚀刻腔室、选择性氧化腔室、氧化物层薄化腔室或字线沉积腔室。工艺腔室及部件的特定布置可取决于群集工具而变化，且不应视为对本公开内容的范围的限制。
在一些实施方式中，群集工具900包括漏极选择栅极(SGD)图案化腔室。一些实施方式的漏极选择栅极(SGD)图案化腔室包括一或更多个选择性蚀刻腔室。
在图24中所示的实施方式中，工厂接口950连接至群集工具900的前部。工厂接口950包括在工厂接口950的前部951上的装载腔室954及卸除腔室956。虽然将装载腔室954示为在左边且将卸除腔室956示为在右边，但本领域技术人员将理解，此仅代表一种可能的配置。装载腔室954及卸除腔室956的大小及形状可根据例如正在群集工具900中处理的基板而变化。在所示实施方式中，装载腔室954及卸除腔室956的大小适于保持晶片盒，该晶片盒具有定位在该盒内的多个晶片。
机器人952在工厂接口950内且可在装载腔室954与卸除腔室956之间移动。机器人952能够将晶片从装载腔室954中的盒经由工厂接口950移送至装载锁定腔室960。机器人952也能够将晶片从装载锁定腔室962经由工厂接口950移送至卸除腔室956中的盒。如本领域技术人员将理解，工厂接口950可具有一个以上机器人952。举例而言，工厂接口950可具有在装载腔室954与装载锁定腔室960之间移送晶片的第一机器人，以及在装载锁定室962与卸除腔室956之间移送晶片的第二机器人。
所示群集工具900具有第一部分920及第二部分930。第一部分920经由装载锁定腔室960、962连接至工厂接口950。第一部分920包括第一移送腔室921，该第一移送腔室921具有定位于其中的至少一个机器人925。机器人925也称作机器人式晶片运输机构。第一移送腔室921相对于装载锁定腔室960、962、工艺腔室902、904、916、918及缓冲腔室922、924居中定位。一些实施方式的机器人925为多臂机器人，其能够独立地一次移动一个以上晶片。在一些实施方式中，第一移送腔室921包括一个以上机器人式晶片移送机构。第一移送腔室921中的机器人925被配置为在第一移送腔室921周围的腔室之间移动晶片。个别晶片被承载在位于第一机器人机构的远端处的晶片运输叶片上。
当在第一部分920中处理了晶片之后，可经由直通腔室将该晶片传递至第二部分930。举例而言，腔室922、924可为单向或双向的直通腔室。直通腔室922、924可用以例如在第二部分930中进行处理之前低温冷却晶片，或允许在移回至第一部分920之前进行晶片冷却或后期处理。
系统控制器990与第一机器人925、第二机器人935、第一多个处理腔室902、904、916、918以及第二多个处理腔室906、908、910、912、914通信。系统控制器990可为可控制处理腔室及机器人的任何适当部件。举例而言，系统控制器990可为包括中央处理单元、存储器、适当电路及储存器的计算机。
工艺可大体作为软件常用程序储存在系统控制器990的存储器中，当由处理器执行时，该软件常用程序使处理腔室执行本公开内容的工艺。还可通过第二处理器(未示出)来储存及/或执行软件常用程序，该第二处理器位于远离处理器所控制的硬件之处。还可以硬件执行本公开内容的方法的部分或全部。如此，工艺可以软件实施并使用计算机系统执行，以硬件实施为(例如)特殊应用集成电路或其他类型的硬件实施，或实施为软件与硬件的组合。当由处理器执行时，软件常用程序将通用计算机转型为专用计算机(控制器)，其控制腔室操作以使得工艺得以执行。
在一或更多个实施方式中，一种处理工具包括：中央移送站，其包括被配置为移动晶片的机器人；多个工艺站，每一工艺站连接至中央移送站并提供与相邻工艺站的处理区域隔离开的处理区域，该多个工艺站包括漏极选择栅极(SGD)图案化腔室；及控制器，该控制器连接至中央移送站及该多个工艺站，该控制器被配置为启动机器人以便使晶片在工艺站之间移动，并控制在这些工艺站中的每一者中发生的工艺。
一或更多个实施方式提供一种包括指令的非易失性计算机可读介质，当由处理腔室的控制器执行时，该指令使处理腔室执行如下操作：在包括基板上的第一层和第二层的交替层的存储器堆叠中形成第一开口；使第二层经由第一开口凹陷以形成第一凹陷区域；在第一开口中及第一凹陷区域中形成漏极选择栅极(SGD)隔离；穿过存储器堆叠形成存储器串构造；形成从存储器堆叠的顶表面延伸至基板的狭缝；移除该第二层以形成第二开口；及由绝缘材料填充第二开口及该狭缝。
除非本文中另有指示或明显与上下文相矛盾，否则在描述本文所论述的材料及方法的上下文中(尤其是在随附权利要求书的上下文中)，术语“一(a)”及“一(an)”以及“该”及类似代表词的使用应解释为涵盖单数形式以及复数形式。除非本文中另外指定，否则本文中值范围的列举仅旨在用作单独代表在该范围内的每个单独值的简写方法，且每个单独值皆被并入本说明书中，就如同其在本文中被单独叙述一样。除非本文中另外指出或明显与上下文矛盾，否则本文所述的所有方法可以任何适当次序执行。除非另有要求，否则本文所提供的任何及所有实例或例示性语言(例如，“诸如”)的使用仅旨在更佳地阐明材料及方法，且不对范围构成限制。说明书中的语言皆不应被解释为指示任何未主张的要素对于所公开材料及方法的实践是必不可少的。
贯穿本说明书对“一个实施方式”、“某些实施方式”、“一或更多个实施方式”或“一实施方式”的引用意指结合实施方式描述的特定特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此，贯穿本说明书各处出现的诸如“在一或更多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的短语未必代表本公开内容的同一实施方式。另外，可在一或更多个实施方式中以任何适当方式组合特定特征、结构、材料或特性。
尽管已参考特定实施方式描述了本文中的揭示内容，但应理解，这些实施方式仅说明本公开内容的原理及应用。对本领域技术人员将显而易见，在不脱离本公开内容的精神及范围的情况下，可对本公开内容的方法及装置作出各种修改及变化。因此，意在使本公开内容包括在所附权利要求书及其等同物的范围内的修改及变化。

Claims (20)

1.一种半导体存储器装置，包括：
至少一个漏极选择栅极(SGD)，在基板上的存储器堆叠上，所述存储器堆叠包括交替的字线及介电材料；
至少一个漏极选择栅极(SGD)晶体管，在延伸穿过所述存储器堆叠的第一垂直孔中，所述漏极选择栅极(SGD)晶体管包括第一栅极材料；以及
至少一个存储器晶体管，在延伸穿过所述存储器堆叠的第二垂直孔中，所述至少一个存储器晶体管包括与所述第一栅极材料不同的第二栅极材料。
2.如权利要求1所述的半导体存储器装置，所述至少一个漏极选择栅极(SGD)晶体管进一步包括第一栅极电介质，且所述至少一个存储器晶体管包括第二栅极电介质，所述第一栅极电介质及所述第二栅极电介质包括相同材料。
3.如权利要求1所述的半导体存储器装置，其中所述漏极选择栅极(SGD)晶体管及所述存储器晶体管独立地包括选自氧化铝(AlO)、阻挡氧化物、撷取材料、隧穿氧化物及通道材料的一或更多个晶体管层。
4.如权利要求3所述的半导体存储器装置，进一步包括在所述漏极选择栅极(SGD)晶体管的漏极侧上的位线衬垫及在所述位线衬垫上的自对准掩模。
5.如权利要求2所述的半导体存储器装置，其中所述第一栅极材料为环绕栅极式(GAA)栅极。
6.如权利要求4所述的半导体存储器装置，其中自对准掩模包括氮化硅(SiN)、氧化铝(AlO)、氧化铪(HfO)、耐火金属、耐火金属硅化物、耐火金属氧化物、氮化钛(TiN)、钨(W)、钼(Mo)、钽(Ta)、氮化钽(TaN)、钌(Ru)、铂(Pt)及锇(Os)中的一或更多者。
7.如权利要求1所述的半导体存储器装置，其中所述字线包括金属、金属氮化物、导电金属化合物及半导体材料中的一或更多者。
8.如权利要求7所述的半导体存储器装置，其中所述金属选自钨(W)、钼(Mo)、钽(Ta)、铌(Nb)、锇(Os)、锆(Zr)、铱(Ir)、铼(Re)或钛(Ti)中的一或更多者，其中所述金属氮化物选自氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)及氮化锆(ZrN)中的一或更多者。
9.如权利要求7所述的半导体存储器装置，其中所述导电金属化合物选自氧化钨(WOx)、氧化钌(RuOx)及氧化铱(IrOx)中的一或更多者。
10.如权利要求7所述的半导体存储器装置，其中所述半导体材料选自硅(Si)、硅锗(SiGe)及锗(Ge)中的一或更多者。
11.如权利要求1所述的半导体存储器装置，进一步包括至少一个填充的狭缝，所述填充的狭缝延伸穿过与所述至少一个漏极选择栅极(SGD)晶体管相邻的所述存储器堆叠。
12.如权利要求11所述的半导体存储器装置，其中所述填充的狭缝包括选自氧化硅、氮化硅及氧氮化硅中的一或更多者的绝缘体材料。
13.如权利要求1所述的半导体存储器装置，其中所述基板为共用源极线，所述共用源极线包括牺牲层、氧化物层及多晶硅层。
14.一种半导体存储器装置，包括：
至少一个漏极选择栅极(SGD)，在基板上的存储器堆叠上，所述存储器堆叠包括交替的字线及介电材料；
垂直串，延伸穿过所述存储器堆叠，所述垂直串包括至少一个SGD晶体管及至少一个存储器晶体管；
位线衬垫，在所述垂直串的顶表面上，所述位线衬垫具有第一尺寸；以及
自对准掩模层，在所述位线衬垫的顶表面上，所述自对准掩模层具有第二尺寸，所述第二尺寸比所述第一尺寸大1nm至50nm。
15.如权利要求14所述的半导体存储器装置，其中自对准掩模包括氮化硅(SiN)、氧化铝(AlO)、氧化铪(HfO)、耐火金属、耐火金属硅化物、耐火金属氧化物、氮化钛(TiN)、钨(W)、钼(Mo)、钽(Ta)、氮化钽(TaN)、钌(Ru)、铂(Pt)及锇(Os)中的一或更多者。
16.一种形成半导体存储器装置的方法，所述半导体存储器装置具有包括漏极选择栅极(SGD)晶体管及存储器晶体管的三维垂直存储器串，所述方法包括：
在存储器堆叠的顶表面上形成漏极选择栅极式(SGD)栅极，所述存储器堆叠包括在基板上的第一层和第二层的交替层；
形成存储器串，所述存储器串延伸穿过所述漏极选择栅极式(SGD)栅极及所述存储器堆叠；
在所述存储器串的顶表面上形成位线衬垫；
在所述位线衬垫的顶表面上形成自对准掩模；
在所述漏极选择栅极式(SGD)栅极中形成第一开口；
由介电材料填充所述第一开口；
形成狭缝，所述狭缝从所述漏极选择栅极式(SGD)栅极的顶表面延伸穿过所述存储器堆叠至所述基板；
移除所述第一层以形成第二开口；以及
在所述第二开口中形成字线。
17.如权利要求16所述的方法，其中形成所述存储器串包括：
图案化存储器孔，所述存储器孔从所述漏极选择栅极式(SGD)栅极的顶表面延伸穿过所述存储器堆叠至所述基板的底表面；以及
在所述存储器孔中沉积晶体管层，所述晶体管层包括氧化铝(AlO)层、阻挡氧化物层、撷取层、隧穿氧化物层及通道层中的一或更多者。
18.如权利要求16所述的方法，其中所述自对准掩模具有在从1nm至100nm的范围中的厚度，且其中所述自对准掩模从所述位线衬垫外伸的量在从1nm至50nm的范围中。
19.如权利要求16所述的方法，其中所述基板为共用源极线，所述共用源极线包括牺牲层、氧化物层及多晶硅层，且所述方法进一步包括：从所述共用源极线移除所述牺牲层以形成共用源极开口。
20.如权利要求16所述的方法，进一步包括：形成字线接触件。
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