JP2024512700A - ３ｄ ｎａｎｄのための選択ゲート分離 - Google Patents

３ｄ ｎａｎｄのための選択ゲート分離 Download PDF

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Abstract

基板上のメモリスタックを貫通して延在する垂直ホール内に、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタと少なくとも１つのメモリトランジスタとを含む、メモリストリングについて記載される。メモリスタックは、交互に配置されたワード線と誘導体材料とを含む。メモリスタックを貫通して延在する第１の垂直ホール内に、第１のゲート材料を含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタが存在する。第１のゲート材料とは異なる第２のゲート材料を含む、少なくとも１つのメモリトランジスタが、メモリスタックを貫通して延在する第２の垂直ホール内に存在する。【選択図】図２３

Description

本開示の実施形態は、電子デバイス、並びに電子デバイスを製造するための方法及び装置の分野に関する。より詳細には、本開示の実施形態は、３Ｄ－ＮＡＮＤドレイン用セレクトゲート（select-gate-for-drain）（ＳＧＤ）トランジスタ、及びその形成方法を提供する。
半導体技術は急速に進歩しており、デバイスの寸法は技術の進歩とともに縮小し、単位空間あたりの処理及びストレージの高速化をもたらしている。ＮＡＮＤデバイスでは、ストリング電流は、オンセルとオフセルを区別するのに十分な電流を得るために十分に大きいことが必要である。このストリング電流は、シリコンチャネルの粒径を拡大することによって強化される担体移動度に依存する。
酸化物材料と窒化物材料の交互層を含むメモリスタックを備えている現在の３Ｄ－ＮＡＮＤデバイスは、２つのスリットの間に複数のメモリホールを有している。ワード線及びビット線による各セルへのアクセスには、スリット間のメモリホールを、ドレインにおけるセレクトゲート（select gate at drain）（ＳＧＤ）のカットによって分割する必要がある。例えば、８つのメモリホールと１つのダミーホールとを備えたＴｏｓｈｉｂａ９６Ｌ積層型３Ｄ ＮＡＮＤは、孔を２つのグループに分離する、１つのＳＧＤカットを有している。３Ｄ－ＮＡＮＤのアレイサイズを小さくするには、スリット間の孔の数（ｎＨｏｌｅ）を増加させる必要がある。ｎＨｏｌｅが８孔より多く増加する場合、同じ技術に対して複数のＳＧＤカットが必要になる。同一ビット線レベル下にある孔は、ビット線（ＢＬ）とワード線（ＷＬ）との組合せによって個別にアクセス可能である必要がある。言い換えれば、同一ビット線下にある孔は、ドレイン用セレクトゲート（ＳＧＤ）及びビット線によって独立して選択される。この目的では、スリット間のＳＧＤは、ＳＧＤカットによって分離される必要がある。スリット間の孔の数（ｎＨｏｌｅ）が少ない場合（例えば、８以下）、１つのＳＧＤカットによってドレイン用セレクトゲート（ＳＧＤ）を分離する。しかしながら、スリット間の孔の数（ｎＨｏｌｅ）が多い場合（例えば、１２以上）、４孔ごとにＳＧＤカットを追加する必要がある。
したがって、ドレイン用セレクトゲート（ＳＧＤ）カットを有する３Ｄ－ＮＡＮＤデバイス及び該３Ｄ－ＮＡＮＤデバイスの製造方法が当技術分野で必要とされている。
本開示の１つ以上の実施形態は、半導体メモリデバイスを対象とする。１つ以上の実施形態では、半導体メモリデバイスは、基板上のメモリスタック上の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）であって、メモリスタックが交互に配置されたワード線と誘導体材料とを含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）；メモリスタックを貫通して延在する第１の垂直ホール内の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタであって、第１のゲート材料を含む、ドレイン用セレクトゲート（ＳＧＤ）トランジスタ；及び、メモリスタックを貫通して延在する第２の垂直ホール内の少なくとも１つのメモリトランジスタであって、第１のゲート材料とは異なる第２のゲート材料を含む、少なくとも１つのメモリトランジスタ、を含む。
本開示の他の実施形態は、半導体メモリデバイスを対象とする。１つ以上の実施形態では、半導体メモリデバイスは、基板上のメモリスタック上の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）であって、メモリスタックが交互に配置されたワード線と誘導体材料とを含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）；メモリスタックを貫通して延在する垂直ストリングであって、少なくとも１つのＳＧＤトランジスタと少なくとも１つのメモリトランジスタとを含む、垂直ストリング；該垂直ストリングの上面のビット線パッドであって、第１のサイズを有する、ビット線パッド；該ビット線パッドの上面の自己整合マスク層であって、第１のサイズより１ｎｍから５０ｎｍ大きい第２のサイズを有する、自己整合マスク層、を含む。
本開示の追加の実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、ドレイン用セレクトゲート（ＳＧＤ）トランジスタとメモリトランジスタとを含む３次元垂直メモリストリングを有する半導体デバイスを形成する方法は、メモリスタックの上面にドレイン用セレクトゲート（ＳＧＤ）のゲートを形成することであって、メモリスタックが基板上に第１の層と第２の層との交互の層を含む、ドレイン用セレクトゲート（ＳＧＤ）のゲートを形成すること；メモリストリングを形成することであって、メモリストリングがドレイン用セレクトゲート（ＳＧＤ）のゲート及びメモリスタックを貫通して延在する、メモリストリングを形成すること；メモリストリングの上面にビット線パッドを形成すること；ビット線パッドの上面に自己整合マスクを形成すること；ドレイン用セレクトゲート（ＳＧＤ）のゲートに第１の開口部を形成すること；第１の開口部に誘導体材料を充填すること；ドレイン用セレクトゲート（ＳＧＤ）のゲートの上面からメモリスタックを貫通して基板まで延在するスリットを形成すること；第１の層を除去して第２の開口部を形成すること；及び、第２の開口部にワード線を形成すること、を含む。
本開示の上記特徴を詳細に理解することができるように、その一部が添付の図面に示されている実施形態を参照することにより、上に簡単に要約されている本開示のより詳細な説明を得ることができる。しかしながら、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面が例示しているのはこの開示の典型的な実施形態のみであること、したがって、添付の図面は本開示の範囲を限定すると見なすべきではないことに留意されたい。本明細書に記載の実施形態は、例として示されているのであって、同様の参照が同様の要素を示す添付の図面の図に限定されない。
本明細書に記載される実施形態による、メモリデバイスを形成する方法のプロセスフロー図 １つ以上の実施形態による、メモリスタックを備えた電子デバイスの断面図 １つ以上の実施形態による、メモリスタックの階段パターンを形成した後の電子デバイスの断面図 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１２０の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１２０の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１２０の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１２０の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１２０の拡大図である。 １つ以上の代替的な実施形態による領域１２０の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態によるＡ－Ｂに沿った図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態によるＡ－Ｂに沿った図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による領域１４８の拡大図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの断面図である。 １つ以上の実施形態による電子デバイスの斜視図である。 １つ以上の実施形態によるクラスタツールを示す図である。
本開示の幾つかの例示的な実施形態を説明する前に、本開示が、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことが理解されるべきである。本開示は、他の実施形態も可能であり、さまざまな方法で実施又は実行することができる。
本明細書及び添付の特許請求の範囲で用いられる場合、「前駆体」、「反応物」、「反応性ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、交換可能に用いられる。
以下の説明には、本開示の１つ以上の実施形態の十分な理解を提供するために、素子の具体的な材料、化学的性質、寸法などといった、数々の具体的な詳細が記載される。しかしながら、本開示の１つ以上の実施形態がこれらの具体的な詳細がなくても実践されうることは、当業者にとって明らかであろう。他の例では、半導体製造のプロセス、技法、材料、装置などは、この説明が不必要に分かりにくくなるのを避けるために、詳細には説明されていない。当業者であれば、含まれる説明を読むことにより、過度の実験を行うことなく適切な機能を実装することができよう。
本開示のある特定の例示的な実施形態が添付の図面に記載され、示されているが、このような実施形態は単なる例示であり、本開示を限定するものではなく、当業者であれば修正が想起されうることから、本開示は図示され説明された特定の構造及び構成に限定されないものと理解されたい。
酸化物材料と窒化物材料との交互の層のメモリスタックに基づく既存の３Ｄ ＮＡＮＤデバイスでは、複数のＳＧＤカットが存在する場合、電流集積化スキームを使用して、ドレイン用セレクトゲート（ＳＧＤ）カットを形成することはできない（例えば、ワード線置換前のドレイン用セレクトゲートなど）。電流集積化スキームでは、置換前に形成されたＳＧＤは、ＳＧＤカット間のワード線の置換をブロックする。３Ｄ－ＮＡＮＤのアレイサイズを小さくするには、スリット間のメモリストリング（例えば、孔）の数（ｎＨｏｌｅ）を増加させる必要がある。同じビット線レベルの下にある孔は、ビット線（ＢＬ）とワード線（ＷＬ）との組合せによって個別にアクセス可能である必要がある。言い換えれば、同一ビット線の下にある孔は、ドレイン用セレクトゲート（ＳＧＤ）とビット線とによって独立して選択される。この目的では、スリット間のＳＧＤは、ＳＧＤカットによって分離される必要がある。スリット間の孔の数（ｎＨｏｌｅ）が少ない場合（例えば、８以下）、１つのＳＧＤカットによってドレイン用セレクトゲート（ＳＧＤ）を分離する。しかしながら、スリット間の孔の数（ｎＨｏｌｅ）が多い場合（例えば、１２以上）、４孔ごとにＳＧＤカットを追加する必要がある。したがって、１つ以上の実施形態は、３Ｄ ＮＡＮＤ構造、及び非置換ゲート集積化スキームを使用してドレイン用セレクトゲートカットを製造する方法を提供する。
ＷＬ置換スキームを使用する既存の３Ｄ ＮＡＮＤデバイスは、ｎＨｏｌｅ（１２以上）についてのＳＧＤカット要件を満たすことができない。ＷＬ置換前に形成されたＳＧＤカット領域は、窒化ケイ素（ＳｉＮ）犠牲層の除去をブロックする。したがって、ＳＧＤカット間に位置するＳＧＤトランジスタは、ＷＬが不足するため、トランジスタとして機能することができない。
１つ以上の実施形態は、ドレイン用セレクトゲート（ＳＧＤ）トランジスタ以外のトランジスタが非置換によって形成される一方で、ドレイン用セレクトゲート（ＳＧＤ）トランジスタを製造するための構造及び方法を提供する。加えて、ダミーホールのないＳＧＤカットが形成され、したがって、セルが強化される。
１つ以上の実施形態のデバイス及び製造方法は、ダミーホールなしに、ドレイン用セレクトゲートのカットを有利に可能にし、したがってセル密度を増加させる。
１つ以上の実施形態では、金属堆積及び他のプロセスは、隔離された環境（例えば、クラスタプロセスツール）において実施することができる。したがって、本開示の幾つかの実施形態は、方法を実装するための関連プロセスモジュールを備えた集積化ツールシステムを提供する。
図１は、メモリデバイスを形成するための例示的な方法１０のフローチャートを示している。当業者は、方法１０が、図示されたプロセスのいずれか又はすべてを含むことができることを認識するであろう。加えて、個々のプロセスの順序は部分的に変更することもできる。方法１０は、本開示から逸脱することなく、列挙されたプロセスのいずれかから開始することができる。図１を参照すると、動作１５において、メモリスタックが形成される。動作２０において、ドレイン用セレクトゲートのゲートがメモリスタック上に形成される。動作２５において、階段状のワード線がメモリスタック内に形成される。動作３０において、メモリホールがパターン形成される。動作３５において、トランジスタ層がメモリホール内に堆積される。動作４０において、ビット線パッドが形成される。動作４５において、ビット線パッドの限界寸法が増大する。動作５０において、自己整合マスクがビット線パッド上に形成される。動作５５において、ドレイン用セレクトゲートのカットが行われる。動作６０において、誘電体層が、ドレイン用セレクトゲートのカットによって形成された開口内に堆積される。動作６５において、デバイスはスリットパターン形成される。動作７０において、共通ソース線の犠牲層が除去され、置き換えられる。動作７５において、ワード線が形成される。動作８０において、スリットに誘導体材料が充填される。動作８５において、ビット線パッドのスタッドが形成される。動作９０において、バックエンドオブライン（ＢＥＯＬ）コンタクトが形成される。
図２～２１は、図１の方法１０に示されるプロセスフローに従うメモリデバイス１００の一部を示している。
図２は、本開示の１つ以上の実施形態による電子デバイス１００の初期又は開始メモリスタックを示している。幾つかの実施形態では、図２に示される電子デバイス１００は、図示されるように、ベア基板１０２上に層状に形成される。図２の電子デバイスは、基板１０２、共通ソース線１０３、及びメモリスタック１３０で構成される。
基板１０２は、当業者に知られている任意の適切な材料でありうる。本明細書及び添付の特許請求の範囲で用いられる場合、「基板」という用語は、処理が行われる表面又は表面の一部を指す。基板に対しての言及は、文脈上他のことが明示されない限り、基板の一部分のみを指すこともありうることもまた、当業者に理解されよう。さらには、基板上への堆積についての言及は、ベア基板と、１つ以上の膜又は特徴部がその上に堆積又は形成されている基板の両方を意味しうる。
本明細書で用いられる「基板」とは、その上で製造プロセス中に膜処理が行われる、任意の基板又は基板上に形成された材料表面を指す。例えば、処理が実施されうる基板表面は、用途に応じて、ケイ素、酸化ケイ素、歪みシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及び他の導電材料など、他の任意の材料を含む。基板には半導体ウエハが含まれるが、これに限定されない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベイクするために、基板を前処理プロセスに曝してもよい。基板自体の表面に直接膜処理することに加えて、本開示では、開示された任意の膜処理工程は、以下により詳細に開示されるように、基板上に形成された下地層にも行うことができ、「基板表面」という用語は、文脈が示すように、こうした下地層を含むことが意図されている。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合には、新たに堆積された膜／層の露出面が基板表面となる。
１つ以上の実施形態では、共通ソース線１０３は基板１０２上にある。共通ソース線１０３は、半導体層と呼ばれることもある。共通ソース線１０３は、当業者に知られている任意の適切な技法によって形成することができ、ポリシリコン（ポリ－Ｓｉ）を含むがこれに限定されない任意の適切な材料から製造することができる。幾つかの実施形態では、共通ソース線１０３は、幾つかの異なる導電性材料又は半導体材料材料を含む。例えば、１つ以上の実施形態では、図２に示されるように、共通ソース線１０３は、基板１０２上のポリシリコン層１０４、ポリシリコン層上の犠牲層１０６、及び犠牲層１０６上の第２のポリシリコン層１０４を含む。
１つ以上の実施形態では、犠牲層１０６はポリシリコン層１０４上に形成することができ、任意の適切な材料から製造することができる。幾つかの実施形態における犠牲層１０６は、後のプロセスで除去され、置換される。幾つかの実施形態では、犠牲層１０６は除去されず、メモリデバイス１００内に残る。この場合、「犠牲」という用語は永久層を含む拡張された意味を有し、導電層と呼ばれることもある。図示される実施形態では、以下にさらに説明されるように、犠牲層１０６は動作７０において除去される。１つ以上の実施形態では、犠牲層１０６は、隣接するポリシリコン層１０４に対して選択的に除去することができる材料を含む。１つ以上の実施形態では、犠牲層は、例えば窒化ケイ素（ＳｉＮ）などの窒化物材料、又は例えば酸化ケイ素（ＳｉＯｘ）などの酸化物材料を含む。
１つ以上の実施形態では、メモリスタック１３０が共通ソース線１０３上に形成される。図示される実施形態におけるメモリスタック１３０は、複数の交互に配置された第１の層１０８と第２の層１１０とを含む。図２に示されるメモリスタック１３０は、５対の交互に配置された第１の層１０８と第２の層１１０とを有しているが、当業者は、これが単に説明を目的としたものであることを認識する。メモリスタック１３０は、任意の数の交互に配置された第１の層１０８と第２の層１１０とを有することができる。例えば、幾つかの実施形態では、メモリスタック１３０は、１９２対の交互に配置された第１の層１０８と第２の層１１０とを含む。他の実施形態では、メモリスタック１３０は、５０対を超える交互に配置された第１の層１０８と第２の層１１０、又は１００対を超える交互に配置された第１の層１０８と第２の層１１０、又は３００対を超える交互に配置された第１の層１０８と第２の層１１０とを含む。
１つ以上の実施形態では、第１の層１０８及び第２の層１１０は、独立して、誘導体材料を含む。１つ以上の実施形態では、誘導体材料は、当業者に知られている任意の適切な誘導体材料を含みうる。本明細書で用いられる場合、「誘電体材料」という用語は、電界中で分極することができる電気絶縁体を指す。幾つかの実施形態では、誘導体材料は、酸化物、炭素がドープされた酸化物、二酸化ケイ素（ＳｉＯ２）、多孔性二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、二酸化ケイ素／窒化ケイ素、カーバイド、オキシカーバイド、窒化物、酸素窒化物、酸炭窒化物、ポリマー、リンケイ酸ガラス、フッ化ケイ酸塩（ＳｉＯＦ）ガラス、又は有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの１つ以上を含む。
１つ以上の実施形態では、第１の層１０８は酸化物層を含み、第２の層１１０は窒化物層を含む。１つ以上の実施形態では、第２の層１１０は、第１の層１０８に対して実質的に影響を与えることなく第２の層１１０を除去することができるように、第１の層１０８に対してエッチング選択性のある材料を含む。１つ以上の実施形態では、第１の層１０８は酸化ケイ素（ＳｉＯｘ）を含む。１つ以上の実施形態では、第２の層１１０は窒化ケイ素（ＳｉＮ）を含む。１つ以上の実施形態では、第１の層１０８及び第２の層１１０は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。
個々の交互の層は任意の適切な厚さへと形成することができる。幾つかの実施形態では、各第２の層１１０の厚さはほぼ等しい。１つ以上の実施形態では、各第２の層１１０は第２の層の厚さを有する。幾つかの実施形態では、各第１の層１０８の厚さはほぼ等しい。この点で用いられる場合、ほぼ等しい厚さとは、互いの±５％以内である。幾つかの実施形態では、シリコン層（図示せず）が、第２の層１１０と第１の層１０８との間に形成される。シリコン層の厚さは、第２の層１１０又は第１の層１０８の層の厚さと比較して、相対的に薄くなりうる。１つ以上の実施形態では、第１の層１０８は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第１の層１０８は、約０．５から約４０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１０は、約０．５から約４０ｎｍの範囲の厚さを有する。
１つ以上の実施形態では、第１の層１０８及び第２の層１１０は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。個々の交互の層は、任意の適切な厚さへと形成することができる。幾つかの実施形態では、各第２の層１１２の厚さはほぼ等しい。１つ以上の実施形態では、各第２の層１１２は、第１の第２の層の厚さを有する。幾つかの実施形態では、各第１の層１１０の厚さはほぼ等しい。この点で用いられる場合、ほぼ等しい厚さとは、互いの±５％以内である。１つ以上の実施形態では、第１の層１０８は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。
図２を参照すると、方法１０の動作２０において、ドレイン用セレクトゲートのゲート材料１１２が、メモリスタック１３０の上面に形成される。１つ以上の実施形態では、ドレイン用セレクトゲートのゲート材料１１２は、第１の層１０８の上面に形成される。１つ以上の実施形態では、ドレイン用セレクトゲートのゲート材料１１２は、ポリシリコン又は金属のうちの１つ以上を含む。金属は、当業者に知られている任意の適切な金属を含みうる。幾つかの実施形態では、金属は耐火性金属である、１つ以上の実施形態では、金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及びオスミウム（Ｏｓ）のうちの１つ以上から選択することができる。
図３を参照すると、方法１０の動作２５において、階段構造１３１が生成される。マスク層１１４が、ドレイン用セレクトゲートのゲート材料１１２の上面に堆積される。マスク層１１４は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、マスク層１１４は窒化物を含む。
１つ以上の実施形態では、階段構造１３１は、第１の層１０８の上面１３４を露出させる。上面１３４を使用して、以下に説明するように、ワード線コンタクトを形成するためのスペースを提供することができる。階段構造１３１の外側のスペースを占有するために適切な充填材料１３５を堆積させることができる。当業者には理解されるように、適切な充填材料１３５は、隣接するワード線間の電気的短絡を防止する任意の材料でありうる。階段構造１３１は、各ワード線が下のワード線よりも狭い幅（図では左から右に示される）を有する。「上」及び「下」などの相対的な用語の使用は、本開示の範囲を空間における物理的な方向に限定するものとして解釈されるべきではない。
説明を容易にするために、図４～２２には階段構造１３１が示されていないが、当業者によって認識されるように、階段構造１３１は存在することに留意されたい。
図４～５Ｂは、メモリスタック１３０を貫通したメモリストリングの形成を示している。図４を参照すると、動作３０において、メモリスタック１３０を貫通してメモリホールチャネル１１６が開放され、パターン形成される。幾つかの実施形態では、メモリホールチャネル１１６を開放することは、マスク層１１４、メモリスタック１３０、共通ソース線１０３を貫通して、基板１０２内までエッチングすることを含む。メモリホールチャネル１１６は、メモリスタック１３０を貫通して延在し、第２の層１１０の表面１１１及び第１の層１０８の表面１０９を露出する側壁を有する。
ドレイン用セレクトゲートのゲート材料１１２は、メモリホールチャネル１１６の側壁として露出された表面１１３を有する。メモリホールチャネル１１６は、該メモリホールチャネル１１６の側壁面１０９、１１１、１１３、及び底部１１５が基板１０２内に形成されるように、基板１０２内へとある距離だけ延在する。メモリホールチャネル１１６の底部１１４は、基板１０２の厚さ内の任意の位置に形成することができる。幾つかの実施形態では、メモリホールチャネル１１６は、基板１０２の厚さの約１０％から約９０％の範囲、又は約２０％から約８０％の範囲、又は約３０％から約７０％の範囲、又は約４０％から約６０％の範囲の厚さで基板１０２内に延在する。幾つかの実施形態では、メモリホールチャネル１１６は、基板１０２内へと１０ｎｍ以上の距離で延在する。幾つかの実施形態では、メモリホールチャネル１１６は、ドレイン用セレクトゲート（ＳＧＤ）のゲートの上面からメモリスタックを貫通して基板の底面まで延在する。
図５Ａは、トランジスタ層１１８がメモリホールチャネル１１６内に形成される動作３５を示している。トランジスタ層１１８は、当業者に知られている任意の適切な技法によって形成することができる。幾つかの実施形態では、トランジスタ層は、共形堆積プロセスによって形成される。幾つかの実施形態では、トランジスタ層は、原子層堆積又は化学気相堆積のうちの１つ以上によって形成される。
１つ以上の実施形態では、トランジスタ層１１８の堆積は、実質的に共形である。本明細書で用いられる場合、「実質的に共形」な層とは、厚さが全体（例えば、側壁の上部、中間、及び下部、並びにメモリホールチャネル１１６の底部）にわたってほぼ同じである層を指す。実質的に共形な層の厚さは、約５％、２％、１％、又は０．５％以下で変化する。メモリホール内のトランジスタ層１１８は、酸化アルミニウム（ＡｌＯ）層、ブロッキング酸化物層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１つ以上を含みうる。
図５Ａの領域１２０の拡大図である図５Ｂを参照すると、１つ以上の実施形態では、トランジスタ層１１８は、メモリホールチャネル１１６内に、酸化アルミニウム層１１８ａ、ブロッキング酸化物層１１８ｂ、窒化物トラップ層１１８ｃ、トンネル酸化物層１１８ｄ、及びチャネル材料１１８ｅを含む。１つ以上の実施形態では、チャネル材料１１８ｅはポリシリコンを含む。１つ以上の実施形態では、メモリホールチャネル１１６内のメモリホールチャネル１１６の側壁上に酸化アルミニウム層１１８ａが堆積される。
トランジスタ層１１８は、例えば、メモリホールチャネル１１６の寸法に応じて、任意の適切な厚さを有することができる。幾つかの実施形態では、トランジスタ層１１８は、約０．５ｎｍから約５０ｎｍの範囲、又は約０．７５ｎｍから約３５ｎｍの範囲、又は約１ｎｍから約２０ｎｍの範囲の厚さを有する。
１つ以上の実施形態では、トランジスタ層１１８は、ドレイン用セレクトゲート（ＳＧＤ）トランジスタ又はメモリトランジスタのうちの１つ以上を含み、トランジスタ層１１８は、独立して、酸化アルミニウム（ＡｌＯ）、ブロッキング酸化物、トラップ材料、トンネル酸化物、及びチャネル層／チャネル材料から選択される１つ以上のトランジスタ層を含む。
１つ以上の実施形態では、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタは第１のゲート誘電体をさらに含み、少なくとも１つのメモリトランジスタは第２のゲート誘電体を含み、第１のゲート誘電体と第２のゲート誘電体とは同じ材料を含む。
図６Ａ～７Ｂは、トランジスタ層１１８の上面及びマスク層１１４にビット線パッド１２２が形成される、方法１０の動作４０を示している。１つ以上の実施形態では、ビット線パッド１２２は、ドレイン用セレクトゲート（ＳＧＤ）トランジスタのドレイン側に形成される。ビット線パッド１２２は、ポリシリコンを含むがこれに限定されない、当業者に知られている任意の適切な材料でありうる。図６Ａ及び６Ｂを参照すると、トランジスタ層１１８がエッチバックされて、凹部１２１が形成される。図７Ａ及び７Ｂに示されるように、次に、凹部にビット線パッド１２２が充填される。
方法１０の動作４５において、ビット線パッド１２２がリセスされ、凹部開口部１２３が形成される。次に、図９Ａ及び９Ｂに示されるように、凹部開口部１２３の限界寸法が拡大されて、拡大凹部開口部１２５が形成される。拡大凹部開口部１２５は、深さＤ及び張り出し部Ｏを有する。張り出し部Ｏは、ビット線パッド１２２の端部から拡大凹部開口部１２５の端部までの距離である。１つ以上の実施形態では、拡大凹部開口部１２５は、１ｎｍから１００ｎｍ、又は１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲の深さＤを有する。１つ以上の実施形態では、張り出し部Ｏの量は、１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲にある。
図１０Ａ及び１０Ｂを参照すると、方法１０の動作５０において、拡大凹部開口部１２５に自己整合マスク層１２４が形成される。１つ以上の実施形態では、自己整合マスク層１２４は、１ｎｍから１００ｎｍ、又は１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲の、拡大凹部開口部１２５の深さＤに等しい厚さを有する。１つ以上の実施形態では、自己整合マスク層１２４は、１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲の、拡大凹部開口部１２５の張り出し部Ｏの量に等しい張り出し部Ｏの量を有する。自己整合マスク層１２４は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、自己整合マスク層１２４は、１つ以上の窒化ケイ素（ＳｉＮ）、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、耐火性金属、耐火性金属シリサイド、及び耐火性金属酸化物から選択することができる。
図１０Ｃを参照すると、代替的な実施形態において、拡大凹部開口部１２５にライナ１２６及び金属１２８が充填される。１つ以上の実施形態では、ライナ１２６及び金属１２８は合わせて、１ｎｍから１００ｎｍ、又は１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲の、拡大凹部開口部１２５の深さＤに等しい厚さを有する。１つ以上の実施形態では、ライナ１２６及び金属１２８は合わせて、１ｎｍから５０ｎｍ、又は１ｎｍから２０ｎｍの範囲の、拡大凹部開口部１２５の張り出し部Ｏの量に等しい張り出し部Ｏの量を有する。ライナ１２６は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、ライナは、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）のうちの１つ以上から選択することができる。金属１２８は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、金属１２８は、タングステン（Ｗ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、及びオスミウム（Ｏｓ）のうちの１つ以上から選択することができる。
図１１を参照すると、ハードマスク層２３０が、マスク層１１４及び自己整合マスク１２４の上面に形成される。ハードマスク層２３０は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、ハードマスク層２３０は、アモルファスカーボンベースの膜であってもよい。
図１２を参照すると、ハードマスク層２３０は、パターン形成されて開口部１３２を形成する。開口部１３２は、ハードマスク層２３０の上面からマスク層１１４及び自己整合マスク１２４の上面まで延在する。エッチング／パターン形成は、当業者に知られている任意の適切な手段で実施することができる。
図１３Ａ及び１３Ｂを参照すると、方法１０の動作５５において、ドレイン用セレクトゲートカット１３４がエッチングされ／デバイスへとカットされる。幾つかの実施形態では、これは、ドレイン用セレクトゲートのカット（ＳＧＤ）のパターン形成と呼ばれることがある。ドレイン用セレクトゲートカット１３４は、ハードマスク層２３０の上面からドレイン用セレクトゲートのゲート１１２を通って第１の層１０８まで延在する。エッチング／パターン形成は、当業者に知られている任意の適切な手段で実施することができる。１つ以上の実施形態では、ドレイン用セレクトゲートカット１３４を形成することは、例えば、酸化物層、及びドレイン用セレクトゲートのゲート１１２材料を異方性ドライエッチングすることによって連続的にエッチングすることを含む。図１３Ｂは、線Ａ－Ｂに沿ったデバイスの図を示している。
図１４Ａ及び１４Ｂを参照すると、ハードマスク層２３０が除去されている。ハードマスク層２３０は、当業者に知られている任意の適切な手段によって除去することができる。幾つかの実施形態では、ハードマスク層は、アッシング及び剥離のうちの１つ以上によって除去される。
図１５Ａ及び１５Ｂを参照すると、誘電体層１３６が、マスク層１１４の上面及び自己整合マスク１２４上に堆積されて、ドレイン用セレクトゲートカット１３４内に充填される。誘電体層１３６は、当業者に知られている任意の適切な技法によって堆積させることができる。誘電体層１３６は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、誘電体層１３６は、限定はしないが、例えば、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物（「ＣＤＯ」）、例えば、炭素がドープされた二酸化ケイ素、多孔性二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、又はそれらの任意の組合せなどの材料を含む、低誘電率誘電体である。「酸化ケイ素」という用語は、誘電体層１３６を説明するために用いられる場合があるが、当業者であれば、本開示が特定の化学量論に限定されないことを認識するであろう。例えば、「酸化ケイ素」及び「二酸化ケイ素」という用語は両方とも、ケイ素原子と酸素原子とを任意の適切な化学量論比で有する材料を説明するために用いられうる。同じことが、本開示に列挙される他の材料、例えば、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ジルコニウムなどにも当てはまる。図１５Ｂを参照すると、誘電体層１３６の堆積後、デバイスは平坦化されて、滑らか及び／又は平坦な表面１３７を形成する。
図１６を参照すると、方法１０の動作６５において、メモリスタック１３０はスリットパターン形成されて、マスク層１１４の上面から共通ソース線１０３の犠牲層１０６まで延びるスリットパターン開口部１３８を形成する。
図１７Ａ及び１７Ｂを参照すると、共通ソース線１０３内の犠牲層１０６が除去されて開口部１４０が形成され、ポリシリコン層１４２で置き換えられる、方法１０の動作７０が示されている。犠牲層１０６は、選択的エッチング、熱リン酸などを含むがこれらに限定されない、当業者に知られている任意の適切な技法によって除去することができる。ポリシリコン層１８６は、ドープされていてもドープされていなくてもよい。
図１８は、第２の層１１０が除去され、ワード線が形成されるところを示している。第２の層１１０は、当業者に知られている任意の適切な手段によって除去することができる。１つ以上の実施形態では、第２の層１１０は、選択的エッチング、例えば、選択的ウェットエッチング又は選択的ドライエッチングによって除去される。第２の層１１０の除去により、開口部１４４が形成される。
図１９Ａ及び１９Ｂは、ワード線１４６が形成される、方法１０の動作７５を示している。図１９Ｂは、図１９Ａの領域１４８の拡大図である。ワード線１４６は、酸化物層１４６ａ、バリア層１４６ｂ、及びワード線金属１４６ｃのうちの１つ以上を含む。酸化物層１４６ａは、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、酸化物層１４６ａは酸化アルミニウム層である。バリア層１４６ｂは、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、バリア層１４６ｂは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などのうちの１つ以上を含む。１つ以上の実施形態では、ワード線金属１４６ｃは、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１つ以上を含む、バルク金属を含む。１つ以上の実施形態では、ワード線金属１４６ｃはタングステン（Ｗ）を含む。他の実施形態では、ワード線金属１４６ｃはルテニウム（Ｒｕ）を含む。１つ以上の実施形態では、ワード線１４６は、金属、金属窒化物、導電性金属化合物、及び半導体材料のうちの１つ以上を含む。金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、又はチタン（Ｔｉ）のうちの１つ以上から選択することができる。金属窒化物は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、及び窒化ジルコニウム（ＺｒＮ）のうちの１つ以上から選択することができる。導電性金属化合物は、酸化タングステン（ＷＯｘ）、酸化ルテニウム（ＲｕＯｘ）、及び酸化イリジウム（ＩｒＯｘ）のうちの１つ以上から選択することができる。半導体材料は、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの１つ以上から選択することができる。
図２０は、スリット１３８に絶縁体材料１５０が充填される、方法１０の動作８０を示している。絶縁体材料１５０は、当業者に知られている任意の適切な材料でありうる。１つ以上の実施形態では、充填されたスリット１３８は、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ以上から選択される絶縁体材料１５０を含む。１つ以上の実施形態では、絶縁体材料１５０は酸化ケイ素である。
図２１は、ビット線パッドのスタッド１５２が形成される、方法１０の動作８５を示している。ビット線スタッド１５２は、当業者に知られている任意の適切な手段によって形成することができる。
図２２は、ワード線（Ｗ／Ｌ）コンタクトが形成される、方法１０の動作９０を示している。ワード線コンタクト２２５は、ワード線の１つにおいて終端するのに十分な距離だけ、メモリスタック１３０を貫通して延びる。１つ以上の実施形態では、ワード線コンタクト２２５は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、ワード線コンタクト２２５は、金属、金属シリサイド、ポリシリコン、アモルファスシリコン、又はＥＰＩシリコンのうちの１つ以上を含む。１つ以上の実施形態では、コンタクト抵抗を低減するために、ワード線コンタクト２２５には、Ｎ型ドーパント又はＰ型ドーパントのいずれかがドープされる。１つ以上の実施形態では、ワード線コンタクト２２５の金属は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又は白金（Ｐｔ）のうちの１つ以上から選択される。
図２３は、１つ以上の実施形態による電子デバイス１００の斜視図を示している。１つ以上の実施形態では、半導体メモリデバイス１００は、基板１０２上のメモリスタック１３０上の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）１１２であって、メモリスタック１３０が、交互に配置されたワード線１４６と誘導体材料（第１の層１０８）とを含んでいる、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）１１２；メモリスタックを貫通して延在する第１の垂直ホール内の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタ２０２であって、第１のゲート材料１１２を含む、ドレイン用セレクトゲート（ＳＧＤ）トランジスタ２０２；及び、メモリスタックを貫通して延在する第２の垂直ホール内の少なくとも１つのメモリトランジスタ２０４であって、第１のゲート材料１１２とは異なる第２のゲート材料１３６を含む、少なくとも１つのメモリトランジスタ２０４、を備えている。幾つかの実施形態では、第１のゲート材料１１２は、ゲートオールアラウンド（ＧＡＡ）ゲートを含む。
他の実施形態では、半導体デバイスを形成する方法が提供される。半導体デバイスは、ドレイン用セレクトゲート（ＳＧＤ）トランジスタとメモリトランジスタとを含む、３次元垂直メモリストリングを有することができる。１つ以上の実施形態では、半導体デバイスを形成する方法は、メモリスタックの上面にドレイン用セレクトゲート（ＳＧＤ）のゲートを形成することであって、メモリスタックが基板上に第１の層と第２の層との交互の層を含む、ドレイン用セレクトゲート（ＳＧＤ）のゲートを形成すること；メモリストリングを形成することであって、メモリストリングがドレイン用セレクトゲート（ＳＧＤ）のゲート及びメモリスタックを貫通して延在する、メモリストリングを形成すること；メモリストリングの上面にビット線パッドを形成すること；ビット線パッドの上面に自己整合マスクを形成すること；ドレイン用セレクトゲート（ＳＧＤ）のゲートに第１の開口部を形成すること；第１の開口部に誘導体材料を充填すること；ドレイン用セレクトゲート（ＳＧＤ）のゲートの上面からメモリスタックを貫通して基板まで延在するスリットを形成すること；第１の層を除去して第２の開口部を形成すること；及び、第２の開口部にワード線を形成すること、を含む。
本開示の追加の実施形態は、図２４に示されるように、記載されるメモリデバイス及方法を形成するための処理ツール９００を対象とする。
クラスタツール９００は、複数の側面を備えた少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５は、中央移送ステーション９２１、９３１内に位置づけられ、ロボットブレード及びウエハを複数の側面のそれぞれに移動させるように構成される。
クラスタツール９００は、中央移送ステーションに接続された、処理ステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を含む。さまざまな処理チャンバは、隣接する処理ステーションから隔離された別個の処理領域を提供する。処理チャンバは、予洗浄チャンバ、バッファチャンバ、（一又は複数の）移送スペース、ウエハ・オリエンタ／ガス抜きチャンバ、低温冷却（cryo cooling）チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択的酸化チャンバ、酸化物層薄化チャンバ、又はワード線堆積チャンバを含むがこれらに限定されない、任意の適切なチャンバでありうる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものと解釈されるべきではない。
幾つかの実施形態では、クラスタツール９００は、ドレイン用選択ゲート（ＳＧＤ）パターン形成チャンバを含む。同じ実施形態のドレイン用選択ゲート（ＳＧＤ）パターン形成チャンバは、１つ以上の選択的エッチングチャンバを含む。
図２４に示される実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前面に接続される。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成の単なる代表であることを理解するであろう。
ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００において処理される基板に応じて、変化しうる。示される実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６は、カセット内に複数のウエハが位置づけられたウエハカセットを保持するようにサイズ決めされる。
ロボット９５２は、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ウエハを、ローディングチャンバ９５４内のカセットからファクトリインターフェース９５０を介してロードロックチャンバ９６０に移送することができる。ロボット９５２はまた、ウエハを、ロードロックチャンバ９６２からファクトリインターフェース９５０を介してアンローディングチャンバ９５６内のカセットに移送することもできる。当業者に理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２有することができる。例えば、ファクトリインターフェース９５０は、ウエハをローディングチャンバ９５４とロードロックチャンバ９６０との間で移送する第１のロボット、並びにウエハをロードロック９６２とアンローディングチャンバ９５６との間で移送する第２のロボットとを有することができる。
示されるクラスタツール９００は、第１のセクション９２０と第２のセクション９３０とを有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を介してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５がその中に位置付けられた第１の移送チャンバ９２１を含む。ロボット９２５は、ロボットウエハ搬送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に関して中央に配置される。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動することができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１は、複数のロボットウエハ移送機構を含む。第１の移送チャンバ９２１内のロボット９２５は、該第１の移送チャンバ９２１の周りのチャンバ間にウエハを移動するように構成される。個々のウエハは、第１のロボット機構の遠位端に配置されたウエハ搬送ブレード上で運ばれる。
第１のセクション９２０でウエハを処理した後、該ウエハは、通過チャンバを介して第２のセクション９３０に渡すことができる。例えば、チャンバ９２２、９２４は、一方向又は双方向の通過チャンバでありうる。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０で処理する前にウエハを低温冷却するために、又は第１のセクション９２０に戻る前にウエハの冷却又は後処理を可能にするために使用することができる。
システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信する。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路およびストレージを含むコンピュータでありうる。
プロセスは、概して、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実行させるソフトウェアルーチンとしてシステムコントローラ９９０のメモリに格納することができる。ソフトウェアルーチンはまた、プロセッサによって制御されているハードウェアから遠隔に位置している第２のプロセッサ（図示せず）によって格納及び／又は実行することができる。本開示の方法の幾つか又はすべてをハードウェアで実行することもできる。したがって、プロセスは、ソフトウェアに実装されてもよく、かつ、例えば、ハードウェア内のコンピュータシステムを特定用途向け集積回路又は他の種類のハードウェアの実装、若しくはソフトウェアとハードウェアとの組合せとして使用して、プロセスを実行することもできる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバの動作を制御する特定用途向けコンピュータ（コントローラ）に変換する。
１つ以上の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを含む中央移送ステーション；各処理ステーションが中央移送ステーションに接続され、隣接する処理ステーションの処理領域から分離された処理領域を提供する、複数の処理ステーションであって、ドレイン用選択ゲート（ＳＧＤ）をパターン形成するチャンバを含む、複数の処理ステーション；及び、中央移送ステーション及び複数の処理ステーションに接続されたコントローラであって、ロボットを起動して、ウエハを処理ステーション間で移動させ、処理ステーションの各々で行われる処理を制御するように構成された、コントローラ、を含む。
１つ以上の実施形態は、処理チャンバのコントローラによって実行されると、処理チャンバに、基板上に第１の層と第２の層との交互の層を含むメモリスタックに第１の開口部を形成する動作；第１の開口部を通して第２の層をリセスして第１の凹部領域を形成する動作；第１の開口部及び第１の凹部領域にドレイン用選択ゲート（ＳＧＤ）分離を形成する動作；メモリスタックを貫通してメモリストリングの形成を形成する動作；メモリスタックの上面から基板まで延びるスリットを形成する動作；第２の層を除去して第２の開口部を形成する動作；及び、第２の開口部及びスリットに絶縁材料を充填する動作を実行させる命令を含む、非一時的コンピュータ可読媒体を提供する。
本明細書で論じられる材料及び方法を説明する文脈（とりわけ、以下の請求項の文脈）での「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示対象の使用は、本明細書に別段の記載がない限り、又は文脈に明確に矛盾しない限り、単数形及び複数形の両方に及ぶと解釈されるべきである。本明細書の値の範囲の列挙は、本明細書に別段の記載がない限り、範囲内に入る各個別の値を個別に参照する簡単な方法として機能することを単に意図しており、各個別の値は、本明細書に個別に記載されているかのように本明細書に組み込まれる。本明細書に記載されるすべての方法は、本明細書に別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実施することができる。本明細書で提供される任意及びすべての例、又は例示的な言語（例えば、「など」）の使用は、単に材料及び方法をより明らかにすることを意図しており、特に明記しない限り、特許請求の範囲に制限を課すことはない。明細書のいかなる文言も、特許請求されていない要素が開示された材料及び方法の実施に不可欠であることを示していると解釈されるべきではない。
この明細書全体を通じての、「一実施形態」、「ある特定の実施形態」、「１つ以上の実施形態」、又は、「実施形態」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。ゆえに、この明細書全体のさまざまな箇所での「１つ以上の実施形態で」、「ある実施形態で」、「一実施形態で」、又は「実施形態において」などの表現の表出は、必ずしも、本開示の同一の実施形態に言及するものではない。さらには、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。
本明細書の開示は具体的な実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の単なる例示であるものと理解されたい。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対してさまざまな修正及び変形を行うことができることは、当業者にとって明らかであろう。したがって、本開示は、添付の特許請求の範囲及びその等価物の範囲内である修正及び変形を含むことが意図されている。

Claims (20)

  1. 半導体メモリデバイスにおいて、
    基板上のメモリスタック上の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）であって、前記メモリスタックが、交互に配置されたワード線と誘導体材料とを含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）、
    前記メモリスタックを貫通して延在する第１の垂直ホール内の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタであって、第１のゲート材料を含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタ、及び
    前記メモリスタックを貫通して延在する第２の垂直ホール内の少なくとも１つのメモリトランジスタであって、前記第１のゲート材料とは異なる第２のゲート材料を含む、少なくとも１つのメモリトランジスタ
    を含む、半導体メモリデバイス。
  2. 前記少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタが第１のゲート誘電体をさらに含み、前記少なくとも１つのメモリトランジスタが第２のゲート誘電体を含み、前記第１のゲート誘電体と前記第２のゲート誘電体とが同じ材料を含む、請求項１に記載の半導体メモリデバイス。
  3. 前記ドレイン用セレクトゲート（ＳＧＤ）トランジスタ及び前記メモリトランジスタが、独立して、酸化アルミニウム（ＡｌＯ）、ブロッキング酸化物、トラップ材料、トンネル酸化物、及びチャネル材料から選択される１つ以上のトランジスタ層を含む、請求項１に記載の半導体メモリデバイス。
  4. 前記ドレイン用セレクトゲート（ＳＧＤ）トランジスタのドレイン側上のビット線パッドと、前記ビット線パッド上の自己整合マスクとをさらに含む、請求項３に記載の半導体メモリデバイス。
  5. 前記第１のゲート材料が、ゲートオールアラウンド（ＧＡＡ）ゲートである、請求項２に記載の半導体メモリデバイス。
  6. 自己整合マスクが、窒化ケイ素（ＳｉＮ）、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、耐火性金属、耐火性金属シリサイド、耐火性金属酸化物、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、及びオスミウム（Ｏｓ）のうちの１つ以上を含む、請求項４に記載の半導体メモリデバイス。
  7. 前記ワード線が、金属、金属窒化物、導電性金属化合物、及び半導体材料のうちの１つ以上を含む、請求項１に記載の半導体メモリデバイス。
  8. 前記金属が、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、又はチタン（Ｔｉ）のうちの１つ以上から選択され、前記金属窒化物が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、及び窒化ジルコニウム（ＺｒＮ）のうちの１つ以上から選択される、請求項７に記載の半導体メモリデバイス。
  9. 前記導電性金属化合物が、酸化タングステン（ＷＯｘ）、酸化ルテニウム（ＲｕＯｘ）、及び酸化イリジウム（ＩｒＯｘ）のうちの１つ以上から選択される、請求項７に記載の半導体メモリデバイス。
  10. 前記半導体材料が、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの１つ以上から選択される、請求項７に記載の半導体メモリデバイス。
  11. 前記少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）トランジスタに隣接して前記メモリスタックを貫通して延在する少なくとも１つの充填されたスリットをさらに含む、請求項１に記載の半導体メモリデバイス。
  12. 前記充填されたスリットが、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ以上から選択される絶縁体材料を含む、請求項１１に記載の半導体メモリデバイス。
  13. 前記基板が、犠牲層、酸化物層、及びポリシリコン層を含む、共通ソース線である、請求項１に記載の半導体メモリデバイス。
  14. 半導体メモリデバイスにおいて、
    基板上のメモリスタック上の少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）であって、前記メモリスタックが、交互に配置されたワード線と誘導体材料とを含む、少なくとも１つのドレイン用セレクトゲート（ＳＧＤ）、
    前記メモリスタックを貫通して延在する垂直ストリングであって、少なくとも１つのＳＧＤトランジスタと少なくとも１つのメモリトランジスタとを含む、垂直ストリング、
    前記垂直ストリングの上面のビット線パッドであって、第１のサイズを有する、ビット線パッド、及び
    前記ビット線パッドの上面の自己整合マスク層であって、前記第１のサイズより１ｎｍから５０ｎｍ大きい第２のサイズを有する、自己整合マスク層
    を含む、半導体メモリデバイス。
  15. 自己整合マスクが、窒化ケイ素（ＳｉＮ）、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、耐火性金属、耐火性金属シリサイド、耐火性金属酸化物、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、及びオスミウム（Ｏｓ）のうちの１つ以上を含む、請求項１４に記載の半導体メモリデバイス。
  16. ドレイン用セレクトゲート（ＳＧＤ）トランジスタとメモリトランジスタとを含む３次元垂直メモリストリングを有する半導体メモリデバイスを形成する方法であって、
    メモリスタックの上面にドレイン用セレクトゲート（ＳＧＤ）のゲートを形成することであって、前記メモリスタックが、基板上に第１の層と第２の層との交互の層を含む、ドレイン用セレクトゲート（ＳＧＤ）のゲートを形成すること、
    メモリストリングを形成することであって、前記メモリストリングが前記ドレイン用セレクトゲート（ＳＧＤ）のゲート及び前記メモリスタックを貫通して延在するメモリストリングを形成すること、
    前記メモリストリングの上面にビット線パッドを形成すること、
    前記ビット線パッドの上面に自己整合マスクを形成すること、
    前記ドレイン用セレクトゲート（ＳＧＤ）のゲートに第１の開口部を形成すること、
    前記第１の開口部に誘導体材料を充填すること、
    前記ドレイン用セレクトゲート（ＳＧＤ）のゲートの上面から前記メモリスタックを貫通して前記基板まで延在するスリットを形成すること、
    前記第１の層を除去して第２の開口部を形成すること、及び
    前記第２の開口部にワード線を形成すること
    を含む、方法。
  17. 前記メモリストリングを形成することが、
    前記ドレイン用セレクトゲート（ＳＧＤ）のゲートの上面から前記メモリスタックを貫通して前記基板の底面まで延在するメモリホールをパターン形成すること、及び
    前記メモリホール内にトランジスタ層を堆積することであって、前記トランジスタ層が、酸化アルミニウム（ＡｌＯ）層、ブロッキング酸化物層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１つ以上を含む、トランジスタ層を堆積すること
    を含む、請求項１６に記載の方法。
  18. 前記自己整合マスクが１ｎｍから１００ｎｍの範囲の厚さを有し、前記自己整合マスクが１ｎｍから５０ｎｍの範囲の量で前記ビット線パッドから張り出している、請求項１６に記載の方法。
  19. 前記基板が、犠牲層、酸化物層、及びポリシリコン層を含む共通ソース線であり、前記方法が、前記共通ソース線から前記犠牲層を除去して共通ソース開口部を形成することをさらに含む、請求項１６に記載の方法。
  20. ワード線コンタクトを形成することをさらに含む、請求項１６に記載の方法。
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