CN110112134B - 3d nand存储器及其形成方法 - Google Patents

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Abstract

一种3D NAND存储器及其形成方法，其中所述3D NAND存储器的形成方法通过在栅极隔槽区中形成至少一个贯穿堆叠结构的伪共源极，后续在伪共源极两侧的栅极隔槽区形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的形成栅极隔槽暴露出伪共源极对应的侧壁，即后续在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。
现有的存储器一般包括若干存储块(Block)，存储块与存储块之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁(Gate Line Slit，GLS)隔开，但是现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
发明内容
本发明所要解决的技术问题是在怎样保持3D NAND存储器制作过程中栅极隔槽的特征尺寸的稳定性。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干平行的栅极隔槽区，相邻栅极隔槽区之间为通孔区；
在所述栅极隔槽区中形成至少一个垂直贯穿堆叠结构的伪共源极孔；
在所述伪共源极孔中填充支撑材料，形成伪共源极；
刻蚀所述伪共源极两侧的栅极隔槽区中的堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；
在所述栅极隔槽中形成阵列共源极。
可选的，所述伪共源极的材料为氧化硅或多晶硅。
可选的，在所述通孔区中形成若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔。
可选的，在形成所述伪共源极孔的同时，形成所述沟道通孔和伪沟道通孔。
可选的，形成所述伪共源极孔、沟道通孔和伪沟道通孔之后，在所述沟道通孔中填充沟道通孔的通孔牺牲材料层；在所述伪共源极孔和伪沟道通孔中填充支撑材料，在伪共源极孔中形成伪共源极的同时，在伪沟道通孔中形成伪沟道结构；去除所述通孔牺牲层，暴露出沟道通孔，在所述沟道通孔中形成存储结构。
可选的，形成存储结构后，刻蚀所述伪共源极两侧的栅极隔槽区中的堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；沿栅极隔槽去除所述牺牲层；在去除牺牲层的位置形成控制栅或字线；形成控制栅或字线后，在栅极隔槽中形成阵列共源极。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
可选的，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的牺牲层和隔离层，先在所述半导体衬底上形成下层堆叠结构；刻蚀所述下层堆叠结构，在下层堆叠结构的栅极隔槽区形成垂直贯穿下层堆叠结构的下层伪共源极孔，在下层堆叠结构的通孔区形成若干垂直贯穿下层堆叠结构的下层沟道通孔和下层伪沟道通孔；在所述下层伪共源极孔和下层沟道通孔和下层伪沟道通孔中形成下层牺牲材料层；在下层堆叠结构上形成上层堆叠结构；刻蚀所述上层堆叠结构，在上层堆叠结构的栅极隔槽区形成垂直贯穿上层堆叠结构的上层伪共源极孔，在上层堆叠结构的通孔区形成若干垂直贯穿上层堆叠结构的上层沟道通孔和上层伪沟道通孔，所述上层伪共源极孔位于对应的下层伪共源极孔上，上层伪共源极孔与对应的下层伪共源极孔构成伪共源极孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔，所述上层伪沟道通孔位于对应的下层伪沟道通孔上，所述上层伪沟道通孔与对应的下层伪沟道通孔构成伪沟道通孔。
可选的，在所述上层沟道通孔形成上层牺牲材料层；去除所述下层伪共源极孔和下层伪沟道通孔中的下层牺牲材料层；在所述下层伪共源极孔和上层伪共源极孔中形成伪共源极，在所述下层伪沟道通孔和上层伪沟道通孔中形成伪沟道结构；刻蚀所述伪共源极两侧的栅极隔槽区中的上层堆叠结构和下层堆叠结构，形成贯穿上层堆叠结构和下层堆叠结构的栅极隔槽；在所述栅极隔槽中形成阵列共源极。
可选的，在形成阵列共源极之前，去除所述上层沟通通孔中的上层牺牲材料层和下层沟道通孔中的下层牺牲材料层；在所述上层沟通通孔和下层沟道通孔中形成存储结构，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，在形成存储结构后，去除所述上层堆叠结构和下层堆叠结构中的牺牲层；在去除牺牲层的位置形成控制栅或字线；形成所述控制栅或字线后，在所述栅极隔槽中形成阵列共源极。
本发明还提供了一种3D NAND存储器，包括：
半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干平行的栅极隔槽区，相邻栅极隔槽区之间为通孔区；
位于所述栅极隔槽区中的至少一个垂直贯穿堆叠结构的伪共源极孔；
位于伪共源极孔中的伪共源极；
位于所述伪共源极两侧的栅极隔槽区中的贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；
位于栅极隔槽的阵列共源极。
可选的，所述伪共源极的材料为氧化硅或多晶硅。
可选的，还包括：位于所述通孔区中的若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔，所述伪沟道通孔中形成有伪沟道结构，所述沟道通孔中形成有存储结构。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
可选的，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的牺牲层和隔离层，所述下层堆叠结构的栅极隔槽区形成有垂直贯穿下层堆叠结构的下层伪共源极孔，所述下层堆叠结构的通孔区形成有若干垂直贯穿下层堆叠结构的下层沟道通孔和下层伪沟道通孔；所述上层堆叠结构的栅极隔槽区形成有垂直贯穿上层堆叠结构的上层伪共源极孔，所述上层堆叠结构的通孔区形成有若干垂直贯穿上层堆叠结构的上层沟道通孔和上层伪沟道通孔，所述上层伪共源极孔位于对应的下层伪共源极孔上，上层伪共源极孔与对应的下层伪共源极孔构成伪共源极孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔，所述上层伪沟道通孔位于对应的下层伪沟道通孔上，所述上层伪沟道通孔与对应的下层伪沟道通孔构成伪沟道通孔。
可选的，还包括：位于所述下层伪共源极孔和上层伪共源极孔中的伪共源极，位于所述下层伪沟道通孔和上层伪沟道通孔中的伪沟道结构，位于所述伪共源极两侧的栅极隔槽区中的贯穿上层堆叠结构和下层堆叠结构的栅极隔槽，位于所述栅极隔槽中的阵列共源极；位于所述上层沟通通孔和下层沟道通孔中的存储结构，所述存储结构包括位于上层沟通通孔和下层沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，半导体衬底上形成的堆叠结构包括若干平行的栅极隔槽区，相邻栅极隔槽区之间为通孔区；在所述栅极隔槽区中形成至少一个垂直贯穿堆叠结构的伪共源极孔；在所述伪共源极孔中填充支撑材料，形成伪共源极；刻蚀所述伪共源极两侧的栅极隔槽区中的堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；所述栅极隔槽中形成阵列共源极。通过在栅极隔槽区中形成至少一个贯穿堆叠结构的伪共源极，后续在伪共源极两侧的栅极隔槽区形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的形成栅极隔槽暴露出伪共源极对应的侧壁，即后续在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。此外所述伪共源极在后续去除堆叠结构中的牺牲层时，还能起到支撑堆叠结构的作用。
进一步，在所述伪共源极孔中填充支撑材料，形成伪共源极的同时，在所述伪沟道通孔中也填充支撑材料，在伪沟道通孔中形成伪沟道结构113，伪共源极和伪沟道结构在同时形成，简化了制作工艺。
进一步，所述存储结构的形成步骤与形成伪共源极和伪沟道结构的步骤是分开的，因而形成存储结构后，无需进行去除伪沟道通孔和伪共源极孔填充的形成存储结构各膜层结构，然后再在伪沟道通孔和伪共源极孔形成伪沟道结构和伪共源极，简化了工艺步骤。
进一步，所述堆叠结构为双层堆叠结构，包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，使得整个堆叠结构的层数更多，提高集成度，并且在下层堆叠结构和位于下层堆叠结构中分别形成下层伪共源极孔和上层伪共源极孔，在下层伪共源极孔和上层伪共源极形成伪共源极，所述伪共源极在层数更多的堆叠结构中形成栅极隔槽过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
本发明的3D NAND存储器，所述栅极隔槽区中具有至少一个垂直贯穿堆叠结构的伪共源极孔，位于伪共源极孔中的伪共源极，所述伪共源极在伪共源极两侧的栅极隔槽区中形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
附图说明
图1-图21为本发明第一实施例3D NAND形成过程的结构示意图；
图22-图27为本发明第二实施例3D NAND形成过程的结构示意图。
具体实施方式
如背景技术所言，现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
研究发现，现有的栅极隔槽的侧壁容易倾斜，使得测量获得的栅极隔槽的特征尺寸容易产生波动。
进一步研究发现，由于形成的栅极隔槽的高宽比很大，且在形成栅极隔槽后，还会去除堆叠结构中的牺牲层，因而使得堆叠结构的强度不足，进而使得栅极隔槽的侧壁容易变形或倾斜。并且，由于3D NAND存储器制作过程中很多制作工艺都是在高温下进行，高温环境使得隔离层会产生变形，从而使得栅极隔槽的侧壁也跟着变形或倾斜。此外，后续在栅极隔槽中形成阵列共源极时，由于阵列共源极的材料会产生不同程度的应力，也会使得栅极隔槽的侧壁容易变形或倾斜。
为此，本发明提供了一种3D NAND存储器及其形成方法，所述3D NAND存储器的形成方法通过在栅极隔槽区中形成至少一个贯穿堆叠结构的伪共源极，后续在伪共源极两侧的栅极隔槽区形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的形成栅极隔槽暴露出伪共源极对应的侧壁，即后续在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。此外所述伪共源极在后续去除堆叠结构中的牺牲层时，还能起到支撑堆叠结构的作用。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-图21为本发明第一实施例3D NAND形成过程的结构示意图。
参考图1-图3，图2为图1沿切割线AB方向的剖面示意图，图3为图1沿切割线CD方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21，所述栅极隔槽区22中后续形成栅极隔槽，所述通孔区21中后续形成若干沟道通孔和位于沟道通孔中的存储结构，所述通孔区中后续还形成伪沟道通孔和位于伪沟道通孔中的伪沟道结构。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道通孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103(去除牺牲层103的位置对应形成控制栅或字线)时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103均可以采用化学气相沉积工艺形成。
所述堆叠结构111中最底层的一层牺牲层103在去除后，在最底层牺牲层103被去除的位置对应形成底部选择栅(Bottom Selective Gate，BSG)，所述堆叠结构中最顶层的一层牺牲层在去除后，在对顶层牺牲层103被去除的位置对应形成顶部选择栅(TopSelective Gate，TSG)。
在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101，所述缓冲氧化层101能减小堆叠结构111与半导体衬底100之间的应力。
参考图4-图6，图4在图1的基础上进行，图5为图4沿切割线CD方向的剖面结构示意图，图6为图5沿切割线AB方向的剖面结构示意图，在所述栅极隔槽区22中形成至少一个垂直贯穿堆叠结构111的伪共源极孔107。
所述伪共源极孔107形成在栅极隔槽区22中，伪共源极孔107中后续形成伪共源极。
在一实施例中，在所述通孔区21中形成若干垂直贯穿堆叠结构111的沟道通孔105和伪沟道通孔106，所述沟道通孔105中后续形成存储结构，所述伪沟道通孔106中后续形成伪沟道结构。
本实施例中，在所述栅极隔槽区22中形成所述伪共源极孔107的同时，在所述通孔区21中形成所述沟道通孔105和伪沟道通孔106。
在其他实施例中，所述伪共源极孔和伪沟道通孔106的形成可以与沟道通孔105在不同的步骤形成。
在形成所述伪共源极孔107、沟道通孔105和伪沟道通孔106之前，在所述堆叠结构111表面上形成图形化的掩膜层(图中未示出)，所述图形化的掩膜层中具有与伪共源极孔107、沟道通孔105和伪沟道通孔106对应的若干开口,所述图形化的掩膜层包括光刻胶层，然后以所述图形化的掩膜层为掩膜，沿若干开口刻蚀所述堆叠结构111，在所述栅极隔槽区22中形成所述伪共源极孔107，在所述通孔区21中形成所述沟道通孔105和伪沟道通孔106；去除所述图形化的掩膜层。
在一实施例中，请参考图7，图7在图5的基础上进行，形成所述伪共源极孔107、沟道通孔105和伪沟道通孔106之后，在伪共源极孔107中形成伪共源极之前，在所述沟道通孔105(参考图5)中填充通孔牺牲材料层110。
形成所述通孔牺牲材料层110的目的是，后续在形成伪共源极孔和伪通孔中填充支撑材料时，防止支撑材料也填充到沟道通孔105中，以减小从沟道通孔105中去除牺牲层的难度。
所述牺牲材料层110采用容易去除且形成牺牲材料层时容易封闭沟道通孔105开口的材料，具体的实施例中，所述牺牲材料层110的材料可以为无定型碳，通过化学气相沉积工艺形成所述牺牲材料层。
参考图8-图10，图9为图8沿切割线CD方向的剖面结构示意图，图10为图8沿切割线AB方向的剖面结构示意图，在所述伪共源极孔107(参考图5-7)中填充支撑材料，形成伪共源极112。
本申请中在栅极隔槽区22中形成至少一个贯穿堆叠结构的伪共源极112，后续在伪共源极112两侧的栅极隔槽区22形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的形成栅极隔槽暴露出伪共源极对应的侧壁，即本申请后续在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，所述伪共源极112能支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。此外所述伪共源极112在后续去除堆叠结构中的牺牲层时，还能起到支撑堆叠结构的作用。
所述伪共源极112(支撑材料)的材料可以为氧化硅或多晶硅，或者其他合适的材料，只需满足伪共源极112与牺牲层103的材料不相同即可，避免后续去除牺牲层时对伪共源极112带来刻蚀损伤。
在一实施例中，所述伪共源极112可以为填充伪共源极孔的单层材料。在其他实施例中，所述伪共源极112可以为填充伪共源极孔的多层堆叠结构，比如双层堆叠结构，包括伪共源极孔侧壁和底部表面的第一支撑材料层和位于第一支撑材料层上的第二支撑材料层。
在一实施例中，在所述伪共源极孔107(参考图5-7)中填充支撑材料，形成伪共源极112的同时，在所述伪沟道通孔106(参考图5-7)中也填充支撑材料，在伪沟道通孔中形成伪沟道结构113，伪共源极112和伪沟道结构113在同时形成，简化了制作工艺。所述伪沟道结构113在后续去除所述牺牲层时，起到支撑堆叠结构防止堆叠结构坍塌的作用。
在一实施例中，所述伪共源极112和伪沟道结构113的形成过程包括：在所述堆叠结构111表面以及伪共源极孔和伪沟道通孔中形成支撑材料层，所述支撑材料层填充满伪共源极孔和伪沟道通孔；平坦化(可以为化学机械研磨工艺或回刻蚀工艺)去除所述堆叠结构111表面上的支撑材料层，在所述伪共源极孔中形成伪共源极112，在所述伪沟道通孔中形成伪沟道结构113。
在一实施例中，参考图11，图11在图9的基础上进行，在形成伪共源极112和伪沟道结构113后，去除所述通孔牺牲层110(参考图9)，重新暴露出沟道通孔105；沿所述沟道通孔105刻蚀底部的半导体衬底100，在所述半导体衬底100中形成凹槽115。
去除所述通孔牺牲层可以采用氧化工艺或刻蚀工艺。
形成凹槽115的目的是，后续可以在沟道通孔底部形成外延半导体层(SelectiveEpitaxial Growth，SEG)116(参考图12)。
所述外延半导体层116的材料可以为硅、锗或硅锗，外延半导体层116的形成工艺为选择性外延工艺。所述形成的外延半导体层116部分位于凹槽中部分位于沟道通孔中，具体的，所述外延半导体层116的顶部表面至少高于最底层的牺牲层103的顶部表面，且位于低于该牺牲层顶部表面上的对应的隔离层104的底部表面。
在一实施例中，在形成外延半导体层116后，请参考图11，请参考图13到图14，图14为图13沿切割线CD方向的剖面结构示意图，在所述沟道通孔105(参考图12)中形成存储结构119。
所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。本申请中存储结构119的形成步骤与前述形成伪共源极112和伪沟道结构113的步骤是分开的，因而形成存储结构119后，无需进行去除伪沟道通孔和伪共源极孔填充的形成存储结构119各膜层结构，然后再在伪沟道通孔和伪共源极孔形成伪沟道结构和伪共源极，简化了工艺步骤。
在其他实施例中，也可以先形成存储结构，在形成存储结构时将伪沟道通孔和伪共源极孔通过通孔牺牲层填充，在形成存储结构后，去除通孔牺牲层，然后在伪沟道通孔和伪共源极孔形成伪沟道结构和伪共源极。
在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述存储结构的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层，电荷存储层118包括位于沟道通孔的侧壁和底部表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；在电荷存储层上形成第一沟道层；刻蚀去除沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层116表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层117。
在一实施例中，在沟道通孔中形成存储结构119后，回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119顶部表面至少高于最顶层的牺牲层103的顶部表面低于最顶层隔离层104的顶部表面；在剩余的存储结构119上的沟道通孔中形成半导体层120，所述半导体层120的材料可以为硅、锗或硅锗，所述半导体层120用于用于连接存储结构和位线(bit line)。
参考图15-图16，图16为图15沿切割线AB方向的剖面结构示意图，刻蚀所述伪共源极112两侧的栅极隔槽区22中的堆叠结构，形成贯穿堆叠结构的栅极隔槽122，且所述伪共源极112两侧的栅极隔槽122暴露出伪共源极112对应的侧壁。
本申请中，每一个栅极隔槽区域22中除了形成的至少一个伪共源极112外，每一个栅极隔槽区域22的其他区域均形成了栅极隔槽122，即栅极隔槽122和伪共源极112的总长度L等于栅极隔槽区的长度，形成的栅极隔槽122宽度W等于或小于伪共源极112的宽度，使得伪共源极112对栅极的侧壁能提供有效的支撑。
在形成栅极隔槽122时，所述图15沿切割线CD方向获得结构与图14保持一致，在此不再图示。
在一实施例中，在形成栅极隔槽122后，请参考图17和图18，图17在图14的基础上进行，图18在图16的基础上进行，去除所述堆叠结构111中的牺牲层103(参考图14和图16)，在去除牺牲层103的位置对应形成空腔。
去除所述牺牲层103可以采用湿法刻蚀，本实施例中，所述牺牲层103的材料为氮化硅，所述湿法刻蚀采用的刻蚀溶液为磷酸溶液。
在去除牺牲层后，请参考图19-图21，图20为图19沿切割线CD方向的剖面结构示意图，图20为图19沿切割线AB方向的剖面结构示意图，在去除牺牲层的位置形成控制栅或字线133；在所述栅极隔槽中形成阵列共源极123。
所述控制栅或字线133包括栅介质层和位于栅介质层上的栅电极，本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属。所述K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
所述阵列共源极123材料为多晶硅或金属。在一实施例中，所述阵列共源极123可以包括位于多晶硅层和位于多晶硅层上的金属层。
在一实施例中，所述栅极隔槽的侧壁上还形成有隔离侧墙(图中未示出)，所述隔离侧墙将阵列共源极123与控制栅或字线133之间进行隔离。
在一实施例中，所述堆叠结构111中最底层的牺牲层对应去除的位置形成底层选择栅132，所述堆叠结构111中最顶层的牺牲层对应去除的位置形成顶层选择栅131。
在一实施例中，所述控制栅133和阵列共源极123的形成的具体过程包括：去除堆叠结构中的若干牺牲层后形成若干空腔；在所述栅极隔槽和空腔的侧壁形成栅介质材料层；在栅介质层上形成栅电极材料层；回刻蚀去除栅极隔槽侧壁和底部表面上的栅电极材料层和栅介质材料层，在所述空腔中形成控制栅133；在栅极隔槽的侧壁形成隔离侧墙(图中未示出)；在隔离侧墙之间的栅极隔槽中形成阵列共源极123。
图22-图27为本发明第二实施例3D NAND形成过程的结构示意图。本实施例与前述实施例的区别在于，所述堆叠结构为双层堆叠结构，包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构。需要说明的是，本实施例中与前述实施例中相同或相似结构的限定或描述，在后续不再赘述，具体请参考前述实施例(第一实施例)中相应部分的限定或描述。
参考图22和图23，图23为图22沿切割线AB方向的剖面结构示意图，提供半导体衬底100，在所述半导体衬底100上形成下层堆叠结构211，下层堆叠结构211包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21；刻蚀所述下层堆叠结构211，在下层堆叠结构211的栅极隔槽区形成垂直贯穿下层堆叠结构211的下层伪共源极孔207，在下层堆叠结构211的通孔区21形成若干垂直贯穿下层堆叠结构211的下层沟道通孔205和下层伪沟道通孔；在所述下层伪共源极孔207和下层沟道通孔205和下层伪沟道通孔206中形成下层牺牲材料层220；在下层堆叠结构211上形成上层堆叠结构212，上层堆叠结构212包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21，上层堆叠结构212中栅极隔槽区22和通孔区21的划分与下层堆叠结构211中栅极隔槽区22和通孔区21的划分相同，所述下层堆叠结构211和上层堆叠结构212构成堆叠结构；刻蚀所述上层堆叠结构212，在上层堆叠结构212的栅极隔槽区22形成垂直贯穿上层堆叠结构212的上层伪共源极孔307，在上层堆叠结构212的通孔区21形成若干垂直贯穿上层堆叠结构212的上层沟道通孔305和上层伪沟道通孔306，所述上层伪共源极孔307位于对应的下层伪共源极孔207上，上层伪共源极孔307与对应的下层伪共源极孔207构成伪共源极孔，所述上层沟道通孔305位于对应的下层沟道通孔205上，上层沟道通孔305与对应的下层沟道通孔205构成沟道通孔，所述上层伪沟道通孔306位于对应的下层伪沟道通孔206上，上层伪沟道通孔306与对应的下层伪沟道通孔206构成伪沟道通孔。
所述下层堆叠结构211和上层堆叠结构212均包括若干交替层叠的牺牲层103和隔离层104。
通过形成下层堆叠结构211和上层堆叠结构212可以使得整个堆叠结构的层数更多，提高集成度。
参考图24，在所述上层沟道通孔形成上层牺牲材料层221；去除所述下层伪共源极孔207和下层伪沟道通孔206中的下层牺牲材料层220(参考图23)。
结合参考图24和图25，在所述下层伪共源极孔207和上层伪共源极孔307中形成伪共源极112，在所述下层伪沟道通孔206和上层伪沟道通孔306中形成伪沟道结构116。
结合参考图25和图26，在形成阵列共源极之前，去除所述上层沟通通孔305中的上层牺牲材料层221和下层沟道通孔205中的下层牺牲材料层220。
结合参考图26和图27，在所述上层沟通通孔305和下层沟道通孔205中形成存储结构119，所述存储结构449包括位于上层沟通通孔305和下层沟道通孔205侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。
在一实施例中，请继续参考图27，刻蚀在形成存储结构119之前，刻蚀下层沟通通孔205底部的半导体衬底100，在半导体衬底100中形成凹槽；在所述凹槽和部分下层沟通通孔205中形成外延半导体层116，所述外延半导体层116的顶部表面至少高于下层堆叠结构211中的最底层牺牲层132的顶部表面；在形成外延半导体层116后，在所述外延半导体层116上的上层沟通通孔305和下层沟道通孔205中形成存储结构119；在形成存储结构119后，回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119的表面高于上层堆叠结构212中最顶层的牺牲层103的顶部表面且低于上层堆叠结构212中最顶层的隔离层104的顶部表面；在剩余的存储结构119上的上层沟通通孔305形成半导体层120。
还包括：刻蚀所述伪共源极112两侧的栅极隔槽区中的上层堆叠结构和下层堆叠结构，形成贯穿上层堆叠结构和下层堆叠结构的栅极隔槽；在所述栅极隔槽中形成阵列共源极。在一实施例中，在形成存储结构后，去除所述上层堆叠结构和下层堆叠结构中的牺牲层；在去除牺牲层的位置形成控制栅或字线；形成所述控制栅或字线后，在所述栅极隔槽中形成阵列共源极。形成所述控制栅或字线以及阵列共源极的具体工艺步骤与前述实施例(第一实施例)中形成控制栅或字线以及阵列共源极具体工艺步骤基本相同，在此不再图示以及描述，具体请参考前述实施例(第一实施例)中相应部分的图示和描述。
本发明还提供了一种3D NAND存储器，请参考图15-图21，包括：
半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21；
位于所述栅极隔槽区21中的至少一个垂直贯穿堆叠结构111的伪共源极孔；位于伪共源极孔中的伪共源极112(图15-图16)；
位于所述伪共源极112两侧的栅极隔槽区22中的贯穿堆叠结构的栅极隔槽122(图15-图16)，且所述伪共源极112两侧的栅极隔槽122暴露出伪共源极112对应的侧壁；
位于栅极隔槽的阵列共源极123(参考图19和图21)。
具体的，所述伪共源极112的材料为氧化硅或多晶硅。
还包括：位于所述通孔区21中的若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔，所述伪沟道通孔中形成有伪沟道结构113(参考图15和图17)，所述沟道通孔中形成有存储结构119(参考图15和图17)。
所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117(参考图17)。
在一实施例中，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
在一实施例中，请参考图22-27，所述堆叠结构包括下层堆叠结构211和位于下层堆叠结构211上的上层堆叠结构212，下层堆叠结构211和上层堆叠结构212均包括若干交替层叠的牺牲层103和隔离层104，所述下层堆叠结构211的栅极隔槽区22形成有垂直贯穿下层堆叠结构211的下层伪共源极孔207(参考图22)，所述下层堆叠结构211的通孔区21形成有若干垂直贯穿下层堆叠结构211的下层沟道通孔205(参考图22)和下层伪沟道通孔206(参考图22)；所述上层堆叠结构212的栅极隔槽区22形成有垂直贯穿上层堆叠结构212的上层伪共源极孔307(参考图22)，所述上层堆叠结构212的通孔区21形成有若干垂直贯穿上层堆叠结构212的上层沟道通孔305和上层伪沟道通孔306，所述上层伪共源极孔307位于对应的下层伪共源极孔207上，上层伪共源极孔307与对应的下层伪共源极孔207构成伪共源极孔，所述上层沟道通孔305位于对应的下层沟道通孔205上，上层沟道通孔305与对应的下层沟道通孔205构成沟道通孔，所述上层伪沟道通孔306位于对应的下层伪沟道通孔206上，上层伪沟道通孔306与对应的下层伪沟道通孔206构成伪沟道通孔。
参考图27，还包括：位于所述下层伪共源极孔和上层伪共源极孔中的伪共源极112，位于所述下层伪沟道通孔和上层伪沟道通孔中的伪沟道结构113，位于所述伪共源极两侧的栅极隔槽区中的贯穿上层堆叠结构和下层堆叠结构的栅极隔槽，位于所述栅极隔槽中的阵列共源极；位于所述上层沟通通孔和下层沟道通孔中的存储结构119，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (19)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干平行的栅极隔槽区，相邻栅极隔槽区之间为通孔区；
在所述栅极隔槽区中形成至少一个垂直贯穿堆叠结构的伪共源极孔；
在所述伪共源极孔中填充支撑材料，形成伪共源极；
刻蚀所述伪共源极两侧的栅极隔槽区中的堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；
在所述栅极隔槽中形成阵列共源极。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述伪共源极的材料为氧化硅或多晶硅。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，在所述通孔区中形成若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔。
4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，在形成所述伪共源极孔的同时，形成所述沟道通孔和伪沟道通孔。
5.如权利要求4所述的3D NAND存储器的形成方法，其特征在于，形成所述伪共源极孔、沟道通孔和伪沟道通孔之后，在所述沟道通孔中填充沟道通孔的通孔牺牲材料层；在所述伪共源极孔和伪沟道通孔中填充支撑材料，在伪共源极孔中形成伪共源极的同时，在伪沟道通孔中形成伪沟道结构；去除所述通孔牺牲材料层，暴露出沟道通孔，在所述沟道通孔中形成存储结构。
6.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，形成存储结构后，刻蚀所述伪共源极两侧的栅极隔槽区中的堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；沿栅极隔槽去除所述牺牲层；在去除牺牲层的位置形成控制栅或字线；形成控制栅或字线后，在栅极隔槽中形成阵列共源极。
7.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
8.如权利要求7所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
9.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的牺牲层和隔离层，先在所述半导体衬底上形成下层堆叠结构；刻蚀所述下层堆叠结构，在下层堆叠结构的栅极隔槽区形成垂直贯穿下层堆叠结构的下层伪共源极孔，在下层堆叠结构的通孔区形成若干垂直贯穿下层堆叠结构的下层沟道通孔和下层伪沟道通孔；在所述下层伪共源极孔和下层沟道通孔和下层伪沟道通孔中形成下层牺牲材料层；在下层堆叠结构上形成上层堆叠结构；刻蚀所述上层堆叠结构，在上层堆叠结构的栅极隔槽区形成垂直贯穿上层堆叠结构的上层伪共源极孔，在上层堆叠结构的通孔区形成若干垂直贯穿上层堆叠结构的上层沟道通孔和上层伪沟道通孔，所述上层伪共源极孔位于对应的下层伪共源极孔上，上层伪共源极孔与对应的下层伪共源极孔构成伪共源极孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔，所述上层伪沟道通孔位于对应的下层伪沟道通孔上，所述上层伪沟道通孔与对应的下层伪沟道通孔构成伪沟道通孔。
10.如权利要求9所述的3D NAND存储器的形成方法，其特征在于，在所述上层沟道通孔形成上层牺牲材料层；去除所述下层伪共源极孔和下层伪沟道通孔中的下层牺牲材料层；在所述下层伪共源极孔和上层伪共源极孔中形成伪共源极，在所述下层伪沟道通孔和上层伪沟道通孔中形成伪沟道结构；刻蚀所述伪共源极两侧的栅极隔槽区中的上层堆叠结构和下层堆叠结构，形成贯穿上层堆叠结构和下层堆叠结构的栅极隔槽；在所述栅极隔槽中形成阵列共源极。
11.如权利要求10所述的3D NAND存储器的形成方法，其特征在于，在形成阵列共源极之前，去除所述上层沟道通孔中的上层牺牲材料层和下层沟道通孔中的下层牺牲材料层；在所述上层沟道通孔和下层沟道通孔中形成存储结构，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
12.如权利要求11所述的3D NAND存储器的形成方法，其特征在于，在形成存储结构后，去除所述上层堆叠结构和下层堆叠结构中的牺牲层；在去除牺牲层的位置形成控制栅或字线；形成所述控制栅或字线后，在所述栅极隔槽中形成阵列共源极。
13.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干平行的栅极隔槽区，相邻栅极隔槽区之间为通孔区；
位于所述栅极隔槽区中的至少一个垂直贯穿堆叠结构的伪共源极孔；
位于伪共源极孔中的伪共源极；
位于所述伪共源极两侧的栅极隔槽区中的贯穿堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对应的侧壁；
位于栅极隔槽的阵列共源极。
14.如权利要求13所述的3D NAND存储器，其特征在于，所述伪共源极的材料为氧化硅或多晶硅。
15.如权利要求13所述的3D NAND存储器，其特征在于，还包括：位于所述通孔区中的若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔，所述伪沟道通孔中形成有伪沟道结构，所述沟道通孔中形成有存储结构。
16.如权利要求15所述的3D NAND存储器，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
17.如权利要求16所述的3D NAND存储器，其特征在于，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
18.如权利要求13所述的3D NAND存储器，其特征在于，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的牺牲层和隔离层，所述下层堆叠结构的栅极隔槽区形成有垂直贯穿下层堆叠结构的下层伪共源极孔，所述下层堆叠结构的通孔区形成有若干垂直贯穿下层堆叠结构的下层沟道通孔和下层伪沟道通孔；所述上层堆叠结构的栅极隔槽区形成有垂直贯穿上层堆叠结构的上层伪共源极孔，所述上层堆叠结构的通孔区形成有若干垂直贯穿上层堆叠结构的上层沟道通孔和上层伪沟道通孔，所述上层伪共源极孔位于对应的下层伪共源极孔上，上层伪共源极孔与对应的下层伪共源极孔构成伪共源极孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔，所述上层伪沟道通孔位于对应的下层伪沟道通孔上，所述上层伪沟道通孔与对应的下层伪沟道通孔构成伪沟道通孔。
19.如权利要求18所述的3D NAND存储器，其特征在于，还包括：位于所述下层伪共源极孔和上层伪共源极孔中的伪共源极，位于所述下层伪沟道通孔和上层伪沟道通孔中的伪沟道结构，位于所述伪共源极两侧的栅极隔槽区中的贯穿上层堆叠结构和下层堆叠结构的栅极隔槽，位于所述栅极隔槽中的阵列共源极；位于所述上层沟道通孔和下层沟道通孔中的存储结构，所述存储结构包括位于上层沟道通孔和下层沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
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KR1020217035391A KR20210145246A (ko) 2019-06-17 2019-08-23 슬릿 구조물의 지지 구조물을 갖는 3차원 메모리 디바이스 및 그 형성 방법
CN201980001834.5A CN110896666B (zh) 2019-06-17 2019-08-23 具有位于缝隙结构中的支撑结构的三维存储器件和用于形成其的方法
EP19933482.2A EP3909079A4 (en) 2019-06-17 2019-08-23 THREE-DIMENSIONAL MEMORY DEVICE WITH SUPPORT STRUCTURES IN SLOTTED STRUCTURES AND METHOD FOR FORMING IT
JP2021551558A JP7427685B2 (ja) 2019-06-17 2019-08-23 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
PCT/CN2019/102114 WO2020252892A1 (en) 2019-06-17 2019-08-23 Three-dimensional memory device with support structures in slit structures and method for forming the same
TW108137054A TWI727459B (zh) 2019-06-17 2019-10-15 三維記憶裝置以及用於形成三維記憶裝置的方法
US16/670,579 US11094712B2 (en) 2019-06-17 2019-10-31 Three-dimensional memory device with support structures in slit structures and method for forming the same

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896673B (zh) 2019-06-17 2021-02-19 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
JP7427685B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7427686B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
EP3921868B1 (en) 2019-08-13 2024-01-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
KR20220002438A (ko) 2019-08-13 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
KR20210154215A (ko) 2019-08-13 2021-12-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2021035738A1 (en) 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same
CN115132735A (zh) * 2019-10-10 2022-09-30 长江存储科技有限责任公司 半导体结构及其制造方法
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11094627B2 (en) * 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
EP3966867A4 (en) * 2020-01-17 2022-10-12 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STORAGE DEVICES AND METHOD OF MANUFACTURE THEREOF
CN111403401B (zh) * 2020-03-02 2021-05-07 长江存储科技有限责任公司 存储结构及其制备方法
CN111788686B (zh) * 2020-04-27 2021-08-31 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
CN113644075B (zh) 2020-04-27 2024-02-27 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
CN111769117B (zh) * 2020-06-28 2021-04-27 长江存储科技有限责任公司 一种三维存储器及其制造方法
CN112185967B (zh) * 2020-09-29 2021-11-09 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112259543A (zh) * 2020-10-13 2021-01-22 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112397521B (zh) * 2020-11-13 2022-01-11 长江存储科技有限责任公司 一种半导体器件及其制作方法
CN112420716B (zh) * 2020-11-17 2021-10-26 长江存储科技有限责任公司 一种半导体器件及其制备方法
CN112614839B (zh) * 2020-12-14 2024-02-23 长江存储科技有限责任公司 存储结构、三维存储器及其制造方法
CN112614850B (zh) * 2020-12-14 2024-04-16 长江存储科技有限责任公司 存储单元及其制造方法、3d nand存储器及其制造方法
CN112687693B (zh) * 2020-12-25 2022-07-19 长江存储科技有限责任公司 半导体器件及其制备方法
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法
TWI794988B (zh) * 2021-09-23 2023-03-01 旺宏電子股份有限公司 三維快閃記憶體及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524417A (zh) * 2018-11-27 2019-03-26 长江存储科技有限责任公司 3d nand存储器及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101929785B1 (ko) * 2012-01-04 2019-03-14 삼성전자주식회사 반도체 소자
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9812461B2 (en) 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
CN108538841B (zh) * 2017-03-06 2020-10-27 旺宏电子股份有限公司 半导体结构及其制造方法
CN109935593B (zh) * 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102273416B1 (ko) * 2017-03-08 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
CN108511358B (zh) * 2018-03-29 2019-03-29 长江存储科技有限责任公司 3d nand检测结构及其形成方法
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
WO2020061827A1 (en) * 2018-09-26 2020-04-02 Yangtze Memory Technologies Co., Ltd. 3d memory device and method for forming 3d memory device
EP3827461B1 (en) 2018-10-18 2023-08-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524417A (zh) * 2018-11-27 2019-03-26 长江存储科技有限责任公司 3d nand存储器及其形成方法

Also Published As

Publication number Publication date
EP3909079A1 (en) 2021-11-17
EP3909079A4 (en) 2022-10-19
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TW202101668A (zh) 2021-01-01
WO2020252892A1 (en) 2020-12-24
TWI727459B (zh) 2021-05-11

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