CN108511358B - 3d nand检测结构及其形成方法 - Google Patents

Abstract

本发明涉及一种3D NAND测试结构及其形成方法，该形成方法包括：提供半导体衬底，半导体衬底表面形成有堆叠结构介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至半导体衬底表面的共源极沟槽；沿所述共源极沟槽去除所述牺牲层，在隔离层之间形成开口；形成填充满所述开口的控制栅极以及覆盖共源极沟槽侧壁与控制栅极连接的导电侧墙。上述方法形成的3D NAND测试结构通过共源极沟槽侧壁的导电侧墙，将所有控制栅极之间短路连接，从而仅通过与顶层控制栅连接的金属插塞就可以对所有存储单元进行测试。

Description

3D NAND检测结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种3D NAND检测结构及其形成方法。

背景技术

随着3D NAND技术的不断发展，3D NAND的存储结构已超过64层，存储阵列芯片和外围CMOS电路芯片同时并行开发有助于进一步提高开发效率。即便不同代的存储阵列芯片也可以共享相似的CMOS电路芯片以获得更高的存储容量和存储单元密度。

除了与工艺相关的基础研究之外，在技术节点达到更高一代的情况下，如何快速进行读取测试非常重要。目前，3D NAND存储器的读取检测过程主要分为三个阶段：第一阶段是通过半人工的纳米探针读取存储单元的开关电流；第二阶段是通过晶圆电性参数测试的测试图形进行存储单元功能的检测；第三阶段是获取区块功能和产率检测。

现有的3D NAND检测过程较慢，因此，需要设计一种3D NAND检测结构，实现快速检测。

发明内容

本发明所要解决的技术问题是，提供一种3D NAND检测结构及其形成方法，以实现对3D NAND的早期快速检测。

为解决上述问题，本发明提出一种3D NAND检测结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；沿所述共源极沟槽去除所述牺牲层，在所述隔离层之间形成开口；形成填充满所述开口的控制栅极以及覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙。

可选的，所述控制栅极及导电侧墙的形成方法包括：在所述开口及所述共源极沟槽内壁表面沉积栅极材料，在所述开口内形成控制栅极，在所述共源极沟槽内壁表面形成栅极材料层；刻蚀去除位于所述共源极沟槽底部表面的栅极材料，形成覆盖所述共源极沟槽侧壁的导电侧墙。

可选的，所述导电侧墙的厚度范围为5nm～50nm。

可选的，刻蚀去除位于共源极沟槽底部表面的栅极材料的方法包括：采用湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层，然后采用各向异性干法刻蚀工艺进一步去除所述共源极沟槽底部残留的栅极材料。

可选的，所述栅极材料为低氟钨。

可选的，还包括在湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层之后，进行脱气处理，以去除所述栅极材料中的F。

可选的，所述半导体衬底表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构的形成方法还包括：同时形成贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至顶层控制栅极的控制栅极导电接触。

可选的，所述堆叠结构内具有贯穿所述核心区域至半导体衬底的存储串；所述3DNAND检测结构的形成方法还包括：在所述导电侧墙表面形成绝缘侧墙，填充所述共源极沟槽形成共源极；形成覆盖所述介质层的层间介质层；在所述层间介质层内形成分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。

为解决上述问题，本发明的技术方案还提供一种3D NAND检测结构，包括：半导体衬底，所述半导体衬底表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层，所述存储堆叠结构由控制栅极和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述存储堆叠结构；贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙。

可选的，所述导电侧墙的厚度范围为5nm～50nm。

可选的，所述半导体衬底表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构还包括：贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至控制栅极的控制栅极导电接触。

可选的，还包括：位于所述存储堆叠结构内贯穿所述核心区域至半导体衬底的存储串，位于所述导电侧墙表面的绝缘侧墙，位于所述绝缘侧墙表面且填满所述共源极沟槽的共源极，以及覆盖所述介质层的层间介质层；在所述层间介质层内存在分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。

本发明的3D NAND检测结构的形成方法中，在形成3D NAND的控制栅极的同时在共源极沟槽侧壁表面形成导电侧墙，所述导电侧墙连接至存储阵列的所有控制栅极；再在所述顶层控制栅极顶部形成控制栅极导电接触，所述控制栅极导电接触通过导电侧墙与所有控制栅极短路连接，因此通过所述控制栅极导电接触可以对所有的存储单元进行检测。无需在阶梯区域形成连接各层控制栅极的金属插塞，也无需形成上层的后端检测电路以及测试图形，可以简化工艺步骤，节约时间和成本。并且，形成步骤与现有的3D NAND存储器的工艺流程兼容。

本发明的3D NAND检测结构的所有控制栅极均通过导电侧墙短路连接，能够在早期实现对所有存储单元的检测，特别是开关电流的检测，在所述堆叠结构上方形成后端金属层之前就能够进行检测，能够极大的缩短3D NAND的性能检测周期，并且节约成本。

附图说明

图1为一种3D NAND检测结构的结构示意图；

图2至图11为本发明一具体实施方式的3D NAND检测结构的形成过程的结构示意图。

具体实施方式

下面结合附图对本发明提供的一种3D NAND检测结构及其形成方法的具体实施方式做详细说明。

请参考图1，为一种3D NAND检测结构的结构示意图。

针对上述读取检测过程的三个阶段，无论采用哪种方法，都需要将阱区(①)、控制栅极和/或台阶区导电接触(②)、沟道通孔结构(③)以及阵列共源极结构(④)通过金属互连结构连接至测试端。

现有技术中，在存储结构完全形成之后，还需要将后端过程中所有的电气通道，包括：阱区(①)、控制栅极和/或导电接触(②)、沟道通孔结构(③)以及阵列共源极结构(④)等全部形成之后才能够进行测试，并且还需要在顶部形成金属互连线以连接测试电路，无法快速及时地获取3D NAND的检测结果，延长了3D NAND开发和市场推出周期。

图2至图11为本发明一具体实施方式的3D NAND检测结构的形成过程的结构示意图。

请参考图2，提供半导体衬底100，所述半导体衬底100表面形成有堆叠结构200和围绕所述堆叠结构200的介质层110，所述堆叠结构200由牺牲层2002和隔离层2001堆叠而成，包括核心区域220和围绕所述核心区域220的阶梯区域210，所述介质层110覆盖所述堆叠结构200。

所述堆叠结构200内还具有贯穿所述核心区域220至半导体衬底100的存储串201。

所述半导体衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体衬底100，在此不作限定。该具体实施方式中，所述半导体衬底100为单晶硅晶圆。

牺牲层2002和隔离层2001由不同材料构成。在一些实施方式中，牺牲层2002和隔离层2001的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种的组合。在该具体实施方式中，所述堆叠结构200的牺牲层2002材料为氮化硅、隔离层2001材料为氧化硅。所述存储串201包括形成于沟道孔底部的衬底外延层2011、以及位于沟道孔内的沟道材料层2012，所述沟道材料层2012包括功能侧墙及覆盖功能侧墙表面的多晶硅层和位于所述多晶硅层表面且填充满沟道孔的沟道介质层。所述功能侧墙包括依次堆叠的阻挡层、电荷捕获层、隧穿层，该具体实施方式中，所述功能侧墙为O-N-O(氧化硅-氮化硅-氧化硅)的复合层结构。

该具体实施方式中，所述堆叠结构200包括两层子堆叠结构，分别为底层堆叠结构200a和上层堆叠结构200b，所述底层堆叠结构200a与上层堆叠结构200b之间通过介质层110隔离；所述存储串201包括位于所述底层堆叠结构200a内的底层存储串和位于所述上层堆叠结构200b内的上层存储串。通过形成多个子堆叠结构可以提高堆叠结构200的整体高度，提高存储单元密度。

具体的，该具体实施方式中，所述堆叠结构200与介质层110的形成方法包括在半导体衬底100表面依次堆叠形成牺牲层2002和隔离层2001，然后将所述牺牲层2002和隔离层2001的边缘区域刻蚀成阶梯状，形成底层堆叠结构200a；然后沉积底层介质层覆盖所述底层堆叠结构200a并平坦化；再在所述底层堆叠结构200a内形成底层存储串；再在所述底层存储串表面覆盖隔离介质层之后，再在所述隔离介质层表面采用同样的方法形成上层堆叠结构200b，形成覆盖所述上层堆叠结构200b的上层介质层以及贯穿所述堆叠结构200b与所述底层存储串连接的上层存储串，所述底层存储串和上层存储串整体构成存储串201。所述底层介质层、隔离介质层以及上层介质层整体作为介质层110。

在本发明的其他具体实施方式中，所述堆叠结构200也可以仅包括一层子堆叠结构或三层以上的子堆叠结构。

请参考图3，形成贯穿所述介质层110及阶梯区域210至半导体衬底100的绝缘柱202。

所述绝缘柱202的形成方法包括：刻蚀所述介质层110、阶梯区域210至半导体衬底100表面，形成伪通孔；在所述伪通孔内填充绝缘介质材料，并进行平坦化，形成位于所述伪通孔内的绝缘柱202。所述绝缘柱202在后续去除牺牲层2002的过程中，能够对所述隔离层2001起到支撑作用。

该具体实施方式中，所述绝缘柱202的材料为氧化硅。由于所述堆叠结构200的高度较高，使得形成的伪通孔的深度较大，为了提高所述绝缘介质材料在所述伪通孔内的填充质量，可以采用原子层沉积工艺在所述伪通孔内填充绝缘介质材料。

请参考图4，形成贯穿所述核心区域220至半导体衬底100表面的共源极沟槽203。

具体的，形成所述共源极沟槽203的方法包括：在所述介质层及堆叠结构表面形成图形化硬掩膜层，所述图形化硬掩膜层定义出所述共源极沟槽203的位置和尺寸；以所述图形化硬掩膜层为掩膜依次刻蚀所述堆叠结构200至半导体衬底，形成所述共源极沟槽203。

请参考图5，沿所述共源极沟槽203去除所述牺牲层2002，在所述隔离层2001之间形成开口204。

可以采用湿法刻蚀工艺去除所述牺牲层2002，具体的，所述湿法刻蚀工艺采用的刻蚀溶液可以为热磷酸溶液。

请参考图6，在所述共源极沟槽203底部的半导体衬底100内形成源掺杂区205；以及在所述共源极沟槽203底部的半导体衬底100表面形成氧化层206。

对所述共源极沟槽203的底部进行离子注入，形成源掺杂区205。所述离子注入采用N型掺杂离子例如P或As等。

在形成所述源掺杂区205之后，对所述共源极沟槽203底部的半导体衬底100表面进行氧化处理，形成氧化层206。所述氧化处理可以为原位水汽生成工艺或者热氧化等氧化工艺。所述氧化层206作为后续在所述共源极沟槽203内形成的共源极与所述源掺杂区205之间的隔离层。

请参考图7，在所述开口204及共源极沟槽203内壁表面沉积栅极材料，在开口204内形成控制栅极301，在共源极沟槽203内壁表面形成栅极材料层302。

该具体实施方式中，所述栅极材料为W，可以采用原子层沉积工艺沉积所述栅极材料，以确保所述开口204内的控制栅极301具有较高的沉积质量，避免控制栅极301内出现空洞等问题。在其他具体实施方式中，所述栅极材料还可以为多晶硅、Al、Cu、Co、Ag、金属硅化物等其他导电材料。

所述控制栅极301与隔离层2001交替堆叠形成存储堆叠结构，包括底层存储堆叠结构200c和上层存储堆叠结构200d。

在沉积所述栅极材料之前，还可以在所述开口204以及共源极沟槽203内壁表面先沉积一层TiN粘附层，以提高后续栅极材料与开口204内壁以及共源极沟槽203内壁之间的粘附性能。

所述栅极材料层302覆盖共源极沟槽203内壁表面以及介质层110的表面。

请参考图8，刻蚀去除位于共源极沟槽203底部表面的栅极材料层302，形成覆盖所述共源极沟槽203侧壁的导电侧墙303。

由于所述共源极沟槽203内壁表面的栅极材料层302的厚度较小，为了在去除底部栅极材料层302的同时，在侧壁保留导电侧墙303，该具体实施方式中，依次采用湿法刻蚀工艺和干法刻蚀工艺对所述栅极材料层302进行刻蚀。

首先，采用湿法刻蚀工艺刻蚀所述共源极沟槽203内壁表面的栅极材料层，由于所述湿法刻蚀工艺具有各向同性，对所述共源极沟槽203侧壁及底部避免的栅极材料层同时进行刻蚀，使所述栅极材料层302的厚度下降。所述湿法刻蚀工艺的温度为20℃～200℃，采用磷酸、硝酸、醋酸和去离子水的混合溶液作为刻蚀溶液，通过控制刻蚀时间，调整对所述栅极材料层302的刻蚀量。

然后采用各向异性的干法刻蚀工艺对共源极沟槽203底部的栅极材料进行刻蚀，进一步去除所述共源极沟槽203底部残留的栅极材料层，暴露出所述共源极沟槽203底部的氧化层206。所述干法刻蚀工艺的等离子体刻蚀工艺，工艺温度为100℃～400℃，刻蚀气体为Cl₂，刻蚀腔体压强为0.1Torr～10Torr。

在上述刻蚀过程中，覆盖介质层110表面的栅极材料层的厚度也会下降。

在该具体所述方式中，所述栅极材料为低氟钨，为了进一步提高所述控制栅极301以及导电侧墙303的导电性能，在湿法刻蚀与干法刻蚀步骤之间，还对所述栅极材料层302进行脱气处理，以去除所述栅极材料中的F。所述脱气处理的温度为500℃～1000℃，持续时间5min～30min。

所述导电侧墙303与各层的控制栅极301连接，各层的控制栅极301均短路连接至所述导电侧墙303，使得所有控制栅极301之间均短路。

为了确保所述导电侧墙303能够与所述控制栅极301之间均形成稳定的短路连接，保证所述控制栅极301之间短路，所述导电侧墙303的厚度不能太小；同时所述导电侧墙303的厚度也不能太大，以免造成后续在共源极沟槽203内填充源极困难。本发明的具体实施方式中，所述导电侧墙303的厚度范围为5nm～50nm。

请参考图9，在所述导电侧墙303表面形成绝缘侧墙304以及填充满所述共源极沟槽203的共源极305。

所述绝缘侧墙304的材料为氧化硅、氮氧化硅、氧化铪等介质材料。在所述共源极沟槽203内表面以及介质层110表面的栅极材料层表面形成侧墙材料层之后，采用侧墙刻蚀工艺，去除位于所述介质层110上方以及共源极沟槽203底部的侧墙材料，形成覆盖所述导电侧墙303表面的绝缘侧墙304；再在所述共源极沟槽203内填充源极材料并以所述介质层110作为停止层进行平坦化，形成所述共源极305。

请参考图10，所述半导体衬底100表面还形成有位于所述堆叠结构200外围的外围电路(图中未示出)，所述外围电路被所述介质层110覆盖。在形成所述共源极305之后，同时形成贯穿所述介质层110至外围电路接触区域的外围电路导电接触401和贯穿所述介质层110至顶层控制栅极301的控制栅极导电接触402。

形成所述外围电路导电接触401和控制栅极导电接触402的方法包括：在所述介质层110表面形成图形化掩膜层，所述图形化掩膜层定义外围区域上的第一通孔和控制栅极301上方的第二通孔；以所述图形化掩膜层为掩膜，刻蚀所述介质层110，同时形成第一通孔和第二通孔；在第一通孔和第二通孔内填充金属材料，并进行平坦化，形成所述外围电路导电接触401和控制栅极导电接触402。

由于所述介质层110与所述控制栅极301的材料具有较大的刻蚀选择比，因此所述第二通孔的底部位于所述顶层的控制栅极301表面。所述控制栅极导电接触402与所述顶层的控制栅极301连接，同时通过所述导电侧墙303连接至其他层的控制栅极301。因此通过所述控制栅极导电接触402可以同时连接至所有的控制栅极301，同时对所有的存储单元进行检测。

请参考图11，形成覆盖所述介质层110的层间介质层120；在所述层间介质层120内形成分别与所述外围电路导电接触401、控制栅极导电接触402、存储串201以及共源极305接触的导电通孔501，用于进行纳米探针测试。

后续在进行检测过程中，可以将纳米探针直接与所述导电通孔501连接，无需再形成上层的后端金属连线或测试图形，可以简化工艺步骤，节约时间和成本。

本发明的3D NAND检测结构的形成方法中，在形成3D NAND的栅极过程中，在共源极沟槽侧壁表面形成导电侧墙，所述导电侧墙连接至存储阵列的控制栅极；再在所述顶层控制栅极顶部形成控制栅极导电接触，所述控制栅极导电接触通过导电侧墙与所有控制栅极短路连接，因此通过所述控制栅极导电接触可以对所有的存储单元进行检测。并且，上述3D NAND检测结构的形成过程与现有的3D NAND的工艺流程兼容，无需改变现有工艺流程。

本发明的具体所述方式，还提供一种3D NAND检测结构。

请参考图11，所述3D NAND检测结构包括：半导体衬底100，所述半导体衬底100表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层110，所述存储堆叠结构由控制栅极301和隔离层2001交替堆叠而成，包括核心区域220和围绕所述核心区域220的阶梯区域210，所述介质层110覆盖所述堆叠结构。

所述3D NAND检测结构还包括贯穿所述核心区域220至半导体衬底100表面的共源极沟槽；覆盖所述共源极沟槽侧壁与所述控制栅极301连接的导电侧墙303；位于所述导电侧墙303表面的绝缘侧墙304；位于所述绝缘侧墙304表面且填充满所述共源极沟槽的共源极305。

所述导电侧墙303的厚度范围为5nm～50nm，确保导电侧墙303的厚度足够能够将所述控制栅极301均短路。

该具体所述方式中，所述堆叠结构包括两个子堆叠结构，分别为底层存储堆叠结构200c和上层存储堆叠结构200d，所述底层存储堆叠结构200c与上层存储堆叠结构200d之间通过介质层110隔离。在其他具体所述方式中，所述堆叠结构也可以仅包括一层子堆叠结构或三层以上的子存储堆叠结构。

所述堆叠结构内还具有贯穿所述核心区域220至半导体衬底100的存储串201。该具体实施方式中，所述存储串201包括位于底层存储堆叠结构200c内的底层存储串和位于所述上层存储堆叠结构200d内的上层存储串。

所述3D NAND检测结构还包括贯穿所述介质层110及阶梯区域210至半导体衬底100的绝缘柱202，对所述堆叠结构起到支撑作用。

所述共源极305底部的半导体衬底100内还具有源极掺杂区205，以及所述共源极305底部与半导体衬底100之间还具有氧化层206。

进一步地，所述半导体衬底100表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层110覆盖；还包括：贯穿所述介质层110至外围电路接触区域的外围电路导电接触401、位于顶层控制栅极301表面的控制栅极导电接触402。所述控制栅极导电接触402通过导电侧墙303与所有控制栅极301短路连接，因此通过所述控制栅极导电接触402可以对所有的存储单元进行检测。

进一步地，还包括：覆盖所述介质层110的层间介质层120；在所述层间介质层120内的位于所述外围电路导电接触401、控制栅极导电接触402、存储串201、共源极305顶部表面的导电通孔501，用于进行纳米探针测试。可以将纳米探针直接与所述导电通孔501连接，无需再形成上层的后端金属连线或测试图形，可以简化工艺步骤，节约时间和成本。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种3D NAND检测结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；

形成贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；

去除所述牺牲层，在所述隔离层之间形成开口；

形成填充满所述开口的控制栅极以及覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙。

2.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述控制栅极及导电侧墙的形成方法包括：在所述开口及所述共源极沟槽内壁表面沉积栅极材料，在所述开口内形成控制栅极，在所述共源极沟槽内壁表面形成栅极材料层；刻蚀去除位于所述共源极沟槽底部表面的栅极材料，形成覆盖所述共源极沟槽侧壁的导电侧墙。

3.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述导电侧墙的厚度范围为5nm～50nm。

4.根据权利要求2所述的3D NAND检测结构的形成方法，其特征在于，刻蚀去除位于共源极沟槽底部表面的栅极材料的方法包括：采用湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层，然后采用各向异性干法刻蚀工艺进一步去除所述共源极沟槽底部残留的栅极材料。

5.根据权利要求4所述的3D NAND检测结构的形成方法，其特征在于，所述栅极材料为低氟钨。

6.根据权利要求5所述的3D NAND检测结构的形成方法，其特征在于，还包括在湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层之后，进行脱气处理，以去除所述栅极材料中的F。

7.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述半导体衬底表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构的形成方法还包括：同时形成贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至顶层控制栅极的控制栅极导电接触。

8.根据权利要求7所述的3D NAND检测结构的形成方法，其特征在于，所述堆叠结构内具有贯穿所述核心区域至半导体衬底的存储串；所述3D NAND检测结构的形成方法还包括：在所述导电侧墙表面形成绝缘侧墙，填充所述共源极沟槽形成共源极；形成覆盖所述介质层的层间介质层；在所述层间介质层内形成分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。

9.一种3D NAND检测结构，其特征在于，包括：

半导体衬底，所述半导体衬底表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层，所述存储堆叠结构由控制栅极和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述存储堆叠结构；

贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；

覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙，所述导电侧墙用于将各层控制栅极短路连接。

10.根据权利要求9所述的3D NAND检测结构，其特征在于，所述导电侧墙的厚度范围为5nm～50nm。

11.根据权利要求9所述的3D NAND检测结构，其特征在于，所述半导体衬底表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构还包括：贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至顶层控制栅极的控制栅极导电接触。

12.根据权利要求11所述的3D NAND检测结构，其特征在于，还包括：位于所述存储堆叠结构内贯穿所述核心区域至半导体衬底的存储串，位于所述导电侧墙表面的绝缘侧墙，位于所述绝缘侧墙表面且填满所述共源极沟槽的共源极，以及覆盖所述介质层的层间介质层；在所述层间介质层内存在分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。