CN109786387B - 存储器及其形成方法、存储器的存储单元的选择方法 - Google Patents

Abstract

本发明涉及一种存储器及其形成方法以及存储器的存储单元的选择方法，所述存储器的形成方法包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；形成贯穿所述介质层且连接至沟道柱结构底部的接触部；在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。上述方法有利于提高存储器的存储密度。

Description

存储器及其形成方法、存储器的存储单元的选择方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法、存储器的存储单元的选择方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

现有的3D NAND存储器，包括衬底及形成与衬底表面的存储器堆叠结构，所述存储堆叠结构内形成有贯穿至衬底表面的沟道柱结构，形成竖直排列的存储串，存储串底部为底部选择晶体管（BSG），存储堆叠结构内还形成有贯穿至衬底的共源极接触部，所述共源极接触部底部衬底内形成有共源极掺杂区，底部选择晶体管（BSG）通过所述共源极掺杂区共源，通过另一层金属线连接源极电压。沟道柱结构顶部作为漏极，漏极通过一层位线连接电源电压Vdd。

现有技术中，上述3D NAND存储器的存储单元需要通过贯穿存储堆叠结构的分割墙划分为多个存储块，再通过各存储块内共源极接触部的导通选择特定位置的存储单元，上述共源极接触部、分割墙会占据大量的存储器芯片面积，降低了存储器的存储单元密度，且存储单元的选择方式较为复杂。

发明内容

本发明所要解决的技术问题是，提供一种存储器及其形成方法以及存储器的存储单元的选择方法，能够提高存储器的存储单元密度，简化存储单元的选择步骤。

本发明提供一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；形成贯穿所述介质层且连接至沟道柱结构底部的接触部；在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。

本发明的技术方案还提供另一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；对所述衬底背面进行减薄暴露出形成于所述衬底内的介质层；形成贯穿所述介质层且连接至沟道柱结构的接触部；在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。

可选的，所述衬底包括体硅层、介质层、薄硅层组层，所述介质层形成在体硅层和薄硅层之间。

可选的，所述对所述衬底背面进行减薄暴露出形成在衬底内的介质层包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。

可选的，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线，位于同一列的沟道柱结构顶部连接至同一位线；所述源线与所述位线的长度方向相互垂直。

可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。

可选的，所述存储基底的形成方法包括：提供一衬底，在所述衬底正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述初始堆叠结构至衬底表面的沟道柱结构；形成贯穿所述初始堆叠结构至衬底表面的栅线隔槽；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层之间形成控制栅层；填充所述栅线隔槽，形成隔离墙。

可选的，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。

本发明的技术方案还提供一种存储器，包括：存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；位于衬底背面的介质层；贯穿所述介质层且连接至沟道柱结构底部的接触部；

位于所述介质层表面的源线，位于同一行的接触部连接至同一源线。

可选的，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线，位于同一列的沟道柱结构顶部连接至同一位线；所述源线与所述位线的长度方向相互垂直。

可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。

可选的，还包括：电路基底，所述存储基底正面与所述电路基底正面键合连接。

本发明的技术方案还提供一种存储器，包括：按照阵列排布的若干存储串，所述存储串包括竖直排列的若干串联的存储单元，每一存储单元包括控制栅极；位于同一列的存储串顶部连接至同一位线；位于同一行的存储串底部连接至同一源线。

本发明的技术方案还提供一种存储器的存储单元选择方法，包括：确定待选择的存储单元所在的存储串；对所述存储串连接至的源线施加源极电压；对所述存储串连接至的位线施加电源电压；对所述待选择的存储单元的控制栅极施加字线电压。

本发明的存储器的形成方法，在衬底背面形成连接沟道柱结构底部的源线，所述源线与存储堆叠结构位于衬底的两侧，无需在衬底内形成共源极掺杂区和贯穿所述存储堆叠结构的共源极接触部，因此，可以避免控制栅层和源极之间发生漏电。并且，与形成共源极接触部相比，由于源线的厚度较小，对衬底产生的应力较小，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述源线在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对源线产生的应力进行调整。

进一步的，形成的所述存储器可以通过对对应位置的位线和源线施加电压，选择对应的沟道柱结构，进而再通过控制栅层选择特定位置的存储单元。从而无需再形成存储块的分割墙、以及共源极接触部，无需通过存储块的选择、共源极接触部的选择以及沟道柱结构的选择等多个步骤对存储单元进行选择，从而简化存储器的存储单元的选择方式，提高存储器的存储密度，

附图说明

图1至图5为本发明一具体实施方式的存储器的形成过程的结构示意图；

图6A至图6B为本发明一具体实施方式的存储器的形成过程的结构示意图；

图7为本发明一具体实施方式的存储器的等效电路结构示意图。

具体实施方式

下面结合附图对本发明提供的存储器及其形成方法、存储器的存储单元的选择方法的具体实施方式做详细说明。

请参考图1，提供一存储基底，所述存储基底包括：衬底100以及形成于所述衬底正面的存储堆叠结构；所述存储堆叠结构内还形成有贯穿至衬底表面的沟道柱结构130、贯穿所述初始堆叠结构至衬底表面的隔离墙140。

所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI（绝缘体上硅）衬底或GOI(绝缘体上锗)衬底等，所述衬底100还可以为n型掺杂或p型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底100为绝缘体上硅衬底，包括体硅层111，介质层112以及位于介质层112表面的薄硅层113。所述薄硅层113的表面作为衬底100的正面，所述薄硅层113为单晶硅层。

所述存储堆叠结构包括交替堆叠的绝缘层121和控制栅层122，所述绝缘层121的材料为氧化硅，所述控制栅层122包括栅介质层以及控制栅极。所述存储堆叠结构包括核心区域，以及所述核心区域外围的台阶区域，所述沟道柱结构130形成于所述核心区域内。

所述沟道柱结构130包括贯穿存储堆叠结构的沟道孔、位于沟道孔底部衬底100的薄硅层113内的通道层131、位于沟道孔侧壁的功能侧墙132、覆盖所述功能侧墙132并连接所述通道层131的沟道层133、以及填充所述沟道孔的沟道介质层134。在刻蚀存储堆叠结构形成沟道孔之后，由于所述薄硅层113为单晶硅层，无需再通过外延生长形成通道层，只需要对沟道孔底部暴露的薄硅层113进行离子掺杂，形成导电的通道层131即可。在另一具体实施方式中，也可以在形成沟道孔之后，在沟道孔底部的薄硅层113表面继续外延形成半导体外延层，并对所述半导体外延层进行离子掺杂以形成导电的通道层131。所述通道层131表面可以高于所述薄硅层113或者与所述薄硅层113齐平。

所述功能侧墙132包括电荷阻挡层、电荷隧穿层以及电荷捕获层，通常为O-N-O（氧化硅-氮化硅-氧化硅）结构，所述沟道层133的材料为多晶硅，所述沟道介质层134的材料为氧化硅等绝缘介质材料。

所述隔离墙140的长度方向沿y轴方向，将所述控制栅层122隔离。图1中仅示出一个隔离墙140，在实际的存储器结构中，存储堆叠结构内形成若干平行排列的隔离墙140，将控制栅层122分割为若干区域。

所述沟道柱结构130顶部还形成有位线136，所述位线136的长度方向沿y轴方向，各位线之间平行排列，通过接触部135与沟道柱结构130顶部连接。沿y方向排列的同一列的沟道柱结构130顶部连接至同一条位线136。

所述衬底100上还覆盖有绝缘介质层150，以使得所述衬底100的堆叠结构上保持平坦，以及便于在介质层内形成电连接结构，例如形成沟道柱结构130顶部的接触部135以及位线136等。在所述台阶区域上方的绝缘介质层150内还可以形成有贯穿至各控制栅层122台阶处的字线接触部（图中未示出）。

以上所述的存储基底形成有存储器结构的若干存储单元，以及连接存储单元的位线、字线接触部等电连接结构。

上述基底的形成方法主要包括：提供一衬底100，在所述衬底100正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层121和牺牲层；形成贯穿所述初始堆叠结构至衬底100表面的沟道柱结构130；形成贯穿所述初始堆叠结构至衬底100表面的栅线隔槽；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层121之间去除牺牲层后形成的开口内形成控制栅层122；然后采用绝缘介质材料填充所述栅线隔槽，形成隔离墙140。由于所述栅线隔槽内只需要进行绝缘介质材料的填充，可以适当减小所述栅线隔槽的尺寸，进而提高存储器的存储密度。

请参考图2，提供电路基底200，将所述存储基底正面与所述电路基底200正面键合连接。

所述电路基底200内形成有CMOS控制电路，作为存储器的外围电路，所述电路基底200通过与所述存储基底键合连接，实现所述外围电路与存储单元之间的电连接。

所述电路基底200与存储基底之间为混合键合，包括介质层-介质层、介质层-导电层以及导电层-导电层之间键合类型。

请参考图3，对所述衬底100背面进行减薄，暴露出所述衬底100内的介质层112。

通过湿法刻蚀工艺，对所述衬底100背面进行减薄。该具体实施方式中，所述衬底100为SOI，可以采用对体硅层111具有较高刻蚀选择性的湿法刻蚀工艺，对体硅层111进行刻蚀，直至暴露出所述介质层112。

在其他具体实施方式中，也可以通过化学机械研磨或干法刻蚀工艺对衬底100背面进行减薄。

在将存储基底与电路基底200键合之后，再对所述衬底100背面进行减薄，可以避免减薄过程中，对存储基底正面的存储堆叠结构造成损伤。

在另一具体实施方式中，请参考图6A，所述存储基底的衬底600为单晶硅衬底；请参考图6B，对所述衬底600背面进行减薄至一定厚度后停止，较佳的，暴露出所述沟道柱结构130底部的通道层131底部。所述衬底600减薄后的厚度为1μm~2μm。然后，再在减薄后的衬底600背面形成介质层601，所述介质层601可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。所述介质层601的厚度可以为1μm~4μm，在其他具体实施例中，所述介质层601的厚度还可以为其他值。在该具体实施方式中，形成沟道柱结构130的过程中，沟道孔贯穿堆叠介质至衬底600内，然后在所述沟道孔底部的衬底600表面通过外延工艺形成半导体外延层，并对所述外延层进行掺杂，形成导电的所述通道层131。

请参考图4，形成贯穿所述介质层112且连接至沟道柱结构130底部的接触部400。

所述接触部400的形成方法包括：刻蚀所述介质层112，形成开口，所述开口暴露出所述沟道柱结构130底部的通道层131；在所述开口内填充导电材料，并进行平坦化，形成连接所述沟道柱结构130底部的接触部400。

可以以形成沟道孔的光罩，作为形成所述开口的光罩，使得所述开口位置与所述沟道柱结构130的位置和尺寸对应。所述开口的尺寸也可以小于所述通道层131的尺寸。

所述接触部400的材料可以为多晶硅、钨、铜、铝或金等导电材料。

请参考图5，在所述介质层112表面形成源线500，位于同一行的接触部400连接至同一源线500。

所述源线500的形成方法包括：形成覆盖所述介质层112和接触部400的导电材料层，对所述导电材料层进行图形化，形成若干与所述接触部400连接的源线500。所述源线500的材料为多晶硅、钨、铜、铝或金等导电材料，较佳的，所述源线500的材料为金属，如钨或铜，具有较低的电阻。

该具体实施方式中，所述源线500的长度方向沿x方向，各源线500之间平行排列。同一源线500连接至沿x方向排列的同一行的接触部400。所述源线500用于连接至所述存储器的源极电压，通过向某一根源线500提供源极电压，可以向与该源线500连接的一行沟道柱结构130底部提供源极电压。

该具体实施方式中，所述源线500与所述位线136的长度方向相互垂直，分别连接所述沟道柱结构130的底部和顶部，所述沟道柱结构130的底部为源极，所述沟道柱结构130的顶部为漏极。

所述源线500与所述位线136分别位于所述衬底的正面和背面，通过向源线500和位线136施加相应的电压，可以选中同时连接至该源线500和位线136的沟道柱结构130，再通过对对应位置的控制栅层122施加字线电压，即可选中对应位置处的存储单元。

上述存储器的形成方法，在衬底背面形成连接沟道柱结构底部的源线，与存储堆叠结构位于衬底的两侧，无需在衬底内形成共源极掺杂区和贯穿所述存储堆叠结构的共源极接触部，因此，可以避免控制栅层和源极之间发生漏电。并且，与形成共源极接触部相比，由于源线的厚度较小，对衬底产生的应力较小，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述源线在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对源线产生的应力进行调整。

进一步的，形成的所述存储器可以通过对对应位置的位线和源线施加电压，选择对应的沟道柱结构，进而再通过控制栅层选择特定位置的存储单元。从而无需再形成存储块的分割墙、以及共源极接触部，可以进一步提高存储器的存储密度，并简化存储器的存储单元的选择方式。

本发明的具体实施方式还提供一种存储器。

请参考图5，为本发明一存储器的结构示意图。

所述存储器包括：存储基底，所述存储基底包括薄硅层113、形成于所述薄硅层113正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至薄硅层113表面的沟道柱结构130和隔离墙140；位于薄硅层113背面的介质层112；贯穿所述介质层112且连接至沟道柱结构130底部的接触部400；位于所述介质层112表面的源线500，位于同一行的接触部400连接至同一源线500。

该具体实施方式中，所述薄硅层113和介质层112为SOI衬底减薄后的结构，所述薄硅层113为SOI衬底表面的单晶硅层，所述介质层112为SOI衬底中间的绝缘介质层。所述薄硅层113作为形成存储堆叠结构的衬底，在其他具体实施方式中，形成所述存储堆叠结构的衬底还可以为其他半导体衬底，例如单晶硅衬底减薄后剩余的部分；而所述介质层112为通过沉积工艺形成于衬底表面。所述减薄后的衬底厚度为1μm~2μm。

所述存储堆叠结构包括交替堆叠的绝缘层121和控制栅层122。所述绝缘层121的材料为氧化硅，所述控制栅层122包括栅介质层以及控制栅极。所述存储堆叠结构包括核心区域，以及所述核心区域外围的台阶区域，所述沟道柱结构130形成于所述核心区域内。

所述沟道柱结构130包括贯穿存储堆叠结构的沟道孔、位于沟道孔底部衬底内的通道层131、位于沟道孔侧壁的功能侧墙132、覆盖所述功能侧墙132并连接所述通道层131的沟道层133、以及填充所述沟道孔的沟道介质层134。所述功能侧墙132包括电荷阻挡层、电荷隧穿层以及电荷捕获层，通常为O-N-O（氧化硅-氮化硅-氧化硅）结构，所述沟道层133的材料为多晶硅，所述沟道介质层134的材料为氧化硅等绝缘介质材料。

所述隔离墙140的长度方向沿y轴方向，将不同区域的所述控制栅层122隔离。图5中仅示出一个隔离墙140，在实际的存储器结构中，存储堆叠结构内形成若干平行排列的隔离墙140，将控制栅层122分割为若干区域。

所述沟道柱结构130顶部还形成有位线136，所述位线136沿y轴方向排列，通过接触部135连接沟道柱结构130顶部，沿y方向排列的同一列的沟道柱结构130顶部连接至同一位线136。所述源线500与所述位线136的长度方向相互垂直。

所述衬底上还覆盖有绝缘介质层150，以使得所述衬底的堆叠结构上保持平坦，以及便于在介质层内形成电连接结构，例如形成沟道柱结构130顶部的接触部135以及位线136等。在所述台阶区域上方的绝缘介质层150内还可以形成有贯穿至各控制栅层122台阶处的字线接触部（图中未示出）。

以上所述的存储基底形成有存储器结构的若干存储单元，以及连接存储单元的位线、字线接触部等电连接结构。且通过隔离墙140将若干存储器单元分割为多个存储块。

所述存储器还包括：电路基底200，所述存储基底正面与所述电路基底200正面键合连接。所述电路基底200内形成有CMOS控制电路，作为存储器的外围电路，所述电路基底200通过与所述存储基底100键合连接，实现所述外围电路与存储单元之间的电连接。

所述介质层112可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。所述介质层112的厚度可以为1μm~4μm。

请参考图7，为本发明一具体实施方式的存储器的等效电路结构示意图。

所述存储器包括：按照阵列排布的若干存储串700，所述存储串700包括竖直排列的若干串联的存储单元701，每一存储单元701包括控制栅极。所述存储串700的顶部为该存储串700的漏极，所述存储串700的底部为该存储串700的源极。位于同一列（y方向）的存储串700顶部连接至同一位线710；位于同一行（x方向）的存储串700底部连接至同一源线720。

位于同一层，即在z方向位于同一高度的存储单元的控制栅极之间相互连接，为同一控制栅层，围绕所述存储串700的沟道设置。

本发明的具体实施方式还提供一种上述存储器的存储单元的选择方法：确定待选择的存储单元所在的存储串700；对所述存储单元所在的存储串700连接至的源线720施加源极电压；对所述存储单元所在的存储串700连接至的位线710施加电源电压，从而选中该存储串700；对所述待选择的存储单元701的控制栅极施加字线电压，从而选定所述存储单元701。

上述存储器的存储密度较高，且存储单元的选择方式简单，有利于提高存储单元的选择效率。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种存储器的形成方法，其特征在于，包括：

提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；

对所述衬底背面进行减薄；

在所述减薄后的衬底背面形成介质层；

形成贯穿所述介质层且连接至沟道柱结构底部的接触部；

在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。

2.一种存储器的形成方法，其特征在于，包括：

提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；

对所述衬底背面进行减薄暴露出形成于所述衬底内的介质层；

形成贯穿所述介质层且连接至沟道柱结构的接触部；

在所述介质层表面形成源线，位于同一行的接触部连接至同一源线。

3.根据权利要求2所述的存储器的形成方法，其特征在于，所述衬底包括体硅层、介质层、单晶硅层组层，所述介质层形成在体硅层和单晶硅层之间。

4.根据权利要求2所述的存储器的形成方法，其特征在于，所述对所述衬底背面进行减薄暴露出形成在衬底内的介质层包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。

5.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线，位于同一列的沟道柱结构顶部连接至同一位线；所述源线与所述位线的长度方向相互垂直。

6.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。

7.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储基底的形成方法包括：

提供一衬底，在所述衬底正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；

形成贯穿所述初始堆叠结构至衬底表面的沟道柱结构；

形成贯穿所述初始堆叠结构至衬底表面的栅线隔槽；

沿所述栅线隔槽去除所述牺牲层；

在相邻的绝缘层之间形成控制栅层；

填充所述栅线隔槽，形成隔离墙。

8.根据权利要求1或2所述的存储器的形成方法，其特征在于，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。

9.一种存储器，其特征在于，包括：

存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙；

位于衬底背面的介质层；

贯穿所述介质层且连接至沟道柱结构底部的接触部；

位于所述介质层表面的源线，位于同一行的接触部连接至同一源线。

10.根据权利要求9所述的存储器，其特征在于，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线，位于同一列的沟道柱结构顶部连接至同一位线；所述源线与所述位线的长度方向相互垂直。

11.根据权利要求9所述的存储器，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。

12.根据权利要求9所述的存储器，其特征在于，还包括：电路基底，所述存储基底正面与所述电路基底正面键合连接。

13.根据权利要求9所述的存储器，其特征在于，包括：

按照阵列排布的若干存储串，所述沟道柱结构形成所述存储串，所述存储串包括竖直排列的若干串联的存储单元，每一存储单元包括控制栅极；

位于同一列的存储串顶部连接至同一位线；

位于同一行的存储串底部连接至同一源线。