CN112437983B - 三维存储器件和用于形成三维存储器件的方法 - Google Patents

三维存储器件和用于形成三维存储器件的方法 Download PDF

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Abstract

公开了3D存储器件和用于形成3D存储器件的各实施例。在一个实施例中，一种3D存储器件包括：绝缘层；半导体层；包括交错的导电层和介电层的存储堆叠层；源极接触结构，该源极接触结构从绝缘层的相对于半导体层的相对侧垂直地延伸穿过绝缘层以与半导体层接触；以及沟道结构，该沟道结构垂直地延伸穿过存储堆叠层和半导体层进入绝缘层或源极接触结构中。

Description

三维存储器件和用于形成三维存储器件的方法
相关申请的交叉引用
本申请要求于2020年4月14日提交的题为“THREE-DIMENSIONAL MEMORY DEVICEWITH BACKSIDE SOURCE CONTACT”的国际申请No.PCT/CN2020/084600、于2020年4月14日提交的题为“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDESOURCE CONTACT”的国际申请No.PCT/CN2020/084603、于2020年4月27日提交的题为“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的国际申请No.PCT/CN2020/087295、于2020年4月27日提交的题为“three-dimensional memorydevice and method for forming the same”的国际申请No.PCT/CN2020/087296、于2020年5月27日提交的题为“THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092512、以及于2020年5月27日提交的题为“METHODS FOR FORMING THREE-DIMENSIONALMEMORY DEVICES”的国际申请No.PCT/CN2020/092513的优先权，上述所有申请通过引用的方式全部并入本文。
背景技术
本公开内容的各实施例涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造工艺来将平面存储单元缩放至较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且昂贵。因此，平面存储单元的存储器密度接近上限。
3D存储器架构可以解决平面存储单元的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自该存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件和用于制造3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括：绝缘层；半导体层；包括交错的导电层和介电层的存储堆叠层；源极接触结构，该源极接触结构从绝缘层的相对于半导体层的相对侧垂直地延伸穿过绝缘层以与半导体层接触；以及沟道结构，该沟道结构垂直地延伸穿过存储堆叠层和半导体层进入绝缘层或源极接触结构中。
在另一示例中，一种3D存储器件包括：绝缘层；半导体层；包括交错的导电层和介电层的存储堆叠层；以及垂直地延伸穿过存储堆叠层和半导体层的沟道结构。该沟道结构包括存储器膜和半导体沟道，并且半导体沟道沿沟道结构的侧壁的部分与半导体层的子层接触。该3D存储器件还包括：绝缘结构，该绝缘结构垂直地延伸穿过存储堆叠层进入半导体层中，其中，绝缘结构的底表面与绝缘层的顶表面齐平。
在又一示例中，公开了一种用于形成3D存储器件的方法。在衬底的第一侧依次形成停止层、第一绝缘层、牺牲层、第一半导体层和介电堆叠层。形成沟道结构，该沟道结构垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层中。形成开口，该开口垂直地延伸穿过介电堆叠层和第一半导体层并在牺牲层处停止以暴露牺牲层的一部分。通过开口、用第二半导体层来替换第一半导体层与第一绝缘层之间的牺牲层。从与衬底的所述第一侧相对的第二侧移除该衬底并在停止层处停止。
在又一示例中，公开了一种用于形成3D存储器件的方法。在衬底上依次形成第一绝缘层、牺牲层、第一半导体层和介电堆叠层。形成沟道结构，该沟道结构垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层中。用第二半导体层来替换第一半导体层与第一绝缘层之间的牺牲层。第一半导体层和第二半导体层中的至少一个半导体层掺杂有N型掺杂剂。N型掺杂剂在第一半导体层和第二半导体层中扩散。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与本描述一起进一步用以解释本公开内容的原理并使得本领域技术人员能够制作和使用本公开内容。
图1示出了根据本公开内容的各个实施例的在块存储区之间具有缝隙结构的3D存储器件的横截面平面视图。
图2示出了在图1中的3D存储器件的制造期间中间结构的横截面侧视图。
图3A和图3B示出了根据本公开内容的各个实施例的各个示例性3D存储器件的横截面侧视图。
图4示出了根据本公开内容的各个实施例的在块存储区之间具有绝缘结构的示例性3D存储器件的横截面侧视图。
图5A-图5L示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的制造过程。
图6示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的方法的流程图。
将参考附图来描述本公开内容的各实施例。
具体实施方式
尽管讨论了特定的配置和布置，但应该理解，这样做仅是出于说明性目的。本领域技术人员将认识到，可以使用其它配置和布置而不会偏离本公开内容的精神和范围。对于本领域技术人员将显而易见的是，本公开内容还可以用于各种其它应用。
应注意，在说明书中对“一个实施例”、“一实施例”、“示例性实施例”、“一些实施例”等等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可以不必包括该特定的特征、结构或特性。此外，此类短语不必指代相同实施例。此外，当结合实施例描述特定的特征、结构或特性时，结合其它实施例(无论是否明确地描述)实施此类特征、结构或特性将在本领域技术人员的知识内。
通常，可以至少部分地通过上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”或“该”之类的术语再次可以理解为传达单数使用或传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以理解为不必旨在传达排他性因素集合，而是可以替代地允许存在不一定明确地描述的另外因素。
应该容易地理解，本公开内容中的“在...上”、“在...上方”和“在...之上”的含义应该以最宽泛的方式来解读，以使得“在...上”不仅表示“直接在某事物上”，而且还包括“在某事物上(其间具有中间特征或层)”的含义，并且“在...上方”或“在...之上”不仅表示“在某事物上方或之上”的含义，而且还包括“在某事物上方或之上(其间没有中间特征或层)”的含义(即，直接在某事物上)。
此外，在本文中可以使用空间相对术语(例如“下方”、“之下”、“下”、“之上”、“上”等等)以简化描述，以便描述一个元素或特征与另外元素或特征的关系，如附图中所示出的。空间相对术语旨在涵盖除了附图中所描绘的取向之外设备在使用或操作中的不同取向。装置可以以其它方式取向(旋转90度或处于其它取向)并且本文所使用的空间相对描述符同样可以相应地解读。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底自身可以被图案化。添加到衬底顶上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括广泛多样的半导体材料，例如硅、锗、砷化镓、磷化铟等等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个底层或上层结构上延伸，或者可以具有比底层或上层结构的范围小的范围。此外，层可以是均质或非均质连续结构的区域，该区域具有比该连续结构的厚度小的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或之处的任何一对水平表面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是层，可以在衬底中包括一个或多个层、和/或可以在衬底上、在衬底上方和/或在衬底下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连访问(VIA)接触件)以及一个或多个介电层。
如本文所使用的，术语“标称的/标称地(nominal/nominally)”是指组件或过程操作的特征或参数的在产品或过程的设计阶段期间设置的期望或目标值、连同高于和/或低于该期望值的值范围。值范围可以是由于制造过程中的轻微变动或容差。如本文所使用的，术语“约”指示可以基于与对象半导体器件相关联的特定技术节点而变化的给定量的值。基于该特定技术节点，术语“约”可以指示在例如值的10–30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)、以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
在一些3D NAND存储器件中，选择性地生长半导体插塞以围绕沟道结构的侧壁，例如，被称为侧壁选择性外延生长(SEG)。与在沟道结构的下端形成的另一类型的半导体插塞(例如，底部SEG)相比，形成侧壁SEG避免在沟道孔(也被称为“SONO”穿孔)的底表面处蚀刻存储器膜和半导体沟道，从而增大处理窗口，特别是在利用先进技术来制造3D NAND存储器件(例如具有96或更多级的多层架构)时。此外，侧壁SEG结构可以与背面过程组合以从衬底的背面形成源极接触结构，以避免正面源极接触结构与字线之间的泄漏电流和寄生电容并增加有效器件区域。
由于背面过程需要减薄衬底，因此这面临诸如在减薄过程中难以在晶片级控制厚度均匀性的挑战。这些挑战限制了具有侧壁SEG结构和背面过程的3D NAND存储器件的成品率。
此外，现有的3D存储器件通常包括由平行缝隙结构(例如，栅极线缝隙(GLS))分隔开的多个块存储区(memory block)。例如，如图1中所示，3D存储器件100包括多个块存储区101，这些块存储区101由在x方向(例如，字线方向)上横向延伸的缝隙结构122分隔开。在每个块存储区101中，具有“H”个切口(未示出)的缝隙结构122还将块存储区101分隔成多个指存储区(memory finger)103，其中每个指存储区包括沟道结构112的阵列。应注意，图1中包括x和y轴以说明晶片平面中的两个正交方向。x方向是字线方向，并且y方向是位线方向。在y方向(例如，位线方向)上布置的相邻块存储区101由在x方向(例如，字线方向)上横向延伸的各个缝隙结构122分隔开。
在制造3D存储器件时，缝隙结构122的形状和尺寸可能容易受到波动，从而潜在地影响最终器件的性能。填充有导电材料(例如钨(W))的缝隙结构122还会引入显著的应力以造成晶片弯曲或扭曲。在填充有填充材料之前块存储区101之间的缝隙结构122的长的连续缝隙开口还可能造成相邻堆叠结构在制造过程期间塌陷，从而降低成品率。由此，在一些3D存储器件中，在缝隙结构122中形成利用与填充缝隙结构122的材料不同的绝缘材料(例如，二氧化硅)来填充的支撑结构123(例如，虚设沟道结构)，以使得3D存储器件在制造过程期间不太容易变形或损坏，以及在制造之后调节3D存储器件的应力。
然而，当在缝隙结构122中形成支撑结构123时，支撑结构123与缝隙结构122之间的重叠部分(需要确保支撑结构与缝隙结构122之间的重叠)会由于用于形成绝缘结构的蚀刻和刨削过程而变成弱点。例如，如图2中所示，在3D存储器件100制造期间的中间结构包括衬底102和具有以下三个子层的半导体层104：顶部半导体层104-1、在最终产品中将被替换为另一半导体层的牺牲层104-2，以及底部半导体层104-3。图2在y方向(例如，位线方向)上示出了图1中的缝隙结构122和支撑结构123的重叠部分的横截面。缝隙结构122和支撑结构123均垂直地延伸穿过介电堆叠层(未示出)进入半导体层104中。在制造期间，例如，缝隙结构122和支撑结构123的重叠部分202与缝隙结构122或支撑结构123相比被蚀刻得更深以进入底部半导体层104-3中，这是因为向重叠部分202应用了两个蚀刻过程。重叠部分202过蚀刻到底部半导体层104-3中可能造成底部半导体层104-3稍后在移除牺牲层104-2时被无意地移除，从而降低成品率。
根据本公开内容的各个实施例提供了改善的3D存储器件及其制造方法。可以在牺牲多晶硅层下方形成介电层(即，绝缘层)而不是底部半导体层，以使得缝隙结构与支撑结构之间的重叠部分的底表面落在介电层而不是半导体层，以避免在牺牲层移除过程期间出现的弱点，如上所述。此外，在形成沟道结构时，沟道孔蚀刻可以在介电层内停止。这还可以增大沟道孔处理窗口。在一些实施例中，还在衬底上形成停止层以自动地停止背面减薄过程，以使得可以完全移除衬底，以避免晶片厚度均匀性控制问题并降低背面过程的制造复杂度。
图3A和图3B示出了根据本公开内容的各个实施例的各个示例性3D存储器件的横截面侧视图。在一些实施例中，图3A中的3D存储器件300包括衬底(未示出)，该衬底可以包括硅(例如，单晶硅)、锗硅(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其它适当的材料。在一些实施例中，衬底是减薄的衬底(例如，半导体层)，其是通过磨削、蚀刻、化学机械抛光(CMP)、或其任意组合来减薄的。注意，图3A中包括y和z轴以进一步说明3D存储器件300中的各组件的空间关系。3D存储器件300的衬底包括在y方向(即，位线方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，3D存储器件(例如，3D存储器件100)的一个组件(例如，层或器件)是在另一组件(例如，层或器件)“上”、“上方”、还是“下方”是当衬底被置于3D存储器件在z方向上的最低平面时在z方向(即，垂直方向)上相对于3D存储器件的衬底来确定的。贯穿本公开内容应用描述空间关系的相同概念。
在一些实施例中，3D存储器件300是非单片式3D存储器件的一部分，其中在不同衬底上分开地形成各组件并且随后以面对面的方式、面对背的方式、或背对背的方式接合。可以在与在其上形成图3A中所示的组件的存储器阵列衬底不同的单独外围器件衬底上形成用于促进3D存储器件300的操作的外围器件(未示出)，例如任何适当的数字、模拟、和/或混合信号外围电路。应理解，存储器阵列衬底可以从3D存储器件300移除，如下文详细描述的，并且外围器件衬底可以成为3D存储器件300的衬底。还应理解，取决于外围器件衬底和存储器阵列器件衬底接合的方式，存储器阵列器件(例如，如图3A中所示)可以处于原始位置或者可以在3D存储器件300中上下颠倒。为参考简单起见，图3A描绘了其中存储器阵列器件处于原始位置(即，未上下颠倒)的3D存储器件300的状态。然而，应理解，在一些示例中，图3A中所示的存储器阵列器件可以在3D存储器件300中上下颠倒，并且其相对位置可以相应地改变。贯穿本公开内容应用描述空间关系的相同概念。
如图3A和图3B中所示，3D存储器件300可以包括介电层(即，绝缘层)302。介电层302可以包括一个或多个层间介电(ILD)层(也被称为“金属间介电(IMD)层”)，其中可以形成互连线和VIA接触件。介电层302的ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)介电质、或其任意组合。在一些实施例中，介电层302包括氧化硅。
3D存储器件300还可以包括在介电层302上方的半导体层304。在一些实施例中，半导体层304被直接设置在介电层302上。在一些实施例中，半导体层304包括多晶硅。例如，根据一些实施例，半导体层304包括N型掺杂多晶硅层。即，半导体层304可以掺杂有任何适当的N型掺杂剂，例如，磷(P)、砷(Ar)或锑(Sb)，它们贡献自由电子并增加本征半导体的导电性。如下文详细描述的，由于扩散过程，半导体层304可以在垂直方向上具有标称地均匀掺杂浓度分布。在一些实施例中，半导体层304的掺杂浓度在约1019cm-3至约1022cm-3之间，例如在1019cm-3至1022cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3，1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、2×1021cm-3、3×1021cm-3、4×1021cm-3、5×1021cm-3、6×1021cm-3、7×1021cm-3、8×1021cm-3、9×1021cm-3、1022cm-3，由这些值中的任何一个值界定下端的任何范围，或在由这些值中的任意两个值限定的任何范围中)。虽然图3A示出了半导体层304在介电层302上方，如上所述，但应理解，在一些示例中，介电层302可以在半导体层304上方，这是因为图3A和图3B中所示的存储器阵列器件可以上下颠倒，并且它们的相对位置可以在3D存储器件300中相应地改变。在一些实施例中，图3A和图3B中所示的存储器阵列器件上下颠倒(在顶部)并接合到3D存储器件300中的外围器件(在底部)，以使得介电层302在半导体层304上方。
在一些实施例中，3D存储器件300还包括源极接触结构328，该源极接触结构328从半导体层304的相对于介电层302的相对侧(即，背面)垂直地延伸穿过介电层302，以与半导体层304接触。源极接触结构328的顶表面可以与半导体层304的底表面标称地齐平或进一步延伸到半导体层304中。源极接触结构328可以将3D存储器件300的NAND存储器串的源极从存储器阵列衬底(被移除)的背面通过半导体层304电连接到外围器件，并且因此在本文中也可以被称为“背面源极拾取”。源极接触结构328可以包括任何适当类型的接触件。在一些实施例中，源极接触结构328包括VIA接触件。在一些实施例中，源极接触结构328包括横向延伸的壁形接触件。源极接触结构328可以包括一个或多个导电层，例如金属层，例如钨(W)、钴(Co)、铜(Cu)或铝(Al)、或被导电粘合层(例如，氮化钛(TiN))围绕的硅化物层。
在一些实施例中，3D存储器件300是NAND闪存器件，其中以NAND存储器串的阵列的形式提供存储单元。每个NAND存储器串可以包括沟道结构312，该沟道结构312延伸穿过多个对，每一对包括堆叠导电层308和堆叠介电层310(在本文中被称为“导电层/介电层对”)。堆叠的导电层/介电层对在本文中也被称为存储堆叠层306。存储堆叠层306中的导电层/介电层对的数量(例如，32、64、96、128、160、192、224、256等等)确定3D存储器件300中的存储单元的数量。尽管在图3A和图3B中未示出，但应理解，在一些实施例中，存储堆叠层306可以具有多层(multi-deck)架构，例如包括下部存储器层和在该下部存储器层上的上部存储器层的双层架构。每个存储器层中成对的堆叠导电层308和堆叠介电层310的数目可以相同或不同。
存储堆叠层306可以包括多个交错的堆叠导电层308和堆叠介电层310。存储堆叠层306中的堆叠导电层308和堆叠介电层310可以在垂直方向上交替。换言之，除了在存储堆叠层306的顶部或底部的层之外，每个堆叠导电层308可以在两侧被两个堆叠介电层310邻接，并且每个堆叠介电层310可以在两侧被两个堆叠导电层308邻接。堆叠导电层308可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物、或其任意组合。每个堆叠导电层308可以包括被粘合层和栅极介电层324围绕的栅极电极(栅极线)。堆叠导电层308的栅极电极可以作为字线横向延伸，停止于存储堆叠层306的一个或多个阶梯结构(未示出)。堆叠介电层310可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任意组合。
如图3A和图3B中所示，每个沟道结构312垂直地延伸穿过存储堆叠层306和半导体层304进入介电层302中。即，沟道结构312可以包括三个部分：被介电层302围绕的下部部分(即，在半导体层304与介电层302之间的界面下方)，被半导体层304围绕的中间部分(即，在半导体层304的顶表面与底表面之间)，以及被存储堆叠层306围绕的上部部分(即，在半导体层304与存储堆叠层306之间的界面上方)。如本文所使用的，组件(例如，沟道结构312)的“上部/上端”是当衬底被置于3D存储器件300的最低平面中时在z方向上远离衬底的部分/端部，并且组件(例如，沟道结构312)的“下部/下端”是当衬底被置于3D存储器件300的最低平面中时在z方向上更接近衬底的部分/端部。在一些实施例中，每个沟道结构312垂直地延伸到介电层302中。例如，沟道结构312的下端可以低于介电层302的顶表面。因此，可以相应地增大沟道结构312的处理窗口。
在如图3A中所示的一些实施例中，沟道结构312在介电层302中与源极接触结构328横向地间隔开。例如，如图3A中所示，沟道结构312被介电层302围绕的下部部分在y方向上与介电层302中的源极接触结构328分隔开。在如图3B中所示的一些实施例中，沟道结构312延伸到源极接触结构328中，而不是延伸到介电层302中。因此，源极接触结构328可以与沟道结构312的下部部分的半导体沟道316接触。通过允许沟道结构312延伸到并直接接触源极接触结构328，可以增加源极接触结构328的特征尺寸，从而也增加了沟道结构312的覆盖余量。
沟道结构312可以包括填充有半导体材料(例如，作为半导体沟道316)和介电材料(例如，作为存储器膜314)的沟道孔。在一些实施例中，半导体沟道316包括硅，例如非晶硅、多晶硅或单晶硅。在一个示例中，半导体沟道316包括多晶硅。在一些实施例中，存储器膜314是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道孔的剩余空间可以部分地或完全地利用覆盖层318来填充，该覆盖层318包括介电材料，例如氧化硅和/或气隙。沟道结构312可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层318、半导体沟道316、存储器膜314的隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。遂穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅或其任意组合。阻挡层可包括氧化硅、氧氮化硅、高k介电质或其任意组合。在一个示例中，存储器膜314可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在一些实施例中，沟道结构312还包括在沟道结构312的上部部分的顶上的沟道插塞320。沟道插塞320可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞320用作NAND存储器串的漏极。
如图3A和图3B中所示，根据一些实施例，半导体沟道316沿沟道结构312的侧壁(例如，在沟道结构312的中间部分)的部分与半导体层304的子层309接触。即，根据一些实施例，存储器膜314在沟道结构312的与半导体层304的子层309邻接的中间部分中断开，从而使半导体沟道316暴露以与半导体层304的周围子层309接触。因此，半导体层304的围绕并接触半导体沟道316的子层309可以用作沟道结构312的“侧壁SEG”以代替如上所述的“底部SEG”，这可以缓解诸如覆盖控制、外延层形成和SONO穿孔之类的问题。如以下详细描述的，根据一些实施例，半导体层304的子层309与半导体层304的其余部分分开地形成。然而，应理解，由于半导体层304的子层309可以具有与半导体层304的其余部分相同的多晶硅材料，并且在扩散之后半导体层304中的掺杂浓度可以是标称地均匀的。因此，子层309可能无法与3D存储器件300中半导体层304的其余部分进行区分。然而，子层309是指半导体层304的在沟道结构312的中间部分中与半导体沟道316接触(而不是与存储器膜314接触)的部分。
如图3A和图3B中所示，3D存储器件300还可以包括绝缘结构322，每个绝缘结构垂直地延伸穿过存储堆叠层306中的交错的堆叠导电层308和堆叠介电层310。绝缘结构322可以是图1中的缝隙结构122的一个示例，其填充有介电质并且其中不包括导电接触件。根据一些实施例，绝缘结构322延伸穿过半导体层304的整个厚度，停止于介电层302的顶表面处。即，根据一些实施例，绝缘结构322的底表面与介电层302的顶表面标称地齐平。每个绝缘结构322也可以横向延伸以将沟道结构312分隔成多个块存储区(例如，作为图1中的缝隙结构122的一个示例)。即，可以通过绝缘结构322将存储堆叠层306划分成多个块存储区，以使得可以将沟道结构312的阵列分隔成每个块存储区。根据一些实施例，与包括正面源极接触结构的一些3D NAND存储器件中的缝隙结构不同，绝缘结构322中不包括任何接触件(即，不充当源极接触结构)，并且因此不会引入与堆叠导电层308(包括字线)的寄生电容和泄漏电流。在一些实施例中，每个绝缘结构322包括填充有一种或多种介电材料的开口(例如，缝隙)，该介电材料包括但不限于氧化硅、氮化硅、氧氮化硅或其任意组合。在一个示例中，每个绝缘结构322可以填充有作为绝缘体芯326氧化硅以及与围绕堆叠导电层308的栅极介电层324连接的高k介电质。
在一些实施例中，通过用N型掺杂剂来掺杂半导体层304，(即，消除P阱作为孔的源极)，3D存储器件300被配置为在根据一些实施例执行擦除操作时生成栅极感应的漏极泄漏(GIDL)辅助的体偏置。NAND存储器串的源极选择栅极周围的GIDL可以生成去往NAND存储器串中的孔电流，以提高用于擦除操作的体电势。
如图3A和图3B中所示，绝缘结构322垂直地延伸穿过存储堆叠层306和整个半导体层304，以使得绝缘结构322的底表面落在介电层302的顶表面。
例如，如图4中所示，在3D存储器件300的制造期间的中间结构包括介电层302和半导体层304，如上所述。图4示出了绝缘结构322和支撑结构423(例如，对应于图1和图2中的支撑结构123)的重叠部分的横截面。绝缘结构322和支撑结构423均垂直地延伸穿过存储堆叠层306(未示出)和整个半导体层304，以使得绝缘结构322和支撑结构423的底表面落在介电层302的顶表面上。在制造期间，绝缘结构322和支撑结构423的重叠部分402落在介电层302上，而不是半导体层304的一部分(例如，图2中的底部半导体层104-3)上。如上所述，这可以避免在牺牲层移除过程期间发生的弱点，并且可以避免因无意去除底部半导体层(例如，图2中的底部半导体层104-3)引起的降低成品率。
如上所述并且下面将进一步详细描述的，根据一些实施例，在其上形成介电层302、半导体层304、存储堆叠层306、沟道结构312和绝缘结构322的存储器阵列衬底从3D存储器件300移除，以使得3D存储器件300不包括存储器阵列衬底。
图5A-图5K示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的制造过程。图6示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的方法600的流程图。在图5A-图5K和图6中所描绘的3D存储器件的示例包括图3A和图3B中所描绘的3D存储器件300。图5A-图5K和图6将一起进行描述。应理解，方法600中所示出的操作不是穷举的，并且还可以在任何所示出的操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以与图6中所示的不同顺序来执行。
参考图6，方法600开始于操作602，在操作602中，在衬底的第一侧依次形成停止层、第一介电层(即，第一绝缘层)、牺牲层、第一半导体层和介电堆叠层。衬底可以是硅衬底或由任何合适材料(例如玻璃、蓝宝石、塑料，举几个示例)制成的载体衬底，以降低衬底的成本。第一侧可以是衬底的正面，可以在该正面形成半导体器件。在一些实施例中，停止层可以包括氮化硅。介电层可包括介电材料，包括但不限于氧化硅、氮化硅、氧氮化硅或其任意组合。在一些实施例中，为了形成牺牲层，依次形成第一牺牲层和第二牺牲层。第一牺牲层可以包括多晶硅或氮化硅，并且第二牺牲层可以包括氮氧化硅。介电堆叠层可以包括多个交错的堆叠牺牲层和堆叠介电层。在一些实施例中，第一半导体层包括多晶硅。
如图5A中所示，在衬底502的正面依次形成停止层503、第一介电层(即，第一绝缘层)505、第一牺牲层507、第二牺牲层509、第一半导体层511和介电堆叠层508。衬底502可以是硅衬底，或由任何合适材料(例如玻璃、蓝宝石、塑料，举几个示例)制成的载体衬底。在一些实施例中，停止层503包括氮化硅。如下面详细描述的，在从背面移除衬底502时，停止层503可以用作停止层，并且因此可以包括除了衬底502的材料之外的任何其他合适材料。应理解，在一些实施例中，可以在衬底502与停止层503之间形成垫氧化物层(例如，氧化硅层)以缓和不同层之间的应力。类似地，可以在停止层503与第一介电层505之间形成另一垫氧化物层，以缓和它们之间的应力。
第一牺牲层507和第二牺牲层509在本文中可以被统称为牺牲层。在一些实施例中，第一牺牲层507和第二牺牲层509分别包括多晶硅或氮化硅以及氮氧化硅。如下面详细描述的，第一牺牲层507稍后可以选择性地移除，并且因此可以包括相对于氧化硅具有高蚀刻选择性(例如，大于约5)的任何其他合适的材料，例如多晶硅、氮化硅、或碳。第二牺牲层509可以在蚀刻第一牺牲层507时用作停止层，并且稍后可以选择性地移除，并且因此可以包括相对于多晶硅(第一牺牲层507和第一半导体层511的材料)具有高蚀刻选择性(例如，大于约5)的任何其他合适的材料。
停止层503、第一介电层505、第一牺牲层507、第二牺牲层509和第一半导体层511(或它们之间的任何其他层)可以通过使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电式沉积、任何其他合适的沉积工艺或其任意组合)在多个循环中按此顺序依次沉积对应的材料来形成。在一些实施例中，第一半导体层511掺杂有N型掺杂剂，例如P、As或Sb。在一个示例中，可以在沉积多晶硅材料之后使用离子注入工艺来掺杂第一半导体层511。在另一示例中，当沉积多晶硅以形成第一半导体层511时，可以执行N型掺杂剂的原位掺杂。应理解，在一些示例中，在该阶段第一半导体层511未掺杂有N型掺杂剂。
如图5A中所示，在第一半导体层511上形成包括多对第一介电层(被称为“堆叠牺牲层512”)和第二介电层(被称为“堆叠介电层510”)的介电堆叠层508。根据一些实施例，介电堆叠层508包括交错的堆叠牺牲层512和堆叠介电层510。堆叠介电层510和堆叠牺牲层512可以替代地沉积在第一半导体层511上以形成介电堆叠层508。在一些实施例中，每个堆叠介电层510包括氧化硅层，并且每个堆叠牺牲层512包括氮化硅层。介电堆叠层508可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任意组合)来形成。在一些实施例中，在第一半导体层511与介电堆叠层508之间形成垫氧化物层(例如，氧化硅层，未示出)。
如图6中所示，方法600行进到操作604，在操作604中形成沟道结构，该沟道结构垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一介电层中。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一介电层中的沟道孔，并且沿沟道孔的侧壁依次形成存储器膜和半导体沟道。在一些实施例中，在半导体沟道上方形成沟道插塞并与该半导体沟道接触。如上面提到的并且在下面详细描述的，在一些实施例中，代替延伸到介电层中，沟道结构还可以延伸到源极接触结构中。例如，源极接触结构可以稍后在介电层中形成，横向地延伸以与沟道结构的在介电层内的部分接触。可以将沟道结构视为延伸到源极接触结构中并在源极接触结构内停止。
如图5A中所示，沟道孔是垂直地延伸穿过介电堆叠层508、第一半导体层511以及牺牲层509和511、在第一介电层505内停止的开口。在一些实施例中，形成多个开口，以使得每个开口变成用于在稍后过程中生长各个沟道结构514的位置。在一些实施例中，用于形成沟道结构514的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻工艺，例如深离子反应蚀刻(DRIE)。根据一些实施例，对沟道孔的蚀刻持续直到在第一介电层505内停止，例如沟道孔延伸至低于第一介电层505的顶表面。在一些实施例中，可以控制蚀刻条件(例如蚀刻速率和时间)以确保每个沟道孔已到达第一介电层505并在第一介电层505内停止，以增加沟道孔的处理窗口以及在沟道孔中其中形成的沟道结构514。
如图5A中所示，沿沟道孔的侧壁和底表面按此顺序依次形成存储器膜516(包括阻挡层、存储层和隧穿层)和半导体沟道518。在一些实施例中，首先沿沟道孔的侧壁和底表面沉积存储器膜516，并且随后在存储器膜516之上沉积半导体沟道518。随后可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任意组合)按此顺序依次沉积阻挡层、存储层和隧穿层，以形成存储器膜516。随后可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任意组合)在存储器膜516的遂穿层之上沉积半导体材料(例如多晶硅)来形成半导体沟道518。在一些实施例中，随后沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成存储器膜516和半导体沟道518。
如图5A中所示，在沟道孔中并在半导体沟道518之上形成覆盖层520，以完全或部分地填充沟道孔(例如，没有或具有气隙)。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任意组合)沉积介电材料(例如氧化硅)来形成覆盖层520。随后可以在沟道孔的上部部分中形成沟道插塞522。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻工艺来移除并平坦化存储器膜516、半导体沟道518和覆盖层520的在介电堆叠层508的顶表面上的部分。随后可以通过湿法蚀刻和/或干法蚀刻半导体沟道518和覆盖层520的在沟道孔的上部部分中的部分来在该沟道孔的上部部分中形成凹部。随后可以用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任意组合)，通过将半导体材料(例如多晶硅)沉积到凹部中来形成沟道插塞522。根据一些实施例，由此形成穿过介电堆叠层508、第一半导体层511以及牺牲层509和511进入第一介电层505中的沟道结构514。
如图6中所示，方法600行进到操作606，在操作606中形成开口，该开口垂直地延伸穿过介电堆叠层和第一半导体层并在牺牲层处停止以暴露牺牲层的一部分。在一些实施例中，形成开口在第二牺牲层处停止。
如图5B中所示，缝隙524是所形成的垂直地延伸穿过介电堆叠层508和第一半导体层511、在第二牺牲层509处停止的开口，该开口暴露第二牺牲层509的一部分。在一些实施例中，用于形成缝隙524的制造工艺包括湿法蚀刻和/或干法蚀刻工艺，例如DRIE。在一些实施例中，首先蚀刻介电堆叠层508的堆叠介电层510和堆叠牺牲层512。介电堆叠层508的蚀刻在第一半导体层511的顶表面可以不停止，并且可以以各种深度(即，刨削变动)进一步延伸到第一半导体层511中。因此，由于第二牺牲层509和第一牺牲层511的材料(例如，多晶硅)之间的蚀刻选择性，因此可以执行第二蚀刻过程(有时被称为后蚀刻处理)以蚀刻第一半导体层511直至被第二牺牲层509(例如，氮氧化硅层)停止。
如图6中所示，方法600行进到操作608，在操作608中通过开口、用第二半导体层来替换第一半导体层与第一介电层之间的牺牲层。在一些实施例中，第二半导体层包括多晶硅。在一些实施例中，为了用第二半导体层替换牺牲层，通过开口来移除牺牲层，以在第一半导体层与第一介电层之间形成空腔，通过开口来移除存储器膜的一部分，以暴露半导体沟道沿沟道孔的侧壁的部分，并且通过开口将多晶硅沉积到空腔中以形成第二半导体层。在一些实施例中，第一或第二半导体层中的至少一个半导体层掺杂有N型掺杂剂。N型掺杂剂可以在第一半导体层和第二半导体层中扩散。
如图5C中所示，通过沿缝隙524的侧壁沉积一种或多种介电质(例如高k介电质)来沿缝隙524的侧壁形成间隔物528。间隔物528的底表面(以及第二牺牲层509在缝隙524中的一部分(如果仍然保留的话))可以使用湿法蚀刻和/或干法蚀刻工艺来打开，以暴露第一牺牲层507的一部分(如图5B所示，例如，多晶硅层)。在一些实施例中，随后通过湿法蚀刻和/或干法蚀刻来移除第一牺牲层507以形成空腔526。在一些实施例中，第一牺牲层507包括多晶硅，间隔物528包括高k介电质，第二牺牲层509包括通过缝隙524施加四甲基氢氧化铵(TMAH)蚀刻剂来蚀刻的氮氧化硅，该蚀刻可以由间隔物528的高k介电质以及第二牺牲层509的氮氧化硅停止。即，根据一些实施例，第一牺牲层507的移除不会影响分别由间隔物528和第二牺牲层509保护的介电堆叠层508和第一半导体层511。
如图5D中所示，移除存储器膜516在空腔526中暴露的部分，以暴露半导体沟道518沿沟道结构514的侧壁的部分。在一些实施例中，阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)和遂穿层(例如，包括氧化硅)的一部分经由通过缝隙524和空腔526施加蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来进行蚀刻。可以由间隔物528和半导体沟道518来停止蚀刻。即，根据一些实施例，移除存储器膜516在空腔526中暴露的部分不会影响(由间隔物528保护的)介电叠层508和包括多晶硅的半导体沟道518以及被半导体沟道518包封的覆盖层520。在一些实施例中，第二牺牲层509(包括氮氧化硅)也通过相同的蚀刻工艺被移除。
如图5E中所示，在第一半导体层511与第一介电层505之间形成第二半导体层530。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任意组合)，经过缝隙524将多晶硅沉积到空腔526(如图5D中所示)中来形成第二半导体层530。在一些实施例中，移除保留在缝隙524的下部部分中的多晶硅，以使得缝隙524的底表面与第一介电层505的顶表面齐平，并且第一介电层505的一部分从缝隙524暴露，如图5F中所示。在一些实施例中，当沉积多晶硅以形成第二半导体层530时，执行N型掺杂剂(例如P、As或Sb)的原位掺杂。第二半导体层530可以填充空腔526以与沟道结构514的半导体沟道518的暴露部分接触。应理解，取决于第一半导体层511是否掺杂有N型掺杂物，可以掺杂或不掺杂第二半导体层530，这是因为第一半导体层511和第二半导体层530中的至少一个可能需要掺杂有N型掺杂剂。在一些实施例中，使用热扩散工艺(例如退火)在第一半导体层511和第二半导体层530中的至少一个半导体层中扩散N型掺杂剂以在垂直方向上在第一半导体层511和第二半导体层530中实现均匀的掺杂浓度分布。例如，扩散之后的掺杂浓度可以在1019cm-3至1022cm-3之间。如上所述，由于第一半导体层511和第二半导体层530中的每个半导体层包括具有标称地相同的掺杂浓度的相同多晶硅材料，因此第一半导体层511和第二半导体层530之间的界面可能变得无法区分。因此，第一半导体层511和第二半导体层530在扩散之后可以被共同地视为半导体层。
如图6中所示，方法600行进到操作610，在操作610中使用所谓的“栅极替换工艺”，通过开口、用存储堆叠层来替换介电堆叠层。如图5F中所示，使用湿法蚀刻和/或干法蚀刻来移除第二半导体层530的一部分和沿缝隙524如图5E中所示)的侧壁形成的任何剩余间隔物528(，以通过缝隙524暴露介电堆叠层508的堆叠牺牲层512。第一介电层505上的第二半导体层530沿缝隙524的部分(图5E中所示)也使用湿法蚀刻和/或干法蚀刻来移除，以使得缝隙524在第一介电层505的顶表面处停止。可以控制蚀刻工艺(例如，通过控制蚀刻速率和/或时间)，以使得第二半导体层530的剩余部分仍然保留在第一半导体层511和第一介电层505之间并且与沟道结构514的半导体沟道518接触。
如图5G中所示，可以通过栅极替换工艺(即，用堆叠导电层536替换堆叠牺牲层512)来形成存储堆叠层534。存储堆叠层534因此可以包括在第一半导体层511上的交错的堆叠导电层536和堆叠介电层510。在一些实施例中，为了形成存储堆叠层534，经由通过缝隙524施加蚀刻剂来移除堆叠牺牲层512，以形成多个横向凹部。随后可以通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任意组合)沉积一种或多种导电材料来将堆叠导电层536沉积到横向凹部中。根据一些实施例，沟道结构514由此垂直地延伸穿过存储堆叠层534和包括第一半导体层511和第二半导体层530的半导体层，在第一介电层505处停止。
如图6中所示，方法600行进到操作612，在操作612中在开口中形成绝缘结构。在一些实施例中，为了形成绝缘结构，将一种或多种介电材料沉积到开口中以填充该开口。如图5H中所示，在缝隙524(图5G中所示)中形成绝缘结构542。可以通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任意组合)在缝隙524中沉积一种或多种介电材料(例如高k介电质(也作为栅极介电层538)和氧化硅)作为绝缘芯540，以在具有或没有气隙的情况下完全或部分地填充缝隙524来形成绝缘结构542。
如图6中所示，方法600行进到操作614，在操作614中从与衬底的第一侧相反的第二侧移除衬底并在停止层处停止。第二侧可以是衬底的背面。如图5I中所示，从背面移除衬底502(图5H中所示)。尽管在图5I中未示出，但应理解，图5H中的中间结构可以上下颠倒以在中间结构的顶上具有衬底502。在一些实施例中，使用CMP、研磨、湿法蚀刻和/或干法蚀刻直至被停止层503(例如，氮化硅层)停止来完全移除衬底502。在一些实施例中，使用硅CMP来移除衬底502(硅衬底)，其中该硅CMP在到达具有除硅之外的材料的停止层503时自动停止，即，用作背面CMP停止层。在一些实施例中，使用通过TMAH的湿法蚀刻来移除衬底502(硅衬底)，该湿法蚀刻在到达具有除硅之外的材料的停止层503时自动停止，即，用作背面蚀刻停止层。然而，停止层503可以确保完全移除衬底502，而无需考虑减薄之后的厚度均匀性。
如图6中所示，方法600行进到操作616，在操作616中形成垂直地延伸穿过介电层并在半导体层处停止的源极接触结构。源极接触结构与第二半导体层接触。如图5J中所示，使用湿法蚀刻和/或干法蚀刻来移除停止层503以暴露第一介电层505。可以通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任意组合)在第一介电层505的顶上沉积介电材料(例如氧化硅)来在第一介电层505的第二侧形成第二介电层(即，第二绝缘层)506。在一些实施例中，由于第一介电层505和第二介电层506中的每个介电层都包括相同的介电材料(例如氧化硅)，因此第一介电层505和第二介电层506之间的界面可能变得无法区分。因此，第一介电层505和第二介电层506在沉积之后可以被统称为介电层(即，绝缘层)544。
在一些实施例中，如图5K中所示，形成垂直地延伸穿过介电层544以与第二半导体层530接触的背面源极接触结构546。源极接触结构546与介电层544的第一介电层505中的沟道结构514横向地间隔开。在一些实施例中，通过以下操作来形成源极接触结构546：首先使用湿法蚀刻和/或干法蚀刻(例如RIE)来蚀刻垂直地延伸穿过介电层544进入第二半导体层530中的开口，之后例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任意组合)沉积TiN来在开口的侧壁和底表面之上形成粘合层。随后可以例如通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电式电镀、或其任意组合)沉积金属(例如，W)在粘合层之上形成导电层来形成源极接触结构546。
在一些实施例中，如图5L中所示，形成源极接触结构546，该源极接触结构546垂直地延伸穿过介电层544以与第二半导体层530接触以及与沟道结构514的邻接介电层544的第一介电层505的部分接触。
例如，通过首先蚀刻垂直地延伸穿过介电层544进入第二半导体层530中的开口来形成源极接触结构546。还通过移除存储器膜516的邻接介电层505的部分来形成源极接触结构546，以暴露半导体沟道518的邻接介电层505的部分以与源极接触结构546接触。在一些实施例中，当蚀刻存储器膜516的一部分时，阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)和隧穿层(例如，包括氧化硅)的各部分经由通过用于形成源极接触结构546的开口施加蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来进行蚀刻。蚀刻可以由半导体沟道518停止。即，根据一些实施例，移除存储器膜516的在第一介电层505内的部分不会影响包括多晶硅的半导体沟道518和被半导体沟道518包封的覆盖层520。半导体沟道518的剩余部分因此可以用作停止层，以防止对沟道结构514的任何另外蚀刻。
根据本公开内容的一个方面，一种3D存储器件包括：绝缘层；半导体层；包括交错的导电层和介电层的存储堆叠层；源极接触结构，该源极接触结构从绝缘层的相对于半导体层的相对侧垂直地延伸穿过绝缘层以与半导体层接触；以及沟道结构，该沟道结构垂直地延伸穿过存储堆叠层和半导体层进入绝缘层或源极接触结构中。
在一些实施例中，沟道结构垂直地延伸到绝缘层中并在绝缘层中横向地与源极接触结构间隔开。
在一些实施例中，沟道结构垂直地延伸到源极接触结构中。
在一些实施例中，该3D存储器件还包括垂直地延伸穿过存储堆叠层进入半导体层的绝缘结构。
在一些实施例中，绝缘结构的底表面的至少一部分与绝缘层的顶表面齐平。
在一些实施例中，沟道结构包括存储器膜和半导体沟道，并且半导体沟道沿沟道结构的侧壁的部分与半导体层的子层接触。
在一些实施例中，半导体层包括多晶硅。
在一些实施例中，半导体层包括N型掺杂的多晶硅层。
根据本公开内容的另一方面，一种3D存储器件包括：绝缘层；半导体层；包括交错的导电层的存储器；垂直地延伸穿过存储堆叠层和半导体层的沟道结构；以及垂直地延伸穿过存储堆叠层进入半导体层的绝缘结构。沟道结构包括存储器膜和半导体沟道，并且半导体沟道沿沟道结构的侧壁的部分与半导体层的子层接触。该3D存储器件还包括垂直地延伸穿过存储堆叠层进入半导体层的绝缘结构。绝缘结构的底表面与绝缘层的顶表面齐平。
在一些实施例中，该3D存储器件还包括源极接触结构，该源极接触结构从绝缘层的相对于半导体层的相对侧垂直地延伸穿过绝缘层以与半导体层接触。
在一些实施例中，沟道结构垂直地延伸到绝缘层中并在绝缘层中横向地与源极接触结构间隔开。
在一些实施例中，沟道结构垂直地延伸到源极接触结构中。
在一些实施例中，半导体层包括多晶硅。
在一些实施例中，半导体层包括N型掺杂的多晶硅层。
根据本公开内容的另外又一方面，公开了一种用于形成3D存储器件的方法。在衬底的第一侧依次形成停止层、第一绝缘层、牺牲层、第一半导体层和介电堆叠层。形成沟道结构，该沟道结构垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层。形成开口，该开口垂直地延伸穿过介电堆叠层和第一半导体层并在牺牲层处停止以暴露牺牲层的一部分。通过开口、用第二半导体层来替换第一半导体层与第一绝缘层之间的牺牲层。从与衬底的第一侧相对的第二侧移除该衬底并在停止层处停止。
在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层的沟道孔，并且依次形成沿沟道孔的侧壁的存储器膜和半导体沟道。
在一些实施例中，移除停止层，形成与第一绝缘层接触的第二绝缘层、以及垂直地延伸穿过第一和第二绝缘层以与第二半导体层接触的源极接触结构。
在一些实施例中，源极接触结构在第一绝缘层中与沟道结构间隔开。
在一些实施例中，为了形成源极接触结构，移除沟道结构的存储器膜在第一绝缘层中的部分并在沟道结构的半导体处停止。
在一些实施例中，停止层包括氮化硅，并且第一绝缘层包括氧化硅。
在一些实施例中，为了形成牺牲层，形成第一牺牲层和第二牺牲层，并且形成开口在第二牺牲层处停止。
在一些实施例中，第一牺牲层包括多晶硅，并且第二牺牲层包括氮氧化硅。
在一些实施例中，为了用第二半导体层来替换牺牲层，通过开口来移除牺牲层以在第一半导体层与第一绝缘层之间形成空腔。通过开口移除存储器膜的一部分以暴露半导体沟道沿沟道孔的侧壁的部分，并且通过开口将多晶硅沉积到空腔中以形成第二半导体层。
在一些实施例中，第一半导体层和第二半导体层中的至少一个半导体层掺杂有N型掺杂剂。N型掺杂剂在第一半导体层和第二半导体层中扩散。
在一些实施例中，在移除衬底之前，在开口中形成绝缘结构。绝缘结构与第一绝缘层接触。
根据本公开内容的另外又一方面，公开了一种用于形成3D存储器件的方法。在衬底上依次形成第一绝缘层、牺牲层、第一半导体层和介电堆叠层。形成沟道结构，该沟道结构垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层。用第二半导体层来替换第一半导体层与第一绝缘层之间的牺牲层。第一半导体层和第二半导体层中的至少一个半导体层掺杂有N型掺杂剂。N型掺杂剂在第一半导体层和第二半导体层中扩散。
在一些实施例中，在用第二半导体层替换牺牲层之前，形成开口，该开口垂直地延伸穿过介电堆叠层和第一半导体层并在牺牲层处停止以暴露牺牲层的一部分，以使得牺牲层通过该开口被替换为第二半导体层。
在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过介电堆叠层、第一半导体层和牺牲层进入第一绝缘层的沟道孔。依次形成沿沟道孔的侧壁的存储器膜和半导体沟道。
在一些实施例中，形成衬底与第一绝缘层之间的停止层。从衬底的相对于停止层的相对侧移除该衬底并在停止层处停止。
在一些实施例中，在移除衬底之后，移除停止层，并形成与第一绝缘层接触的第二绝缘层。形成源极接触结构，该第二源极接触结构垂直地延伸穿过第一绝缘层和第二绝缘层以与第二半导体层接触。
在一些实施例中，源极接触结构在第一绝缘层中与沟道结构间隔开。
在一些实施例中，为了形成源极接触结构，移除沟道结构的存储器膜在第一绝缘层中的部分并在沟道结构的半导体处停止。
在一些实施例中，在移除衬底之前，通过第二半导体层在开口中形成绝缘结构。绝缘结构与第一绝缘层接触。
在一些实施例中，停止层包括氮化硅。
在一些实施例中，为了形成牺牲层，依次形成第一牺牲层和第二牺牲层。形成在第二牺牲层处停止的开口。
在一些实施例中，第一牺牲层包括多晶硅或氮化硅，并且第二牺牲层包括氮氧化硅。
在一些实施例中，为了用第二半导体层来替换牺牲层，通过开口来移除牺牲层以在第一半导体层与第一绝缘层之间形成空腔。通过开口移除存储器膜的一部分以暴露半导体沟道沿沟道孔的侧壁的部分。通过开口将多晶硅沉积到空腔中以形成第二半导体层。
在一些实施例中，第一和第二半导体层中的每个半导体层包括多晶硅。
对特定实施例的前述描述将因此揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的指示，在无需过度实验的情况下容易地修改和/或适应此类特定实施例的各种应用，而不会脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，此类适应和修改旨在落入所公开实施例的等效方案的含义和范围内。要理解，本文的措辞和术语是出于描述而非限制的目的，以使得本说明书的术语或措辞将由技术人员根据教导和指导来解释。
上面已经借助于示出特定功能及其关系的实现方式的功能构建块描述了本公开内容的各实施例。为了描述方便起见，在本文中已任意定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。
发明内容部分和摘要部分可以阐述发明人所设想的本公开内容的一个或多个但不是全部示例性实施例，并且因此并非旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应该由任何上述示例性实施例限制，而应仅根据所附权利要求及其等效方案来限定。

Claims (40)

1.一种三维(3D)存储器件，包括：
绝缘层；
半导体层；
包括交错的导电层和介电层的存储堆叠层；
源极接触结构，所述源极接触结构从所述绝缘层的相对于所述半导体层的相对侧垂直地延伸穿过所述绝缘层以与所述半导体层接触；以及
沟道结构，所述沟道结构垂直地延伸穿过所述存储堆叠层和所述半导体层进入所述绝缘层或所述源极接触结构中。
2.根据权利要求1所述的3D存储器件，其中，所述沟道结构垂直地延伸到所述绝缘层中并在所述绝缘层中横向地与所述源极接触结构间隔开。
3.根据权利要求1所述的3D存储器件，其中，所述沟道结构垂直地延伸到所述源极接触结构中。
4.根据权利要求1-3中任一项所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直地延伸穿过所述存储堆叠层进入所述半导体层中。
5.根据权利要求4所述的3D存储器件，其中，所述绝缘结构的底表面与所述绝缘层的顶表面齐平。
6.根据权利要求1-3中任一项所述的3D存储器件，其中，所述沟道结构包括存储器膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述半导体层的子层接触。
7.根据权利要求1-3中任一项所述的3D存储器件，其中，所述半导体层包括多晶硅。
8.根据权利要求1-3中任一项所述的3D存储器件，其中，所述半导体层包括N型掺杂多晶硅层。
9.一种三维(3D)存储器件，包括：
绝缘层；
半导体层；
包括交错的导电层和介电层的存储堆叠层；
沟道结构，所述沟道结构垂直地延伸穿过所述存储堆叠层和所述半导体层，其中，所述沟道结构包括存储器膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述半导体层的子层接触；以及
绝缘结构，所述绝缘结构垂直地延伸穿过所述存储堆叠层进入所述半导体层中，其中，所述绝缘结构的底表面与所述绝缘层的顶表面齐平。
10.根据权利要求9所述的3D存储器件，还包括源极接触结构，所述源极接触结构从所述绝缘层的相对于所述半导体层的相对侧垂直地延伸穿过所述绝缘层以与所述半导体层接触。
11.根据权利要求10所述的3D存储器件，其中，所述沟道结构垂直地延伸到所述绝缘层中并在所述绝缘层中横向地与所述源极接触结构间隔开。
12.根据权利要求10所述的3D存储器件，其中，所述沟道结构垂直地延伸到所述源极接触结构中。
13.根据权利要求9-12中任一项所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直地延伸穿过所述存储堆叠层进入所述半导体层中，其中，所述绝缘结构的底表面与所述绝缘层的顶表面齐平。
14.根据权利要求9-12中任一项所述的3D存储器件，其中，所述半导体层包括多晶硅。
15.根据权利要求9-12中任一项所述的3D存储器件，其中，所述半导体层包括N型掺杂多晶硅层。
16.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的第一侧依次形成停止层、第一绝缘层、牺牲层、第一半导体层和介电堆叠层；
形成沟道结构，所述沟道结构垂直地延伸穿过所述介电堆叠层、所述第一半导体层和所述牺牲层进入所述第一绝缘层中；
形成开口，所述开口垂直地延伸穿过所述介电堆叠层和所述第一半导体层并在所述牺牲层处停止以暴露所述牺牲层的一部分；
通过所述开口、用第二半导体层来替换所述第一半导体层与所述第一绝缘层之间的所述牺牲层；以及
从与所述衬底的所述第一侧相对的第二侧移除所述衬底并在所述停止层处停止。
17.根据权利要求16所述的方法，其中，形成所述沟道结构包括：
形成沟道孔，所述沟道孔垂直地延伸穿过所述介电堆叠层、所述第一半导体层和所述牺牲层进入所述第一绝缘层中；以及
沿所述沟道孔的侧壁依次形成存储器膜和半导体沟道。
18.根据权利要求17所述的方法，还包括，在移除所述衬底之后：
移除所述停止层；
形成与所述第一绝缘层接触的第二绝缘层；以及
形成源极接触结构，所述源极接触结构垂直地延伸穿过所述第一绝缘层和所述第二绝缘层以与所述第二半导体层接触。
19.根据权利要求18所述的方法，其中，所述源极接触结构在所述第一绝缘层中与所述沟道结构间隔开。
20.根据权利要求18所述的方法，其中，形成所述源极接触结构还包括：移除所述沟道结构的所述存储器膜在所述第一绝缘层中的部分并在所述沟道结构的所述半导体沟道处停止。
21.根据权利要求16-20中任一项所述的方法，其中，所述停止层包括氮化硅，并且所述第一绝缘层包括氧化硅。
22.根据权利要求16-20中任一项所述的方法，其中：
形成所述牺牲层包括：依次形成第一牺牲层和第二牺牲层；并且
形成所述开口在所述第二牺牲层处停止。
23.根据权利要求22所述的方法，其中，所述第一牺牲层包括多晶硅或氮化硅，并且所述第二牺牲层包括氮氧化硅。
24.根据权利要求17-20中任一项所述的方法，其中，用所述第二半导体层来替换所述牺牲层包括：
通过所述开口来移除所述牺牲层以在所述第一半导体层与所述第一绝缘层之间形成空腔；
通过所述开口来移除所述存储器膜的一部分以暴露所述半导体沟道的沿所述沟道孔的侧壁的部分；以及
通过所述开口将多晶硅沉积到所述空腔中以形成所述第二半导体层。
25.根据权利要求16-20中任一项所述的方法，其中，所述第一半导体层和所述第二半导体层中的至少一个掺杂有N型掺杂剂，并且所述方法还包括：将所述N型掺杂剂扩散到所述第一半导体层和所述第二半导体层中。
26.根据权利要求16-20中任一项所述的方法，还包括：在移除所述衬底之前，在所述开口中形成绝缘结构，其中，所述绝缘结构与所述第一绝缘层接触。
27.根据权利要求16-20中任一项所述的方法，其中，所述第一半导体层和所述第二半导体层中的每个半导体层包括多晶硅。
28.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上依次形成第一绝缘层、牺牲层、第一半导体层和介电堆叠层；
形成沟道结构，所述沟道结构垂直地延伸穿过所述介电堆叠层、所述第一半导体层和所述牺牲层进入所述第一绝缘层中；
用第二半导体层来替换所述第一半导体层与所述第一绝缘层之间的所述牺牲层，其中，所述第一半导体层和所述第二半导体层中的至少一者掺杂有N型掺杂剂；以及
将所述N型掺杂剂扩散到所述第一半导体层和所述第二半导体层中。
29.根据权利要求28所述的方法，还包括：在用所述第二半导体层来替换所述牺牲层之前，形成开口，所述开口垂直地延伸穿过所述介电堆叠层和所述第一半导体层并在所述牺牲层处停止以暴露所述牺牲层的一部分，以便通过所述开口用所述第二半导体层来替换所述牺牲层。
30.根据权利要求29所述的方法，其中，形成所述沟道结构包括：
形成沟道孔，所述沟道孔垂直地延伸穿过所述介电堆叠层、所述第一半导体层和所述牺牲层进入所述第一绝缘层中；以及
沿所述沟道孔的侧壁依次形成存储器膜和半导体沟道。
31.根据权利要求30所述的方法，还包括：
在所述衬底与所述第一绝缘层之间形成停止层；以及
从所述衬底的相对于所述停止层的相对侧移除所述衬底并在所述停止层处停止。
32.根据权利要求31所述的方法，还包括，在移除所述衬底之后：
移除所述停止层；
形成与所述第一绝缘层接触的第二绝缘层；以及
形成源极接触结构，所述源极接触结构垂直地延伸穿过所述第一绝缘层和所述第二绝缘层以与所述第二半导体层接触。
33.根据权利要求32所述的方法，其中，所述源极接触结构在所述第一绝缘层中与所述沟道结构间隔开。
34.根据权利要求32所述的方法，其中，形成所述源极接触结构还包括：移除所述沟道结构的所述存储器膜在所述第一绝缘层中的部分并在所述沟道结构的所述半导体沟道处停止。
35.根据权利要求31-34中任一项所述的方法，还包括：在移除所述衬底之前，在通过所述第二半导体层在所述开口中形成绝缘结构，其中，所述绝缘结构与所述第一绝缘层接触。
36.根据权利要求31-34中任一项所述的方法，其中，所述停止层包括氮化硅。
37.根据权利要求29-34中任一项所述的方法，其中：
形成所述牺牲层包括：依次形成第一牺牲层和第二牺牲层；并且
形成所述开口在所述第二牺牲层处停止。
38.根据权利要求37所述的方法，其中，所述第一牺牲层包括多晶硅或氮化硅，并且所述第二牺牲层包括氮氧化硅。
39.根据权利要求30-34中任一项所述的方法，其中，用所述第二半导体层来替换所述牺牲层包括：
通过所述开口来移除所述牺牲层以在所述第一半导体层与所述第一绝缘层之间形成空腔；
通过所述开口来移除所述存储器膜的一部分以暴露所述半导体沟道的沿所述沟道孔的侧壁的部分；以及
通过所述开口将多晶硅沉积到所述空腔中以形成所述第二半导体层。
40.根据权利要求28-34中任一项所述的方法，其中，所述第一半导体层和所述第二半导体层中的每个半导体层包括多晶硅。
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