CN110785851A - 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法 - Google Patents

采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法 Download PDF

Info

Publication number
CN110785851A
CN110785851A CN201880040082.9A CN201880040082A CN110785851A CN 110785851 A CN110785851 A CN 110785851A CN 201880040082 A CN201880040082 A CN 201880040082A CN 110785851 A CN110785851 A CN 110785851A
Authority
CN
China
Prior art keywords
doped
semiconductor layer
layer
semiconductor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880040082.9A
Other languages
English (en)
Other versions
CN110785851B (zh
Inventor
K·萨卡基巴拉
S·史密族
N·诺里祖基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN110785851A publication Critical patent/CN110785851A/zh
Application granted granted Critical
Publication of CN110785851B publication Critical patent/CN110785851B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/023—Stackable modules
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开提供了一种三维存储器器件，所述三维存储器器件包括：p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。

Description

采用直接源极接触和空穴电流检测的三维存储器器件及其制 造方法
相关申请
本申请要求提交于2017年8月4日的美国非临时申请序列号15/669,243的优先权的权益，上述申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及采用直接源极接触和空穴电流检测的三维存储器结构及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一方面，三维存储器器件包括：p掺杂源极半导体层，该p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，该p掺杂带半导体层位于p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，该交替叠堆位于p掺杂带半导体层上方；以及存储器叠堆结构，该存储器叠堆结构延伸穿过交替叠堆并进入p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。
根据本公开的另一方面，本发明提供了一种形成三维存储器器件的方法。在衬底上方形成层叠堆，该层叠堆从下到上包括p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层。在半导体层叠堆上方形成绝缘层和间隔物材料层的交替叠堆，其中该间隔物材料层形成为导电层，或被该导电层替换。穿过交替叠堆并穿过p掺杂源极半导体层的上部部分形成存储器叠堆结构的阵列，其中每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围p掺杂竖直半导体沟道的存储器膜。通过对于下部氧化硅衬里和上部氧化硅衬里以及p掺杂蚀刻停止半导体层选择性地移除无掺杂牺牲材料层来形成源极腔体。通过移除存储器膜的在源极腔体的级处的部分，可以物理地暴露p掺杂竖直半导体沟道的外侧壁。在源极腔体中形成具有p型掺杂的带半导体层并使其接触p掺杂竖直半导体沟道的暴露外侧壁。
附图说明
图1是根据本公开的实施方案的在形成任选的金属导电层、p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层之后的示例性结构的竖直剖面图。
图2是根据本公开的实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替叠堆和介电帽盖层之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在形成第一阶梯式表面和第一后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图4A是根据本公开的实施方案的在形成第一存储器开口之后的示例性结构的存储器阵列区域的竖直剖面图。
图4B是图4A的示例性结构的俯视图。平面A-A’是图4A的竖直横截面的平面。
图4C是沿着图4B中的竖直平面C-C’截取的示例性结构的另一个竖直剖面图。
图4D是图4A至图4C的示例性结构的存储器开口的底角的放大竖直剖面图。
图5是根据本公开的实施方案的在通过氧化工艺形成氧化硅帽盖、第一氧化硅环和第二氧化硅环之后的第一存储器开口的底角的竖直剖面图。
图6是根据本公开的实施方案的在牺牲存储器开口填充结构之后的示例性结构的存储器阵列区域的竖直剖面图。
图7A是根据本公开的实施方案的在形成第二绝缘层和第二牺牲材料层的第二交替叠堆、第二阶梯式表面、第二后向阶梯式介电材料部分、第二存储器开口和第二支撑开口之后的示例性结构的竖直剖面图。
图7B是图7A的示例性结构的俯视图。平面A-A’是图7A的竖直横截面的平面。
图7C是沿着图7B中的竖直平面C-C’截取的示例性结构的另一个竖直剖面图。
图8是根据本公开的实施方案的在形成层间存储器开口之后的示例性结构的存储器阵列区域的竖直剖面图。
图9是根据本公开的实施方案的在形成存储器膜之后的层间存储器开口的底角的竖直剖面图。
图10A为根据本公开的实施方案的在形成存储器叠堆结构、介电核心和在每个层间存储器开口内的n掺杂区域之后的示例性结构的竖直剖面图。
图10B是在图10A中的处理步骤时的层间存储器开口的底角的竖直剖面图。
图11是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
图12是根据本公开的实施方案的在形成源极腔体之后的示例性结构的竖直剖面图。
图13A是根据本公开的实施方案的在通过移除下部氧化硅衬里和上部氧化硅衬里、第二氧化硅环、以及存储器膜的位于源极腔体的级处的部分来使源极腔体扩展之后的示例性结构的竖直剖面图。
图13B是图13A的示例性结构的俯视图。平面A-A’是图13A的竖直横截面的平面。
图13C是图8A和图8B的示例性结构的存储器开口的底角的放大竖直剖面图。
图14A是根据本公开的实施方案的在形成具有p型掺杂的带半导体层之后的示例性结构的竖直剖面图。
图14B是图14A的示例性结构的存储器开口的底角的放大竖直剖面图。
图15是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图16是根据本公开的实施方案的在沉积至少一种导电材料以形成导电层和连续金属材料层之后的示例性结构的竖直剖面图。
图17A是根据本公开的实施方案的在形成介电沟槽填充结构和各种接触通孔结构之后的示例性结构的存储器区域的竖直剖面图。
图17B是在图17A中的处理步骤之后的示例性结构的另一个区域的竖直剖面图。
具体实施方式
其中电接触介于竖直半导体沟道的底部部分与竖直(即，三维)NAND器件中的掩埋源极线之间的构型在本文被称为直接源极接触。掩埋源极线的掺杂半导体直接带接触结构可以用作在三维存储器器件诸如三维NAND存储器器件的阵列架构下的互补金属氧化物半导体(CMOS)的直接源极接触。在此类器件中，电子从用作n型源极区域的n掺杂半导体直接带接触结构注入p掺杂多晶硅沟道中，以提供用于读取操作的电子电流。在编程操作期间，电子存储在电荷捕集材料部分中。在通过栅极诱导漏极泄漏(GIDL)的擦除操作期间，在n型直接带接触结构和p型半导体沟道之间的界面附近产生电子-空穴对，使得空穴向上行进穿过半导体沟道，而电子被提供回到直接带接触结构中。在这种情况下，在n型直接带接触结构与厚的源极选择栅极电极之间提供大的重叠，以有效地在半导体沟道的底部附近产生GIDL电子-空穴对。通常，磷或砷离子用于在与沟道相邻的直接带接触结构中提供重n型掺杂扩散区域。磷或砷离子从形成在源极选择栅极电极下方的n掺杂源极多晶硅层扩散。然而，由于形成结的磷或砷离子的扩散，难以控制在与源极选择栅极电极相邻的沟道的底部处的结位置。
此外，为了获得快速读取操作，源极选择栅极电极的电阻应当低。为了实现低电阻，可以使用重掺杂源极选择栅极电极(例如，磷掺杂多晶硅电极)。此外，为了在形成存储器开口期间使源极选择栅极电极的重掺杂多晶硅材料有效地用作蚀刻停止层，优选地使源极选择栅极电极尽可能厚。然而，在形成多层存储器器件期间，厚重磷掺杂源极选择电极的选择性氧化可能导致在源极选择电极的暴露边缘上形成比在存储器开口中的相邻半导体层上厚的氧化物环。这种较厚氧化物难以在后续处理步骤期间剥离，这继而降低源极选择晶体管的性能(例如，降低晶体管截止特性并增大晶体管的沟道电阻)。
根据本公开的一方面，本公开的实施方案的存储器器件采用多选通p-n结二极管而不是n-p-n型多选通晶体管结构。多选通p-n结二极管的轻掺杂沟道形成p-n结二极管的p型部分。漏极区域形成p-n结二极管的重掺杂n型部分。然而，该器件优选地缺少n型源极区域。相反，直接带接触结构包括接触p型半导体沟道并可被认为是具有p+/p-/n+结构的p-n结二极管的p型部分的一部分的重掺杂p型半导体材料。
在一个实施方案中，读取(即，感测)操作采用空穴电流。换句话说，空穴是用于读取操作的电流中的主电荷载流子。在读取操作期间和在擦除操作期间，将重p掺杂直接带接触结构用作源极区域，以将空穴注入较轻p掺杂半导体沟道中。由于在实施方案装置的操作期间不使用通过GIDL电流的电子-空穴对产生，因此可以省略掺杂半导体源极选择栅极电极(例如，n型半导体源极选择电极)。相反，与沟道相邻的最低金属栅极中的一个或多个可以用作源极选择栅极。另外，在本公开的实施方案的结构中，可以增大沟道电导，并且可以减小p掺杂半导体直接带接触结构与p掺杂源极半导体层之间的接触电阻。
本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其之上和/或在其之下具有一个或多个层。
如本文所用，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外电场调制的电流密度流过该半导体沟道。如本文所用，“活性区域”是指场效应晶体管的源极区域或场效应晶体管的漏极区域。“顶部活性区域”是指位于场效应晶体管的另一活性区域之上的场效应晶体管的活性区域。“底部活性区域”是指位于场效应晶体管的另一活性区域下方的场效应晶体管的活性区域。单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“Three-dimensional StructureMemory(三维结构存储器)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参考图1，示出了根据本公开的实施方案的示例性结构。示例性结构包括衬底8，该衬底可以是半导体衬底诸如硅衬底。衬底8可以包括衬底半导体层。衬底半导体层可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底8可以具有主表面7，该主表面可以是例如衬底半导体层的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
在一个实施方案中，半导体器件210可以任选地形成在半导体衬底8上。半导体器件210可以包括例如场效应晶体管，该场效应晶体管包括相应源极区域、漏极区域、沟道区域和栅极结构。可以在半导体衬底8的上部部分中形成浅沟槽隔离结构(未明确示出)，以在半导体器件之间提供电隔离。半导体器件210可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
该示例性结构包括半导体衬底8和在其上形成的半导体器件210。可以在半导体衬底8的上部部分中形成浅沟槽隔离结构720，以在半导体器件210间提供电隔离。半导体器件210可以包括例如场效应晶体管，该场效应晶体管包括相应源极区域742、漏极区域744、沟道区域746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、栅极帽盖电介质758和介电栅极间隔物756。半导体器件可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
在半导体器件上方形成至少一个介电层，该介电层在本文被称为至少一个下级介电层120。至少一个下级介电层120可以包括例如：任选的介电衬里762，诸如阻挡移动离子扩散和/或向下层结构施加适当应力的氮化硅衬里；平坦化介电层764，该平坦化介电层用于提供与介电衬里762的最顶表面或栅极结构750的最顶表面共面的平坦表面；任选的平坦衬里766；以及至少一个下级互连介电层768，该下级互连介电层共同地用作下级金属互连结构780的矩阵，在半导体器件的各个节点和随后要形成的直通存储器级通孔结构的着落垫间提供电布线。下级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应源极和漏极节点或栅极电极触点的源极电极和漏极电极)、下级金属线784、下级通孔结构786和下级最顶金属结构788，这些结构被配置为用作随后要形成的直通存储器级通孔结构的着落垫。半导体器件210以及至少一个下级介电层120和下级金属互连结构780的组合的区域在本文被称为下层外围器件区域700，其位于在随后要形成的存储器级组件下方并包括用于存储器级组件的外围器件。下级金属互连结构780嵌入在至少一个下级介电层120中。在一个实施方案中，下级最顶金属结构788的最顶表面可以位于包括至少一个下级介电层120的最顶表面的水平平面处或其下方。
下级金属互连结构780可以电短路到半导体器件210(例如，CMOS器件)的节点(例如，源极742、漏极744或栅极电极750)，并且位于至少一个下级介电层120的级处。
尽管本文示出用于下级最顶金属结构788的特定图案，但是应当理解，下级最顶金属结构788的图案可以被更改以优化下层外围器件区域700中的布线，只要下级最顶金属结构788为随后要形成的直通存储器级通孔结构提供合适的着落垫区域即可。
示例性结构可以包括存储器阵列区域100、接触区域300和可选的外围器件区域200。存储器叠堆结构的阵列可以随后形成在存储器阵列区域100中以及至少一个下级介电层120(如果存在)上方。与存储器叠堆结构的字线的接触可以随后形成在接触区域300中。如果存在，可以在外围器件区域200中形成附加半导体器件和/或直通存储器层级通孔结构。半导体器件210可以存在于存储器阵列区域100、接触区域300和外围器件区域200的区中的任何一者和/或每一者中。例如，半导体器件210可存在于外围器件区域200中，但不存在于存储器阵列区域100或接触区域300下方。半导体器件210以及至少一个下级介电层120和嵌入其中的下级金属互连结构的组合的区域在本文中称为下层外围器件区域，其位于在随后要形成的存储器级组件的下方，并且包括用于存储器级组件的外围器件。
包括任选的金属导电层108、p掺杂源极半导体层112、下部氧化硅层113、无掺杂牺牲半导体层114、上部氧化硅衬里115和p掺杂蚀刻停止半导体层152的层叠堆可以顺序地形成在至少一个下级介电层120和/或半导体衬底8上方。
任选的金属导电层108包括金属材料诸如元素金属(诸如钨)、至少两种元素金属的金属间合金、导电金属氮化物(诸如TiN)或金属硅化物(诸如硅化钴、硅化镍或硅化钨)。任选的金属导电层108为随后要形成的源极电极提供了高导电性的水平电流路径。任选的金属导电层108可以通过保形沉积方法或非保形沉积方法来形成，并且可以具有20nm至200nm范围内的厚度，但是也可以采用更小和更大的厚度。
p掺杂源极半导体层112包括掺杂半导体材料。p掺杂源极半导体层112的掺杂剂(即，硼)浓度可以在1.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。在一个实施方案中，p掺杂源极半导体层112可以包括p掺杂多晶硅、在后续处理步骤(诸如退火工艺)中被转换成p掺杂多晶硅的p掺杂非晶硅、任何其他p掺杂多晶半导体材料、或可随后被转换成多晶半导体材料的任何p掺杂多晶半导体材料。在一个实施方案中，p掺杂源极半导体层112可以提供注入随后要形成的存储器叠堆结构的沟道中的空穴。p掺杂源极半导体层112可以通过保形沉积方法(诸如化学气相沉积)或非保形沉积方法来进行沉积。p掺杂源极半导体层112的厚度可在30nm至600nm的范围内，但是也可采用更小和更大的厚度。
下部氧化硅层113包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即氧化硅)。下部氧化硅层113可包括通过p掺杂源极半导体层112的表面部分的热氧化形成的热氧化物，或可包括沉积的氧化硅材料，该沉积的氧化硅材料例如可通过氧化硅前体气体(诸如原硅酸四乙酯气体)的热分解来形成。下部氧化硅层113可通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。如水平部分测量的下部氧化硅层113的厚度可以在10nm至50nm的范围内，尽管也可以采用更小和更大的厚度。
无掺杂牺牲半导体层114沉积在下部氧化硅层113上。无掺杂牺牲半导体层114包括半导体材料，该半导体材料可选择性地对于下部氧化硅层113通过蚀刻工艺移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。例如，无掺杂牺牲半导体层114可以包括非晶硅、非晶硅锗合金或多晶半导体材料。无掺杂牺牲半导体层114的半导体材料是无掺杂的。如本文所使用，“无掺杂”半导体材料是指其中p型掺杂剂和n型掺杂剂恰好平衡的本征半导体材料，或其中过量掺杂剂(p型或n型)处于不显著的原子浓度诸如1.0×1015/cm3或更低的半导体材料。无掺杂牺牲半导体层114可以通过化学气相沉积来沉积。无掺杂牺牲半导体层114的厚度可以在20nm至200nm的范围内，但是也可以采用更小和更大的厚度。
上部氧化硅层115包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即，氧化硅)。上部氧化硅层115可包括沉积的氧化硅材料，该沉积的氧化硅材料例如可通过氧化硅前体气体(诸如原硅酸四乙酯气体)的热分解来形成。上部氧化硅层115可通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。如水平部分测量的上部氧化硅层115的厚度可以在10nm至50nm的范围内，尽管也可以采用更小和更大的厚度。上部氧化硅层115的材料可以与下部氧化硅层113的材料相同或不同。
p掺杂蚀刻停止半导体层152可以形成在第二氧化硅层115的顶表面上。p掺杂蚀刻停止半导体层152可以包括半导体材料层，该半导体材料层可以在上部氧化硅层115的随后的蚀刻期间用作蚀刻停止层。例如，p掺杂蚀刻停止半导体层152可以包括p掺杂非晶硅、多晶硅或硅锗合金。p掺杂蚀刻停止半导体层152的掺杂剂(即，硼)浓度可以在1.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。p掺杂蚀刻停止半导体层152的厚度可在100nm至300nm的范围内，但是也可以采用更小和更大的厚度。随后，在穿过随后要形成的材料层的第一交替叠堆形成存储器开口或背侧沟槽期间，p掺杂蚀刻停止半导体层152可以用作蚀刻停止层。
参照图2，在p掺杂蚀刻停止半导体层152上方形成交替的多个第一材料层(其可以是第一绝缘层132)和第二材料层(其可以是第一牺牲材料层142)的叠堆。如本文所用，“材料层”是指包括材料遍及其整体的层。第一材料层的实例可以在其间具有相同厚度，或者可以具有不同厚度。第二元件的实例可以在其间具有相同厚度，或者可以具有不同厚度。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可以是第一绝缘层132，并且每个第二材料层可以是第一牺牲材料层142。在这种情况下，可以在p掺杂蚀刻停止半导体层152上方形成第一绝缘层132和第一牺牲材料层142的第一交替叠堆(132,142)。第一交替叠堆(132,142)中的层的级统称为第一层级。在第一层级中形成的所有结构的集合在本文被称为第一层结构。
因此，第一交替叠堆(132,142)可以包括由第一材料构成的第一绝缘层132、以及由第二材料构成的第一牺牲材料层142，该第二材料不同于第一绝缘层132的材料。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅或含有硅和锗中的至少一种的半导体材料的间隔物材料层。
在一个实施方案中，第一绝缘层132可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可采用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以采用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1024的范围内，并典型地在8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第一交替叠堆(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
一般，间隔物材料层可以形成为导电层，或者可以随后被导电层替换。虽然本公开采用其中间隔物材料层是随后被导电层替换的第一牺牲材料层142的实施方案来描述，但是在此明确设想了其中第一牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
第一绝缘帽盖层170可以沉积在第一交替叠堆(132,142)上方。第一绝缘帽盖层170包括与第一牺牲材料层142的材料不同的材料，并且可以包括与第一绝缘层132相同的材料。例如，第一绝缘帽盖层170可以包括氧化硅。第一绝缘帽盖层170的厚度可在30nm至500nm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，第一绝缘帽盖层170的厚度可以是第一绝缘层132的厚度的至少两倍。
参考图3，阶梯式腔体可在定位在存储器阵列区域100(例如，存储器平面)和外围器件区域200之间的接触区域300内形成，该外围器件区域包含用于外围电路的至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体衬底8的顶表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。在第一交替叠堆(132,142)内的层被图案化为具有不同横向范围，该横向范围随距半导体衬底8的竖直距离而减小。
第一交替叠堆(132,142)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过图案化第一交替叠堆(132,142)来形成平台区域。在第一交替叠堆(132,142)内除最顶第一牺牲材料层142之外的每个第一牺牲材料层142比在第一交替叠堆(132,142)内的任何上覆第一牺牲材料层142横向地延伸得远。平台区域包括第一交替叠堆(132,142)的阶梯式表面，该阶梯式表面从第一交替叠堆(132,142)内的最底层持续地延伸至第一交替叠堆(132,142)内的最顶层。
通过在其中沉积介电材料，可在阶梯式腔体中的第一交替叠堆(132,142)的阶梯式表面上形成第一后向阶梯式介电材料部分165(即，绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(CMP)从第一交替叠堆(132,142)的顶表面之上移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于第一后向阶梯式介电材料部分165，则第一后向阶梯式介电材料部分165的氧化硅可掺杂有掺杂剂，或者可不掺杂有掺杂剂，诸如B、P和/或F。
参照图4A至图4D，包括至少光致抗蚀剂层的光刻材料叠堆(未示出)可以形成在第一交替叠堆(132,142)和第一后向阶梯式介电材料部分165上方，并且可以被光刻地图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。可通过采用图案化的光刻材料叠堆作为蚀刻掩模的至少一个各向异性蚀刻，穿过第一后向阶梯式介电材料部分165并穿过第一交替叠堆(132,142)来转移光刻材料叠堆中的图案。图案化的光刻材料叠堆中开口下方的第一交替叠堆(132,142)的部分被蚀刻以形成第一存储器开口149和第一支撑开口119。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器叠堆结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。第一存储器开口149穿过存储器阵列区域100中的第一交替叠堆(132,142)的整体来形成。第一支撑开口119穿过第一后向阶梯式介电材料部分165以及第一交替叠堆(132,142)的位于接触区域300中阶梯式表面下方的部分来形成。
第一存储器开口149延伸穿过第一交替叠堆(132,142)的整体、p掺杂蚀刻停止半导体层152和无掺杂牺牲半导体层114并进入p掺杂源极半导体层112的上部部分。第一支撑开口119延伸穿过第一后向阶梯式介电材料部分165、第一交替叠堆(132,142)内的层的子集、p掺杂蚀刻停止半导体层152和无掺杂牺牲半导体层114并进入p掺杂源极半导体层112的上部部分。用于蚀刻穿过第一交替叠堆(132,142)的材料的各向异性蚀刻工艺的化学性质可以交替以优化第一交替叠堆(132,142)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。第一存储器开口149和第一支撑开口119的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料叠堆。
第一存储器开口149和第一支撑开口119中的每一者可以具有竖直侧壁或锥形侧壁。可以在第一存储器阵列区域100中形成第一存储器开口149的二维阵列。可以在接触区域300中形成第一支撑开口119的二维阵列。
在形成第一存储器开口149和第一支撑开口119的各向异性蚀刻工艺期间，可以将p掺杂蚀刻停止半导体层152用作蚀刻停止结构。随后，可以改变各向异性蚀刻工艺的化学性质，以对于上部氧化硅衬里115的材料(即，氧化硅)选择性地蚀刻p掺杂蚀刻停止半导体层152的材料。可以改变各向异性蚀刻工艺的化学性质，以蚀刻穿过上部氧化硅衬里115并然后对于下部氧化硅衬里113的材料(即，氧化硅)选择性地蚀刻无掺杂牺牲半导体层114的材料。然后，可以改变各向异性蚀刻工艺的化学性质，以蚀刻穿过下部氧化硅衬里113并然后蚀刻p掺杂源极半导体层112的上部部分。
第一交替叠堆(132,142)的最底层(诸如最底第一绝缘层132)、p掺杂蚀刻停止半导体层152、上部氧化硅衬里115、无掺杂牺牲半导体层114、下部氧化硅衬里113和p掺杂源极半导体层112的侧壁在每个第一存储器开口149周围和每个第一支撑开口119周围物理地暴露。另外，第一交替叠堆(132,142)的最底层(诸如最底第一绝缘层132)、p掺杂蚀刻停止半导体层152、上部氧化硅衬里115、无掺杂牺牲半导体层114、下部氧化硅衬里113和p掺杂源极半导体层112的侧壁可以在每个第一存储器开口149周围和每个第一支撑开口119周围竖直地重合。如本文所用，如果第二侧壁覆盖在第一侧壁上面或位于该第一侧壁下面并如果存在包括第一侧壁和第二侧壁的竖直平面，则第一侧壁和第二侧壁“竖直地重合”。
随后，可以执行氧化工艺，以将p掺杂蚀刻停止半导体层152、无掺杂牺牲半导体层114和p掺杂源极半导体层112的表面部分转换成相应半导体氧化物部分。参照图5，示出了在氧化工艺之后的第一存储器开口149的底部部分的竖直剖面图，该氧化工艺可以包括热氧化工艺和/或等离子体氧化工艺。在一个实施方案中，p掺杂蚀刻停止半导体层152、无掺杂牺牲半导体层114和p掺杂源极半导体层112中的每个可以包括多晶硅或非晶硅。在这种情况下，氧化工艺将p掺杂源极半导体层112的围绕第一存储器开口149或第一支撑开口119的每个物理地暴露的表面部分转换成氧化硅帽盖512，将p掺杂蚀刻停止半导体层152的每个物理地暴露的表面部分转换成第一氧化硅环516，并且将无掺杂牺牲半导体层114的围绕第一存储器开口149或第一支撑开口119的每个物理地暴露的表面部分转换成第二氧化硅环514。
如果在p掺杂源极半导体层112和p掺杂蚀刻停止半导体层152中采用硼原子作为p型掺杂剂，则硼原子相对于具有能与之相比的晶体结构的无掺杂硅材料的氧化速率加快了硼掺杂硅材料的氧化。重硼掺杂硅材料中的氧化速率相对于相同结晶度的无掺杂硅材料中的氧化速率的增加可以在1.5倍至3倍的范围内。在这种情况下，每个第二氧化硅环514可以具有小于第一氧化硅环516和氧化硅帽盖512的厚度的厚度。每个氧化硅帽盖512可以具有水平部分和邻接该水平部分的周边的竖直柱形部分。可以选择氧化工艺的持续时间，使得每个第二氧化硅环514邻接下层氧化硅帽盖512的顶部部分和上覆第一氧化硅环516的底部部分。每个氧化硅帽盖512的竖直部分和水平部分的厚度可以相同，并且可以在3nm至10nm的范围内，但是也可以采用更小和更大的厚度。第一氧化硅环516的厚度可以在3nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二氧化硅环514的厚度可以在1.5nm至6nm的范围内，但是也可以采用更小和更大的厚度。
参照图6，通过保形沉积工艺诸如化学气相沉积将牺牲材料诸如非晶硅沉积在第一存储器开口149和第一支撑开口119中。可以通过平坦化工艺从包括第一绝缘帽盖层170和第一后向阶梯式介电材料部分165的顶表面的水平平面上方移除牺牲物的多余部分。平坦化工艺可以采用凹陷蚀刻和化学机械平坦化中的至少一种。第一存储器开口149中的牺牲材料的每个剩余部分构成牺牲存储器开口填充结构31。第一支撑开口119中的牺牲材料的每个剩余部分构成牺牲支撑开口填充结构131，如图7C所示。
参照图7A至图7C，可以形成第二绝缘层232和第二牺牲材料层242的第二交替叠堆(232,242)。第二交替叠堆(232,242)中的层的级统称为第二层级。在第二层级中形成的所有结构的集合在本文被称为第二层结构。
第二绝缘层232可以包括与第一绝缘层132相同的材料。第二牺牲材料层242可以包括与第一牺牲材料层142相同的材料。在一个实施方案中，第一绝缘层132和第二绝缘层232可以包括氧化硅，并且第一牺牲材料层142和第二牺牲材料层242可以包括氮化硅。第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以采用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1024的范围内，并典型地在8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第二交替叠堆(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
如在第一交替叠堆(132,142)的情况下，第二交替叠堆的间隔物材料层可以形成为导电层，或可以随后用导电层替换。虽然本公开采用其中间隔物材料层是随后用导电层替换的第二牺牲材料层242的实施方案来进行描述，但是本文明确地设想了其中第二牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换第二交替叠堆的间隔物材料层的步骤。
可以将第二绝缘帽盖层270沉积在第二交替叠堆(232,242)上方。第二绝缘帽盖层270包括与第一牺牲材料层142和第二牺牲材料层242的材料不同的材料，并且可以包括与第一绝缘层132和第二绝缘层232相同的材料。例如，第二绝缘帽盖层270可以包括氧化硅。第二绝缘帽盖层270的厚度可在30nm至500nm的范围内，但是也可以采用更小和更大的厚度。
可以在接触区域300内形成阶梯式腔体。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体衬底8的顶表面的竖直距离而逐步地变化。在第一交替叠堆(132,142)内的层被图案化为具有不同横向范围，该横向范围随距半导体衬底8的竖直距离而减小。可以以与穿过第一交替叠堆(132,142)形成阶梯式腔体相同的方式来执行穿过第二交替叠堆(232,242)形成阶梯式腔体。穿过第二交替叠堆(232,242)的阶梯式腔体的阶梯式表面可以朝向存储器阵列区域100横向地偏移，使得第二交替叠堆(232,242)上的阶梯式表面的区域不与第一交替叠堆(132,142)上的阶梯式表面的区域重叠。这种配置允许随后将字线接触通孔结构形成到牺牲材料层(142,242)的每个级。
第二交替叠堆(232,242)的外围部分在形成阶梯式腔体之后可以具有阶梯式表面。通过图案化第二交替叠堆(232,242)来形成平台区域。在第二交替叠堆(232,242)内除最顶第二牺牲材料层242之外的每个第二牺牲材料层242比在第二交替叠堆(232,242)内的任何上覆第二牺牲材料层242横向地延伸得远。平台区域包括第二交替叠堆(232,242)的阶梯式表面，该阶梯式表面从第二交替叠堆(232,242)内的最底层持续地延伸至第二交替叠堆(232,242)内的最顶层。
通过在其中沉积介电材料，可以在阶梯式腔体中的第二交替叠堆(232,242)的阶梯式表面上形成第二后向阶梯式介电材料部分265(即，绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可以例如通过化学机械平坦化(CMP)从第二交替叠堆(232,242)的顶表面之上移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成第二后向阶梯式介电材料部分265。如果将氧化硅用于第二后向阶梯式介电材料部分265，则第二后向阶梯式介电材料部分265的氧化硅可以掺杂有掺杂剂，或可以不掺杂有掺杂剂，诸如B、P和/或F。
包括至少光致抗蚀剂层的光刻材料叠堆(未示出)可以形成在第二交替叠堆(232,242)和第二后向阶梯式介电材料部分265上方，并且可以被光刻地图案化以在其中形成开口。穿过光刻材料叠堆的开口的图案可以与牺牲存储器开口填充结构31和牺牲支撑开口填充结构131的图案相同。因此，用于图案化第一存储器开口149和第一支撑开口119的光刻掩模可以用于图案化光刻材料叠堆。
可以通过采用图案化的光刻材料叠堆作为蚀刻掩模的至少一个各向异性蚀刻，穿过第二后向阶梯式介电材料部分265并穿过第二交替叠堆(232,242)来转移光刻材料叠堆中的图案。在图案化的光刻材料叠堆中的开口下方的第二交替叠堆(232,242)的部分被蚀刻以形成第二存储器开口249和第二支撑开口219。第二存储器开口249穿过存储器阵列区域100中的第二交替叠堆(232,242)的整体来形成。第二支撑开口219穿过第二后向阶梯式介电材料部分265以及第二交替叠堆(232,242)的位于接触区域300中的阶梯式表面下方的部分来形成。
每个第二存储器开口249可以直接地形成在牺牲存储器开口填充结构31中的相应一个上。每个第二支撑开口219可以形成在牺牲支撑开口填充结构131中的相应一个上。
参照图8，可以通过蚀刻工艺移除牺牲存储器开口填充结构31和牺牲支撑开口填充结构131，该蚀刻工艺对于第一绝缘层132和第二绝缘层232、第一牺牲材料层142和第二牺牲材料层242、氧化硅帽盖512、第一氧化硅环516和第二氧化硅环514的材料选择性地蚀刻牺牲存储器开口填充结构31和牺牲支撑开口填充结构131的材料。例如，可以采用采用三甲基-2羟乙基氢氧化铵(TMY)或KOH溶液的湿法蚀刻或对于氧化硅选择性地移除非晶硅的各向异性蚀刻。
由于用于蚀刻牺牲存储器开口填充结构31和牺牲支撑开口填充结构131的材料的蚀刻工艺的相对于氧化硅的有限选择性，可以并行地蚀刻氧化硅帽盖512、第一氧化硅环516和第二氧化硅环514的表面部分。因此，在移除牺牲存储器开口填充结构31和牺牲支撑开口填充结构131的材料的蚀刻工艺期间，可以使氧化硅帽盖512、第一氧化硅环516和第二氧化硅环514中的每个减薄了相同并行蚀刻距离。另外，在移除牺牲存储器开口填充结构31和牺牲支撑开口填充结构131的材料的蚀刻工艺期间，第一绝缘层132和第二绝缘层232可以并行地凹陷。在通过蚀刻工艺并行地减薄之后，每个氧化硅帽盖512的竖直部分和水平部分的厚度可以相同，并且可以在1.5nm至8nm的范围内，但是也可以采用更小和更大的厚度。第一氧化硅环516的厚度可以在1.5nm至8nm的范围内，但是也可以采用更小和更大的厚度。第二氧化硅环514的厚度可以在1.0nm至5nm的范围内，但是也可以采用更小和更大的厚度。
第二存储器开口249和下层第一存储器开口149的体积的每个组合(牺牲存储器开口填充结构31从中移除)限定存储器开口，该存储器开口在本文被称为层间存储器开口49。第二支撑开口219和下层第一支撑开口119的体积的每个组合(牺牲支撑开口填充结构131从中移除)限定支撑开口，该支撑开口在本文被称为层间支撑开口。
参照图9，层间存储器开口49和层间支撑开口中的每个都填充有通过一组相同处理步骤沉积的一组相同材料部分。填充层间存储器开口49的每组材料部分在本文被称为图10A中所示的存储器开口填充结构58。填充层间支撑开口19的每组材料部分在本文被称为支撑柱结构，其具有柱状形状并在后续处理步骤期间为示例性结构提供了结构支撑。具体地，包括阻挡介电层52、电荷存储层54和隧穿介电层56的层叠堆可以顺序地沉积在层间存储器开口49和层间支撑开口19中的每个中。虽然图9示出了在其中形成的层间存储器开口49和结构，但是应当理解，在层间支撑开口19的每个中形成相同或类似(在层间支撑开口19具有与层间存储器开口49不同的大小的情况下)结构。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的叠堆。在一个实施方案中，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为第一牺牲材料层142而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，第一牺牲材料层142和第一绝缘层132可以具有竖直地重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一个实施方案中，第一牺牲材料层142可以相对于第一绝缘层132的侧壁横向地凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的叠堆。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的叠堆，该叠堆通常被称为ONO叠堆。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的组合在本文中被称为存储器膜50。
参照图10A和图10B，在每个层间存储器开口49内和每个层间支撑开口内的存储器膜上沉积p掺杂半导体沟道层。p掺杂半导体沟道层包括用于形成半导体沟道60的p掺杂半导体材料。p掺杂半导体沟道层包括至少一种半导体材料，该至少一种半导体材料可以包括至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施方案中，p掺杂半导体沟道层包括非晶硅或多晶硅。p掺杂半导体沟道层可以通过保形沉积方法诸如具有原位掺杂的低压化学气相沉积(LPCVD)来形成。因此，p掺杂半导体沟道层可以形成有在第二氧化硅环514的级处向外突出的横向地突出的环。
p掺杂半导体沟道层中的掺杂剂(例如，硼)浓度可以在从1.0×1015/cm3至1.0×1018/cm3诸如从1.0×1016/cm3至3.0×1017/cm3的范围内，但是也可以使用更低和更高的掺杂剂浓度。半导体沟道层的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体可以存在于每个层间存储器开口49的未填充有沉积的材料层(52,54,56,60)的体积中。
可以沉积介电填充材料以填充层间存储器开口49和层间支撑开口内的存储器腔体(即，未填充体积)。介电填充材料可以包括例如氧化硅或有机硅酸盐玻璃。该材料可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来沉积，或通过自平面化沉积工艺诸如旋涂来沉积。介电填充材料和存储器膜50可以通过平坦化工艺从第二绝缘帽盖层270的顶表面之上移除，该平坦化工艺可以包括凹陷蚀刻工艺和/或化学机械平坦化(CMP)工艺。存储器膜50的剩余部分存在于每个层间存储器开口49内。半导体沟道层的剩余部分存在于每个层间存储器开口49内并构成半导体沟道60，如图10B所示。每个p掺杂竖直半导体沟道60可以形成有在第二氧化硅环514的级处向外突出的横向地突出的环60PR。介电填充材料的剩余部分存在于每个层间存储器开口49内，并且在本文被称为介电核心62。
在从包括第二绝缘帽盖层270的顶表面的水平平面之上移除存储器膜50的水平部分之前、期间或之后，介电核心62可以竖直地凹陷在包括第二绝缘帽盖层270的顶表面的水平平面下方。随后，具有第一导电类型掺杂的掺杂半导体材料可以沉积在覆盖层间存储器开口49内的介电核心62的凹陷体积内，以形成n掺杂区域63。例如，n掺杂区域63可以包括n掺杂多晶硅或n掺杂非晶硅，该n掺杂非晶硅可以在后续退火工艺中被转换成n掺杂多晶硅。n掺杂区域63中的掺杂剂(例如，磷或砷)浓度可以在从3.0×1019/cm3至3.0×1021/cm3诸如从1.0×1020/cm3至1.0×1021/cm3的范围内，但是也可以使用更低和更高的掺杂剂浓度。n掺杂区域63和下层半导体沟道60的每个组合形成p-n结。
层间存储器开口49内的存储器膜50和半导体沟道60的每个组合构成存储器叠堆结构55。存储器叠堆结构55是半导体沟道60、隧穿介电层56、体现为电荷存储层54的部分的多个存储器元件、以及阻挡介电层52的组合。层间存储器开口49内的存储器叠堆结构55、介电核心62和n掺杂区域63的每个组合构成存储器开口填充结构58。可以在每个支撑开口内形成相同组合，以提供结构化于接触区域300中的支撑柱。支撑柱结构是电惰性结构，其在第一牺牲材料层142和无掺杂牺牲半导体层114的后续替换期间提供结构支撑。
因此，每个存储器叠堆结构55包括半导体沟道60和横向地包围竖直半导体沟道60的存储器膜50。存储器开口填充结构58的阵列可以延伸穿过至少一个交替叠堆(132,142,232,242)中的每个并进入p掺杂源极半导体层112的上部部分。
虽然本公开采用其中采用第一交替叠堆(132,142)和第二交替叠堆(232,242)的实施方案来进行描述，但是可以修改本公开的方法以形成附加绝缘层和附加牺牲材料层的至少一个附加交替叠堆。在这种情况下，可以在除最顶层结构之外的所有层结构中形成附加牺牲存储器开口填充结构和附加支撑开口填充结构。另外，可以修改本公开的方法以省略形成第二交替叠堆(232,242)，在这种情况下，可以分别在第一存储器开口49中和第一支撑开口中形成存储器开口填充结构58和支撑开口填充结构，而省略图6、图7A至图7C和图8的处理步骤。本文明确地设想了此类变化。
一般，存储器叠堆结构55的阵列可以穿过至少一个交替叠堆(132,142,232,242)形成并进入p掺杂源极半导体层112的上部部分。每个存储器叠堆结构55包括p掺杂竖直半导体沟道60和横向地包围p掺杂竖直半导体沟道60的存储器膜50。每个存储器膜50和每个p掺杂竖直半导体沟道60可以通过保形沉积方法形成。
在p掺杂竖直半导体沟道60中的每个的上端处设有n掺杂区域(即，漏极区域)63。n掺杂区域63和p掺杂竖直半导体沟道60的每个邻接组合构成多选通的p-n二极管(63,60)。空穴电流由施加到随后要形成在多选通的p-n二极管(63,60)中的每个中的牺牲材料层(142,242)的级处的导电层(即，用作控制栅极电极的字线)的偏置电压控制。
参照图11，接触级介电层80可以任选地形成在第二绝缘帽盖层270上方。接触级介电层80包括与第一牺牲材料层142和第二牺牲材料层242的介电材料不同的介电材料。例如，接触级介电层80可以包括氧化硅。接触级介电层80可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层80上方，并且可以光刻图案化以在存储器开口填充结构58的集群(例如，块)之间的区中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻通过接触级介电层80、至少一个交替叠堆(132,142,232,242)和/或至少一个后向阶梯式介电材料部分(165,265)转移，以形成背侧沟槽79。背侧沟槽79从接触级介电层80的顶表面竖直地延伸，穿过至少一个交替叠堆(132,142,232,242)、p掺杂蚀刻停止半导体层152、上部氧化硅层115中的每个并到达或部分地进入无掺杂牺牲半导体层114。在一个实施方案中，p掺杂蚀刻停止半导体层152可以用作用于蚀刻穿过至少一个交替叠堆(132,142,232,242)的蚀刻停止层。随后，上部氧化硅层115可以用作用于蚀刻穿过p掺杂蚀刻停止半导体层152的蚀刻停止层。上部氧化硅层115可以通过随后采用不同蚀刻化学物质被蚀刻。背侧沟槽79可以形成在存储器开口填充结构58的集群(例如，块)之间。可以例如通过灰化来移除光致抗蚀剂层。
参照图12，可以采用对于p掺杂蚀刻停止半导体层152的材料(例如，p掺杂多晶硅)、至少一个交替叠堆(132,142,232,242)的材料、第一绝缘帽盖层170和第二绝缘帽盖层270的材料(例如，其可以包括氧化硅)、接触级介电层80的材料、上部氧化硅线115和下部氧化硅线113的材料、以及第二氧化物环514的材料选择性地蚀刻无掺杂牺牲半导体层114的材料(例如，无掺杂多晶硅)的蚀刻剂来执行第一各向同性蚀刻工艺。蚀刻剂可以穿过背侧沟槽79引入。蚀刻剂可以是在湿法蚀刻工艺中施加的液相蚀刻剂，或者是在干法蚀刻工艺中施加的气相蚀刻剂。在示例性示例中，可以采用采用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺，以对于其他材料部分选择性地各向同性地蚀刻无掺杂牺牲半导体层114。无掺杂牺牲半导体层114可以被完全地移除。可以通过移除无掺杂牺牲半导体层114来形成源极腔体129。
参照图13A至图13C，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119中来执行。第二各向同性蚀刻工艺对于p掺杂蚀刻停止半导体层512、p掺杂源极半导体层112和p掺杂竖直半导体沟道60的材料选择性地移除第二氧化硅环514的材料(即，氧化硅)和存储器膜50的材料。例如，第二各向同性蚀刻工艺可以包括蚀刻第二氧化硅环514的材料(即，氧化硅)和阻挡介电层52的任何氧化硅材料部分的第一蚀刻步骤、蚀刻阻挡介电层52内的任何附加材料层的任选的蚀刻步骤、蚀刻电荷存储层54的材料的第二蚀刻步骤和蚀刻隧穿介电层56的材料的第三蚀刻步骤。在示例性示例中，阻挡介电层52可以包括氧化硅，电荷存储层54可以包括氮化硅，并且隧穿介电层56可以包括氧化硅或ONO叠堆。在这种情况下，第一蚀刻步骤可以包括使用氢氟酸的湿法蚀刻或汽相蚀刻，第二蚀刻步骤可以采用使用热磷酸的湿法蚀刻，并且第三蚀刻步骤可以采用使用氢氟酸的另一蚀刻步骤。
下部硅衬里113和上部硅衬里115可以在第一蚀刻步骤期间被并行地蚀刻。在第一蚀刻步骤之后的下部硅衬里113和上部硅衬里115的任何剩余部分(如果存在)可以在第三蚀刻步骤期间通过并行蚀刻来完全地移除。每个第二氧化硅环514的整体可以在第一蚀刻步骤期间被移除。另外，每个第一氧化硅环516的下部部分和每个氧化硅帽盖512的上部部分可以在第一蚀刻步骤期间被并行地蚀刻。可以在第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤内移除存储器膜50的在源极腔体129的级处的部分。通过移除存储器膜50的在源极腔体129的级处的部分，可以物理地暴露p掺杂竖直半导体沟道60的外侧壁。p掺杂竖直半导体沟道60的每个横向地突出的环60PR的外侧壁可以物理地暴露于源极腔体129。p掺杂竖直半导体沟道60的横向地突出的环60PR从每个介电核心62向外突出，相应p掺杂竖直半导体沟道60横向地包围该介电核心。
每个存储器膜50的底部部分与存储器膜50的剩余上部部分通过形成源极腔体129的一部分的环形腔体物理地分开。存储器膜50的每个物理地分开的底部被部分被称为存储器材料帽盖部分150。每个存储器材料帽盖部分150包括具有与阻挡介电层52相同的厚度和相同的组成的第一介电板、具有与电荷存储层54相同的厚度和相同的组成的第二介电板、以及具有与隧穿介电层56相同的厚度和相同的组成的第三介电板。每个介电板可以具有平坦部分和邻接该平坦部分的周边的柱形部分。
p掺杂源极半导体层112的顶表面和p掺杂蚀刻停止半导体层152的底表面物理地暴露于源极腔体129。另外，在p掺杂竖直半导体沟道60的每个物理地暴露的表面周围物理地暴露p掺杂源极半导体层112的柱形侧壁表面和p掺杂蚀刻停止半导体层152的柱形侧壁表面。
参照图14A和图14B，可以在源极腔体129中形成包括具有p型掺杂的带半导体层38的直接带接触结构。带半导体层38可以通过选择性沉积工艺来沉积，其中p掺杂半导体材料仅从物理地暴露的半导体表面选择性地生长，而不从介电表面生长p掺杂半导体材料。
选择性半导体沉积工艺是一种沉积工艺，其中用于沉积半导体材料的反应物和蚀刻半导体材料的蚀刻剂同时或交替流入处理腔室，使得蚀刻剂提供的半导体材料的蚀刻速率介于半导体表面上半导体材料的较高生长速率和介电表面上半导体材料的较低生长速率(或成核率)之间。半导体材料的净沉积仅发生在半导体表面上，并且半导体材料不会从介电表面生长。p型掺杂剂(诸如B2H6)可以与用于沉积半导体材料的反应物同时地流动，以提供沉积的半导体材料的原位掺杂。另选地或另外地，在层38的沉积期间或在沉积后退火期间，p型掺杂剂(例如，硼)可以从层114和/或152中的至少一个扩散到层38中。如果下层半导体表面是多晶或非晶的，则沉积的p掺杂半导体材料可以是多晶的，或如果下层半导体表面是单晶的，则沉积的p掺杂半导体材料可以是单晶的(外延的)或多晶的。
p掺杂半导体材料可以从p掺杂竖直半导体沟道60的物理地暴露的外侧壁表面、p掺杂源极半导体层112的物理地暴露的表面和p掺杂蚀刻停止半导体层152的物理地暴露的表面直接地生长。因此，带半导体层38直接地形成在p掺杂源极半导体层112和p掺杂蚀刻停止半导体层152上。从半导体表面生长的p掺杂半导体材料的各个部分可以合并以形成带半导体层38，其可以是单个连续层。
源极腔体129的每个部分由带半导体层38的一部分填充，每个部分在包括p掺杂蚀刻停止半导体层152的底表面的水平平面之上向上突出并横向地包围相应p掺杂竖直半导体沟道60。同样，源极腔体129的每个部分由带半导体层38的一部分填充，每个部分在包括p掺杂源极半导体层112的顶表面的水平平面之下向下突出并横向地包围相应p掺杂竖直半导体沟道60。因此，带半导体层38可以形成有接触第一氧化硅环516的剩余部分的向上突出部分和接触氧化硅帽盖512的剩余部分的向下突出部分。在一个实施方案中，p掺杂竖直半导体沟道60的每个横向地突出的环60PR接触带半导体层38的相应横向地凹陷的侧壁。
参照图15，以采用各向同性蚀刻工艺诸如例如湿法蚀刻工艺，相对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、接触级介电层80、带半导体层38、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层(例如，阻挡介电层52)的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂可以被引入背侧沟槽79中。第一背侧凹陷部143在从中移除第一牺牲材料层142的体积中形成。第二背侧凹陷部243在从中移除第二牺牲材料层242的体积中形成。
在一个实施方案中，牺牲材料层(142,242)可以包括氮化硅，并且绝缘层(132,232)和后向阶梯式介电材料部分(165,265)的材料可以包括氧化硅材料。在这种情况下，可以采用采用热磷酸的湿法蚀刻来形成背侧凹陷部(143,243)。存储器阵列区域100中的存储器开口结构58、设置在接触区域300中的支撑柱结构、以及后向阶梯式介电材料部分(165,265)可以在背侧凹陷部(143,243)存在于先前由牺牲材料层(142,242)占据的体积内时提供结构支撑。
每个背侧凹陷(143,243)可以是横向地延伸的腔体，其具有的横向尺寸大于腔体的竖直范围。换句话说，每个背侧凹陷(143,243)的横向尺寸可以大于背侧凹陷(143,243)的高度。多个背侧凹陷部(143,243)可以形成在从中移除牺牲材料层(142,242)的体积中。其中形成存储器开口填充结构58的存储器开口在本文被称为前侧开口或前侧腔体，与背侧凹陷部(143,243)形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在半导体衬底8之上的多个器件级。在这种情况下，每个背侧凹陷(143,243)可以限定用于接纳单体三维NAND串阵列的相应的字线的空间。多个背侧凹陷部(143,243)中的每个可以基本上平行于半导体衬底8的顶表面延伸。在一个实施方案中，每个背侧凹陷(143,243)可以整个具有均匀高度。
参照图16，背侧阻挡介电层(未示出)可以任选地形成为背侧凹陷部(143,243)和背侧沟槽79中以及接触级介电层80上方的连续材料层。背侧阻挡介电层(如果存在的话)包括介电材料，该介电材料用作控制栅电介质，以用于随后在背侧凹陷(143,243)中形成控制栅。至少一种金属材料可以随后沉积在背侧凹陷部(143,243)和背侧沟槽79中。例如，金属阻挡层(其可以包括导电金属氮化物材料诸如TiN、TaN、WN或其叠堆)和至少一个金属填充材料层(诸如钨层)的组合可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)来沉积。多个导电层(146,246)可以形成在多个背侧凹陷部(143,243)中，并且连续金属材料层(未示出)可以形成在每个背侧沟槽79的侧壁上和接触级介电层80上方。导电层(146,246)包括形成在第一背侧凹陷部143的体积中的第一导电层146和形成在第二背侧凹陷部243的体积中的第二导电层246。每个导电层(146,246)可以包括金属阻挡层的一部分以及金属填充材料部分。因此，每个第一牺牲材料层142可以用第一导电层146替换，并且每个第二牺牲材料层242可以用第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续金属材料层的部分中。
连续导电材料层的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并从接触级介电层80之上回蚀。背侧凹陷部(143,243)中的沉积的金属材料的每个剩余部分构成导电层(146,246)。每个导电层(146,246)可以是导线结构(例如，用作多个NAND串的控制栅极电极的字线)。因此，牺牲材料层(142,242)用导电层(146,246)替换。
每个导电层(146,246)可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即，电短路)的字线的组合。每个导电层(146,246)内的多个控制栅极电极可以包括用于具有存储器开口填充结构58的竖直存储器器件的控制栅极电极。换句话讲，每个导电层(146,246)可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。最上导电层246中的一个或多个可以用作竖直NAND串的漏极选择栅极，而最下导电层146中的一个或多个可以用作竖直NAND串的源极选择栅极电极。
参照图17A和图17B，绝缘材料(诸如氧化硅)可以沉积在背侧沟槽79中以在每个背侧沟槽79中形成介电壁结构74。覆盖接触级介电层80的绝缘材料的多余部分可以被移除，也可以不被移除。每个介电壁结构74接触绝缘层(132,232)和导电层(146,246)的侧壁、以及带半导体层38的顶表面。
可以穿过接触级介电层80并穿过后向阶梯式介电材料部分(165,265)形成接触通孔结构(84,86,88)。例如，n掺杂区域(例如，漏极)接触通孔结构88可以穿过每个n掺杂漏极区域63上的接触级介电层80形成。字线接触通孔结构86可以穿过接触级介电层80并穿过后向阶梯式介电材料部分65形成在导电层(146,246)上。延伸穿过后向阶梯式介电材料部分(165,265)的源极选择栅极电极接触通孔结构84可以形成在p掺杂蚀刻停止半导体层152上和/或与层108、114或38中的一个或多个接触。另外，外围器件接触通孔结构(未示出)可以直接地穿过外围器件的相应节点上的后向阶梯式介电材料部分(165,265)和/或穿过至少一个下级介电层120内的各种较低级金属互连结构780来形成。支撑柱结构20可以散布在字线接触通孔结构86间。
本公开的各种实施方案提供了三维存储器器件，该三维存储器器件包括：p掺杂源极半导体层112，该p掺杂源极半导体层位于衬底8上方；p掺杂带半导体层38，该p掺杂带半导体层位于p掺杂源极半导体层112上方；导电层(146,246)和绝缘层(132,232)的交替叠堆，该交替叠堆位于p掺杂带半导体层38上方；以及存储器叠堆结构55，该存储器叠堆结构延伸穿过交替叠堆并进入p掺杂源极半导体层112的上部部分。每个存储器叠堆结构55包括p掺杂竖直半导体沟道60和横向地包围p掺杂竖直半导体沟道的存储器膜50。每个p掺杂竖直半导体沟道60的顶表面接触相应n掺杂区域63(其可以是漏极区域)的底表面。每个p掺杂竖直半导体沟道60的底部部分的侧壁接触p掺杂带半导体层38的相应侧壁。
n掺杂区域63和p掺杂竖直半导体沟道60的每个邻接组合构成多选通p-n二极管(63,60)，其中通过施加到导电层(146或246)的偏置电压来控制读取空穴电流，该导电层可以是器件的字线。操作三维存储器器件的方法包括：通过从p掺杂带半导体层38向p掺杂竖直半导体沟道60提供读取空穴电流来对三维存储器器件进行读取；以及通过从p掺杂带半导体层38向p掺杂竖直半导体沟道60提供擦除空穴电流来对三维存储器器件进行擦除。
在一个实施方案中，每个存储器膜50的底端在包括p掺杂源极半导体层112与带半导体层38之间的界面的水平平面上方终止。
在一个实施方案中，三维存储器器件还包括存储器材料帽盖部分150，该存储器材料帽盖部分位于存储器膜50中的每个下面并与其竖直地间隔开。存储器材料帽盖部分150嵌入在p掺杂源极半导体层112内。在一个实施方案中，三维存储器器件还包括氧化硅帽盖512，该氧化硅帽盖位于存储器材料帽盖150下面并包括水平部分和接触带半导体层38的相应向下突出部分的竖直外围部分。
在一个实施方案中，p掺杂蚀刻停止半导体层152被定位成与带半导体层38的顶表面接触。在一个实施方案中，三维存储器器件还可以包括接触存储器膜50中的相应一个和p掺杂蚀刻停止半导体层152的相应侧壁的氧化硅环516。在一个实施方案中，氧化硅环516中的每个接触带半导体层38的位于水平平面上方的相应向上突出部分，该水平平面包括带半导体层38与p掺杂蚀刻停止半导体层152之间的界面。
在一个实施方案中，三维存储器器件还可以包括：反向阶梯式介电材料部分(165或265)，其覆盖在交替叠堆{(132,146)或(232,246)}的阶梯式表面上面；以及接触通孔结构84，该接触通孔结构延伸穿过后向阶梯式介电材料部分(165或265)并与带半导体层38电接触(例如，直接地或间接地通过p掺杂蚀刻停止半导体层152)。
在一个实施方案中，每个p掺杂竖直半导体沟道60包括横向地突出的环60PR，该横向地突出的环在带半导体层38的级处向外突出并接触带半导体层38的相应横向地凹陷的侧壁。
在一个实施方案中，三维存储器器件还可以包括叠堆，该叠堆从下到上包括至少一个介电层120和金属导电层108，并且位于衬底8与p掺杂源极半导体层112之间。
在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层(146,246)包括或电连接到单体三维NAND存储器器件的相应字线。衬底可以包括硅衬底。单体三维NAND存储器器件可以包括在硅衬底上方的三维NAND串的阵列，三维NAND串中的每个包括存储器叠堆结构55中的相应一个。
单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包含导电层(146,246)的级处的电荷存储层54的部分)可以位于单体三维NAND串阵列的第二器件级中的另一个存储器单元(包含另一个导电层(146,246)的级处的电荷存储层54的另一个部分)上方。硅衬底可以包含外围器件区域，该外围器件区域包括集成电路，该集成电路包括用于定位在其上的存储器器件的驱动电路。例如，半导体器件210(图1所示)可以用作包括驱动电路的集成电路。
导电层(146,246)可以包括多个控制栅极电极，该控制栅极电极具有基本上平行于半导体衬底8的顶表面延伸、例如在一对背侧沟槽79之间的带状形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串阵列可以包括：多个半导体沟道60，其中多个半导体沟道60中的每个的至少一个端部部分基本上垂直于半导体衬底8的顶表面延伸；和多个电荷存储元件(如实施为电荷捕获材料部分)。每个电荷存储元件可位于多个半导体沟道60中的相应一个半导体沟道的附近。
根据本公开的一方面，在各向异性蚀刻的蚀刻至少一个交替叠堆(132,142,232,242)以形成背侧沟槽79的部分期间，p掺杂蚀刻停止半导体层152可以用作蚀刻停止层。例如，硼掺杂多晶硅对蚀刻氧化硅和氮化硅的反应性离子蚀刻化学物质提供了高选择性。因此，如果绝缘层(132,232)包括氧化硅并且如果牺牲材料层(142,242)包括氮化硅，则p掺杂蚀刻停止半导体层152中的硼掺杂多晶硅可以在形成背侧沟槽79期间有效地用作蚀刻停止层。随后，在各向异性蚀刻的将背侧沟槽79竖直地延伸到牺牲层114的另一个步骤中，可以对于上部氧化硅衬里115的材料选择性地各向异性蚀刻p掺杂蚀刻停止半导体层152的材料。因此，可以通过使用p掺杂蚀刻停止半导体层152来增强反应性离子蚀刻工艺的均匀性。
另外，使用p掺杂半导体材料防止在移除无掺杂牺牲半导体层114期间移除p掺杂蚀刻停止半导体层152，因为采用TMY溶液的层114的湿法蚀刻工艺对于p掺杂蚀刻停止半导体层152的p掺杂半导体材料是选择性的。这防止或减少了在蚀刻停止半导体层152上方的层叠堆的结构塌陷的机会。
第一氧化硅环516的厚度可以大于具有n型半导体层的结构中的氧化硅环的厚度。第一氧化硅环516的更大的厚度可以有利地用于减少或防止在从源极腔体129的级移除存储器膜50的部分期间对存储器膜50的在p掺杂蚀刻停止半导体层152的级处的部分的不期望的各向同性蚀刻(诸如化学干法蚀刻(CDE))。
另外，在本公开的结构中，由于在选通p-n结二极管中可以避免npn晶体管中固有的第二p-n结，因此可以增大沟道电导，并且可以减小p掺杂带半导体层38与p掺杂沟道60之间的接触电阻。
虽然前面提及特定优选实施方案，但是将理解本发明不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本发明的范围内。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，包括：
p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；
p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；
导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及
存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分中，
其中：
每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜；
每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面；并且
每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。
2.根据权利要求1所述的三维存储器器件，其中每个存储器膜的底端在包括所述p掺杂源极半导体层与所述p掺杂带半导体层之间的界面的水平平面上方终止。
3.根据权利要求1所述的三维存储器器件，还包括存储器材料帽盖部分，所述存储器材料帽盖部分位于所述存储器膜中的每个下面并与其竖直地间隔开，其中所述存储器材料帽盖部分嵌入在所述p掺杂源极半导体层内。
4.根据权利要求3所述的三维存储器器件，还包括：氧化硅帽盖，所述氧化硅帽盖位于所述存储器材料帽盖下面并包括水平部分和接触所述p掺杂带半导体层的相应向下突出部分的竖直外围部分。
5.根据权利要求1所述的三维存储器器件，还包括：
p掺杂蚀刻停止半导体层，所述p掺杂蚀刻停止半导体层接触所述p掺杂带半导体层的顶表面；以及
氧化硅环，所述氧化硅环接触所述存储器膜中的相应一个和所述p掺杂蚀刻停止半导体层的相应侧壁。
6.根据权利要求5所述的三维存储器器件，其中所述氧化硅环中的每个接触所述p掺杂带半导体层的位于水平平面上方的相应向上突出部分，所述水平平面包括所述p掺杂带半导体层与所述p掺杂蚀刻停止半导体层之间的界面。
7.根据权利要求6所述的三维存储器器件，还包括：
至少一个介电层和金属导电层，所述至少一个介电层和所述金属导电层位于所述衬底与所述p掺杂源极半导体层之间；
后向阶梯式介电材料部分，该后向阶梯式介电材料部分覆盖在所述交替叠堆的阶梯式表面上面；以及
接触通孔结构，所述接触通孔结构延伸穿过所述后向阶梯式介电材料部分并与所述p掺杂带半导体层电接触。
8.根据权利要求1所述的三维存储器器件，其中所述p掺杂竖直半导体沟道中的每个包括横向地突出的环，所述横向地突出的环在所述p掺杂带半导体层的级处向外突出并接触所述p掺杂带半导体层的相应横向地凹陷的侧壁。
9.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的三维NAND串的阵列，所述三维NAND串中的每个包括存储器叠堆结构中的相应一个；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；和
所述硅衬底包含外围器件区域，所述外围器件区域包括集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动电路。
10.根据权利要求1所述的三维存储器器件，其中所述n掺杂区域和所述p掺杂竖直半导体沟道的每个邻接组合构成多选通p-n二极管，其中在读取步骤期间通过施加到所述导电层的偏置电压来控制读取空穴电流。
11.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件被配置为通过从所述p掺杂带半导体层向所述p掺杂竖直半导体沟道提供读取空穴电流来进行读取；并且
所述三维存储器器件被配置为通过从所述p掺杂带半导体层向所述p掺杂竖直半导体沟道提供擦除空穴电流来进行擦除。
12.一种形成三维存储器器件的方法，包括：
在衬底上方形成层叠堆，所述层叠堆从下到上包括p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层；
在所述半导体层叠堆上方形成绝缘层和间隔物材料层的交替叠堆，其中所述间隔物材料层形成为导电层，或被所述导电层替换；
穿过所述交替叠堆并穿过所述p掺杂源极半导体层的上部部分形成存储器叠堆结构的阵列，其中每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜；
通过对于所述下部氧化硅衬里和所述上部氧化硅衬里以及所述p掺杂蚀刻停止半导体层选择性地移除所述无掺杂牺牲材料层来形成源极腔体；
通过移除所述存储器膜的在所述源极腔体的级处的部分，物理地暴露所述p掺杂竖直半导体沟道的外侧壁；以及
在所述源极腔体中形成具有p型掺杂的带半导体层并使其接触所述p掺杂竖直半导体沟道的所述暴露外侧壁。
13.根据权利要求12所述的方法，还包括在所述p掺杂竖直半导体沟道中的每个的上端处形成n掺杂区域，其中n掺杂区域和p掺杂竖直半导体沟道的每个邻接组合构成多选通p-n二极管，在所述多选通p-n二极管中的每个中，读取空穴电流由施加到所述导电层的偏置电压控制。
14.根据权利要求12所述的方法，还包括在移除所述无掺杂牺牲材料层之后，移除所述下部氧化硅衬里和所述上部氧化硅衬里，其中所述带半导体层直接地沉积在所述p掺杂源极半导体层和所述p掺杂蚀刻停止半导体层上。
15.根据权利要求14所述的方法，其中所述带半导体层通过选择性半导体沉积工艺形成，所述选择性半导体沉积工艺从半导体表面生长p掺杂半导体材料，而不从介电表面生长所述p掺杂半导体材料。
16.根据权利要求12所述的方法，还包括：
穿过所述交替叠堆形成存储器开口并进入所述p掺杂源极半导体层，其中所述无掺杂牺牲半导体层和所述p掺杂蚀刻停止半导体层的侧壁物理地暴露于所述存储器开口；以及
氧化所述无掺杂牺牲半导体层和所述p掺杂蚀刻停止半导体层的表面部分，其中从所述p掺杂源极半导体层的每个物理地暴露的部分形成氧化硅帽盖，从所述p掺杂蚀刻停止半导体层的每个物理地暴露的部分形成第一氧化硅环，并且从所述无掺杂牺牲半导体层的每个物理地暴露的部分形成第二氧化硅环。
17.根据权利要求16所述的方法，其中：
每个第二氧化硅环具有小于所述第一氧化硅环和所述氧化硅帽盖的厚度的厚度；并且
在移除所述无掺杂牺牲半导体层之后并在移除所述存储器膜的在所述源极腔体的所述级处的所述部分之前，移除每个第二氧化硅环的整体。
18.根据权利要求17所述的方法，其中：
每个存储器膜和每个p掺杂竖直半导体沟道通过保形沉积方法形成；
每个p掺杂竖直半导体沟道形成有在所述第二氧化硅环的级处向外突出的横向地突出的环；并且
每个横向地突出的环接触所述带半导体层的相应横向地凹陷的侧壁。
19.根据权利要求16所述的方法，还包括：蚀刻每个第一氧化硅环的下部部分和每个氧化硅帽盖的上部部分，其中所述带半导体层形成有接触所述第一氧化硅环的剩余部分的向上突出部分和接触所述氧化硅帽盖的剩余部分的向下突出部分。
20.根据权利要求12所述的方法，还包括：
通过将所述交替叠堆内的层图案化为具有不同横向范围来在所述交替叠堆上形成阶梯式表面，所述横向范围随距所述衬底的竖直距离而减小；
在所述交替叠堆的所述阶梯式表面上方形成后向阶梯式介电材料部分；
形成接触通孔结构，所述接触通孔结构延伸穿过所述后向阶梯式介电材料部分并与所述p掺杂蚀刻停止半导体层电接触；
在所述衬底上方形成场效应晶体管；
在所述场效应晶体管上方形成至少一个介电层；以及
在所述至少一个介电层上方形成金属导电层，其中在所述金属导电层上形成所述p掺杂源极半导体层。
CN201880040082.9A 2017-08-04 2018-05-24 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法 Active CN110785851B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/669,243 2017-08-04
US15/669,243 US10199359B1 (en) 2017-08-04 2017-08-04 Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
PCT/US2018/034388 WO2019027541A1 (en) 2017-08-04 2018-05-24 THREE-DIMENSIONAL MEMORY DEVICE USING DIRECT SOURCE CONTACT AND HOLES CURRENT DETECTION, AND METHOD FOR MANUFACTURING THE SAME

Publications (2)

Publication Number Publication Date
CN110785851A true CN110785851A (zh) 2020-02-11
CN110785851B CN110785851B (zh) 2023-07-04

Family

ID=62599732

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880040082.9A Active CN110785851B (zh) 2017-08-04 2018-05-24 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法

Country Status (4)

Country Link
US (1) US10199359B1 (zh)
EP (1) EP3619744B1 (zh)
CN (1) CN110785851B (zh)
WO (1) WO2019027541A1 (zh)

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370424A (zh) * 2020-04-16 2020-07-03 中国科学院微电子研究所 三维闪存及其制作方法
CN111430359A (zh) * 2020-04-07 2020-07-17 长江存储科技有限责任公司 三维存储器及三维存储器的制备方法
CN111557049A (zh) * 2020-03-31 2020-08-18 长江存储科技有限责任公司 三维存储设备及其形成方法
CN112424934A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 三维存储器件
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112864160A (zh) * 2019-11-26 2021-05-28 爱思开海力士有限公司 半导体装置及半导体装置的制造方法
CN113169184A (zh) * 2021-03-22 2021-07-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN113228282A (zh) * 2021-03-29 2021-08-06 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN113410243A (zh) * 2020-05-27 2021-09-17 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021184329A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
CN113488481A (zh) * 2021-07-02 2021-10-08 长江存储科技有限责任公司 三维存储装置及其制备方法
WO2021217358A1 (en) * 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming thereof
CN113658956A (zh) * 2020-05-12 2021-11-16 美光科技公司 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
US11233066B2 (en) 2020-04-27 2022-01-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
WO2022021428A1 (en) * 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region
US11380629B2 (en) 2020-07-31 2022-07-05 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
WO2022226810A1 (zh) * 2021-04-27 2022-11-03 华为技术有限公司 包含有垂直柱状晶体管的芯片堆叠结构
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12048148B2 (en) 2020-04-14 2024-07-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US12114498B2 (en) 2020-04-14 2024-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102521282B1 (ko) 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019114697A (ja) * 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置
KR102631939B1 (ko) * 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
WO2019218278A1 (en) * 2018-05-16 2019-11-21 Yangtze Memory Technologies Co., Ltd. Methods for solving epitaxial growth loading effect at different pattern density regions
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
EP3711091A4 (en) 2018-12-17 2021-11-24 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US10964715B2 (en) 2019-02-05 2021-03-30 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores
US10903222B2 (en) 2019-02-05 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing a carbon-doped source contact layer and methods for making the same
US10748925B1 (en) 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN109997226A (zh) 2019-02-26 2019-07-09 长江存储科技有限责任公司 三维存储器件及其形成方法
US10923498B2 (en) 2019-04-25 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing direct source contact structure and methods for making the same
US20200357815A1 (en) * 2019-05-08 2020-11-12 Sandisk Technologies Llc A three-dimensional memory device having a backside contact via structure with a laterally bulging portion at a level of source contact layer
US10804291B1 (en) 2019-05-09 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device using epitaxial semiconductor channels and a buried source line and method of making the same
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
JP2021034696A (ja) 2019-08-29 2021-03-01 キオクシア株式会社 半導体記憶装置
KR20210027986A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조방법
KR102717037B1 (ko) * 2019-11-01 2024-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102254032B1 (ko) * 2019-12-26 2021-05-20 한양대학교 산학협력단 정공 주입 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법
KR20210083806A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 반도체 장치
KR20210092363A (ko) 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 소자
CN111771281B (zh) 2020-01-17 2021-07-20 长江存储科技有限责任公司 三维存储器件及其制作方法
KR20210096391A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20210098141A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210108548A (ko) 2020-02-25 2021-09-03 삼성전자주식회사 3차원 반도체 메모리 장치
US11121153B1 (en) 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11127759B2 (en) 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
KR20210109703A (ko) 2020-02-27 2021-09-07 삼성전자주식회사 3차원 반도체 메모리 소자
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111801798B (zh) 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
WO2021237880A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN114743985A (zh) 2020-05-27 2022-07-12 长江存储科技有限责任公司 三维存储器件
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
US11398488B2 (en) * 2020-06-05 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
US11515317B2 (en) 2020-06-05 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
US11521984B2 (en) 2020-06-24 2022-12-06 Sandisk Technologies Llc Three-dimensional memory device containing low resistance source-level contact and method of making thereof
US11778817B2 (en) 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11302713B2 (en) 2020-06-25 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
US11302714B2 (en) 2020-08-05 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
WO2022031357A1 (en) * 2020-08-05 2022-02-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11600634B2 (en) 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11659708B2 (en) * 2020-11-06 2023-05-23 Micron Technology, Inc. Memory array and method used in forming a memory array comprising strings of memory cells
KR20220082644A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11972954B2 (en) 2020-12-29 2024-04-30 Sandisk Technologies Llc Method of making a three-dimensional memory device using composite hard masks for formation of deep via openings
US20220285385A1 (en) * 2021-03-03 2022-09-08 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20220310655A1 (en) * 2021-03-29 2022-09-29 Sandisk Technologies Llc Memory device including a ferroelectric semiconductor channel and methods of forming the same
US11996151B2 (en) * 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
TWI813024B (zh) * 2021-09-23 2023-08-21 旺宏電子股份有限公司 三維記憶體元件的形成方法
US12035520B2 (en) * 2021-09-27 2024-07-09 Sandisk Technologies Llc Three dimensional memory device containing dummy word lines and p-n junction at joint region and method of making the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198687A1 (en) * 2008-10-09 2011-08-18 Snu R & Db Foundation High-density flash memory cell stack, cell stack string, and fabrication method thereof
CN102543886A (zh) * 2012-01-05 2012-07-04 复旦大学 一种栅控二极管半导体存储器器件的制造方法
US8426271B1 (en) * 2012-01-05 2013-04-23 Fudan University Method for manufacturing a gate-control diode semiconductor memory device
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
US20160240665A1 (en) * 2015-02-17 2016-08-18 Sandisk 3D Llc Vertical transistor and local interconnect structure
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
US20170025421A1 (en) * 2015-05-08 2017-01-26 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US20170148810A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20170148811A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20170194057A1 (en) * 2015-12-31 2017-07-06 SK Hynix Inc. Data storage device and method of driving the same

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6401779B1 (en) 1998-10-28 2002-06-11 Pirelli Pneumatici S.P.A. Tire with zero-degree, metal reinforcing strap made of a shape-memory alloy
DE10128718B4 (de) 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
US6743674B2 (en) 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
US6566706B1 (en) 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6861698B2 (en) 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
DE10228547C1 (de) 2002-06-26 2003-10-30 Infineon Technologies Ag Verfahren zur Herstellung eines vergrabenen Strap-Kontakts in einer Speicherzelle
US6759702B2 (en) 2002-09-30 2004-07-06 International Business Machines Corporation Memory cell with vertical transistor and trench capacitor with reduced burried strap
JP2005005465A (ja) 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法
TW591756B (en) 2003-06-05 2004-06-11 Nanya Technology Corp Method of fabricating a memory cell with a single sided buried strap
DE10340714B3 (de) 2003-09-04 2005-05-25 Infineon Technologies Ag Teststruktur für ein Single-sided Buried Strap-DRAM-Speicherzellenfeld
TWI225689B (en) 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
TWI227933B (en) 2003-12-05 2005-02-11 Nanya Technology Corp Method for forming a self-aligned buried strap of a vertical memory cell
US7112488B2 (en) 2004-05-27 2006-09-26 Micron Technology, Inc. Source lines for NAND memory devices
KR100604875B1 (ko) 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
US7238569B2 (en) 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
KR100799021B1 (ko) 2005-06-07 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리의 소오스 콘택 형성 방법
US20070033717A1 (en) 2005-08-12 2007-02-15 Anderson Karen L Flash memory audio strap for eyeglasses and goggles
KR100854499B1 (ko) 2006-09-19 2008-08-26 삼성전자주식회사 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법
US7737482B2 (en) 2006-10-05 2010-06-15 International Business Machines Corporation Self-aligned strap for embedded trench memory on hybrid orientation substrate
US20090057740A1 (en) 2007-09-04 2009-03-05 Winbond Electronics Corp. Memory with surface strap
US7439149B1 (en) 2007-09-26 2008-10-21 International Business Machines Corporation Structure and method for forming SOI trench memory with single-sided strap
US7978518B2 (en) 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
US7749835B2 (en) 2008-03-14 2010-07-06 International Business Machines Corporation Trench memory with self-aligned strap formed by self-limiting process
US8120959B2 (en) 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
US7701767B2 (en) 2008-07-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strap-contact scheme for compact array of memory cells
US8426268B2 (en) 2009-02-03 2013-04-23 International Business Machines Corporation Embedded DRAM memory cell with additional patterning layer for improved strap formation
EP2221826A1 (en) 2009-02-19 2010-08-25 Crocus Technology S.A. Active strap magnetic random access memory cells
US8811075B2 (en) 2012-01-06 2014-08-19 Sandisk Technologies Inc. Charge cycling by equalizing and regulating the source, well, and bit line levels during write operations for NAND flash memory: verify to program transition
US8704376B2 (en) 2012-04-10 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout of memory strap cell
US20150006826A1 (en) 2013-06-28 2015-01-01 Yean Kee Yong Strap-based multiplexing scheme for memory control module
US9269766B2 (en) 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9461050B2 (en) 2013-12-06 2016-10-04 Globalfoundries Inc. Self-aligned laterally extended strap for a dynamic random access memory cell
US10061350B2 (en) 2013-12-27 2018-08-28 Intel Corporation Wearable electronic device including a shape memory material for opening, closing or adjusting strap portions of the wearable electronic device
US9564443B2 (en) 2014-01-20 2017-02-07 International Business Machines Corporation Dynamic random access memory cell with self-aligned strap
US10445855B2 (en) 2014-04-08 2019-10-15 Icad, Inc. Lung segmentation and bone suppression techniques for radiographic images
US9324728B2 (en) 2014-07-07 2016-04-26 Macronix International Co., Ltd. Three-dimensional vertical gate NAND flash memory including dual-polarity source pads
US9530781B2 (en) 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9601162B1 (en) 2015-09-10 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with strap cells
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US10128264B2 (en) * 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198687A1 (en) * 2008-10-09 2011-08-18 Snu R & Db Foundation High-density flash memory cell stack, cell stack string, and fabrication method thereof
CN102543886A (zh) * 2012-01-05 2012-07-04 复旦大学 一种栅控二极管半导体存储器器件的制造方法
US8426271B1 (en) * 2012-01-05 2013-04-23 Fudan University Method for manufacturing a gate-control diode semiconductor memory device
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
US20160240665A1 (en) * 2015-02-17 2016-08-18 Sandisk 3D Llc Vertical transistor and local interconnect structure
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
US20170025421A1 (en) * 2015-05-08 2017-01-26 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US20170148810A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20170148811A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
WO2017087048A1 (en) * 2015-11-20 2017-05-26 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20170194057A1 (en) * 2015-12-31 2017-07-06 SK Hynix Inc. Data storage device and method of driving the same

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864160B (zh) * 2019-11-26 2024-04-05 爱思开海力士有限公司 半导体装置及半导体装置的制造方法
US11889697B2 (en) 2019-11-26 2024-01-30 SK Hynix Inc. 3D non-volatile semiconductor device and manufacturing method of the device
CN112864160A (zh) * 2019-11-26 2021-05-28 爱思开海力士有限公司 半导体装置及半导体装置的制造方法
WO2021184329A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
CN111557049B (zh) * 2020-03-31 2021-11-23 长江存储科技有限责任公司 三维存储设备及其形成方法
CN111557049A (zh) * 2020-03-31 2020-08-18 长江存储科技有限责任公司 三维存储设备及其形成方法
US11800707B2 (en) 2020-03-31 2023-10-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with reduced local stress
US11937427B2 (en) 2020-03-31 2024-03-19 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional memory device with sacrificial channels
CN111430359B (zh) * 2020-04-07 2023-06-09 长江存储科技有限责任公司 三维存储器及三维存储器的制备方法
CN111430359A (zh) * 2020-04-07 2020-07-17 长江存储科技有限责任公司 三维存储器及三维存储器的制备方法
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112437983B (zh) * 2020-04-14 2024-05-24 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
US12048148B2 (en) 2020-04-14 2024-07-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
US12114498B2 (en) 2020-04-14 2024-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11393844B2 (en) 2020-04-14 2022-07-19 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111370424B (zh) * 2020-04-16 2022-09-27 中国科学院微电子研究所 三维闪存及其制作方法
CN111370424A (zh) * 2020-04-16 2020-07-03 中国科学院微电子研究所 三维闪存及其制作方法
CN113644075B (zh) * 2020-04-27 2024-02-27 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
US11233066B2 (en) 2020-04-27 2022-01-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
US11227871B2 (en) 2020-04-27 2022-01-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN113644075A (zh) * 2020-04-27 2021-11-12 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
WO2021217358A1 (en) * 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming thereof
US11751394B2 (en) 2020-04-27 2023-09-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN113658956A (zh) * 2020-05-12 2021-11-16 美光科技公司 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN113410243A (zh) * 2020-05-27 2021-09-17 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN113410243B (zh) * 2020-05-27 2023-04-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424934A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 三维存储器件
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112424934B (zh) * 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
US11380629B2 (en) 2020-07-31 2022-07-05 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
US11901313B2 (en) 2020-07-31 2024-02-13 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
WO2022021428A1 (en) * 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region
US11647632B2 (en) 2020-07-31 2023-05-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region
CN113169184A (zh) * 2021-03-22 2021-07-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN113228282A (zh) * 2021-03-29 2021-08-06 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
CN113228282B (zh) * 2021-03-29 2023-12-05 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
WO2022226810A1 (zh) * 2021-04-27 2022-11-03 华为技术有限公司 包含有垂直柱状晶体管的芯片堆叠结构
CN113488481A (zh) * 2021-07-02 2021-10-08 长江存储科技有限责任公司 三维存储装置及其制备方法

Also Published As

Publication number Publication date
US20190043830A1 (en) 2019-02-07
CN110785851B (zh) 2023-07-04
US10199359B1 (en) 2019-02-05
WO2019027541A1 (en) 2019-02-07
EP3619744B1 (en) 2021-07-28
EP3619744A1 (en) 2020-03-11

Similar Documents

Publication Publication Date Title
CN110785851B (zh) 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法
CN110462829B (zh) 具有分立直接源极带接触的三维存储器器件及其制造方法
US10438964B2 (en) Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10741576B2 (en) Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US10516025B1 (en) Three-dimensional NAND memory containing dual protrusion charge trapping regions and methods of manufacturing the same
CN108431955B (zh) 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法
US10629613B1 (en) Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
US10199326B1 (en) Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
CN110088905B (zh) 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
US10720445B1 (en) Three-dimensional memory device having nitrided direct source strap contacts and method of making thereof
US10074661B2 (en) Three-dimensional junction memory device and method reading thereof using hole current detection
US10290643B1 (en) Three-dimensional memory device containing floating gate select transistor
CN107996000B (zh) 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
CN108012567B (zh) 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体
EP3286784B1 (en) Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9524981B2 (en) Three dimensional memory device with hybrid source electrode for wafer warpage reduction
JP6392996B2 (ja) ３次元ｐ−ｉ−ｎメモリデバイスおよび正孔電流検出を用いたその読取方法
US9570463B1 (en) Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US11968825B2 (en) Three-dimensional memory device containing on-pitch drain select level structures and methods of making the same
US11201111B2 (en) Three-dimensional memory device containing structures for enhancing gate-induced drain leakage current and methods of forming the same
US11894298B2 (en) Three-dimensional memory device containing amorphous and crystalline blocking dielectric layers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant