CN110088905B - 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构 - Google Patents

用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构 Download PDF

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Abstract

掩埋源极层的源极带结构和存储器结构内的半导体沟道之间的接触面积可以通过横向扩展其中形成存储器堆叠结构的源极级体积进行增加。在一个实施方案中，可以在形成绝缘层和牺牲材料层的垂直交替堆叠体之前在源极级存储器开口中形成牺牲半导体基座。存储器开口可以包括通过移除牺牲半导体基座形成的凸出部分。存储器堆叠结构可以形成为在凸出部分中具有较大的侧壁表面积，以提供与源极带结构较大的接触面积。或者，在形成存储器开口期间或之后，可以相对于上部部分选择性地扩展存储器开口的底部部分，以提供凸出部分并增加与源极带结构的接触面积。

Description

用于三维存储器器件中直接源极接触的灯泡形存储器堆叠 结构
相关申请
本申请要求以下专利申请的优先权：2017年3月14日提交的美国非临时申请序列号15/458,272；2017年3月14日提交的美国非临时申请序列号15/458,269和2017年3月14日提交的美国非临时申请序列号15/458,200，其要求2016年11月3日提交的美国临时申请序列号62/416,859和2016年11月4日提交的62/417,575的优先权的权益，上述专利的全部内容通过引用方式整体并入本文。
技术领域
本公开整体涉及半导体器件领域，具体涉及三维存储器结构(诸如竖直NAND串和其他三维器件)及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：导电层和绝缘层的垂直交替堆叠体，该导电层和绝缘层的垂直交替堆叠体位于衬底上方的源极半导体层上方；存储器堆叠结构的阵列，该阵列延伸穿过垂直交替堆叠体并进入源极半导体层的上部，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜，其中每个存储器堆叠结构的下部部分具有凸出部分，该凸出部分具有比相应存储器堆叠结构的上覆部分大的横向尺寸，该上覆部分邻接凸出部分的顶端；和至少一个源极带结构，该至少一个源极带结构在每个存储器堆叠结构的凸出部分的层级处接触存储器堆叠结构的半导体沟道的相应子集。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成至少一个牺牲半导体结构；在至少一个牺牲半导体结构的层级处形成源极级存储器开口；在源极级存储器开口内形成牺牲半导体基座；在至少一个牺牲结构上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中间隔材料层形成为导电层，或者随后被导电层替代；通过蚀刻穿过垂直交替堆叠体并移除牺牲半导体基座来穿过垂直交替堆叠体形成存储器开口，其中每个存储器开口包括相应一个牺牲半导体基座的体积；在存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜；通过移除至少一个牺牲半导体结构和每个存储器膜的邻接至少一个牺牲半导体结构的部分来形成至少一个源极腔体；并且在该至少一个源极腔体中并且直接在半导体沟道的侧壁上形成至少一个源极带结构。
根据本公开的又一个方面，提供了一种形成三维存储器器件的方法，该方法包括以下步骤：在衬底上形成源极导电层；在源极导电层上方形成牺牲半导体轨道和介电轨道的横向交替堆叠体；在横向交替堆叠体上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中间隔材料层形成为导电层，或者随后被导电层替代；通过蚀刻穿过垂直交替堆叠体来穿过垂直交替堆叠体形成存储器开口，其中在处理步骤中，每个存储器开口的底部部分延伸穿过牺牲半导体轨道和介电轨道的横向交替堆叠体；通过相对于介电轨道选择性地部分蚀刻牺牲半导体轨道来横向扩展存储器开口的每个底部部分；在存储器开口横向扩展之后，在存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜；通过移除牺牲半导体轨道和每个存储器膜的邻接牺牲半导体轨道的部分来形成源极腔体；以及在源极腔体中并且直接在半导体沟道的侧壁上形成源极带轨道。
根据本公开的又一方面，提供了一种三维存储器器件，该三维存储器器件包括：厚度调节源极半导体层，该厚度调节源极半导体层位于衬底上方并且包括凹陷区域；源极带材料部分，该源极带材料部分位于源极半导体层上方，并且凹陷区域由与源极带材料部分相同的半导体材料填充；导电层和绝缘层的垂直交替堆叠体，该导电层和绝缘层的垂直交替堆叠体位于源极带材料部分上方；和存储器堆叠结构的阵列，该阵列延伸穿过垂直交替堆叠体并进入源极半导体层的上部，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜并且包括开口，相应一个源极带材料部分通过该开口接触半导体沟道。
根据本公开的又一个方面，提供了一种形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成源极导电层；形成牺牲半导体线和牺牲半导体材料部分，其中牺牲半导体材料部分覆盖在源极导电层的最顶部表面上面，并且牺牲半导体线覆盖在源极导电层的凹陷表面上面并且邻接牺牲半导体材料部分；在牺牲半导体线上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中间隔材料层形成为导电层，或者随后被导电层替代；通过垂直交替堆叠体和牺牲半导体材料部分形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜；通过采用牺牲半导体线作为蚀刻停止结构的各向异性蚀刻工艺来穿过垂直交替堆叠体形成背侧沟槽；通过移除牺牲半导体线、牺牲半导体材料部分和每个存储器膜的邻接牺牲半导体材料部分的部分形成源极腔体；以及在源极腔体中并且直接在半导体沟道的侧壁上形成源极带材料部分。
根据本公开的另一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：源极半导体层，该源极半导体层位于衬底上方；蚀刻停止半导体轨道，该蚀刻停止半导体轨道位于源极半导体层中的沟槽中；源极带轨道和介电轨道的横向交替堆叠体，其位于源极半导体层和蚀刻停止半导体轨道上方，并且具有与蚀刻停止半导体轨道不同的组成，其中源极带轨道和介电轨道中的每一者沿着第一水平方向横向延伸，蚀刻停止半导体轨道沿着第二水平方向横向延伸，并且源极带轨道横跨在蚀刻停止半导体轨道；导电层和绝缘层的垂直交替堆叠体，其位于源极带轨道和介电轨道的横向交替堆叠体上方；存储器堆叠结构的阵列，其延伸穿过垂直交替堆叠体并进入源极半导体层的上部部分，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜并且包括开口，相应一个源极带轨道通过该开口接触半导体沟道。
根据本公开的又一个方面，提供了一种形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成源极半导体层；穿过源极导电层形成线沟槽；在线沟槽内形成蚀刻停止半导体轨道；在源极导电层和蚀刻停止半导体轨道上方形成介电轨道和牺牲半导体轨道的横向交替堆叠体；在横向交替堆叠体上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中间隔材料层形成为导电层，或者随后被导电层替代；通过垂直交替堆叠体和横向交替堆叠体形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕半导体沟道的存储器膜；通过采用蚀刻停止半导体轨道作为蚀刻停止结构的各向异性蚀刻工艺来穿过垂直交替堆叠体和横向交替堆叠体形成背侧沟槽；通过移除牺牲半导体轨道和每个存储器膜的邻接牺牲半导体轨道的部分来形成源极腔体；以及在源极腔体中并且直接在半导体沟道的侧壁上形成源极带轨道。
附图说明
图1是根据本公开第一实施方案的在形成金属源极层、源极半导体层、第一介电衬垫、牺牲半导体层和覆盖绝缘层之后的第一示例性结构的垂直剖面图。
图2A是根据本公开第一实施方案的在形成牺牲半导体轨道和介电轨道之后的第一示例性结构的垂直剖面图。
图2B为图2A的第一示例性结构的俯视图。平面X-X’是图2A的垂直剖面的平面。
图2C是第一示例性结构的另选实施方式的垂直剖面图。
图3是根据本公开第一实施方案的在形成第二介电衬垫和帽盖半导体层之后的第一示例性结构的垂直剖面图。
图4A是根据本公开的第一实施方案的在形成源极级存储器开口之后的第一示例性结构的垂直剖面图。
图4B为图4A的第一示例性结构的俯视图。平面X-X’是图4A的垂直剖面的平面。
图5是根据本公开第一实施方案的在形成基座衬垫层和牺牲半导体基座材料层之后的第一示例性结构的垂直剖面图。
图6是根据本公开第一实施方案的在形成基座衬垫和牺牲半导体基座之后的第一示例性结构的垂直剖面图。
图7是根据本公开第一实施方案的在形成栅极介电层和掺杂半导体层之后的第一示例性结构的垂直剖面图。
图8A是根据本公开的第一实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠体之后的第一示例性结构的存储器阵列区域的垂直剖面图。
图8B是根据本公开的第一实施方案的在形成阶梯表面和后向阶梯式介电材料部分之后的第一示例性结构的接触区域的垂直剖面图。
图9A是根据本公开的第一实施方案的在形成第一层存储器开口之后的第一示例性结构的垂直剖面图。
图9B为图9A的第一示例性结构的水平横截面视图。平面X-X’是图9A的垂直剖面的平面。
图10是图9A和图9B的第一示例性结构的另一区域的垂直剖面图。
图11是根据本公开的第一实施方案的在形成第一层牺牲衬垫之后的第一示例性结构的垂直剖面图。
图12是根据本公开的第一实施方案的在形成第一层牺牲填充结构之后的第一示例性结构的垂直剖面图。
图13是根据本公开的第一实施方案的在形成最顶层结构和最顶层存储器开口之后的第一示例性结构的垂直剖面图。
图14为根据本公开的第一实施方案的在形成存储器开口之后的第一示例性结构的垂直剖面图。
图15为根据本公开的第一实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的第一示例性结构的垂直剖面图。
图16为根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的垂直剖面图。
图17为根据本公开的第一实施方案的在形成沟槽间隔物之后的第一示例性结构的垂直剖面图。
图18A为根据本公开的第一实施方案的在形成源极腔体之后的第一示例性结构的垂直剖面图。
图18B是在图18A的处理步骤中第一示例性结构的另选实施方式。
图19A是根据本公开的第一实施方案的在移除存储器膜的物理暴露部分之后的第一示例性结构的垂直剖面图。
图19B是在图19A的处理步骤中第一示例性结构的另选实施方式。
图20为根据本公开的第一实施方案的在形成源极带轨道之后的第一示例性结构的垂直剖面图。
图21为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的垂直剖面图。
图22是根据本公开的第一实施方案的在沉积至少一种导电材料以形成导电线之后的第一示例性结构的垂直剖面图。
图23是根据本公开的第一实施方案在从背侧沟槽内部移除沉积的至少一种导电材料并形成绝缘壁结构之后第一示例性结构的垂直剖面图。
图24A为根据本公开的第一实施方案的在形成各种接触通孔结构之后的第一示例性结构的垂直剖面图。
图24B是图24A的第一示例性结构的另一区域的垂直剖面图。
图24C是沿着水平面C-C’截取的图24A的第一示例性结构的水平剖面图。图24C中的垂直平面X-X’对应于图24A的垂直剖面图的平面。
图24D是图24A至图24C的处理步骤处的第一示例性结构的另选实施方式的垂直剖面图。
图24E是沿着水平面E-E’截取的图24D的第一示例性结构的另选实施方式的水平剖面图。图24E中的垂直平面X-X’对应于图24D的垂直剖面图的平面。
图25A是根据本公开的第一实施方案的在形成源极级存储器开口之后的第一示例性结构的第一另选构型的垂直剖面图。
图25B是根据本公开第一实施方案的第一示例性结构的第一另选构型的另选实施方式的垂直剖面图，其中采用毯式牺牲半导体层来代替牺牲半导体轨道和介电轨道的横向交替堆叠体。
图26A是根据本公开第一实施方案的在形成各种接触通孔结构之后的第一示例性结构的第一另选构型的垂直剖面图。
图26B是根据本公开第一实施方案的第一示例性结构的第一另选构型的另选实施方式的垂直剖面图，其中采用连续源极带层来代替源极带轨道和介电轨道的横向交替堆叠体。
图27A是根据本公开的第一实施方案的在形成源极级存储器开口期间的第一示例性结构的第二另选构型的垂直剖面图。
图27B是根据本公开第一实施方案的第一示例性结构的第一另选构型的另选实施方式的垂直剖面图，其中采用毯式牺牲半导体层来代替牺牲半导体轨道和介电轨道的横向交替堆叠体。
图28是根据本公开的第一实施方案的在形成源极级存储器开口之后的第一示例性结构的第二另选构型的垂直剖面图。
图29A是根据本公开第一实施方案的在形成各种接触通孔结构之后的第一示例性结构的第二另选构型的垂直剖面图。
图29B是根据本公开第一实施方案的第一示例性结构的第二另选构型的另选实施方式的垂直剖面图，其中采用连续源极带层来代替源极带轨道和介电轨道的横向交替堆叠体。
图30A是根据本公开的第二实施方案的在形成第一绝缘体层和第一牺牲材料层的第一交替堆叠体之后的第二示例性结构的垂直剖面图。
图30B是根据本公开第一实施方案的第二示例性结构的另选实施方式的垂直剖面图，其中采用毯式牺牲半导体层来代替牺牲半导体轨道和介电轨道的横向交替堆叠体。
图31是根据本公开的第二实施方案的在形成第一层存储器开口之后的第二示例性结构的垂直剖面图。
图32A至图32C是根据本公开第二实施方案的在形成存储器堆叠结构、源极带轨道、绝缘壁结构和接触通孔结构期间的第二示例性结构的顺序垂直剖面图。
图32D是根据本公开第二实施方案的第二示例性结构的另选实施方式的垂直剖面图，其中采用连续源极材料带来代替源极带轨道和介电轨道的横向交替堆叠体。
图33A至图33D是根据本公开第二实施方案的在形成存储器堆叠结构、源极带轨道、绝缘壁结构和接触通孔结构期间的第二示例性结构的另选构型的顺序垂直剖面图。
图33E至图33H是根据本公开第二实施方案的在形成存储器堆叠结构、源极带轨道、绝缘壁结构和接触通孔结构期间的第二示例性结构的另一另选构型的顺序垂直剖面图。
图34是根据本公开第三实施方案的在形成金属源极层、源极半导体层以及介电材料层之后的第三示例性结构的垂直剖面图。
图35A是根据本公开的第三实施方案的在形成介电轨道之后的第三示例性结构的垂直剖面图。
图35B为图35A的第三示例性结构的俯视图。竖直平面X-X’为图35A的垂直剖面图的平面。
图36为根据本公开的第三实施方案的在形成蚀刻停止腔体之后的第三示例性结构的垂直剖面图。
图37A是根据本公开第三实施方案的在形成第一介电衬垫和牺牲半导体轨道之后的第三示例性结构的垂直剖面图。
图37B为图37A的第三示例性结构的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。
图37C是图37A的第三示例性结构的第一另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。
图37D是图37A的第三示例性结构的第二另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。
图37E是图37A的第三示例性结构的第三另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。
图38是根据本公开第三实施方案的在形成第二介电衬垫、帽盖半导体层以及第一绝缘层和第一牺牲材料层的第一交替堆叠体之后的第三示例性结构的垂直剖面图。
图39是根据本公开的第三实施方案的在形成第一层存储器开口和第一层牺牲衬垫之后的第三示例性结构的垂直剖面图。
图40为根据本公开的第三实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的第三示例性结构的垂直剖面图。
图41是根据本公开第三实施方案的在形成背侧沟槽和沟槽衬垫层之后的第三示例性结构的垂直剖面图。
图42A是根据本公开的第三实施方案的在形成沟槽间隔物之后的第三示例性结构的垂直剖面图。
图42B为图42A的第三示例性结构的俯视图。平面X-X’是图42A的垂直剖面的垂直平面。
图43为根据本公开的第三实施方案的在形成源极腔体之后的第三示例性结构的垂直剖面图。
图44是根据本公开的第三实施方案的在移除存储器膜的物理暴露部分之后的第三示例性结构的垂直剖面图。
图45为根据本公开的第三实施方案的在形成源极带轨道之后的第三示例性结构的垂直剖面图。
图46是根据本公开第三实施方案的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第三示例性结构的垂直剖面图。
图47是根据本公开第四实施方案的沉积结构加强部分之后的第四示例性结构的垂直剖面图。
图48A是根据本公开的第四实施方案的光致抗蚀剂层的施加和图案化之后的第四示例性结构的垂直剖面图。
图48B为图48A的第四示例性结构的俯视图。平面X-X’是图48A的垂直剖面的垂直平面。
图49A是根据本公开第四实施方案的在将沟槽衬垫层图案化成沟槽间隔物和沟槽衬垫条之后的第四示例性结构的垂直剖面图。
图49B为图49A的第四示例性结构的俯视图。平面X-X’是图49A的垂直剖面的垂直平面。垂直平面C-C’是图49C的垂直剖面的平面。垂直平面D-D’是图49D的垂直剖面的平面。
图49C是沿着垂直平面C-C’截取的图49B的第四示例性结构的垂直剖面图。
图49D是沿着垂直平面D-D’截取的图49B的第四示例性结构的垂直剖面图。
图50A是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面平面截取的形成源极带轨道之后的第四示例性结构的垂直剖面图。
图50B是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面D-D’的垂直横截面平面截取的图50A的第四示例性结构的垂直剖面图。
图51是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面平面截取的形成背侧凹陷部之后的第四示例性结构的垂直剖面图。
图52是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面平面截取的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第四示例性结构的垂直剖面图。
图53A是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面截取的在将沟槽衬垫层图案化成沟槽间隔物和沟槽衬垫条之后的第四示例性结构的垂直剖面图。
图53B是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面D-D’的垂直横截面平面截取的图53A的第四示例性结构的另选构型的垂直剖面图。
图54A是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面平面截取的形成源极带轨道之后的第四示例性结构的另选构型的垂直剖面图。
图54B是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面D-D’的垂直横截面平面截取的图54A的第四示例性结构的另选构型的垂直剖面图。
图55A是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面C-C’的垂直横截面平面截取的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第四示例性结构的另选构型的垂直剖面图。
图55B是根据本公开第四实施方案的沿着对应于图49B中的垂直横截面平面D-D’的垂直横截面平面截取的图55A的第四示例性结构的另选构型的垂直剖面图。
图56是根据本公开第五实施方案的在形成第二介电衬垫和帽盖半导体层之后的第五示例性结构的垂直剖面图。
图57A是根据本公开的第五实施方案的在图案化帽盖半导体层之后的第五示例性结构的垂直剖面图。
图57B为图57A的第五示例性结构的俯视图。平面X-X’是图57A的垂直剖面的垂直平面。
图58是根据本公开的第五实施方案的在形成第一层牺牲填充结构之后的第五示例性结构的垂直剖面图。
图59为根据本公开的第五实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的第五示例性结构的垂直剖面图。
图60为根据本公开的第五实施方案的在形成背侧沟槽之后的第五示例性结构的垂直剖面图。
图61是根据本公开的第五实施方案的在形成源极腔体和移除存储器膜的物理暴露部分之后的第五示例性结构的垂直剖面图。
图62为根据本公开的第五实施方案的在形成源极带轨道之后的第五示例性结构的垂直剖面图。
图63是根据本公开第五实施方案的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第五示例性结构的垂直剖面图。
图64是根据本公开第六实施方案的在形成金属源极层和源极半导体层之后的第六示例性结构的垂直剖面图。
图65A是根据本公开的第六实施方案的在图案化源极半导体层之后的第六示例性结构的垂直剖面图。
图65B为图65A的第六示例性结构的俯视图。平面X-X’是图65A的垂直剖面的垂直平面。
图66是根据本公开第六实施方案的在形成扩散阻挡介电衬垫和蚀刻停止半导体轨道之后的第六示例性结构的垂直剖面图。
图67是根据本公开第六实施方案的在形成第一介电衬垫、牺牲半导体层和覆盖绝缘层之后的第六示例性结构的垂直剖面图。
图68为根据本公开的第六实施方案的在形成牺牲半导体轨道之后的第六示例性结构的垂直剖面图。
图69A是根据本公开的第六实施方案的在形成介电轨道之后的第六示例性结构的垂直剖面图。
图69B为图69A的第六示例性结构的俯视图。平面X-X’是图69A的垂直剖面的垂直平面。
图70是根据本公开第六实施方案的在形成第二介电衬垫和帽盖半导体层之后的第六示例性结构的垂直剖面图。
图71A是根据本公开的第六实施方案的在图案化帽盖半导体层之后的第六示例性结构的垂直剖面图。
图71B为图71A的第六示例性结构的俯视图。平面X-X’是图71A的垂直剖面的垂直平面。
图72A是根据本公开的第六实施方案的在形成源极级存储器开口之后的第六示例性结构的垂直剖面图。
图72B为图72A的第六示例性结构的俯视图。平面X-X’是图72A的垂直剖面的垂直平面。
图73是根据本公开第六实施方案的在形成基座衬垫层和牺牲半导体基座材料层之后的第六示例性结构的垂直剖面图。
图74是根据本公开第六实施方案的在形成基座衬垫和牺牲半导体基座之后的第六示例性结构的垂直剖面图。
图75是根据本公开的第六实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠体之后的第六示例性结构的垂直剖面图。
图76A是根据本公开的第六实施方案的在形成第一层存储器开口之后的第六示例性结构的垂直剖面图。
图76B为图76A的第六示例性结构的水平横截面视图。平面X-X’是图76A的垂直剖面的平面。
图77是根据本公开的第六实施方案的在形成第一层牺牲衬垫之后的第六示例性结构的垂直剖面图。
图78是根据本公开的第六实施方案的在形成第一层牺牲填充结构之后的第六示例性结构的垂直剖面图。
图79是根据本公开的第六实施方案的在形成最顶层结构和最顶层存储器开口之后的第六示例性结构的垂直剖面图。
图80为根据本公开的第六实施方案的在形成存储器开口之后的第六示例性结构的垂直剖面图。
图81为根据本公开的第六实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的第六示例性结构的垂直剖面图。
图82为根据本公开的第六实施方案的在形成背侧沟槽之后的第六示例性结构的垂直剖面图。
图83为根据本公开的第六实施方案的在形成源极腔体之后的第六示例性结构的垂直剖面图。
图84是根据本公开的第六实施方案的在移除存储器膜的物理暴露部分之后的第六示例性结构的垂直剖面图。
图85为根据本公开的第六实施方案的在形成源极带轨道之后的第六示例性结构的垂直剖面图。
图86A是根据本公开第六实施方案的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第六示例性结构的垂直剖面图。
图86B是图86A的第六示例性结构的另一区域的垂直剖面图。
图87是根据本公开的第七实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠体之后的第七示例性结构的垂直剖面图。
图88是根据本公开的第七实施方案的在形成第一层牺牲填充结构之后的第七示例性结构的垂直剖面图。
图89为根据本公开的第七实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的第七示例性结构的垂直剖面图。
图90为根据本公开的第七实施方案的在形成背侧沟槽之后的第七示例性结构的垂直剖面图。
图91为根据本公开的第七实施方案的在形成源极腔体之后的第七示例性结构的垂直剖面图。
图92是根据本公开的第七实施方案的在移除存储器膜的物理暴露部分之后的第七示例性结构的垂直剖面图。
图93为根据本公开的第七实施方案的在形成源极带轨道之后的第七示例性结构的垂直剖面图。
图94是根据本公开第七实施方案的在形成导电层、绝缘壁结构和各种接触通孔结构之后的第七示例性结构的垂直剖面图。
具体实施方式
如上所述，本公开涉及三维存储器结构(诸如竖直NAND串和其他三维器件)及其制造方法，其各个方面描述如下。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的结构或上覆的结构的整体上延伸，或者可具有比下面的结构或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。例如，层可以位于连续结构的顶部表面和底部表面之间或所在位置的任何一对水平平面之间。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外电场调制的电流密度流过该半导体沟道。如本文所用，“活性区域”是指场效应晶体管的源极区或场效应晶体管的漏极区。“顶部活性区域”是指位于场效应晶体管的另一活性区域上方的场效应晶体管的活性区域。“底部活性区域”是指位于场效应晶体管的另一活性区域下方的场效应晶体管的活性区域。单体三维存储器阵列为其中在单个衬底诸如半导体晶片上方形成多个存储器级而没有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如标题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在键合前将衬底减薄或从存储器级移除，但由于存储器级最初是在单独的衬底上方形成的，所以这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构。第一示例性结构包括衬底8，其可以是半导体衬底诸如硅衬底。衬底8可以包括衬底半导体层。衬底半导体层可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底8可以具有主表面7，该主表面可以是例如衬底半导体层的最顶部表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有范围为从1.0S/cm至1.0×105S/cm的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
在一个实施方案中，半导体器件210可以可选地形成在衬底8上。半导体器件210可以包括例如场效应晶体管，场效应晶体管包括相应的源极区域、漏极区域、沟道区域和栅极结构。可以在半导体衬底8的上部中形成浅沟槽隔离结构(未明确示出)，以在半导体器件之间提供电隔离。半导体器件210可以包括任何半导体电路，以支持随后将要形成的存储器结构的操作，所述半导体电路通常被称为外围电路。如本文所用，外围电路指的是字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一个、每一个或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后将要形成的三维存储器结构的字线的字线切换器件。
在半导体器件210和/或衬底8上方可以可选地形成至少一个介电层，该至少一个介电层在本文中称为至少一个下部层级介电层120。该至少一个下部层级介电层120用作下部层级金属互连结构(未明确示出)的矩阵，所述下部层级金属互连结构在随后要形成的直通存储器级通孔结构的半导体器件210和着落垫的各个节点之间提供电线。下部层级金属互连结构可包括各种器件接触通孔结构、下部层级金属线、下部层级通孔结构和下部层级最顶层金属结构，其被配置成用作随后将形成的直通存储器级通孔结构的着落垫。
第一示例性结构可以包括存储器阵列区域100、接触区域300和可选的外围器件区域200。存储器堆叠结构的阵列可以随后形成在存储器阵列区域100中以及至少一个下部层级介电层120(如果存在)上方。随后可以在接触区域300中形成与存储器堆叠结构的字线的接触。如果存在，可以在外围器件区域200中形成附加半导体器件和/或直通存储器级通孔结构。半导体器件200可以存在于存储器阵列区域100、接触区域300和外围器件区域200的任何和/或每个区域中。半导体器件210以及至少一个下部层级介电层120和嵌入其中的下部层级金属互连结构的组合的区域在本文中称为下层外围器件区域，该下层外围器件区域位于将在随后形成的存储器级组件之下并且包括用于存储器级组件的外围器件。半导体器件210和至少一个下部层级介电层120是可选的，并且因此可以省略。
可选地，金属源极层108、源极半导体层112、第一介电衬垫113、牺牲半导体层114L和覆盖绝缘层153可以顺序地形成在至少一个下部层级介电层120和/或衬底8上方。可选的金属源极层108包括金属材料诸如元素金属(诸如钨)、至少两种元素金属的金属间合金、导电金属氮化物(诸如TiN)或金属硅化物(诸如硅化钴、硅化镍或硅化钨)。可选的金属源极层108为随后要形成的源极电极提供了高导电性的水平电流路径。可选的金属源极层108可以通过共形沉积方法或非共形沉积方法形成，并且可以具有20nm至200nm范围内的厚度，尽管也可以采用较小和较大的厚度。
源极半导体层112包括掺杂的半导体材料。源极半导体层112的掺杂剂浓度可以在1.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用较小和较大的掺杂剂浓度。在一个实施方案中，源极半导体层112可以包括n掺杂多晶硅、在随后的处理步骤(诸如退火工艺)中被转换成n掺杂多晶硅的n掺杂非晶硅、或者可以随后被转换成多晶半导体材料的任何p掺杂或n掺杂多晶半导体材料或者任何p掺杂或n掺杂非晶半导体材料。在一个实施方案中，源极半导体层112的掺杂类型可以与注入到随后要形成的存储器堆叠结构的沟道中的电荷载流子的类型相同。例如，如果电子被注入到随后要形成的存储器堆叠结构的沟道中，则源极半导体层112可以是n掺杂的。源极半导体层112的掺杂类型在此被称为第一导电类型。源极半导体层112可以通过共形沉积方法(诸如化学气相沉积)或非共形沉积方法进行沉积。源极半导体层112的厚度可在30nm至600nm的范围内，但是也可采用较小和较大的厚度。
第一介电衬垫113包括介电材料，该介电材料可以在随后移除要采用的牺牲半导体材料期间用作蚀刻停止层。例如，第一介电衬垫113可以包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即氧化硅)。第一介电衬垫113可以包括掺杂硅酸盐玻璃，其在氢氟酸中的蚀刻速率比热氧化物高至少2倍(例如，其可以在3至30的范围内)。第一介电衬垫113可以通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。在水平部分测量的第一介电衬垫113的厚度可以在10nm至50nm的范围内，尽管也可以采用较小和较大的厚度。
牺牲半导体层114L包括半导体材料，该半导体材料可以相对于第一介电衬垫113通过蚀刻工艺选择性地移除。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。例如，牺牲半导体层114L可以包括非晶硅、非晶硅锗合金或多晶半导体材料。牺牲半导体层114L的半导体材料可以是本征的、p掺杂的或n掺杂的。在一个实施方案中，牺牲半导体材料层114L的半导体材料可以在没有有意掺杂电掺杂剂的情况下进行沉积，并且可以是本征的或“轻掺杂的”，即具有掺杂剂浓度小于3.0×1015/cm3的掺杂剂，该掺杂剂浓度是由沉积过程期间引入的残余掺杂剂引起的，该沉积过程不流动包括p型掺杂剂原子或n型掺杂剂原子的掺杂剂气体。牺牲半导体层114L可以通过化学气相沉积来沉积。牺牲半导体层114L的厚度可在50nm至200nm的范围内，但是也可采用较小和较大的厚度。
覆盖绝缘层153可以包括介电材料，该介电材料可以在随后采用的平坦化工艺中用作停止层。例如，覆盖绝缘层153可以包括厚度在15nm至100nm范围内的氮化硅，尽管也可以采用较小和较大的厚度。
参考图2A和图2B，线沟槽可以可选地穿过覆盖绝缘层153和牺牲半导体层114L形成。如本文所用，“线沟槽”是指沿着长度方向横向延伸并具有均匀宽度的沟槽。线沟槽可以沿着第一水平方向hd1横向延伸，并且可以彼此平行。可以例如通过在牺牲半导体层114L上方施加和图案化光致抗蚀剂层、光刻图案化光致抗蚀剂层以形成沿着第一水平方向延伸的线条和空间图案、并且通过各向异性蚀刻工艺移除覆盖绝缘层153的未遮蔽部分、牺牲半导体层114L和可选的第一介电衬垫113从而形成线沟槽。在一个实施方案中，线沟槽可以延伸到第一介电衬垫113的顶部表面，在这种情况下，第一介电衬垫113可以用作蚀刻停止层。在另一个实施方案中，线沟槽可以延伸到源极半导体层112的顶部表面。随后可以例如通过灰化移除光致抗蚀剂层。牺牲半导体层114L的每个剩余部分构成牺牲半导体轨道114。形成沿第一水平方向hd1横向延伸并且由线沟槽横向隔开的多个牺牲半导体轨道114。如本文所用，“轨道”指的是横向延伸的结构，其具有两组至少一个侧壁，所述侧壁在整个区域中横向间隔开均匀的宽度。该至少一个侧壁可以是单个侧壁，或者可以是多个侧壁，这些侧壁沿着轨道的长度方向被横向凹坑横向隔开。
介电材料诸如未掺杂硅酸盐玻璃可以通过沉积工艺诸如化学气相沉积沉积在线沟槽中。介电材料的多余部分可以通过平坦化工艺诸如化学机械平坦化和/或凹陷蚀刻，从覆盖绝缘层153的顶部表面上方移除。在平坦化后，沉积的介电材料可以被分成填充线沟槽的分立部分。沉积并平坦化的介电材料的每个剩余部分在此被称为介电轨道124。
牺牲半导体轨道114和介电轨道124可以横向交替，以形成横向交替的堆叠。如本文所用，“第一元件和第二元件的交替堆叠体”是指其中第一元件的实例和第二元件的实例沿着堆叠的方向交替的结构。如本文所用，“横向交替堆叠体”是指交替方向沿着水平方向的交替堆叠体。如本文所用，“垂直交替堆叠体”是指交替方向沿着垂直方向的交替堆叠体。在一个实施方案中，牺牲半导体轨道114可以沿着交替方向具有相同的第一宽度，介电轨道124可以沿着交替方向具有相同的第二宽度。在这种情况下，横向交替堆叠体可以形成具有间距的周期性一维阵列。间距可以在100nm至500nm的范围内，尽管也可以采用较小和较大的间距。
可选地，介电轨道124可以垂直凹入图案化覆盖绝缘层153的顶部表面下方，使得凹入的介电轨道124的顶部表面可以近似地处于牺牲半导体轨道114的顶部表面的水平。覆盖绝缘层153随后可以相对于横向交替堆叠体(114,124)选择性地被移除。例如，如果覆盖绝缘层153包括氮化硅，则可以使用采用热磷酸的湿法蚀刻移除覆盖绝缘层153。
参考图2C，示出了第一示例性结构的另选实施方式，其通过省略覆盖绝缘层153的形成和省略图2A和图2B的处理步骤从图1的第一示例性结构中获得。因此，在第一示例性结构的另选实施方式的情况下，毯式牺牲半导体层114L(即未经图案化的牺牲半导体层)的顶部表面被物理地暴露而不是横向交替堆叠体(114,124)。
参考图3，第二介电衬垫115可以形成在图2A和图2B所示的介电轨道124和牺牲半导体轨道114的横向交替堆叠体(114,124)上方，或者形成在图2C所示的牺牲半导体层114上方。第二介电衬垫115可以包括介电材料，该介电材料可以在随后移除牺牲半导体轨道114期间用作蚀刻停止层。例如，第二介电衬垫115可以包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。第二介电衬垫115可以包括掺杂硅酸盐玻璃，其在氢氟酸中的蚀刻速率比在热氧化物中的蚀刻速率高至少2倍(例如，其可以在3至30的范围内)。第二介电衬垫115可以通过等离子体增强原子层沉积(PEALD)、等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。第二介电衬垫115的厚度可以在10nm至50nm的范围内，但是也可以采用较小和较大的厚度。
帽盖半导体层116可以形成在第二介电衬垫115的顶部表面上。帽盖半导体层116可以包括半导体材料层，该半导体材料层可以在第二介电衬垫115的后续蚀刻期间用作蚀刻停止层。例如，帽盖半导体层116可以包括非晶硅、多晶硅或硅锗合金。帽盖半导体层116的厚度可在10nm至40nm的范围内，但是也可采用较小和较大的厚度。
参考图4A和图4B，可以例如通过在帽盖半导体层116上方施加光致抗蚀剂层177、用开口图案光刻图案化光致抗蚀剂层177、并且穿过帽盖半导体层116、第二介电衬垫115和横向交替堆叠体(114,124)(或者牺牲半导体层114L)以及可选地穿过第一介电衬垫113和源极半导体层112的上部转移光致抗蚀剂层177中开口的图案，从而形成源极级存储器开口39。随后可以例如通过灰化移除光致抗蚀剂层177。在一个实施方案中，每个源极级存储器开口39可以跨越相应的一对介电轨道124和牺牲半导体轨道114之间的界面。因此，每个源极级存储器开口39可以包括相应一个牺牲半导体轨道114的侧壁和相应一个介电轨道124的侧壁。在一个实施方案中，源极级存储器开口39可以包括多个源极级存储器开口39的二维阵列，其通过不包括源极级存储器开口39的区域彼此横向隔开。在一个实施方案中，不包括源极级存储器开口39的每个区域可以沿着该区域的长度方向横向延伸，该长度方向在此被称为第二水平方向hd2。在一个实施方案中，源极级存储器开口可以仅形成在存储器阵列区域100中，而不形成在接触区域300中。在另一个实施方案中，源极级存储器开口39可以形成在存储器阵列区域100和接触区域300两者中。随后可以例如通过灰化来移除光致抗蚀剂层177。
参考图5，顺序沉积基座衬垫层117L和牺牲半导体基座材料层118L，以填充每个源极级存储器开口39。基座衬垫层117L包括介电材料诸如氧化硅。基座衬垫层117L可以例如通过保形沉积工艺来形成。基座衬垫层117L的厚度可在10nm至50nm的范围内，但是也可采用较小和较大的厚度。牺牲半导体基座材料层118L包括牺牲材料，该牺牲材料可以相对于基座衬垫层117L的材料选择性地移除。例如，牺牲半导体基座材料层118L可以包括非晶硅、多晶硅或硅锗合金。
参考图6，牺牲半导体基座材料层118L可以例如通过凹陷蚀刻被平坦化。基座衬垫层117L可以用作蚀刻停止层。或者，牺牲半导体基座材料层118L可以通过化学机械平坦化平坦化。在这种情况下，基座衬垫层117L可以用作停止层。随后，基座衬垫层117L的物理暴露的水平部分可以通过蚀刻工艺移除，该蚀刻工艺相对于牺牲半导体基座材料层118L的材料具有选择性。例如，如果牺牲半导体基座材料层118L包括非晶硅，并且如果基座衬垫层117L包括氧化硅，则可以采用使用氢氟酸的湿法蚀刻来移除覆盖在帽盖半导体层116上面的基座衬垫层117L的水平部分。牺牲半导体基座材料层118L的每个剩余部分构成牺牲半导体基座118。基座衬垫层117L的每个剩余部分构成基座衬垫117，其横向围绕相应的牺牲半导体基座118。基座衬垫117和牺牲半导体基座118的组合填充相应的源极级存储器开口39。
参考图7，可以顺序形成栅极介电层150和掺杂半导体层152。栅极介电层150包括介电材料诸如氧化硅、介电金属氧化物或其组合。栅极介电层150的厚度可以在3nm至10nm的范围内，但是也可以采用较小和较大的厚度。掺杂半导体层152包括掺杂半导体材料，诸如可以在退火过程中转换成n掺杂多晶硅的n掺杂非晶硅。掺杂半导体层152的厚度可在100nm至300nm的范围内，但是也可采用较小和较大的厚度。随后，在穿过随后形成的材料层的交替堆叠体形成存储器开口或背侧沟槽期间，掺杂半导体层152可以用作蚀刻停止层。
参考图8A和8B，在掺杂半导体层152上方形成交替的多个第一材料层(其可以是第一绝缘层132)和第二材料层(其可以是第一牺牲材料层142)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。第一材料层的实例可以具有相同的厚度，或者可以具有不同的厚度。第二元件的实例可以具有相同的厚度，或者可以具有不同的厚度。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为第一绝缘层132，并且每个第二材料层可为第一牺牲材料层142。在这种情况下，可以在掺杂半导体层152上方形成第一绝缘层132和第一牺牲材料层142的第一垂直交替堆叠体(132,142)。第一交替堆叠体(132,142)中的层的层级统称为第一层级。在第一层级中形成的所有结构的集合在这里被称为第一层结构。
因此，第一垂直交替堆叠体(132,142)可包括由第一材料构成的第一绝缘层132以及由第二材料构成的牺牲材料层142，其中第二材料不同于第一绝缘层132的材料。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐的介电金属氧化物以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，第一牺牲材料层142可以是间隔材料层，该间隔材料层包含氮化硅或包含硅和锗中的至少一种的半导体材料。
在一个实施方案中，第一绝缘层132可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可采用原硅酸四甲酯(TEOS)作为CVD过程的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以采用较小和较大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1024的范围内，并典型地在8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第一垂直交替堆叠体(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
通常，间隔材料层可以形成为导电层，或者可以随后被导电层替代。虽然本公开使用间隔材料层是随后被导电层取代的第一牺牲材料层142的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔材料层的步骤。
如图8B所示，阶梯腔体可形成在位于器件区域100和外围区域200之间的接触区域300之内，该外围区域包含用于外围电路的至少一个半导体器件。阶梯腔体可具有各种阶梯表面，使得阶梯腔体的水平横截面形状随着距衬底8顶部表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯腔体。该组处理步骤可包括例如第一类型的蚀刻工艺，该第一类型使腔体深度竖直地增加了一级或多级，以及第二类型的蚀刻工艺，该第二类型横向地扩展在第一类型的随后的蚀刻工艺中要竖直蚀刻的区域。如本文所用，包括交替多个级的结构的“级”被定义成结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯腔体之后，第一垂直交替堆叠体(132,142)的外围部分在形成阶梯腔体之后可具有阶梯表面。如本文所用，“阶梯表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯腔体”是指具有阶梯表面的腔体。
通过图案化第一垂直交替堆叠体(132,142)形成台面区域。第一垂直交替堆叠体(132,142)内除了最顶部第一牺牲材料层142之外的每个第一牺牲材料层142比第一垂直交替堆叠体(132,142)内的任何上覆第一牺牲材料层142横向延伸得更远。台面区域包括第一垂直交替堆叠体(132,142)的阶梯表面，该阶梯表面从第一垂直交替堆叠体(132,142)内的最底层持续延伸至第一垂直交替堆叠体(132,142)内的最顶层。
通过在其中沉积介电材料，可在阶梯腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯腔体中。可例如通过化学机械平坦化(CMP)从第一垂直交替堆叠体(132,142)的顶部表面上方移除沉积介电材料的多余部分。填充阶梯腔体的沉积介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“逆反阶梯”元件是指具有阶梯表面和随着距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增大的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图9A、图9B和图10，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在第一垂直交替堆叠体(132,142)和后向阶梯式介电材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，穿过后向阶梯式介电材料部分65并且穿过第一垂直交替堆叠体(132,142)转移光刻材料堆叠中的图案。位于图案化光刻材料堆叠中开口下面的第一垂直交替堆叠体(132,142)的部分被蚀刻以形成第一层存储器开口149和第一层支撑开口119。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。第一层存储器开口149穿过存储器阵列区域100中的整个第一垂直交替堆叠体(132,142)形成。第一层支撑开口119穿过后向阶梯式介电材料部分65和第一垂直交替堆叠体(132,142)的位于接触区域300中阶梯表面下面的部分形成。
第一层存储器开口149延伸穿过第一垂直交替堆叠体(132,142)的整体。第一层存储器开口119延伸穿过第一垂直交替堆叠体(132,142)。用于蚀刻穿过第一垂直交替堆叠体(132,142)的材料的各向异性蚀刻过程的化学属性可交替以优化第一垂直交替堆叠体(132,142)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。第一层存储器开口149和第一层支撑开口119的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。可以在接触区域300和外围区域200中提供包括与介电导轨124相同材料的源极级介电材料层124’。源极级介电材料层124’可以在图2A和2B的处理步骤中与介电导轨124同时形成。
在图9A、图9B和图10的第一示例性结构中，第一层存储器开口149的位置可以被选择为与源极级存储器开口149即成对基座衬垫117和牺牲半导体基座118的位置重叠。因此，第一层存储器开口39的每个底部表面可以形成在由下层源极级存储器开口39的顶部周边限定的区域内，该顶部周边可以与下层基座衬垫117的顶部周边重合。在一个实施方案中，牺牲半导体基座118可以在形成第一层存储器开口149和第一层支撑开口119的各向异性蚀刻工艺期间用作蚀刻停止结构。或者，源极级介电材料层124’可以在形成第一层支撑开口119的各向异性蚀刻工艺期间用作蚀刻停止结构。
第一层存储器开口149和第一层支撑开口119中的每一者可以具有垂直侧壁或锥形侧壁。可以在存储器阵列区域100中形成第一层存储器开口149的二维阵列。第一层支撑开口119的二维阵列可以形成在接触区域300中。
参考图11，可以例如通过共形介电材料层(诸如氧化硅层)的沉积并且移除共形介电材料层的水平部分的各向异性蚀刻在第一层存储器开口149和第一层支撑开口119的侧壁上形成第一层牺牲衬垫147。第一层牺牲衬垫147的厚度可以在1nm至20nm的范围内，但是也可以采用较小和较大的厚度。第一层腔体149’可以存在于每个第一层牺牲衬垫147中。
参考图12，牺牲填充材料沉积在第一层腔体149’中。牺牲填充材料包括相对于第一层牺牲衬垫147的材料选择性移除的材料。例如，牺牲填充材料可以包括非晶硅、多晶硅或硅锗合金。牺牲填充材料的多余部分可以通过平坦化工艺从第一垂直交替堆叠体(132,142)的最顶部表面上方移除，该平坦化工艺可以包括凹陷蚀刻或化学机械平坦化。第一层腔体149’中牺牲填充材料的每个剩余部分构成第一层牺牲填充结构133。
参考图13，图8A、8B、9A、9B、10、11和12的处理步骤可以可选地重复，以形成至少一个中间层结构，每个中间层结构可以包括中间绝缘层232和中间牺牲材料层242的中间垂直交替堆叠体(232,242)、垂直延伸穿过中间垂直交替堆叠体(232,242)并着陆在下层存储器开口上的中间层存储器开口、中间层牺牲衬垫247和中间层牺牲填充结构233。在说明性实施方案中，可以形成总共(N-2)个中间层结构，其包括作为最底层中间层结构的第二层结构和作为最顶层结构的第(N-1)层结构，其中N是大于2的整数。对于大于1且小于N的每个整数i，第i层结构可以包括第i绝缘层232和第i牺牲材料层242的第i垂直交替堆叠体(232,242)、垂直延伸穿过第i垂直交替堆叠体(232,242)的第i层存储器开口、第i层牺牲衬垫247和第i层牺牲填充结构233。
随后，可以再次重复图8A、8B、9A、9B和10的处理步骤，以形成最顶层结构，其可以包括第N层绝缘层332(即最顶层绝缘层)和第N层牺牲材料层342(即最顶层牺牲材料层)的第N层垂直交替堆叠体(332,342)，以及垂直延伸穿过第N层垂直交替堆叠体(232,242)并落在填充有第(N-1)层牺牲衬垫247和第(N-1)层牺牲填充结构233的第(N-1)个存储器开口的第N层存储器开口349(即最顶层存储器开口)。可选地，第N个垂直交替堆叠体(332,342)的最顶层绝缘层可以具有比其他第N个绝缘层332较大的厚度，在这种情况下，第N个垂直交替堆叠体(332,342)的最顶层绝缘层在此被称为绝缘覆盖层70。
虽然本公开是使用其中N大于2的实施方案来描述的，但明确地考虑了N为2的实施方案。在这种情况下，可以省略中间层结构。此外，明确设想了仅形成第一层结构的实施方案，即其中N是1。在这种情况下，可以省略图11、12和13的处理步骤。
图8A和图8B至图13的处理步骤在横向交替堆叠体(114,124)(或牺牲半导体层114L)上方形成绝缘层(131,232,332)和间隔材料层(142,242,342)的至少一个垂直交替堆叠体{(132,142,(232,242),(332,342)}。间隔材料层(142,242,342)可以形成为导电层，或者随后被导电层替代。
参考图14，中间层牺牲填充结构233和第一层牺牲填充结构133可以通过移除中间层牺牲填充结构233和第一层牺牲填充结构133的材料的各向同性蚀刻或各向异性蚀刻相对于各种牺牲衬垫(117,147,247)选择性地移除。例如，如果中间层牺牲填充结构233和第一层牺牲填充结构133包括非晶硅，并且如果各种牺牲衬垫(117,147,247)包括氧化硅，则可以采用使用KOH溶液的湿法蚀刻相对于各种牺牲衬垫(117,147,247)选择性地移除中间层牺牲填充结构233和第一层牺牲填充结构133。
随后，可以执行各向同性蚀刻来蚀刻各种牺牲衬垫(117,147,247)。存储器开口49(也称为层间存储器开口)由源极级存储器开口39、第一层存储器开口149、中间层存储器开口和最顶层存储器开口349的垂直邻接腔体的组合形成。具体地讲，每个存储器开口49可以包括源极级存储器开口39的体积、第一层存储器开口149的体积、彼此垂直邻接的(N-2)个中间层存储器开口和最顶层存储器开口349的一个或多个体积。重叠的第一层支撑开口、中间层支撑开口和最顶层支撑开口可以以相同的方式彼此邻接，以形成支撑开口(未示出)，也称为层间支撑开口。
因此，通过蚀刻穿过至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}中的每一者并且通过移除牺牲半导体基座118和基座衬垫117，穿过绝缘层(131,232,332)和间隔材料层(142,242,342)的至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}形成存储器开口49。每个存储器开口49包括相应一个牺牲半导体基座118的体积。
在一个实施方案中，第一层存储器开口149可以包括延伸穿过第一交替堆叠体(132,142)和掺杂半导体层152的锥形部分。在这种情况下，每个存储器开口49可以形成有通过移除相应一个牺牲半导体基座118而形成的凸出部分，以及延伸穿过第一垂直交替堆叠体(132,142)的至少底部部分并且具有邻接凸出部分的底端的锥形部分。每个牺牲半导体基座118可以形成为具有比锥形部分的底端大的横向范围。在一个实施方案中，每个存储器开口49的凸出部分可以具有比锥形部分的底端大的横向范围(诸如对于给定的二维横截面形状，主轴的直径或者以其他方式最大的横向尺寸)。
参考图15，存储器堆叠结构(50,60)可以形成在存储器开口49中。具体地讲，包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道层的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用较小和较大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻止所存储的电荷泄漏到控制栅电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或另外地，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用较小和较大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。或者，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕集材料部分或电隔离的导电材料部分)代替的实施方案。
电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用较小和较大的厚度。
隧穿介电层56包括介电材料，可以在合适的电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用较小和较大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的组合在此被称为存储器膜50。
半导体沟道层包括用于形成半导体沟道60的半导体材料。半导体沟道层包括至少一种半导体材料，该至少一种半导体材料可包括至少一种元素半导体材料，至少一种III-V化合物半导体材料，至少一种II-VI化合物半导体材料，至少一种有机半导体材料，以及/或者本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层包括非晶硅或多晶硅。半导体沟道层可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。半导体沟道层的厚度可以在2nm至10nm的范围内，但是也可以采用较小和较大的厚度。存储器腔体可存在于每个存储器开口49的未填充有沉积的材料层(52,54,56,60)的体积中。
可以沉积介电填充材料以填充存储器开口内的存储器腔体。介电填充材料可以包括例如氧化硅或有机硅酸盐玻璃。该材料可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。介电填充材料和存储器膜50可以通过平坦化工艺从绝缘覆盖层70的顶部表面上方移除，该平坦化工艺可以包括凹陷蚀刻工艺和/或化学机械平坦化(化学机械平坦化)工艺。存储器膜50的剩余部分存在于每个存储器开口49内。半导体沟道层的剩余部分存在于每个存储器开口49内，并且构成半导体沟道60。介电填充材料的剩余部分存在于每个存储器开口49内，并且在此被称为介电核心62。
在从包括绝缘覆盖层70的顶部表面的水平面上方移除存储器膜50的水平部分之前、期间或之后，介电核心62可以垂直凹入包括绝缘覆盖层70的顶部表面的水平面下方。随后，具有第一导电类型掺杂的掺杂半导体材料可以沉积于覆盖在存储开口49内部的介电核心62上面的凹陷体积内，以形成漏极区域63。例如，漏极区域63可以包括n掺杂多晶硅或n掺杂非晶硅，其可以在随后的退火工艺中转换成n掺杂多晶硅。
存储器开口49内的存储器膜50和半导体沟道60的每个组合构成存储器堆叠结构(50,60)。存储器堆叠结构(50,60)是半导体沟道60、隧穿电介质层56、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。存储器堆叠结构(50,60)、介电核心62和存储器开口49内的漏极区域63的每个组合在此被称为存储器开口填充结构(50,60,62,63)。可以在每个支撑开口内形成相同的组合，以在接触区域300中提供支撑柱结构。支撑柱结构是电惰性结构，其在牺牲材料层(142,242,342)和牺牲半导体轨道114的后续替换期间提供结构支撑。
因此，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕半导体沟道60的存储器膜50。存储器堆叠结构(50,60)的阵列可以延伸穿过至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}中的每一者，并且进入源极半导体层112的上部。每个存储器堆叠结构(50,60)的下部部分可以具有凸出部分，该凸出部分具有比相应存储器堆叠结构(50,60)的上覆部分大的横向尺寸，该上覆部分邻接凸出部分的顶端。
参考图16，接触级介电层80可以可选地形成在绝缘覆盖层70上方。接触级介电层80包括与牺牲材料层(142,242,342)的介电材料不同的介电材料。例如，接触级介电层80可以包括氧化硅。接触级介电层80的厚度可以在50nm至500nm的范围内，但是也可以采用较小和较大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层80上方，并且可以光刻图案化以在存储器堆叠结构(50,60)的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻通过接触级介电层80、至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}和/或至少一个后向阶梯式介电材料部分65转移，以形成背侧沟槽79。背侧沟槽79从接触级介电层80的顶部表面垂直延伸，穿过掺杂半导体层152、栅极介电层150、帽盖半导体层116和第二介电衬垫115，并且至少延伸到牺牲半导体轨道114的顶部表面。在一个实施方案中，背侧沟槽79可以横向延伸穿过存储器阵列区域100和接触区域300。背侧沟槽79可以形成在存储器堆叠结构(50,60)的集群之间，并且可以沿着与牺牲半导体轨道114不同的水平方向横向延伸。在一个实施方案中，背侧沟槽79可以沿着图4B所示的第二水平方向hd2横向延伸。可以例如通过灰化移除光致抗蚀剂层。
在一个实施方案中，背侧沟槽79可以通过采用掺杂半导体层152作为蚀刻停止层的各向异性蚀刻穿过至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}形成。随后，背侧沟槽79可以通过另一各向异性蚀刻垂直延伸穿过掺杂半导体层152并到达牺牲半导体轨道114的上表面。
参考图17，可以通过共形材料层的沉积和各向异性蚀刻在每个背侧沟槽79的侧壁上形成沟槽间隔物174。沟槽间隔物174包括抗蚀刻剂的材料，该蚀刻剂随后用于蚀刻牺牲半导体轨道114。例如，沟槽间隔物174可以包括氮化硅。沟槽间隔物174的厚度可在10nm至30nm的范围内，但是也可采用较小和较大的厚度。沟槽腔体79’可以位于每个背侧沟槽79内的沟槽间隔物174内。
参考图18A，可以采用蚀刻剂执行第一各向同性蚀刻工艺，该蚀刻剂相对于介电轨道124选择性地蚀刻牺牲源极轨道114的材料。蚀刻剂可以通过背侧沟槽79引入。在一个实施方案中，可以选择蚀刻剂，使得蚀刻剂相对于第一介电衬垫113、第二介电衬垫115、介电轨道124和沟槽间隔物174的介电材料选择性地蚀刻牺牲半导体轨道114的半导体材料。蚀刻剂可以是在湿法蚀刻工艺中应用的液相蚀刻剂，或者是在干法蚀刻工艺中应用的气相蚀刻剂。例如，如果牺牲半导体轨道114包括非晶硅，可以采用使用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺、使用KOH溶液的湿法蚀刻工艺、或者使用TMAH、SC1或NH4OH溶液的其他湿法蚀刻工艺、或者使用气相HCl的干法蚀刻工艺来各向同性地蚀刻牺牲半导体轨道114。通过相对于第一介电衬垫113、第二介电衬垫115、介电轨道124和沟槽间隔物174的介电材料选择性地移除牺牲半导体轨道114来形成源极腔体119。
图18B示出了在图18A的处理步骤中第一示例性结构的另选实施方式。具体地讲，如果牺牲半导体层114L被用来代替横向交替堆叠体(114,124)，则可以移除整个牺牲半导体层114L以形成横向围绕存储器堆叠结构(50,60)的连续源极腔体119。在这种情况下，存储器堆叠结构(50,60)和介电核心62的凸出部分为绝缘层(132,232,332)和牺牲材料层(142,242,342)的交替堆叠体提供结构支撑。
参考图19A，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。第二各向同性蚀刻工艺相对于帽盖半导体层116和半导体沟道60选择性地移除存储器膜50和介电衬垫(113,115)的材料。因此，邻近源极腔体119的存储器膜50的物理暴露部分可以通过第二各向同性蚀刻工艺移除，以物理地暴露存储器堆叠结构(50,60)的凸出部分中的半导体沟道60的外侧壁。在图17的处理步骤中，邻近牺牲半导体轨道114的存储器膜50的部分被移除，以穿过每个存储器膜50形成横向开口。在说明性示例中，使用氢氟酸的湿法蚀刻可以用于第二各向同性蚀刻工艺。通过移除存储器膜50的物理暴露部分和位于源极腔体119上面或下面的介电衬垫(113,115)的部分，源极腔体119的体积可以扩展。
图19B示出了在图19A的处理步骤中第一示例性结构的另选实施方式。具体地讲，如果牺牲半导体层114L被用来代替横向交替堆叠体(114,124)，连续源极腔体119横向围绕存储器堆叠结构(50,60)，并且通过蚀刻工艺移除位于连续源极腔体119水平的存储器膜50的部分。因此，位于凸出部分的垂直半导体沟道60的每个物理暴露侧壁可以围绕穿过相应存储器开口的几何中心的垂直轴方位角延伸360度。在这种情况下，垂直半导体沟道60和介电核心62的凸出部分为绝缘层(132,232,332)和牺牲材料层(142,242,342)的交替堆叠体提供结构支撑。
参考图20，可以执行选择性半导体沉积工艺，以从物理暴露的半导体表面生长掺杂半导体材料部分。选择性半导体沉积工艺是一种沉积工艺，其中用于沉积半导体材料的反应物和蚀刻半导体材料的蚀刻剂同时或交替流入处理腔室，使得蚀刻剂提供的半导体材料的蚀刻速率介于半导体表面上半导体材料的较高生长速率和介电表面上半导体材料的较低生长速率(或成核率)之间。半导体材料的净沉积仅发生在半导体表面上，并且半导体材料不会从介电表面生长。掺杂剂可以与用于沉积半导体材料的反应物同时流动，以提供沉积的半导体材料的原位掺杂。如果下层半导体表面是多晶或非晶的，则沉积的半导体材料可以是多晶的，或者如果下层半导体表面是单晶的，则沉积的半导体材料可以是单晶的(外延的)或多晶的。
掺杂半导体材料可以直接从半导体沟道60的物理暴露的外侧壁表面、源极半导体层112的物理暴露的顶部表面和帽盖半导体层116的物理暴露的底部表面生长。掺杂半导体材料可以具有第一导电类型的掺杂，即与源极半导体层112的导电类型相同的导电类型。例如，如果源极半导体层112包括n掺杂半导体材料，则沉积的掺杂半导体材料也是n掺杂的。源极带轨道38直接形成在半导体沟道60的外侧壁、源极导电层112的不接触介电轨道124的顶部表面部分以及帽盖半导体层116的不接触介电轨道124的底部表面部分。沉积的掺杂半导体材料填充源极腔体119，以形成沿第一水平方向hd1横向延伸的源极带轨道38(如图4B所示)。因此，源极带轨道38可以沿着第一水平方向hd1横向延伸，并且可以在每个存储器堆叠结构(50,60)的凸出部分的水平处接触存储器堆叠结构(50,60)的半导体沟道60的相应子集。源极带轨道38在源极半导体层112和半导体沟道60的底侧壁部分之间提供导电路径。
参照图21，可以使用各向同性蚀刻工艺诸如湿法蚀刻工艺，将相对于绝缘层(132,232,332)的第一材料选择性蚀刻牺牲材料层(142,242,342)的第二材料的蚀刻剂引入背侧沟槽79。如果沟槽间隔物174包括与牺牲材料层(142,242,342)相同的材料，则沟槽间隔物174可以在与用于移除牺牲材料层(142,242,342)的蚀刻工艺相同的蚀刻工艺中移除。如果沟槽间隔物174包括与牺牲材料层(142,242,342)不同的材料，则可以在移除牺牲材料层(142,242,342)之前通过各向同性蚀刻移除沟槽间隔物174。在说明性示例中，如果沟槽间隔物174和牺牲材料层(142,242,342)包括氮化硅，则可以采用使用热磷酸的湿法蚀刻移除沟槽间隔物174和牺牲材料层(142,242,342)。
背侧凹陷部43形成在从中移除牺牲材料层(142,242,342)的体积中。牺牲材料层(142,242,342)的第二材料的移除可以相对于绝缘层(132,232,332)的第一材料、后向阶梯式介电材料部分的材料、存储器膜50的最外层的材料以及掺杂半导体层152、帽盖半导体层116和源极带轨道38的半导体材料具有选择性。在一个实施方案中，牺牲材料层(142,242,342)可包括氮化硅，并且绝缘层(132,232,332)以及后向阶梯式介电材料部分的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器薄膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相蚀刻工艺。例如，如果牺牲材料层(142,242,342)包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。存储器阵列区域100中的存储器堆叠结构(50,60)、设置在接触区域300中的支撑柱结构以及后向阶梯式介电材料部分可以在背侧凹陷部43存在于先前由牺牲材料层(142,242,342)占据的体积内时提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层(142,242,342)的第二材料的体积中形成。其中形成存储器堆叠结构(50,60)的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底8上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。多个背侧凹陷部43中的每一者可基本上平行于衬底8的顶部表面延伸。背侧凹陷部43可由下层绝缘层(132,232,332)的顶部表面和上覆绝缘层(132,232,332)的底部表面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图22，背侧阻挡介电层(未示出)可以可选地形成为背侧凹陷部43和背侧沟槽79中以及接触级介电层80上方的连续材料层。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。至少一种金属材料可以随后沉积在背侧凹陷部43和背侧沟槽79中。例如，金属阻挡层(其可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠)和至少一个金属填充材料层(诸如钨层)的组合可以通过共形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)来沉积。多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层80上方。每个导电层46包括金属阻挡层的部分和金属填充材料部分。因此，每个牺牲材料层(142,242,342)可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续的金属材料层46L的部分中。
参考图23，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并且从接触级介电层80上方回蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层(142,242,343)被导电层46替换。在另选实施方案中，其中间隔材料层被形成为导电层以代替牺牲材料层(142,242,343)，可以省略图21和图22的处理步骤。
每个导电层46可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅电极可以具有包括存储器堆叠结构(50,60)的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。
随后，绝缘材料(诸如氧化硅)可以沉积在背侧腔体79’中，以形成绝缘壁结构76。覆盖在接触级介电层80上面的绝缘材料的多余部分可以被移除，也可以不被移除。每个绝缘壁结构76接触绝缘层(132,232,332)的侧壁和导电层46以及源极带轨道38的顶部表面。
参考图24A至图24C，可以穿过接触级介电层80并穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86)。例如，可以穿过在每个漏极区63上的接触层级介电层80形成漏极接触通孔结构88。字线接触通孔结构86可通过接触级介电层80以及通过后向阶梯式介电材料部分65形成在导电层46上。另外，外围器件接触通孔结构(未示出)可以直接通过外围器件的相应节点上的后向阶梯式介电材料部分65和/或通过至少一个下部层级介电层120内的各种较低层级金属互连结构形成。
存储器堆叠结构(50,60)底部的每个凸出部分包括：环形顶部表面39A，该环形顶部表面具有邻接相应存储器堆叠结构(50,60)的上覆部分的外周边的内周边；侧壁39S(可以是垂直的)，其具有邻接环形顶部表面39A的外周边的上周边；以及接触源极半导体层112的水平表面的平坦底部表面39B。
参考图24D和图24E，示出了第一示例性结构的另选实施方式。形成源极带层38L来代替图24A至图24C所示的源极带轨道38和介电轨道124的横向交替堆叠体。源极带层38L是接触并横向围绕每个垂直半导体沟道60的侧壁的连续材料层。
参考图25A，在图4A的处理步骤中示出了根据本公开的第一实施方案的第一示例性结构的第一另选构型。在该构型中，源极级存储器开口39可以形成为锥形。具体地讲，源极级存储器开口39的侧壁可以相对于垂直于衬底8的顶部表面的垂直轴具有1度至10度范围内的锥角。也可以采用较大或较小的锥角。
图25B示出了图25A所示的第一示例性结构的第一另选构型的另选实施方式。采用牺牲半导体层114L代替牺牲半导体轨道114和介电轨道124的横向交替堆叠体。
随后，可以执行图5至图24A至图24C的处理步骤，以提供图26A所示的第一示例性结构的第一另选构型。在第一另选构型中，每个半导体沟道60可以在锥形侧壁接触相应的源极带轨道38，从而增加总接触面积。存储器堆叠结构(50,60)底部的每个凸出部分包括：环形顶部表面39A，该环形顶部表面具有邻接相应存储器堆叠结构(50,60)的上覆部分的外周边的内周边；侧壁39S(可以是锥形的)，该侧壁具有邻接环形底部表面39A的外周边的上周边；以及平坦底部表面39B，该平坦底部表面接触源极半导体层112的水平表面。
图26B示出了图26A所示的第一示例性结构的第一另选构型的另选实施方式。采用连续源极带层38L代替源极带轨道38和介电轨道124的横向交替堆叠体。
参考图27A，在图4A和图4B的处理步骤中示出了根据本公开的第一实施方案的第一示例性结构的第二另选构型。光致抗蚀剂层177中的开口尺寸可以相对于图4A和图4B所示的开口尺寸减小，并且各向异性蚀刻的持续时间可以减小，使得源极级存储器开口39比图4A和图4B所示的源极级存储器开口39浅。
图27B示出了图27A的第一示例性结构的第一另选构型的另选实施方式。采用牺牲半导体层114L代替牺牲半导体轨道114和介电轨道124的横向交替堆叠体。
参考图28，光致抗蚀剂层177可以各向同性地修整，使得光致抗蚀剂层177中的开口尺寸增加。执行另一个各向异性蚀刻以蚀刻帽盖半导体层116、第二介电衬垫115、横向交替堆叠体(114,124)和源极半导体层112的材料。通过各向异性蚀刻垂直延伸的源极级存储器开口39包括环形水平表面，该环形水平表面包括邻接上覆侧壁的底部外围的外周边和邻接下层侧壁的顶部周边的内周边。换句话讲，每个源极级存储器开口39可以具有阶梯轮廓，该阶梯轮廓在上部提供比下部部分大的横向尺寸。
随后，可以执行图5至图24A至图24C的处理步骤，以提供图29A所示的第一示例性结构的第二另选构型。在第二另选构型中，每个半导体沟道60可以在阶梯表面接触相应的源极带轨道38，从而增加总接触面积。存储器堆叠结构(50,60)底部的每个凸出部分包括：环形顶部表面39A，该环形顶部表面具有邻接相应存储器堆叠结构(50,60)的上覆部分的外周边的内周边；第一侧壁39S1，该第一侧壁具有邻接环形顶部表面39A的外周边的上周边；平坦底部表面39B，该平坦底部表面接触源极半导体层112的水平表面；以及第二侧壁39S2，该第二侧壁具有与平坦底部表面39B的外周边邻接的下周边。第一侧壁39S1和第二侧壁39S2可以由形成横向台阶的水平表面邻接。
图29B示出了图29A的第一示例性结构的第二另选构型的另选实施方式。采用连续源极带层38L代替源极带轨道38和介电轨道124的横向交替堆叠体。
参考图30A，通过省略图4A、图4B、图5和图6的处理步骤，可以从图8A和图8B的第一示例性结构获得根据本公开的第二实施方案的第二示例性结构。因此，在图8A和图8B的第一示例性结构中示出的基座衬垫117和牺牲半导体基座118不存在于图30中示出的第二示例性结构中。
图30B示出了图30A的第二示例性结构的另选实施方式。采用牺牲半导体层114L代替牺牲半导体轨道114和介电轨道124的横向交替堆叠体。
参考图31，在蚀刻穿过掺杂半导体层152、栅极介电层150、帽盖半导体层116和第二介电衬垫115的层堆叠之后，可以通过修改过蚀刻的持续时间执行图9A、图9B和图10的处理步骤。在穿过第一垂直交替堆叠体(132,142)形成第一层支撑开口119之后，可以延伸各向异性蚀刻(对蚀刻化学成分进行可选改变)，以垂直延伸存储器阵列区域100中的第一层存储器开口149和接触区域200中的第一层支撑开口(未示出)。每个第一层存储器开口149可以延伸穿过整个横向交替堆叠体(114,124)并且进入源极半导体层112的上部。第一层存储器开口149的侧壁可以是基本垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。
可以选择第一层存储器开口149的位置，使得每个第一层存储器开口149可以跨越相应的一对介电轨道124和牺牲半导体轨道114之间的界面。因此，每个第一层存储器开口149可以包括相应一个牺牲半导体轨道114的侧壁和相应一个介电轨道124的侧壁。在一个实施方案中，第一层存储器开口149可以包括多个第一层存储器开口149的二维阵列，所述第一层存储器开口通过不包括如在第一示例性结构中的第一层存储器开口149的区域彼此横向隔开。可以在存储器阵列区域100中形成第一层存储器开口149的二维阵列。第一层支撑开口的二维阵列可以形成在接触区域300中。
参考图32A，可以执行各向同性蚀刻工艺，以相对于第一垂直交替堆叠体(132,142)、栅极介电层150和介电衬垫(113,115)的介电材料选择性地蚀刻掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112的半导体材料。例如，如果掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112包括非晶硅或多晶硅，并且如果第一绝缘层132、栅极介电层150和介电衬垫(113,115)包括氧化硅，并且如果第一牺牲材料层142包括氮化硅，则可以采用使用氢氧化钾溶液的湿法蚀刻工艺相对于第一垂直交替堆叠体(132,142)、栅极介电层150和介电衬垫(113,115)的介电材料选择性地蚀刻掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112的半导体材料。第一层存储器开口149的每个底部部分可以通过相对于介电轨道114和其他介电材料部分选择性地部分横向蚀刻牺牲半导体轨道114、帽盖半导体层116和掺杂半导体层152而横向扩展。每个第一层存储器开口149的下部部分可以具有凸出部分，该凸出部分具有比第一层存储器开口149的上覆部分大的横向尺寸。
参考图32B，随后可以执行图11、图12和图13的处理步骤，以形成第一层牺牲衬垫147、第一层牺牲填充结构133、至少一个可选的中间层结构、最顶层绝缘层332和最顶层牺牲材料层342的最顶层垂直交替堆叠体(332,342)以及最顶层存储器开口349。
参考图32C，中间层牺牲填充结构233和第一层牺牲填充结构133可以通过移除中间层牺牲填充结构233和第一层牺牲填充结构133的材料的各向同性蚀刻或各向异性蚀刻相对于各种牺牲衬垫(147,247)选择性地移除。例如，如果中间层牺牲填充结构233和第一层牺牲填充结构133包括非晶硅，并且如果各种牺牲衬垫(147,247)包括氧化硅，则可以采用使用KOH溶液的湿法蚀刻相对于各种牺牲衬垫(147,247)选择性地移除中间层牺牲填充结构233和第一层牺牲填充结构133。
在形成第二示例性结构期间，在形成第二层垂直交替堆叠体(232,242)之前，通过第一层垂直交替堆叠体(132,142)形成第一层存储器开口149。在形成第二层垂直交替堆叠体(232,242)之后，通过第二层垂直交替堆叠体(232,242)形成第二层存储器开口249。通过邻接相应的第一层存储器开口149和相应的第二层存储器开口249的垂直邻接对来形成存储器开口49。在形成第二层垂直交替堆叠体(232,242)之前，相对于介电轨道124选择性地部分蚀刻牺牲半导体轨道114，以横向扩展存储器开口49的每个底部部分。
随后，可以执行图14的处理步骤。具体地讲，可以执行各向同性蚀刻来蚀刻各种牺牲衬垫(147,247)。存储器开口49(也称为层间存储器开口)由第一层存储器开口149、中间层存储器开口和最顶层存储器开口349的垂直邻接腔体的组合形成。具体地讲，每个存储器开口49可以包括第一层存储器开口149的体积、彼此垂直邻接的(N-2)个中间层存储器开口和最顶层存储器开口349的一个或多个体积的体积。重叠的第一层支撑开口、中间层支撑开口和最顶层支撑开口可以以相同的方式彼此邻接，以形成支撑开口(未示出)，也称为层间支撑开口。
栅极介电层150、第二介电衬垫115和第一介电衬垫113的横向突出部分可以在移除牺牲衬垫(147,247)期间被并行蚀刻。在这种情况下，每个存储器开口49的底部部分可以具有相对平滑的侧壁，其中在移除牺牲衬垫(147,247)期间，通过栅极介电层150、第二介电衬垫115和第一介电衬垫113的并行蚀刻，减小了在图32A的处理步骤中提供的横向范围的起伏。在一个实施方案中，每个存储器开口49可以包括锥形部分和下层凸出部分，该锥形部分延伸穿过第一交替堆叠体(132,142)和掺杂半导体层152。在一个实施方案中，每个存储器开口49的凸出部分可以具有比锥形部分的底端大的横向范围(诸如对于给定的二维横截面形状，主轴的直径或者以其他方式最大的横向尺寸)。在一些实施方案中，每个凸出部分可以具有从底部表面延伸到顶部表面的基本垂直的侧壁。
参考图32C，存储器堆叠结构(50,60)可以采用图15的处理步骤形成在存储器开口49中。因此，在存储器开口49通过第一层存储器开口149的横向扩展而横向扩展之后，存储器堆叠结构(50,60)形成在存储器开口49中。存储器堆叠结构(50,60)底部的每个凸出部分包括：环形顶部表面39A，该环形顶部表面具有邻接相应存储器堆叠结构(50,60)的上覆部分的外周边的内周边；侧壁39S(可以是锥形的)，该侧壁具有邻接环形底部表面39A的外周边的上周边；和平坦底部表面39B，该平坦底部表面接触源极半导体层112的水平表面。
可以执行第一实施方案的后续处理步骤，以形成背侧沟槽79、源极腔体119、源极带轨道38、导电层46、绝缘壁结构76和各种接触通孔结构。如在第一实施方案中，背侧沟槽79可以通过采用掺杂半导体层152作为蚀刻停止层的各向异性蚀刻穿过每个垂直交替堆叠体{(132,142),(232,242),(332,342)}形成。背侧沟槽79可以垂直延伸穿过掺杂半导体层152并到达牺牲半导体轨道114的上表面。通过引入蚀刻剂穿过背侧沟槽79来移除牺牲半导体轨道114。可以通过移除牺牲半导体轨道114和与牺牲半导体轨道114相邻的每个存储器膜50的部分来形成源极腔体119。源极带轨道38可以形成在源极腔体119中，并且直接形成在半导体沟道60的侧壁上。
图32D示出了图32C的第二示例性结构的另选实施方式。采用连续源极带层38L代替源极带轨道38和介电轨道124的横向交替堆叠体。
图33E至图33H是第二示例性结构的另一替代构型的连续垂直剖面图。采用牺牲半导体层114L代替牺牲半导体轨道114和介电轨道的横向交替堆叠体。形成连续源极带层38L代替源极带轨道38和介电轨道124的横向交替堆叠体。
参考图33A，通过省略图32A的处理步骤并执行图32B的处理步骤，可以从图31的第二示例性结构获得根据本公开的第二实施方案的第二示例性结构的另选构型。
参考图33B，可以执行图14的处理步骤。具体地讲，可以执行各向同性蚀刻来蚀刻各种牺牲衬垫(147,247)。存储器开口49(也称为层间存储器开口)由第一层存储器开口149、中间层存储器开口和最顶层存储器开口349的垂直邻接腔体的组合形成。具体地讲，每个存储器开口49可以包括第一层存储器开口149的体积、彼此垂直邻接的(N-2)个中间层存储器开口和最顶层存储器开口349的一个或多个体积的体积。重叠的第一层支撑开口、中间层支撑开口和最顶层支撑开口可以以相同的方式彼此邻接，以形成支撑开口(未示出)，也称为层间支撑开口。
参考图33C，可以执行图32A的处理步骤。具体地讲，可以执行各向同性蚀刻工艺，以相对于垂直交替堆叠体{(132,142),(232,242),332,342}}、栅极介电层150和介电衬垫(113,115)的介电材料选择性地蚀刻掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112的半导体材料。例如，如果掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112包括非晶硅或多晶硅，并且如果绝缘层(132,232,332)、栅极介电层150和介电衬垫(113,115)包括氧化硅，并且如果牺牲材料层(142,242,343)包括氮化硅，可以采用使用氢氧化钾溶液的湿法蚀刻工艺相对于垂直交替堆叠体{(132,142),(232,242),332,342}}、栅极介电层150和介电衬垫(113,115)的介电材料选择性地横向蚀刻掺杂半导体层152、帽盖半导体层116、牺牲半导体轨道114和源极半导体层112的半导体材料。存储器开口49的每个底部部分可以通过相对于介电轨道114和其他介电材料部分选择性地部分蚀刻牺牲半导体轨道114、帽盖半导体层116和掺杂半导体层152而横向扩展。每个存储器开口49的下部部分可以具有凸出部分，该凸出部分具有比存储器开口49的上覆部分大的横向尺寸。
参考图33D，存储器堆叠结构(50,60)可以采用图15的处理步骤形成在存储器开口49中。因此，在多个层级存储器开口邻接以形成存储器开口49之后，在存储器开口49横向扩展之后，在存储器开口49中形成存储器堆叠结构(50,60)。存储器堆叠结构(50,60)底部的每个凸出部分包括：环形顶部表面39A，该环形顶部表面具有邻接相应存储器堆叠结构(50,60)的上覆部分的外周边的内周边；侧壁39S(可以是锥形的)，该侧壁具有邻接环形底部表面39A的外周边的上周边；和平坦底部表面39B，该平坦底部表面接触源极半导体层112的水平表面。
可以执行第一实施方案的后续处理步骤，以形成背侧沟槽79、源极腔体119、源极带轨道38、导电层46、绝缘壁结构76和各种接触通孔结构。如在第一实施方案中，背侧沟槽79可以通过采用掺杂半导体层152作为蚀刻停止层的各向异性蚀刻穿过每个垂直交替堆叠体{(132,142),(232,242),(332,342)}形成。背侧沟槽79可以垂直延伸穿过掺杂半导体层152并到达牺牲半导体轨道114的上表面。通过引入蚀刻剂穿过背侧沟槽79移除牺牲半导体轨道114。可以通过移除牺牲半导体轨道114和与牺牲半导体轨道114相邻的每个存储器膜50的部分形成源极腔体119。源极带轨道38可以形成在源极腔体119中，并且直接形成在半导体沟道60的侧壁上。
可选地，栅极介电层150、第二介电衬垫115和第一介电衬垫113的横向突出部分可以在形成存储器堆叠结构(50,60)之前被蚀刻。在这种情况下，每个存储器开口49的底部部分可以具有相对平滑的侧壁，其中通过栅极介电层150、第二介电衬垫115和第一介电衬垫113的蚀刻，来减小在图33C的处理步骤中提供的横向范围的起伏。或者，如果栅极介电层150、第二介电衬垫115和第一介电衬垫113的横向突出部分可以在形成存储器堆叠结构(50,60)之前被蚀刻，存储器堆叠结构(50,60)的底部凸出部分可以具有起伏的外侧壁。
共同参考第一和第二示例性结构及其另选构型，第一和第二示例性结构及其另选构型中的每一者都可以包括三维存储器器件。三维存储器器件包括：导电层46和绝缘层(132,232,332)的垂直交替堆叠体，该导电层46和绝缘层的垂直交替堆叠体位于衬底8上方的源极半导体层112上方；存储器堆叠结构(50,60)的阵列，该阵列延伸穿过垂直交替堆叠体(132,232,332,46)并进入源极半导体层112的上部，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕半导体沟道60的存储器膜50，其中每个存储器堆叠结构(50,60)的下部部分具有凸出部分，该凸出部分具有比相应存储器堆叠结构(50,60)的上覆部分大的横向尺寸，该上覆部分邻接凸出部分的顶端；以及源极带轨道38，该源极带轨道沿着第一水平方向hd1横向延伸，并且在每个存储器堆叠结构(50,60)的凸出部分的水平处接触存储器堆叠结构(50,60)的半导体沟道60的相应子集。
在一个实施方案中，每个存储器堆叠结构(50,60)的存储器膜50可以包括横向开口，相应的源极带轨道38延伸穿过该横向开口，以提供相应的半导体沟道60和相应的源极带轨道38之间的物理接触。在一个实施方案中，介电轨道124可以位于相邻一对源极带轨道38之间，其中每个存储器堆叠结构(50,60)的存储器膜50接触相应一个介电轨道124的侧壁。在一个实施方案中，源极带轨道38接触源极半导体层112的平坦顶部表面的相应部分，并且源极带轨道38包括掺杂半导体材料，该掺杂半导体材料具有与源极半导体层112相同的导电类型的掺杂。
在一个实施方案中，栅极介电层150可以覆盖在源极带轨道38上面并且可以横向围绕存储器堆叠结构(50,60)。掺杂半导体层152可以位于至少一个垂直交替堆叠体(132,232,332,46)的每一者下面，覆盖栅极介电层150，并且横向围绕存储器堆叠结构(50,60)。在一个实施方案中，栅极介电层150覆盖在存储器堆叠结构(50,60)的凸出部分的顶部表面上面。可选地，掺杂半导体层152包括存储器堆叠结构(50,60)(即垂直NAND串)的源极选择栅电极，并且栅极介电层150用作源极侧选择晶体管的栅极电介质。或者，一个或多个下部导电层46作为掺杂半导体层152的替代或补充用作源极选择栅极电极。在一个实施方案中，栅极介电层150横向围绕存储器堆叠结构(50,60)的凸出部分，并且掺杂半导体层152的顶部表面与凸出部分的顶部表面在同一水平面内。可以提供绝缘壁结构76，该绝缘壁结构垂直延伸穿过至少一个垂直交替堆叠体(132,232,332,46)中的每一者，并且沿着不同于第一水平方向hd1的第二水平方向hd2横向延伸，并且横跨每个源极带轨道38。
参考图34，根据本公开的第三实施方案的第三示例性结构可以使用用于形成图1的第一示例性结构的过程的子集获得。具体地讲，可选的半导体器件210、至少一个下部层级介电层120和嵌入其中的可选的下部层级金属互连结构以及可选的金属源极层108可以形成在衬底8上，衬底可以是半导体衬底。可以是上述源极半导体层112的源极导电层可以以与第一实施方案中相同的方式形成。
介电材料诸如未掺杂的硅酸盐玻璃可以任选地沉积以形成任选的介电材料层124L。可选的介电材料层124L可以通过共形或非共形沉积方法沉积。介电材料层124L的厚度可在50nm至200nm的范围内，但是也可采用较小和较大的厚度。
参考图35A和图35B，可选的介电材料层124L可以被图案化以穿过其中的线形成沟槽。例如，光致抗蚀剂层(未示出)可以被施加在介电材料层124L上方，并且可以被光刻图案化以形成线和空间图案。光致抗蚀剂层中的图案可以通过各向异性蚀刻转移穿过介电材料层124L。穿过介电材料层124L的水平形成第一线沟槽101。第一线沟槽101可以垂直延伸到源极导电层112的最顶部表面，并且介电材料层124L可以被分成介电材料部分124，其是随后被进一步图案化的过程中介电材料部分。在一些实施方案中，介电材料部分124可以是介电轨道。如本文所用，“过程中”结构是指在随后的加工步骤中在形状和/或组成上进一步修改的结构。在一个实施方案中，每个第一线沟槽101可以沿第一水平方向hd1横向延伸较长的长度，并且可以具有相应的均匀宽度。因此，介电材料层124L可以被分成多个介电材料部分124，这些介电材料部分沿着第一水平方向hd1横向延伸，并且通过第一线沟槽101彼此横向隔开。随后可以例如通过灰化移除光致抗蚀剂层。在不使用介电材料层124L和介电材料部分124的情况下，可以省略用于形成介电材料层124L和介电材料部分124的图34、图35A和图35B的处理步骤。
参考图36，光致抗蚀剂层217被施加在可选的介电材料部分124和源极半导体层112上方，并且可以被光刻图案化以形成沿着不同于第一水平方向hd1的第二水平方向延伸的线性开口。每个线性开口可以始终具有均匀的宽度。可以执行各向异性蚀刻，以移除可选介电材料部分124的物理暴露部分和源极半导体层112的上部区域。第二线沟槽103形成在光致抗蚀剂层217中的每个线性开口之下。在一个实施方案中，各向异性蚀刻工艺可以包括相对于源极半导体层112的半导体材料选择性地蚀刻可选介电材料部分124的介电材料的第一步骤，以及蚀刻源极半导体层112的半导体材料以减小第二线沟槽103的底部表面的整体高度变化的第二步骤。第二线沟槽103可以具有比第一线沟槽101大的深度。每个第二线沟槽103的底部表面位于源极半导体层112的最顶部表面的水平面下方，并且位于源极半导体层112的底部表面的水平面处或上方。因此，每个第二线沟槽103的底部表面可以是源极导电层112的凹陷表面，并且可选的介电材料部分124被第二线沟槽103分成多个部分。随后可以例如通过灰化移除光致抗蚀剂层217。
由于其中存在第二线沟槽103，源极导电层112具有高度调节。具体地讲，位于第二线沟槽103下面的源极导电层112的每个部分具有的厚度小于位于第二线沟槽103外部的源极导电层112的部分的厚度。因此，源极导电层112是厚度受调的源极半导体层。
参考图37A和图37B，第一介电衬垫213可以通过介电材料的保形沉积形成在第一和第二线沟槽(101,103)中。第一介电衬垫213的介电材料可以是例如氧化硅。第一介电衬垫213的厚度可以在10nm至50nm的范围内，但是也可以采用较小和较大的厚度。
牺牲半导体材料诸如非晶硅或多晶硅可以通过沉积工艺诸如化学气相沉积沉积在第一和第二线沟槽(101,103)中。牺牲半导体材料的多余部分可以通过平坦化工艺从包括第一介电衬垫213的最顶部表面的水平面上方移除，该平坦化工艺可以包括凹陷蚀刻和/或化学机械平坦化。沉积的牺牲半导体材料可以被平坦化以形成连续半导体结构314，其包括沿着第一水平方向hd1横向延伸的牺牲半导体材料部分114和沿着第二水平方向hd2横向延伸的牺牲半导体线214。在一个实施方案中，牺牲半导体材料部分114可以是半导体轨道。第一线沟槽101中牺牲半导体材料的剩余部分构成牺牲半导体材料部分114，并且第二线沟槽103中牺牲半导体材料的剩余部分构成牺牲半导体线214。
在一个实施方案中，牺牲半导体材料部分114和介电材料部分124可以横向交替以形成横向交替堆叠体。横向交替堆叠体(114,124)覆盖在源极导电层112的最顶部表面上面，并且牺牲半导体线124覆盖在源极导电层112的凹陷表面上面，并且与牺牲半导体材料部分114邻接。在一个实施方案中，牺牲半导体材料部分114可以沿着交替方向具有相同的第一宽度，并且介电材料部分124可以沿着交替方向具有相同的第二宽度。在这种情况下，横向交替堆叠体可以形成具有间距的周期性一维阵列。间距可以在100nm至500nm的范围内，尽管也可以采用较小和较大的间距。
图37C是图37A的第三示例性结构的第一另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。在这种构型中，牺牲半导体材料部分114可以形成为两组相交线结构的交叉阵列，这两组相交线结构沿着两个不同的水平方向延伸。介电材料部分124位于未被牺牲半导体材料部分114占据的区域中。介电材料部分124在随后的工艺步骤期间为上覆结构提供结构支撑，在该工艺步骤中，牺牲半导体材料部分114和牺牲半导体线214被移除以形成腔体。
图37D是图37A的第三示例性结构的第二另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。在这种构型中，每个牺牲半导体材料部分114可以形成为矩阵层，其中介电材料部分124嵌入为分立结构。介电材料部分124在随后的工艺步骤期间为上覆结构提供结构支撑，在该工艺步骤中，牺牲半导体材料部分114和牺牲半导体线214被移除以形成腔体。
图37E是图37A的第三示例性结构的第三另选构型的俯视图。竖直平面X-X’为图37A的垂直剖面图的平面。在这种构型中，介电材料部分被省略，并且牺牲半导体线214外部的整个区域可以被牺牲半导体材料部分114填充。
参考图38，可以执行图3的处理步骤以形成第二介电衬垫115和帽盖半导体层116。绝缘层和间隔材料层的垂直交替堆叠体随后形成在牺牲半导体线214上方。如上所述，间隔材料层形成为导电层，或者随后被导电层替代。在一个实施方案中，可以执行图8A和图8B的处理步骤，以形成第一绝缘层132和第一牺牲材料层142的第一垂直交替堆叠体(132,142)。
参照图39，可以执行图9A、图9B、图10、图11和图12的处理步骤，以形成第一层存储器开口149和第一层支撑开口、第一层牺牲衬垫147和第一层牺牲填充结构133。
参考图40，可以执行图13、图14和图15的处理步骤，以在每个存储器开口49和每个支撑开口内形成存储器堆叠结构(50,60)、介电核心62和漏极区域63。如在第一和第二示例性结构中一样，通过至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}和横向交替堆叠体(114,124)中的每一者形成存储器堆叠结构(50,60)。在一个实施方案中，每个存储器堆叠结构(50,60)接触相应一个牺牲半导体材料部分114的侧壁和相应一个介电材料部分124的侧壁。
参考图41，可以执行图16的处理步骤以形成接触级介电层80和背侧沟槽79。可以通过相对于牺牲半导体线214的半导体材料选择性地蚀刻至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}的材料的各向异性蚀刻工艺形成背侧沟槽79。因此，牺牲半导体线214可以在背侧沟槽79的形成期间用作蚀刻停止结构。每个背侧沟槽79的底部表面可以突出到下层牺牲半导体线214的凹陷部分中。在一个实施方案中，背侧沟槽79的整个底部表面可以是下层牺牲半导体线214的凹陷顶部表面。
沟槽衬垫层174L可以在每个背侧沟槽79的外围和接触级介电层80的顶部表面上方形成为连续保形材料层。沟槽衬垫层174L包括可在蚀刻牺牲半导体材料部分114和牺牲半导体线214的后续蚀刻工艺期间用作至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}的保护材料的牺牲材料。在一个实施方案中，沟槽衬垫层174L可以包括厚度在10nm至30nm范围内的氮化硅，尽管也可以采用较小和较大的厚度。沟槽衬垫层174L可以通过诸如低压化学气相沉积(LPCVD)的保形沉积工艺形成。背侧腔体79’可以设置在每个背侧沟槽79内。
参考图42A和图42B，可以执行各向异性蚀刻工艺来蚀刻沟槽衬垫层174L的水平部分。沟槽衬垫层174L的每个剩余垂直部分构成沟槽间隔物174。每个沟槽间隔物174可以位于相应背侧沟槽79的外围，并且覆盖至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}的侧壁。牺牲半导体线214的顶部表面在每个沟槽腔体79’的底部物理地暴露。
参考图43，可以执行图18的处理步骤以形成源极腔体119。具体地讲，可以采用蚀刻剂执行第一各向同性蚀刻工艺，蚀刻剂相对于介电材料部分124选择性地蚀刻牺牲半导体线214和牺牲源极材料部分114的材料。蚀刻剂可以通过背侧沟槽79引入。在一个实施方案中，可以选择蚀刻剂，使得蚀刻剂相对于第一介电衬垫213、第二介电衬垫115、可选介电材料部分124和沟槽间隔物174的介电材料选择性地蚀刻牺牲半导体材料部分114的半导体材料。蚀刻剂可以是在湿法蚀刻工艺中应用的液相蚀刻剂，或者是在干法蚀刻工艺中应用的气相蚀刻剂。例如，如果牺牲半导体材料部分114包括非晶硅，可以采用使用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺、使用KOH溶液的湿法蚀刻工艺、或者使用气相HCl的干法蚀刻工艺来各向同性地蚀刻牺牲半导体材料部分114。通过相对于第一介电衬垫213、第二介电衬垫115、可选的介电材料部分124和沟槽间隔物174的介电材料选择性地移除牺牲半导体线214和牺牲半导体材料部分114形成源极腔体119。
参考图44，可以执行图19的处理步骤以扩展源极腔体119。具体地讲，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。第二各向同性蚀刻工艺相对于帽盖半导体层116和半导体沟道60选择性地移除存储器膜50和介电衬垫(213,115)的材料。因此，邻近源极腔体119的存储器膜50的物理暴露部分可以通过第二各向同性蚀刻工艺移除，以物理暴露半导体沟道60的外侧壁。在图42A和图42B的处理步骤中，邻近牺牲半导体材料部分114的存储器膜50的部分被移除，以穿过每个存储器膜50形成横向开口。在说明性示例中，使用氢氟酸的湿法蚀刻可以用于第二各向同性蚀刻工艺。通过移除存储器膜50的物理暴露部分和位于源极腔体119上面或下面的介电衬垫(213,115)的部分，源极腔体119的体积可以扩展。
参考图45，可以执行图20的处理步骤，以在源极腔体119中形成源极带材料部分38。源极带材料部分38可以直接形成在半导体沟道60的侧壁、源极半导体层112的顶部表面部分和帽盖半导体层116的底部表面部分上。每个源极带材料部分38可以包括具有第一厚度并位于背侧沟槽79的外部区域的第一部分，以及具有第二厚度并位于背侧沟槽79下方和周围的第二部分。第一厚度可以是介电材料部分124、第一介电衬垫213和第二介电衬垫115的厚度之和。第二厚度可以是帽盖半导体层116的底部表面和源极半导体层112的凹陷顶部表面之间的垂直距离。
参考图46，图21、图22、图23和图24A至图24C的处理步骤可以顺序执行，以移除沟槽间隔物174，用导电层46替换牺牲材料层(142,242,342)，并且形成绝缘壁结构76。绝缘壁结构76接触绝缘层(132,232,332)的侧壁和导电层46以及源极带材料部分38的顶部表面。可以如前述实施方案中那样形成各种接触通孔结构。
参考图47，根据本公开的第四实施方案的第四示例性结构可以通过在每个背侧沟槽79的底部部分形成结构加强部分178从图41的第三示例性结构获得。每个结构加强部分178可以形成为覆盖沟槽衬垫层174L的整个底部表面的单个连续结构。可以例如通过沉积和凹陷材料以使剩余材料仅存在于每个背侧沟槽79的底部部分，或者可以通过自平坦化沉积工艺(诸如旋涂)和可选的凹陷蚀刻形成结构加强部分178。在非限制性说明性示例中，聚硅氮烷可以通过化学气相沉积来沉积，并且可以通过凹陷蚀刻来垂直凹陷以形成氧化硅结构加强部分178。结构加强部分178的厚度可在100nm至500nm的范围内，但是也可采用较小和较大的厚度。
参考图48A和图48B，光致抗蚀剂层177可以被施加在第四示例性结构上方，并且可以被光刻图案化以形成沿着第三水平方向hd3横向延伸的线和空间图案。第三水平方向hd3不同于第一水平方向hd1，并且可以与第二水平方向hd2相同，也可以不同。可以选择图案化光致抗蚀剂层177中线条宽度与间隔物宽度的比率，使得只有结构加强部分178的整个区域的一小部分被图案化光致抗蚀剂层177覆盖。该部分可以对应于结构加强部分178的整个面积的20％至80％之间的百分比。线和空间图案的间距可以在100nm到1000nm的范围内，尽管也可以采用较小和较大的距离。
参考图49A至图49D，可以通过各向异性蚀刻将沟槽衬垫层174L图案化成连续的介电材料结构(174,174’,174B)，该介电材料结构包括沟槽间隔物174、沟槽衬垫条174’和介电桥174B。图案化的光致抗蚀剂层177可以用作蚀刻掩模，并且结构加强部分178的未掩模区域可以通过第一各向异性蚀刻工艺移除。第一各向异性蚀刻工艺将背侧沟槽79中的每个结构加强部分178分成多个分立的结构加强部分178。
随后，可以执行第二各向异性蚀刻工艺，以移除沟槽衬垫层174L的未掩模水平部分。沟槽衬垫层174L的每个剩余连续垂直部分构成沟槽间隔物174。覆盖在接触级介电层80上面并且位于图案化光致抗蚀剂层177下面的沟槽衬垫层174L的每个剩余水平部分构成沟槽衬垫条174’。位于背侧沟槽79底部并且位于图案化光致抗蚀剂层177下面的沟槽衬垫层174L的每个剩余水平部分构成介电桥174B。沟槽间隔物174的一对纵向侧壁的底部部分可以通过介电桥174B连接，每个介电桥位于相应的结构加强部分178下面。在移除沟槽衬垫层174L的未被多个分立结构加强部分178覆盖的水平部分时物理地暴露牺牲半导体线214的顶部表面。
参考图50A和图50B，可以执行图18和图19的处理步骤，以移除牺牲半导体线214和牺牲半导体材料部分114的半导体材料，以及存储器膜50和介电衬垫(213,115)的介电材料。每对相邻的结构加强部分178和每对相邻的介电桥174B之间的开口可以在形成源极腔体119的蚀刻工艺期间为蚀刻剂提供路径。帽盖半导体层116的底部表面的部分、半导体沟道60的侧壁的部分和源极半导体层112的顶部表面的部分可以物理地暴露于源极腔体119。
在移除牺牲半导体线214、牺牲半导体材料部分114以及与牺牲半导体材料部分114相邻的每个存储器膜50的部分期间，并且在形成源极带材料部分38期间，多个分立的结构加强部分178和沟槽衬垫层174L的下层剩余水平部分(即介电桥174B)为至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}提供结构支撑。因此，可以通过结构加强部分178和介电桥174B的存在增强第四示例性结构的结构完整性。
随后，可以执行图20的处理步骤，以在源极腔体119中形成源极带材料部分38。每对相邻的结构加强部分178和每对相邻的介电桥174B之间的开口可以为用于形成源极带材料部分38的选择性半导体沉积工艺的反应物和蚀刻剂提供路径。源极带材料部分38可以直接形成在半导体沟道60的侧壁、源极半导体层112的顶部表面部分和帽盖半导体层116的底部表面部分上。每个源极带材料部分38可以包括具有第一厚度并位于背侧沟槽79的外部区域的第一部分，以及具有较大的第二厚度并位于背侧沟槽79周围的第二部分。第一厚度可以是介电材料部分124、第一介电衬垫213和第二介电衬垫115的厚度之和。第二厚度可以是帽盖半导体层116的底部表面和源极半导体层112的凹陷顶部表面之间的垂直距离。
参考图51，结构加强部分178可以通过蚀刻工艺移除，该蚀刻工艺可以是各向同性蚀刻或各向异性蚀刻。或者，如果结构加强部分178可以在随后的蚀刻工艺中被并行移除。可以执行图21的处理步骤，以相对于绝缘层(132,232,332)的第一材料选择性地移除沟槽间隔物174的材料和牺牲材料层(142,242,342)的第二材料。背侧腔体43可以如第一实施方案中那样形成。
参考图52，可以顺序执行图22、图23和图24A至图24C的处理步骤，以形成导电层46和绝缘壁结构76。绝缘壁结构76接触绝缘层(132,232,332)的侧壁和导电层46以及源极带材料部分38的顶部表面。可以如前述实施方案中那样形成各种接触通孔结构。
参考图53A和图53B，通过在其上形成图案化光致抗蚀剂层177，可以从图42A和图42B所示的第三示例性结构获得根据本公开的第四实施方案的第四示例性结构的另选构型。图案化光致抗蚀剂层177的图案可以与图48A和图48B所示的第四示例性结构中的相同。因此，图案化光致抗蚀剂层177可以具有沿着第三水平方向hd3横向延伸的线和空间图案。第三水平方向hd3不同于第一水平方向hd1，并且可以与第二水平方向hd2相同，也可以不同。可以选择图案化光致抗蚀剂层177中线条宽度与间隔物宽度的比率，使得只有沟槽衬垫层174L的整个区域的一小部分被图案化光致抗蚀剂层177覆盖。该部分可以对应于沟槽衬垫层174L的整个面积的20％至80％之间的百分比。线和空间图案的间距可以在100nm到1000nm的范围内，尽管也可以采用较小和较大的距离。
参考图54A和图54B，可以通过各向异性蚀刻将沟槽衬垫层174L图案化成连续的介电材料结构(174,174’,174B)，该介电材料结构包括沟槽间隔物174、沟槽衬垫条174’和介电桥174B。图案化的光致抗蚀剂层177可以用作蚀刻掩模，并且沟槽衬垫层174L的未掩模区域可以通过各向异性蚀刻工艺移除。沟槽衬垫层174L的每个剩余连续垂直部分构成沟槽间隔物174。覆盖在接触级介电层80上面并且位于图案化光致抗蚀剂层177下面的沟槽衬垫层174L的每个剩余水平部分构成沟槽衬垫条174’。位于背侧沟槽79底部并位于图案化光致抗蚀剂层177下面的沟槽衬垫层174L的每个剩余水平部分构成介电桥174B。沟槽间隔物174的一对纵向侧壁的底部部分可以通过介电桥174B连接。牺牲半导体线214的顶部表面在移除沟槽衬垫层174L的未被多个分立结构加强部分178覆盖的水平部分时被物理暴露。
可以执行图18和图19的处理步骤，以移除牺牲半导体线214和牺牲半导体材料部分114的半导体材料，以及存储器膜50和介电衬垫(213,115)的介电材料。每对相邻的介电桥174B之间的开口可以在形成源极腔体119的蚀刻工艺期间为蚀刻剂提供路径。帽盖半导体层116的底部表面的部分、半导体沟道60的侧壁的部分和源极半导体层112的顶部表面的部分可以物理暴露于源极腔体119。
在移除牺牲半导体线214、牺牲半导体材料部分114以及与牺牲半导体材料部分114相邻的每个存储器膜50的部分期间，并且在形成源极带材料部分38期间，介电桥174B为至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}提供结构支撑。因此，第四示例性结构的另选构型的结构完整性可以通过介电桥174B的存在来增强。
随后，可以执行图20的处理步骤，以在源极腔体119中形成源极带材料部分38。每对相邻的介电桥174B之间的开口可以为用于形成源极带材料部分38的选择性半导体沉积工艺的反应物和蚀刻剂提供路径。源极带材料部分38可以直接形成在半导体沟道60的侧壁、源极半导体层112的顶部表面部分和帽盖半导体层116的底部表面部分上。每个源极带材料部分38可以包括具有第一厚度并位于背侧沟槽79的外部区域的第一部分，以及具有第二厚度并位于背侧沟槽79周围的第二部分。第一厚度可以是介电材料部分124、第一介电衬垫213和第二介电衬垫115的厚度之和。第二厚度可以是帽盖半导体层116的底部表面和源极半导体层112的凹陷顶部表面之间的垂直距离。
参考图55A和图55B，可以执行图21的处理步骤，以相对于绝缘层(132,232,332)的第一材料选择性地移除沟槽间隔物174的材料和牺牲材料层(142,242,342)的第二材料。背侧腔体43可以如第一实施方案中那样形成。
随后，可以顺序执行图22、图23和图24A至图24C的处理步骤，以形成导电层46和绝缘壁结构76。绝缘壁结构76接触绝缘层(132,232,332)的侧壁和导电层46以及源极带材料部分38的顶部表面。可以如前述实施方案中那样形成各种接触通孔结构。
参考图56，根据本公开第五实施方案的第五示例性结构可以通过采用图3的处理步骤沉积第二介电衬垫115和帽盖半导体层116从图37A和图37B的第三示例性结构获得。
参考图57A和图57B，帽盖半导体层116可以被图案化以从牺牲半导体线214上方移除帽盖半导体层116的一部分。例如，光致抗蚀剂层(未示出)可以施加在帽盖半导体层116上方，并且可以光刻图案化以在牺牲半导体线214的区域中形成开口。例如，可以采用与用于图案化第二线沟槽103相同的光刻图案图案化光致抗蚀剂层。可以执行各向同性蚀刻或各向异性蚀刻，以相对于第二介电衬垫115的材料选择性地蚀刻帽盖半导体层116的物理暴露部分。随后可以例如通过灰化移除光致抗蚀剂层。
参考图58，可以执行图3的处理步骤的互补子集，以形成第一垂直交替堆叠体(132,142)。绝缘层和间隔材料层的垂直交替堆叠体随后形成在牺牲半导体线214上方。如上所述，间隔材料层形成为导电层，或者随后被导电层替代。在一个实施方案中，可以执行图8A和图8B的处理步骤，以形成第一绝缘层132和第一牺牲材料层142的第一垂直交替堆叠体(132,142)。可以执行图9A、图9B、图10、图11和图12的处理步骤，以形成第一层存储器开口149和第一层支撑开口、第一层牺牲衬垫147和第一层牺牲填充结构133。
参考图59，可以执行图13、图14和图15的处理步骤，以在每个存储器开口49和每个支撑开口内形成存储器堆叠结构(50,60)、介电核心62和漏极区域63。如在前述示例性结构中一样，通过至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}和横向交替堆叠体(114,124)中的每一者形成存储器堆叠结构(50,60)。每个存储器堆叠结构(50,60)接触牺牲半导体材料部分114中相应一个的侧壁和介电材料部分124中相应一个的侧壁。
参考图60，可以执行图41的处理步骤的子集以形成接触级介电层80和背侧沟槽79。可以通过相对于牺牲半导体线214的半导体材料选择性地蚀刻至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}的材料的各向异性蚀刻工艺形成背侧沟槽79。因此，牺牲半导体线214可以在背侧沟槽79的形成期间用作蚀刻停止结构。每个背侧沟槽79的底部表面可以突出到下层牺牲半导体线214的凹陷部分中。在一个实施方案中，背侧沟槽79的整个底部表面可以是下层牺牲半导体线214的凹陷顶部表面。
在第五示例性结构中，第三实施方案的沟槽衬垫层174L或沟槽间隔物174不是必需的，因为在至少一个垂直交替堆叠体{(132.142),(232,242),(332,342)}内，帽盖半导体层116通过最底部绝缘层132的一部分与背侧沟槽79横向隔开，并且因此保护帽盖半导体层116的半导体材料免受蚀刻剂的影响，蚀刻剂随后通过最底部绝缘层132的部分被提供到背侧沟槽79中。
参考图61，可以执行图18的处理步骤以形成源极腔体119。具体地讲，可以采用蚀刻剂执行第一各向同性蚀刻工艺，蚀刻剂相对于介电材料部分124选择性地蚀刻牺牲半导体线214和牺牲源极材料部分114的材料。蚀刻剂可以通过背侧沟槽79引入。在一个实施方案中，可以选择蚀刻剂，使得蚀刻剂相对于第一介电衬垫213、第二介电衬垫115和介电材料部分124的介电材料选择性地蚀刻牺牲半导体材料部分114的半导体材料。蚀刻剂可以是在湿法蚀刻工艺中应用的液相蚀刻剂，或者是在干法蚀刻工艺中应用的气相蚀刻剂。例如，如果牺牲半导体材料部分114包括非晶硅，可以采用使用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺、使用KOH溶液的湿法蚀刻工艺、或者使用气相HCl的干法蚀刻工艺来各向同性地蚀刻牺牲半导体材料部分114。通过相对于第一介电衬垫213、第二介电衬垫115和介电材料部分124的介电材料选择性地移除牺牲半导体线214和牺牲半导体材料部分119形成源极腔体119。
随后，可以执行图19的处理步骤以扩展源极腔体119。具体地讲，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。第二各向同性蚀刻工艺相对于帽盖半导体层116和半导体沟道60选择性地移除存储器膜50和介电衬垫(213,115)的材料。因此，邻近源极腔体119的存储器膜50的物理暴露部分可以通过第二各向同性蚀刻工艺移除，以物理暴露半导体沟道60的外侧壁。在图60的处理步骤中，邻近牺牲半导体材料部分114的存储器膜50的部分被移除，以穿过每个存储器膜50形成横向开口。在说明性示例中，使用氢氟酸的湿法蚀刻可以用于第二各向同性蚀刻工艺。通过移除存储器膜50的物理暴露部分和位于源极腔体119上面或下面的介电衬垫(213,115)的部分，源极腔体119的体积可以扩展。
参考图62，可以执行图20的处理步骤，以在源极腔体119中形成源极带材料部分38。源极带材料部分38可以直接形成在半导体沟道60的侧壁、源极半导体层112的顶部表面部分和帽盖半导体层116的底部表面部分上。每个源极带材料部分38可以包括具有第一厚度并位于背侧沟槽79的外部区域的第一部分，以及具有第二厚度并位于背侧沟槽79周围的第二部分。第一厚度可以是介电材料部分124、第一介电衬垫213和第二介电衬垫115的厚度之和。第二厚度可以是帽盖半导体层116的底部表面和源极半导体层112的凹陷顶部表面之间的垂直距离。
参考图63，图21、图22、图23和图24A至图24C的处理步骤可以顺序执行，以用导电层46替换牺牲材料层(142,242,342)，并且形成绝缘壁结构76。绝缘壁结构76接触绝缘层(132,232,332)的侧壁和导电层46以及源极带材料部分38的顶部表面。
共同参考第三、第四和第五示例性结构及其另选构型，第三、第四和第五示例性结构及其另选构型中的每一者都可以包括三维存储器器件。三维存储器件包括：源极半导体层112，其具有厚度调节并且位于衬底8上方，并且包括凹陷区域(对应于第二线沟槽103)，该凹陷区域可以可选地在其中具有均匀的宽度；位于源极半导体层112上方的源极带材料部分38和介电材料部分124的横向交替堆叠体(38,124)，其中源极带材料部分38和介电材料部分124的每一者沿着第一水平方向hd1横向延伸，并且凹陷区域沿着不同于第一水平方向hd1的第二水平方向hd2横向延伸，并且由与源极带材料部分38相同的半导体材料填充；位于源极带材料部分38和介电材料部分124的横向交替堆叠体上方的导电层46和绝缘层(132,232,332)的垂直交替堆叠体(132,232,332,46)；以及存储器堆叠结构(50,60)的阵列，其延伸穿过垂直交替堆叠体(132,232,332,46)并进入源极半导体层112的上部部分，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕半导体沟道60的存储器膜50并且包括开口，源极带材料部分38中的相应一个通过该开口接触半导体沟道60。
在一个实施方案中，源极半导体层112的最顶部表面接触凹陷区域外部的源极带材料部分38和介电材料部分124的底部表面。在一个实施方案中，源极半导体层112的侧壁在凹陷区域的外围接触源带材料部分38的侧壁，并且源极半导体层112的凹陷顶部表面在凹陷区域的底部接触源极带材料部分38的向下突出部分。在一个实施方案中，源极带材料部分38包括掺杂半导体材料，该掺杂半导体材料具有与源极半导体层112相同导电类型的掺杂。
在一个实施方案中，三维存储器器件还可以包括绝缘壁结构76，该绝缘壁结构垂直延伸穿过垂直交替堆叠体(132,232,332,46)，并且沿着与凹陷区域相同的方向横向延伸，并且向下突出到位于凹陷区域内的横向交替堆叠体(38,124)的部分中。在一个实施方案中，绝缘壁结构76接触绝缘层(132,232,332)的侧壁、导电层46的侧壁、源极带材料部分38的侧壁、介电材料部分124的侧壁以及源极带材料部分38的凹陷顶部表面。
在一个实施方案中，帽盖半导体层116可以覆盖在横向交替堆叠体(38,124)上面并且位于垂直交替堆叠体(132,232,332,46)下面，并且接触绝缘壁结构76的侧壁和源极带材料部分38的顶部表面，如在第三和第四示例性结构及其另选构型中一样。或者，帽盖半导体层116可以覆盖在横向交替堆叠体(38,124)上面并且位于垂直交替堆叠体(132,232,332,46)下面，并且接触源极带材料部分38的顶部表面，并且不接触绝缘壁结构76的侧壁，并且通过垂直交替堆叠体(132,232,332,46)内的最底部绝缘层132与绝缘壁结构的侧壁横向隔开，如在第五示例性结构中一样。
在一个实施方案中，帽盖半导体层116可以覆盖在横向交替堆叠体(38,124)上面，并且位于垂直交替堆叠体(132,232,332,46)下面，并且接触源极带材料部分38的顶部表面，并且至少一个图案化介电衬垫(诸如第二介电衬垫115)可以覆盖在介电材料部分124上面并且位于帽盖半导体层116下面。
在一个实施方案中，存储器堆叠结构(50,60)的阵列可以向下突出到源极半导体层112中，并且每个存储器膜50可以从外部到内部包括阻挡电介质52、电荷存储层54和隧穿介电层56。在一个实施方案中，如果源极带材料部分的半导体材料没有完全填充源极腔体119，则源极带材料部分38可以具有封装在其中的空隙(即气隙)。
参考图64，根据本公开的第六实施方案的第六示例性结构可以通过仅执行直到形成源极半导体层112的步骤的处理步骤从图1的第一示例性结构获得。在一个实施方案中，源极半导体层112可以包括第一n掺杂半导体材料诸如n掺杂非晶硅或n掺杂多晶硅。
参考图65A和图65B，源极半导体层112可以被图案化以在其中形成第一线沟槽203。例如，光致抗蚀剂层(未示出)可以施加在源极半导体层112上，并且光刻图案化以在其中形成线性开口。光致抗蚀剂层中的线性开口的图案可以转移穿过整个源极半导体层112，以形成第一线沟槽203。在这种情况下，每个第一线沟槽203可以垂直延伸穿过源极半导体层112的整个厚度。下面层(诸如金属源极层108)的顶部表面的部分可以物理暴露在第一线沟槽203之下。从上方看，第一线沟槽203的图案可以与图37B所示的牺牲半导体线214的图案相同。换句话讲，第一线沟槽203可以沿着第二水平方向hd2横向延伸。每个第一线沟槽203的宽度可以在100nm至2000nm的范围内，尽管也可以采用较小和较大的宽度。
参考图66，扩散阻挡介电衬垫314和蚀刻停止半导体轨道316的组合可以形成在每个第一线沟槽203内。例如，扩散阻挡介电材料诸如氮化硅的共形层可以通过共形沉积工艺诸如化学气相沉积沉积在源极半导体层112和下面层(诸如金属源极层108)的物理暴露表面上。共形层的厚度可以在5nm至30nm的范围内，但是也可以采用较小和较大的厚度。第一线沟槽203的剩余未填充体积可以用掺杂的半导体材料填充。在一个实施方案中，掺杂半导体材料可以是p掺杂半导体材料诸如硼掺杂非晶硅、硼掺杂多晶硅或硼掺杂硅锗合金。在一个实施方案中，硼掺杂半导体材料可以包括原子浓度在3.0×1018/cm3至2.0×1021/cm3范围内诸如从1.0×1019/cm3至1.0×1021/cm3的硼。硼掺杂的半导体材料可以例如通过硼原子的原位掺杂来形成。
掺杂半导体材料和保形层的部分可以通过平坦化工艺从源极半导体层112的顶部表面上方移除。平坦化工艺可以采用例如至少一种凹陷蚀刻工艺、化学机械平坦化和/或各向同性蚀刻工艺。例如，可以通过化学机械平坦化和/或凹陷蚀刻移除位于共形层的最顶部表面上方的掺杂半导体材料的多余部分，该化学机械平坦化和/或凹陷蚀刻采用共形层的最顶部表面作为蚀刻停止表面或平坦化停止表面。覆盖在源极半导体层112的顶部表面上面的保形层的水平部分可以随后例如通过各向同性或各向异性蚀刻被移除。例如，如果保形层包括氮化硅，可以采用使用热磷酸的湿法蚀刻移除保形层的物理暴露的水平部分。
第一线沟槽203中保形层的每个剩余部分构成扩散阻挡介电衬垫314。第一线沟槽203中掺杂半导体材料的每个剩余部分构成半导体轨道，在此被称为蚀刻停止半导体轨道316，因为半导体轨道随后在各向异性蚀刻工艺期间被用作蚀刻停止结构。每个蚀刻停止半导体轨道316形成在相应的扩散阻挡介电衬垫316内，并且沿着第二水平方向hd2横向延伸。通常，每个蚀刻停止半导体轨道316可以通过掺杂半导体材料的沉积和平坦化形成。在一个实施方案中，每个蚀刻停止半导体轨道316的顶部表面可以在与源极半导体层112的顶部表面相同的水平面内。
参考图67，可以执行在图64的处理步骤中没有执行的图1的剩余处理步骤，以形成第一介电衬垫113、牺牲半导体层114L和覆盖绝缘层153。
参考图68，可以执行图2A和图2B的处理步骤的子集，以形成第二线沟槽123。第二线沟槽123可以穿过覆盖绝缘层153和牺牲半导体层114L形成。第二线沟槽123可以沿着与蚀刻停止半导体轨道316的长度方向不同的水平方向横向延伸。第二线沟槽123的长度方向在此被称为第一水平方向，其可以与前述示例性结构的第一水平方向hd1相同。可以例如通过在牺牲半导体层114L上方施加和图案化光致抗蚀剂层、光刻图案化光致抗蚀剂层以形成沿着第一水平方向延伸的线条和空间图案、并且通过各向异性蚀刻工艺移除覆盖绝缘层153的未遮蔽部分、牺牲半导体层114L和可选的第一介电衬垫113从而形成第二线沟槽123。在一个实施方案中，第二线沟槽123可以延伸到第一介电衬垫113的顶部表面，在这种情况下，第一介电衬垫113可以用作蚀刻停止层。在另一个实施方案中，第二线沟槽123可以延伸到源极半导体层112的顶部表面。随后可以例如通过灰化移除光致抗蚀剂层。牺牲半导体层114L的每个剩余部分构成牺牲半导体轨道114。形成沿第一水平方向hd1横向延伸并且由线沟槽横向隔开的多个牺牲半导体轨道114。
参考图69A和图69B，介电材料诸如未掺杂硅酸盐玻璃可以通过沉积工艺诸如化学气相沉积沉积在线沟槽中。介电材料的多余部分可以通过平坦化工艺诸如化学机械平坦化和/或凹陷蚀刻，从覆盖绝缘层153的顶部表面上方移除。在平坦化后，沉积的介电材料可以被分成填充第二线沟槽123的分立部分。沉积并平坦化的介电材料的每个剩余部分在此被称为介电轨道124。
牺牲半导体轨道114和介电轨道124可以横向交替，以形成横向交替的堆叠。在一个实施方案中，牺牲半导体轨道114可以沿着交替方向具有相同的第一宽度，介电轨道124可以沿着交替方向具有相同的第二宽度。在这种情况下，横向交替堆叠体可以形成具有间距的周期性一维阵列。间距可以在100nm至500nm的范围内，尽管也可以采用较小和较大的间距。在一个实施方案中，牺牲半导体轨道114和介电轨道124中的每一者可以横跨蚀刻停止半导体轨道316。
可选地，介电轨道124可以垂直凹入图案化覆盖绝缘层153的顶部表面下方，使得凹入的介电轨道124的顶部表面可以近似处于牺牲半导体轨道114的顶部表面的水平。覆盖绝缘层153随后可以相对于横向交替堆叠体(114,124)选择性地被移除。例如，如果覆盖绝缘层153包括氮化硅，则可以使用采用热磷酸的湿法蚀刻移除覆盖绝缘层153。
参考图70，可以执行图3的处理步骤以形成第二介电衬垫115和帽盖半导体层116。
参考图71A和图71B，可以执行图57A和图57B的处理步骤以图案化帽盖半导体层116。具体地讲，帽盖半导体层116的覆盖在蚀刻停止半导体轨道316上面的部分可以通过掩模蚀刻工艺移除。
参考图72A和图72B，可以执行图4A和图4B的处理步骤以形成源极级存储器开口39。可以执行第一示例性结构的任何另选构型以为源极级存储器开口39提供另选形状。在一个实施方案中，每个源极级存储器开口39可以跨越相应的一对介电轨道124和牺牲半导体轨道114之间的界面。因此，每个源极级存储器开口39可以包括相应一个牺牲半导体轨道114的侧壁和相应一个介电轨道124的侧壁。在一个实施方案中，源极级存储器开口39可以包括多个源极级存储器开口39的二维阵列，其通过不包括源极级存储器开口39的区域彼此横向隔开。在一个实施方案中，源极级存储器开口可以仅形成在存储器阵列区域100中，而不形成在接触区域300中。在另一个实施方案中，源极级存储器开口39可以形成在存储器阵列区域100和接触区域300两者中。
参照图73，可以执行图5的处理步骤以形成基座衬垫层117L和牺牲半导体基座材料层118L。在一个实施方案中，基座衬垫层117L的厚度可以等于或大于帽盖半导体层116的厚度。在这种情况下，在包括帽盖半导体层116的底部表面的第一水平面和包括帽盖半导体层116的顶部表面的第二水平面之间，用基座衬垫层117L填充没有帽盖半导体层116的每个区域。
参考图74，可以执行平坦化工艺，以从包括帽盖半导体层116的顶部表面的水平面上方移除牺牲半导体基座材料层118L和基座衬垫层117L的部分。可以采用凹陷蚀刻和/或化学机械平坦化。基座衬垫层117L的覆盖在帽盖半导体层116上面的部分可以在凹陷蚀刻工艺中用作蚀刻停止层，或者在化学机械平坦化中用作停止层。在平坦化工艺之后，可以采用附加的修饰蚀刻工艺提高第六示例性结构的顶部表面的平面度。
牺牲半导体基座材料层118L的每个剩余部分构成牺牲半导体基座118。横向围绕牺牲半导体基座118的基座衬垫层117L的每个剩余部分在此被称为基座衬垫117。基座衬垫层117L与第二介电衬垫115的顶部表面接触的每个剩余水平部分在此被称为第三介电衬垫217。因此，基座衬垫117和牺牲半导体基座118的组合形成在每个源极级存储器开口39内。第三介电衬垫217可以具有与第二介电衬垫115相同的成分，或者可以具有不同的成分。
参考图75，可以执行图8A和图8B的处理步骤，以形成交替的多个第一材料层(可以是第一绝缘层132)和第二材料层(可以是间隔材料层诸如第一牺牲材料层142)的堆叠。如上所述，间隔材料层形成为导电层，或者随后被导电层替代。阶梯腔体和后向阶梯式介电材料部分65可以如第一示例性结构中那样形成。
参考图76A和图76B，可以执行图9A、图9B和图10的处理步骤以形成第一层存储器开口149和第一层支撑开口。第一层存储器开口149的位置可以被选择为与源极级存储器开口39即成对基座衬垫117和牺牲半导体基座118的位置重叠。因此，第一层存储器开口39的每个底部表面可以形成在由下层源极级存储器开口39的顶部周边限定的区域内，该顶部周边可以与下层基座衬垫117的顶部周边重合。在一个实施方案中，牺牲半导体基座118可以在形成第一层存储器开口149和第一层支撑开口119的各向异性蚀刻工艺期间用作蚀刻停止结构。
参考图77，可以执行图11的处理步骤以形成第一层牺牲衬垫147。
参考图78，可以执行图12的处理步骤以形成第一层牺牲填充结构133。
参考图79，可以执行图13的处理步骤以形成至少一个中间层结构和最顶层结构，以及嵌入其中的相应结构。
参考图80，可以执行图14的处理步骤以形成存储器开口49。每个存储器开口49可以包括底部的凸出部分。具体地讲，每个存储器开口49可以形成有通过移除牺牲半导体基座118中的相应一个而形成的凸出部分，以及延伸穿过第一垂直交替堆叠体(132,142)的至少底部部分并具有邻接凸出部分的底端的锥形部分。每个牺牲半导体基座118可以形成为具有比锥形部分的底端大的横向范围。在一个实施方案中，每个存储器开口49的凸出部分可以具有比锥形部分的底端大的横向范围(诸如对于给定的二维横截面形状，主轴的直径或者以其他方式最大的横向尺寸)。
参考图81，可以执行图15的处理步骤，以在每个存储器开口49内形成存储器堆叠结构(50,60)、介电核心62和漏极区域63。
参考图82，接触级介电层80可以可选地形成在绝缘覆盖层70上方。接触级介电层80包括与牺牲材料层(142,242,342)的介电材料不同的介电材料。例如，接触级介电层80可以包括氧化硅。接触级介电层80的厚度可以在50nm至500nm的范围内，但是也可以采用较小和较大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层80上方，并且可以光刻图案化以在存储器堆叠结构(50,60)的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻通过接触级介电层80、至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}和/或至少一个后向阶梯式介电材料部分65转移，以形成背侧沟槽79。在一个实施方案中，蚀刻停止半导体轨道316可以在各向异性蚀刻期间用作蚀刻停止结构。具体地讲，可以选择各向异性蚀刻工艺的化学成分，使得各向异性蚀刻对蚀刻停止半导体轨道316的材料是选择性的。例如，如果蚀刻停止半导体轨道316包括硼掺杂半导体材料，诸如硼掺杂非晶硅、掺杂硼多晶硅或掺杂硼硅锗合金，与采用相同氢氟烃气体作为蚀刻剂和未掺杂半导体材料作为停止材料的各向异性蚀刻工艺相比，采用氢氟烃气体作为蚀刻剂和硼掺杂半导体材料作为停止材料的各向异性蚀刻工艺的选择性可以显著增加。换句话讲，蚀刻停止结构(如蚀刻停止半导体轨道316所体现的)中硼的存在可以显著增加蚀刻停止半导体轨道316作为蚀刻停止结构的有效性。在一个实施方案中，蚀刻停止半导体轨道316的顶部表面的一部分可以在各向异性蚀刻工艺的终端部部分分垂直凹陷，在此期间，蚀刻停止半导体轨道316用作为蚀刻化学物质提供高电阻率的蚀刻停止结构。
背侧沟槽79从接触级介电层80的顶部表面垂直延伸，穿过第三介电衬垫217和第二介电衬垫115，并且至少延伸到牺牲半导体轨道114的顶部表面。在一个实施方案中，背侧沟槽79可以横向延伸穿过存储器阵列区域100和接触区域300。背侧沟槽79可以形成在存储器堆叠结构(50,60)的集群之间，并且可以沿着与牺牲半导体轨道114不同的水平方向横向延伸。在一个实施方案中，背侧沟槽79可以沿着第二水平方向hd2横向延伸。可以例如通过灰化移除光致抗蚀剂层。
参考图83，可以采用蚀刻剂执行第一各向同性蚀刻工艺，该蚀刻剂相对于介电轨道124并且相对于蚀刻停止半导体轨道316选择性地蚀刻牺牲源极轨道114的材料。蚀刻剂可以通过背侧沟槽79引入。在一个实施方案中，可以选择蚀刻剂，使得蚀刻剂相对于第一介电衬垫113、第二介电衬垫115、第三介电衬垫217和介电轨道124的介电材料，并且相对于蚀刻停止半导体导轨道316的半导体材料选择性地蚀刻牺牲半导体轨道114的半导体材料。蚀刻剂可以是在湿法蚀刻工艺中应用的液相蚀刻剂，或者是在干法蚀刻工艺中应用的气相蚀刻剂。例如，如果牺牲半导体轨道114包括未掺杂的非晶硅(即在没有任何掺杂气流的情况下沉积的非晶硅)，并且如果蚀刻停止半导体轨道316包括硼掺杂非晶硅，则可以采用使用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺以各向同性地蚀刻牺牲半导体轨道114，同时蚀刻停止半导体轨道316的蚀刻最小。通过在第一各向同性蚀刻工艺中移除牺牲半导体轨道114形成源极腔体119。
参考图84，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。第二各向同性蚀刻工艺相对于帽盖半导体层116和半导体沟道60选择性地移除存储器膜50和介电衬垫(113,115,217)的材料。因此，邻近源极腔体119的存储器膜50的物理暴露部分可以通过第二各向同性蚀刻工艺移除，以物理暴露存储器堆叠结构(50,60)的凸出部分中的半导体沟道60的外侧壁。在图82的处理步骤中，邻近牺牲半导体轨道114的存储器膜50的部分被移除，以穿过每个存储器膜50形成横向开口。在说明性示例中，使用氢氟酸的湿法蚀刻可以用于第二各向同性蚀刻工艺。通过移除存储器膜50的物理暴露部分和位于源极腔体119上面或下面的介电衬垫(113,115)的部分，源极腔体119的体积可以扩展。因此，通过移除牺牲半导体轨道114和与牺牲半导体轨道114相邻的每个存储器膜50的部分形成源极腔体119。
参考图85，可以执行图20的处理步骤，以在源极腔体119中形成源极带轨道38。源极带轨道38可以直接形成在半导体沟道60、源极半导体层112的物理暴露的顶部表面和帽盖半导体层116的物理暴露的底部表面上。掺杂半导体材料可以具有与源极半导体层112的导电类型相同的导电类型。例如，如果源极半导体层112包括n掺杂半导体材料，则源极带轨道38可以包括n掺杂半导体材料。源极带轨道38直接形成在半导体沟道60的外侧壁、源极导电层112的不接触介电轨道124的顶部表面部分以及帽盖半导体层116的不接触介电轨道124的底部表面部分。源极带轨道38可以沿着第一水平方向hd1横向延伸，并且可以在每个存储器堆叠结构(50,60)的凸出部分的水平处接触存储器堆叠结构(50,60)的半导体沟道60的相应子集。源极带轨道38在源极半导体层112和半导体沟道60的底侧壁部分之间提供导电路径。p-n结可以形成在蚀刻停止半导体轨道316和源极带轨道38之间。
在一个实施方案中，源极半导体层112可以包括第一n掺杂半导体材料(诸如具有第一浓度n型掺杂剂的n掺杂硅)，源极带轨道38可以包括第二n掺杂半导体材料(诸如具有第二浓度n型掺杂剂的n掺杂硅，所述第二浓度可以与第一浓度相同或不同)，并且蚀刻停止半导体轨道316可以包括p掺杂半导体材料(诸如硼掺杂半导体材料)。
参考图86A和图86B，可以顺序执行图22、图23和图24A至图24C的处理步骤，以用导电层46替换牺牲材料层(142,242,342)，以形成绝缘壁结构76，并且形成各种接触通孔结构。
第六示例性结构可包括三维存储器器件。三维存储器器件包括：导电层46和绝缘层(132,232,332)的垂直交替堆叠体，该导电层46和绝缘层的垂直交替堆叠体位于衬底8上方的源极半导体层112上方；存储器堆叠结构(50,60)的阵列，其延伸穿过垂直交替堆叠体(132,232,332,46)并进入源极半导体层112的上部，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕半导体沟道60的存储器膜50，其中每个存储器堆叠结构(50,60)的下部部分具有凸出部分，该凸出部分具有比相应存储器堆叠结构(50,60)的上覆部分较大的横向尺寸，该上覆部分邻接凸出部分的顶端；以及源极带轨道38，其沿着第一水平方向hd1横向延伸，并且在每个存储器堆叠结构(50,60)的凸出部分的水平处接触存储器堆叠结构(50,60)的半导体沟道60的相应子集。
在一个实施方案中，每个存储器堆叠结构(50,60)的存储器膜50可以包括横向开口，相应的源极带轨道38延伸穿过该横向开口，以提供相应的半导体沟道60和相应的源极带轨道38之间的物理接触。在一个实施方案中，介电轨道124可以位于相邻一对源极带轨道38之间，其中每个存储器堆叠结构(50,60)的存储器膜50接触介电轨道124的相应一个的侧壁。在一个实施方案中，源极带轨道38接触源极半导体层112的平坦顶部表面的相应部分，并且源极带轨道38包括掺杂半导体材料，该掺杂半导体材料具有与源极半导体层112相同的导电类型的掺杂。
可以提供绝缘壁结构76，其垂直延伸穿过至少一个垂直交替堆叠体(132,232,332,46)中的每一者，并且沿着不同于第一水平方向hd1的第二水平方向hd2横向延伸，并且横跨每个源极带轨道38。蚀刻停止半导体轨道316可以延伸穿过源极半导体层112的整个厚度，并且可以位于绝缘壁结构76下面，并且沿着与绝缘壁结构相同的水平方向横向延伸。源极带轨道38可以接触蚀刻停止半导体轨道316的顶部表面，并且横跨在其上。p-n结可以设置在蚀刻停止半导体轨道316和源极带轨道38之间。
参考图87，通过省略图72A、图72B、图73和图74的处理步骤，并且通过执行图75的处理步骤，可以从图71A和图71B的第六示例性结构获得根据本公开的第七实施方案的第七示例性结构。
参考图88，可以执行图76A和图76B的处理步骤以形成第一层存储器开口149。然而，与图76A和图76B的各向异性蚀刻工艺相比，各向异性蚀刻和/或终点检测方法的持续时间被修改为在第一层存储器开口149延伸穿过横向交替堆叠体(114,124)并进入源极半导体层112的上部区域之后终止各向异性蚀刻工艺，因为牺牲半导体基座118未被用于第七示例性结构中，并且因此不能用作蚀刻停止结构。
可以选择第一层存储器开口149的位置，使得每个第一层存储器开口149可以跨越相应的一对介电轨道124和牺牲半导体轨道114之间的界面。因此，每个第一层存储器开口149可以包括相应一个牺牲半导体轨道114的侧壁和相应一个介电轨道124的侧壁。在一个实施方案中，第一层存储器开口149可以包括多个第一层存储器开口149的二维阵列，所述第一层存储器开口通过不包括如在第一示例性结构中的第一层存储器开口149的区域彼此横向隔开。可以在存储器阵列区域100中形成第一层存储器开口149的二维阵列。第一层支撑开口的二维阵列可以形成在接触区域300中。第一层存储器开口的侧壁可以是锥形的或基本垂直的。随后，可以执行图11和图12的处理步骤，以形成第一层牺牲衬垫147和第一层牺牲填充结构133。
参考图89，可以执行图13的处理步骤以形成至少一个中间层结构和最顶层结构，以及嵌入其中的相应结构。可以随后执行图14的处理步骤以形成存储器开口49。通过至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}和横向交替堆叠体(114,124)形成每个存储器开口49。每个存储器开口49的表面包括相应牺牲半导体轨道114的侧壁和相应介电轨道124的侧壁。
在一个实施方案中，每个存储器开口49可以具有单调增加的横向范围，该横向范围作为距衬底8的垂直距离的函数，该衬底位于相应存储器开口49的最底部表面和至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}内的最底部间隔材料层(诸如最底部第一牺牲材料层142)之间。如本文所用，作为参数函数的“单调增加”量是指对于参数值的任何增加，其值不减小即保持不变或增加的量。在一个实施方案中，每个存储器开口49可以是锥形的，并且因此具有严格增加的横向范围，该横向范围作为距衬底8的垂直距离的函数，该衬底位于相应存储器开口49的最底部表面和至少一个垂直交替堆叠体{(132,142),(232,242),(332,342)}内的最底部间隔材料层(诸如最底部第一牺牲材料层142)之间。如本文所用，作为参数函数的“严格递增”量是指对于参数值的任何增加，其值不增加的量。随后，可以执行图15的处理步骤，以在每个存储器开口49内形成存储器堆叠结构(50,60)、介电核心62和漏极区域63。
参考图90，可以执行图82的处理步骤以形成接触级介电层80和背侧沟槽79。
参考图91，可以执行图83的处理步骤以形成源极腔体119，即执行第一各向同性蚀刻工艺，该工艺相对于第一介电衬垫113、第二介电衬垫115和介电轨道124的介电材料，并且相对于蚀刻停止半导体轨道316的半导体材料选择性地蚀刻牺牲源极轨道114的材料。
参考图92，可以执行图84的处理步骤以扩展源极腔体119。第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。在图90的处理步骤中，邻近牺牲半导体轨道114的存储器膜50的部分被移除，以穿过每个存储器膜50形成横向开口。在说明性示例中，使用氢氟酸的湿法蚀刻可以用于第二各向同性蚀刻工艺。通过移除存储器膜50的物理暴露部分和位于源极腔体119上面或下面的介电衬垫(113,115)的部分，源极腔体119的体积可以扩展。因此，通过移除牺牲半导体轨道114和与牺牲半导体轨道114相邻的每个存储器膜50的部分形成源极腔体119。
参考图93，可以执行图85的处理步骤以在源极腔体119中形成源极带轨道38。源极带轨道38可以直接形成在半导体沟道60、源极半导体层112的物理暴露的顶部表面和帽盖半导体层116的物理暴露的底部表面上。掺杂半导体材料可以具有与源极半导体层112的导电类型相同的导电类型。例如，如果源极半导体层112包括n掺杂半导体材料，则源极带轨道38可以包括n掺杂半导体材料。源极带轨道38直接形成在半导体沟道60的外侧壁、源极导电层112的不接触介电轨道124的顶部表面部分以及帽盖半导体层116的不接触介电轨道124的底部表面部分。源极带轨道38可以沿着第一水平方向hd1横向延伸，并且可以接触存储器堆叠结构(50,60)的半导体沟道60的相应子集。源极带轨道38在源极半导体层112和半导体沟道60的底侧壁部分之间提供导电路径。p-n结可以形成在蚀刻停止半导体轨道316和源极带轨道38之间。
在一个实施方案中，源极半导体层112可以包括第一n掺杂半导体材料(诸如具有第一浓度n型掺杂剂的n掺杂硅)，源极带轨道38可以包括第二n掺杂半导体材料(诸如具有第二浓度n型掺杂剂的n掺杂硅，所述第二浓度可以与第一浓度相同或不同)，并且蚀刻停止半导体轨道316可以包括p掺杂半导体材料(诸如硼掺杂半导体材料)。
参考图94，可以顺序执行图86A和图86B的处理步骤，以用导电层46替换牺牲材料层(142,242,342)，以形成绝缘壁结构76，并且形成各种接触通孔结构。
第六和第七示例性结构的每一者可包括三维存储器器件。三维存储器器件可以包括：源极半导体层112，该源极半导体层位于衬底8上方；蚀刻停止半导体轨道316，该蚀刻停止半导体轨道位于源极半导体层112中的沟槽中；源极带轨道38和介电轨道124的横向交替堆叠体(38,124)，其位于源极半导体层112和蚀刻停止半导体轨道316上方，并且具有与蚀刻停止半导体轨道316不同的组成，其中源极带轨道38和介电轨道124的每一者沿着第一水平方向hd1横向延伸，蚀刻停止半导体轨道316沿着第二水平方向hd2横向延伸，并且源极带轨道38横跨在蚀刻停止半导体轨道316；导电层46和绝缘层(132,232,332)的垂直交替堆叠体，该导电层46和绝缘层的垂直交替堆叠体位于源极带轨道38和介电轨道124的横向交替堆叠体(38,124)上方；以及存储器堆叠结构(50,60)的阵列，其延伸穿过垂直交替堆叠体(132,232,332,46)并进入源极半导体层112的上部部分，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕半导体沟道60的存储器膜50并且包括开口，源极带轨道38中的相应一个通过该开口接触半导体沟道60。
在一个实施方案中，可以提供扩散阻挡介电衬垫314，其包括将蚀刻停止半导体轨道316与源极半导体层112横向分开的垂直部分和蚀刻停止半导体轨道316下面的水平部分。在一个实施方案中，扩散阻挡介电衬垫314的底部表面可以与源极半导体层112的底部表面在同一水平面内。
在一个实施方案中，源极半导体层112包括第一n掺杂半导体材料；源极带轨道38包括第二n掺杂半导体材料；并且蚀刻停止半导体轨道316包括p掺杂半导体材料，诸如硼掺杂非晶硅、硼掺杂多晶硅或硼掺杂硅锗合金。
在一个实施方案中，背侧沟槽79可以垂直延伸穿过垂直交替堆叠体(132,232,332,46)，可以覆盖在蚀刻停止半导体轨道316上面，并且可以沿着第二水平方向hd2横向延伸。在一个实施方案中，绝缘壁结构76可以位于背侧沟槽79内。在一个实施方案中，源极带轨道38接触蚀刻停止半导体轨道316的凹陷水平表面。
在一个实施方案中，三维存储器器件可以包括：覆盖在介电轨道124上面的图案化介电衬垫(诸如第二介电衬垫115)；以及覆盖在图案化介电衬垫115上面、位于垂直交替堆叠体(132,232,332,46)下面并接触源极带轨道38的顶部表面的帽盖半导体层116。
在一个实施方案中，每个存储器堆叠结构(50,60)的下部部分可以具有凸出部分，该凸出部分具有比相应存储器堆叠结构(50,60)的上覆部分较大的横向尺寸，该上覆部分邻接凸出部分的顶端，并且如第六示例性结构所示，源极带轨道38在每个存储器堆叠结构(50,60)的凸出部分的水平处接触存储器堆叠结构(50,60)的半导体沟道60。帽盖半导体层116可以覆盖在横向交替堆叠体(38,124)上面，并且位于垂直交替堆叠体(132,232,332,46)下面。凸出部分的顶部表面可以在与帽盖半导体层116的顶部表面相同的水平面内。
在一个实施方案中，每个存储器堆叠结构(50,60)可以位于相应的存储器开口49内，该存储器开口具有单调增加的横向范围，该横向范围作为距衬底8的垂直距离的函数，该衬底位于相应存储器堆叠结构(50,60)的最底部表面和垂直交替堆叠体(132,232,332,46)内的最底部导电层46之间。
本公开的示例性结构中的每一者可包括三维存储器器件。在一个实施方案中，三维存储器器件包括竖直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底8可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包含导电层46的层级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(包含另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以包含集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。例如，半导体器件210(图1所示)可以用作包括驱动电路的集成电路。导电层46可包括多个控制栅电极，这些控制栅电极具有基本上平行于衬底8顶部表面延伸，例如在一对背侧沟槽79之间的条状。多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极和位于第二器件层级中的第二控制栅电极。单体三维NAND串阵列可以包括：多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部部分部分基本上垂直于衬底8的顶部表面延伸；以及多个电荷存储元件(作为电荷俘获材料部分实施)。每个电荷存储元件可位于多个半导体沟道60中的相应一个的附近。
本公开的各种实施方案可以提供优于现有技术结构和方法的各种优点，这些优点包括但不限于，在形成背侧沟槽79期间提供蚀刻停止结构的可靠性的改进工艺稳定性，通过使用介电桥174B和/或结构加强部分178在替换牺牲半导体轨道114期间增加结构稳定性，源极带轨道38的可靠形成，在源极腔体119形成期间具有最小的并行过蚀刻，增加源极带轨道38和半导体沟道60之间的接触面积，易于优化半导体沟道60下部部分的栅极诱导漏极泄漏(GIDL)电流，该电流通过使用厚度调节的源极半导体层112由源极选择栅极电极控制。
虽然前面提及特定优选实施方案，但是将理解本发明不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本发明的范围内。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (57)

1.一种三维存储器器件，包括：
导电层和绝缘层的垂直交替堆叠体，所述导电层和绝缘层的垂直交替堆叠体位于衬底上方的源极半导体层上方；
存储器堆叠结构的阵列，所述阵列延伸穿过所述垂直交替堆叠体并进入所述源极半导体层的上部部分，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜，其中每个存储器堆叠结构的下部部分具有凸出部分，所述凸出部分具有比相应存储器堆叠结构的上覆部分大的横向尺寸，所述上覆部分邻接所述凸出部分的顶端；
至少一个源极带结构，所述至少一个源极带结构在每个存储器堆叠结构的所述凸出部分的层级处接触所述存储器堆叠结构的所述半导体沟道的相应子集，所述至少一个源极带结构包括源极带轨道；
栅极介电层，所述栅极介电层覆盖在所述源极带轨道上面并且横向围绕所述存储器堆叠结构；以及
掺杂半导体层，所述掺杂半导体层位于所述垂直交替堆叠体下面且覆盖在所述栅极介电层上面并且横向围绕所述存储器堆叠结构，其中每个存储器堆叠结构的所述存储器膜包括横向开口，相应的源极带轨道延伸穿过所述横向开口，以提供相应的半导体沟道和所述相应的源极带轨道之间的物理接触。
2.根据权利要求1所述的三维存储器器件，其中所述凸出部分包括：
环形顶部表面，所述环形顶部表面具有内周边，所述内周边邻接所述相应存储器堆叠结构的所述上覆部分的外周边；
侧壁，所述侧壁具有上周边，所述上周边邻接所述环形顶部表面的外周边；和
平坦底部表面，所述平坦底部表面接触所述源极半导体层的水平表面。
3.根据权利要求1所述的三维存储器器件，还包括介电轨道，所述介电轨道位于相邻一对源极带轨道之间，其中每个存储器堆叠结构的所述存储器膜接触所述介电轨道中的相应一者的侧壁。
4.根据权利要求1所述的三维存储器器件，其中：
所述源极带轨道接触所述源极半导体层的平坦顶部表面的相应部分；并且
所述源极带轨道包括掺杂半导体材料，所述掺杂半导体材料具有与所述源极半导体层相同导电类型的掺杂。
5.根据权利要求1所述的三维存储器器件，其中：
所述栅极介电层覆盖在所述存储器堆叠结构的所述凸出部分的顶部表面上面；并且
所述掺杂半导体层包括所述存储器堆叠结构的源极选择栅极电极。
6.根据权利要求1所述的三维存储器器件，其中：
所述栅极介电层横向围绕所述存储器堆叠结构的所述凸出部分；并且
所述掺杂半导体层的顶部表面与所述凸出部分的顶部表面在同一水平面内。
7.根据权利要求1所述的三维存储器器件，其中：
所述源极带轨道沿着第一水平方向横向延伸；并且
所述三维存储器器件还包括绝缘壁结构，所述绝缘壁结构垂直延伸穿过所述垂直交替堆叠体，并且沿着不同于所述第一水平方向的第二水平方向横向延伸，并且横跨每个所述源极带轨道。
8.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括位于所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括驱动器电路，所述驱动器电路用于位于其上的存储器器件；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶部表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一者的至少一个端部部分基本上垂直于所述衬底的顶部表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一者的附近。
9.一种形成三维存储器器件的方法，包括：
在衬底上方形成至少一个牺牲半导体结构；
在所述至少一个牺牲半导体结构的层级处形成源极级存储器开口；
在所述源极级存储器开口内形成牺牲半导体基座；
在所述至少一个牺牲半导体结构上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中所述间隔材料层形成为导电层，或者随后被所述导电层替代；
通过蚀刻穿过所述垂直交替堆叠体并移除所述牺牲半导体基座来穿过所述垂直交替堆叠体形成存储器开口，其中每个所述存储器开口包括所述牺牲半导体基座的相应一个的体积；
在所述存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜；
通过移除所述至少一个牺牲半导体结构和每个存储器膜的邻接所述至少一个牺牲半导体结构的部分来形成至少一个源极腔体；以及
在所述至少一个源极腔体中并且直接在所述半导体沟道的侧壁上形成至少一个源极带结构。
10.根据权利要求9所述的方法，还包括：
在所述牺牲半导体基座上方形成栅极介电层；
在所述栅极介电层上方形成掺杂半导体层，其中在所述掺杂半导体层上方形成所述垂直交替堆叠体；
通过采用所述掺杂半导体层作为蚀刻停止层的各向异性蚀刻来穿过所述垂直交替堆叠体形成背侧沟槽；
将所述背侧沟槽垂直延伸穿过所述掺杂半导体层并延伸至所述至少一个牺牲半导体结构的上表面，其中通过穿过所述背侧沟槽引入蚀刻剂来移除所述至少一个牺牲半导体结构。
11.根据权利要求10所述的方法，其中：
形成所述至少一个牺牲半导体结构包括在源极半导体层上方形成牺牲半导体轨道和介电轨道的横向交替堆叠体，所述牺牲半导体轨道是所述至少一个牺牲半导体结构；
所述蚀刻剂相对于所述介电轨道选择性地蚀刻所述牺牲半导体轨道；以及
形成所述至少一个源极带结构包括在所述源极半导体层上直接形成源极带轨道。
12.根据权利要求11所述的方法，其中：
每个源极级存储器开口包括所述牺牲半导体轨道的相应一个的侧壁和所述介电轨道的相应一个的侧壁；
每个所述存储器开口形成有凸出部分和锥形部分，所述凸出部分通过移除所述牺牲半导体基座的相应一个而形成，所述锥形部分延伸穿过所述垂直交替堆叠体的底部部分并且具有邻接所述凸出部分的底端；
所述凸出部分具有比所述锥形部分的底端大的横向范围；并且
每个所述牺牲半导体基座具有比所述锥形部分的所述底端大的横向范围。
13.根据权利要求11所述的方法，还包括：
在衬底上方形成源极导电层，其中在所述源极导电层上方形成所述牺牲半导体轨道和介电轨道的横向交替堆叠体；
穿过所述垂直交替堆叠体形成背侧沟槽，其中所述背侧沟槽沿着与所述牺牲半导体轨道不同的水平方向横向延伸；
通过所述背侧沟槽引入蚀刻剂，所述蚀刻剂相对于所述介电轨道选择性地蚀刻牺牲源极轨道的材料；
在移除所述牺牲源极轨道之后移除所述存储器膜的物理暴露部分，由此形成所述源极腔体；以及
执行选择性半导体沉积工艺以从物理暴露的半导体表面生长掺杂的半导体材料部分，由此所述源极带轨道直接形成在所述半导体沟道上并且直接形成在所述源极导电层上。
14.一种形成三维存储器器件的方法，包括：
在衬底上形成源极导电层；
在所述源极导电层上方形成牺牲半导体轨道和介电轨道的横向交替堆叠体；
在所述横向交替堆叠体上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中所述间隔材料层形成为导电层，或者随后被所述导电层替代；
通过蚀刻穿过所述垂直交替堆叠体来穿过所述垂直交替堆叠体形成存储器开口，其中每个所述存储器开口的底部部分延伸穿过所述牺牲半导体轨道和介电轨道的横向交替堆叠体；
通过相对于所述介电轨道选择性地部分蚀刻所述牺牲半导体轨道来横向扩展所述存储器开口的每个底部部分；
在横向扩展所述存储器开口之后，在所述存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜；
通过移除所述牺牲半导体轨道和每个存储器膜的邻接所述牺牲半导体轨道的部分来形成源极腔体；以及
在所述源极腔体中并且直接在所述半导体沟道的侧壁上形成源极带轨道。
15.根据权利要求14所述的方法，其中：
所述垂直交替堆叠体包括第一层垂直交替堆叠体和第二层垂直交替堆叠体；
在形成所述第二层垂直交替堆叠体之前，穿过所述第一层垂直交替堆叠体形成第一层存储器开口；
在形成所述第二层垂直交替堆叠体之后，穿过所述第二层垂直交替堆叠体形成第二层存储器开口；
通过邻接相应的第一层存储器开口和相应的第二层存储器开口的垂直邻接对来形成所述存储器开口；以及
在形成所述第二层垂直交替堆叠体之前，相对于所述介电轨道选择性地部分蚀刻所述牺牲半导体轨道，以横向扩展所述存储器开口的每个底部部分。
16.根据权利要求14所述的方法，其中：
在通过各向异性蚀刻工艺形成整个所述垂直交替堆叠体之后，穿过整个所述垂直交替堆叠体形成所述存储器开口；以及
在所述各向异性蚀刻工艺之后，相对于所述介电轨道部分蚀刻所述牺牲半导体轨道，以横向扩展所述存储器开口的每个底部部分。
17.根据权利要求14所述的方法，还包括：
在所述牺牲半导体轨道和介电轨道的横向交替堆叠体上方形成栅极介电层；
在所述栅极介电层上方形成掺杂半导体层，其中在所述掺杂半导体层上方形成所述垂直交替堆叠体；以及
通过采用所述掺杂半导体层作为蚀刻停止层的各向异性蚀刻来穿过所述垂直交替堆叠体形成背侧沟槽。
18.根据权利要求17所述的方法，还包括将所述背侧沟槽垂直延伸穿过所述掺杂半导体层并延伸至所述牺牲半导体轨道的上表面，其中通过穿过所述背侧沟槽引入蚀刻剂来移除所述牺牲半导体轨道。
19.一种三维存储器器件，包括：
源极半导体层，所述源极半导体层具有厚度调节并且位于衬底上方并且包括凹陷区域；
源极带材料部分，所述源极带材料部分位于所述源极半导体层上方，并且所述凹陷区域由与所述源极带材料部分相同的半导体材料填充；
导电层和绝缘层的垂直交替堆叠体，所述导电层和绝缘层的垂直交替堆叠体位于所述源极带材料部分上方；
存储器堆叠结构的阵列，所述阵列延伸穿过所述垂直交替堆叠体并进入所述源极半导体层的上部部分，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜并且包括开口，所述源极带材料部分的相应一个通过所述开口接触所述半导体沟道；
绝缘壁结构，所述绝缘壁结构垂直延伸穿过所述垂直交替堆叠体，并且沿着与所述凹陷区域相同的方向横向延伸，并且向下突出到所述源极带材料部分的部分中；以及
帽盖半导体层，所述帽盖半导体层覆盖在所述源极带材料部分上面并且位于所述垂直交替堆叠体下面，接触所述源极带材料部分的顶部表面，并且不接触所述绝缘壁结构的侧壁，并且通过所述垂直交替堆叠体内的最底部绝缘层与所述绝缘壁结构的侧壁横向隔开。
20.根据权利要求19所述的三维存储器器件，其中所述源极半导体层的最顶部表面接触所述凹陷区域外部的所述源极带材料部分的底部表面。
21.根据权利要求19所述的三维存储器器件，其中：
所述源极半导体层的侧壁在所述凹陷区域的外围处接触所述源极带材料部分的侧壁；并且
所述源极半导体层的凹陷顶部表面在所述凹陷区域的底部处接触所述源极带材料部分的向下突出部分。
22.根据权利要求19所述的三维存储器器件，其中所述源极带材料部分包括掺杂半导体材料，所述掺杂半导体材料具有与所述源极半导体层相同导电类型的掺杂。
23.根据权利要求19所述的三维存储器器件，其中所述绝缘壁结构接触所述绝缘层的侧壁、所述导电层的侧壁、所述源极带材料部分的侧壁以及所述源极带材料部分的凹陷顶部表面。
24.根据权利要求19所述的三维存储器器件，还包括帽盖半导体层，所述帽盖半导体层覆盖在所述源极带材料部分上面并且位于所述垂直交替堆叠体下面，并且接触所述绝缘壁结构的侧壁和所述源极带材料部分的顶部表面。
25.根据权利要求19所述的三维存储器器件，还包括：
介电材料部分，所述介电材料部分位于与所述源极带材料部分相同的水平；和
至少一个图案化的介电衬垫，所述至少一个图案化的介电衬垫覆盖在所述介电材料部分上面并且位于所述帽盖半导体层下面。
26.根据权利要求19所述的三维存储器器件，其中：
所述存储器堆叠结构的阵列向下突出到所述源极半导体层中；并且
每个存储器膜从外向内包括阻挡电介质、电荷存储层和隧穿介电层。
27.根据权利要求19所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括位于所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括驱动器电路，所述驱动器电路用于位于其上的存储器器件；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶部表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一者的至少一个端部部分基本上垂直于所述衬底的顶部表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道的相应一个的附近。
28.一种形成三维存储器器件的方法，包括：
在衬底上方形成源极导电层；
形成牺牲半导体线和牺牲半导体材料部分，其中所述牺牲半导体材料部分覆盖在所述源极导电层的最顶部表面上面，并且所述牺牲半导体线覆盖在所述源极导电层的凹陷表面上面并且邻接所述牺牲半导体材料部分；
在所述牺牲半导体线上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中所述间隔材料层形成为导电层，或者随后被所述导电层替代；
通过所述垂直交替堆叠体和所述牺牲半导体材料部分形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜；
通过采用所述牺牲半导体线作为蚀刻停止结构的各向异性蚀刻工艺来穿过所述垂直交替堆叠体形成背侧沟槽；
通过移除所述牺牲半导体线、所述牺牲半导体材料部分和每个存储器膜的邻接所述牺牲半导体材料部分的部分来形成源极腔体；以及
在所述源极腔体中并且直接在所述半导体沟道的侧壁上形成源极带材料部分。
29.根据权利要求28所述的方法，还包括通过以下步骤形成介电材料部分：
在所述源极导电层上方形成介电材料层；
图案化所述介电材料层以形成垂直延伸至所述源极导电层的所述最顶部表面的第一线沟槽，其中所述介电材料层被分为过程中介电材料部分；以及
通过形成第二线沟槽来图案化所述过程中介电材料部分和所述源极导电层的上部部分，其中所述第二线沟槽的底部表面是所述源极导电层的所述凹陷表面，并且所述过程中介电材料部分被所述第二线沟槽分成所述牺牲半导体材料部分和所述介电材料部分的组合的所述介电材料部分。
30.根据权利要求29所述的方法，还包括：
在所述第一线沟槽和所述第二线沟槽中沉积牺牲半导体材料；以及
从包括所述介电材料部分的顶部表面的水平面上方移除所述牺牲半导体材料部分，
其中：
所述第一线沟槽中所述牺牲半导体材料的剩余部分构成所述牺牲半导体材料部分；并且
所述第二线沟槽中所述牺牲半导体材料的剩余部分构成所述牺牲半导体线。
31.根据权利要求29所述的方法，其中：
所述第一线沟槽沿着第一水平方向横向延伸；
所述第二线沟槽沿着不同于所述第一水平方向的第二水平方向横向延伸；并且
所述第二线沟槽与所述第一线沟槽相交并且具有比所述第一线沟槽大的深度。
32.根据权利要求28所述的方法，还包括：
在与所述牺牲半导体材料部分相同的水平处形成介电材料部分；以及
穿过所述垂直交替堆叠体和所述牺牲半导体材料部分形成存储器开口，其中每个所述存储器开口包括所述牺牲半导体材料部分的相应一个的侧壁和所述介电材料部分的相应一个的侧壁。
33.根据权利要求28所述的方法，还包括：
在所述背侧沟槽中形成沟槽衬垫层；
在所述背侧沟槽内部的所述沟槽衬垫上形成结构加强部分；
将所述结构加强部分图案化成多个分立的结构加强部分；以及
各向异性蚀刻所述沟槽衬垫层，其中在移除所述沟槽衬垫层的未被所述多个分立结构加强部分覆盖的水平部分时物理地暴露所述牺牲半导体线的顶部表面的部分，
其中在移除所述牺牲半导体线、所述牺牲半导体材料部分和每个存储器膜的邻接所述牺牲半导体材料部分的所述部分期间以及在形成所述源极带材料部分期间，所述多个分立的结构加强部分和所述沟槽衬垫层的下层剩余水平部分为所述垂直交替堆叠体提供结构支撑。
34.根据权利要求28所述的方法，还包括：
在所述牺牲半导体材料部分上方形成介电衬垫；
在所述介电衬垫上形成帽盖半导体层，其中在所述帽盖半导体层上方形成所述垂直交替堆叠体；
执行第一各向同性蚀刻工艺，所述第一各向同性蚀刻工艺相对于所述介电衬垫的材料选择性地移除所述牺牲半导体线和所述牺牲半导体材料部分的材料；以及
执行第二各向同性蚀刻工艺，所述第二各向同性蚀刻工艺相对于所述帽盖半导体层和所述半导体沟道选择性地移除所述存储器膜和所述介电衬垫的材料。
35.根据权利要求34所述的方法，还包括在形成所述垂直交替堆叠体之前图案化所述帽盖半导体层，其中：
所述背侧沟槽形成在所述帽盖半导体层中的开口内；以及
在移除所述牺牲半导体线、所述牺牲半导体材料部分和每个存储器膜的邻接所述牺牲半导体材料部分的所述部分期间，绝缘材料层和所述间隔材料层的侧壁而不是所述帽盖半导体层的侧壁在所述背侧沟槽周围物理地暴露。
36.根据权利要求28所述的方法，还包括在所述背侧沟槽中形成绝缘壁结构，其中所述绝缘壁结构接触所述绝缘层和所述导电层的侧壁以及所述源极带材料部分的顶部表面。
37.一种三维存储器器件，包括：
源极半导体层，所述源极半导体层位于衬底上方；
蚀刻停止半导体轨道，所述蚀刻停止半导体轨道位于所述源极半导体层中的沟槽中；
源极带轨道和介电轨道的横向交替堆叠体，所述源极带轨道和介电轨道的横向交替堆叠体位于所述源极半导体层和所述蚀刻停止半导体轨道上方并且具有与所述蚀刻停止半导体轨道不同的组成，其中所述源极带轨道和所述介电轨道中的每一者沿着第一水平方向横向延伸，所述蚀刻停止半导体轨道沿着第二水平方向横向延伸，并且所述源极带轨道横跨在所述蚀刻停止半导体轨道；
导电层和绝缘层的垂直交替堆叠体，所述导电层和绝缘层的垂直交替堆叠体位于所述源极带轨道和所述介电轨道的所述横向交替堆叠体上方；和
存储器堆叠结构的阵列，所述阵列延伸穿过所述垂直交替堆叠体并进入所述源极半导体层的上部部分，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜并且包括开口，所述源极带轨道的相应一个通过所述开口接触所述半导体沟道。
38.根据权利要求37所述的三维存储器器件，还包括扩散阻挡介电衬垫，所述扩散阻挡介电衬垫包括将所述蚀刻停止半导体轨道与所述源极半导体层横向分开的垂直部分以及位于所述蚀刻停止半导体轨道下面的水平部分。
39.根据权利要求38所述的三维存储器器件，其中所述扩散阻挡介电衬垫的底部表面与所述源极半导体层的底部表面在同一水平面内。
40.根据权利要求37所述的三维存储器器件，其中：
所述源极半导体层包括第一n掺杂半导体材料；
所述源极带轨道包括第二n掺杂半导体材料；并且
所述蚀刻停止半导体轨道包括p掺杂半导体材料。
41.根据权利要求37所述的三维存储器器件，还包括：
背侧沟槽，所述背侧沟槽垂直延伸穿过所述垂直交替堆叠体、覆盖在所述蚀刻停止半导体轨道上面，并且沿着所述第二水平方向横向延伸；和
绝缘壁结构，所述绝缘壁结构位于所述背侧沟槽内。
42.根据权利要求41所述的三维存储器器件，其中所述源极带轨道接触所述蚀刻停止半导体轨道的凹陷水平表面。
43.根据权利要求37所述的三维存储器器件，还包括：
图案化介电衬垫，所述图案化介电衬垫覆盖在所述介电轨道上面；和
帽盖半导体层，所述帽盖半导体层覆盖在所述图案化介电衬垫上面、位于所述垂直交替堆叠体下面，并且接触所述源极带轨道的顶部表面。
44.根据权利要求37所述的三维存储器器件，其中：
每个存储器堆叠结构的下部部分具有凸出部分，所述凸出部分具有比相应存储器堆叠结构的上覆部分大的横向尺寸，所述上覆部分邻接所述凸出部分的顶端；并且
源极带轨道在每个存储器堆叠结构的所述凸出部分的层级处接触所述存储器堆叠结构的半导体沟道。
45.根据权利要求44所述的三维存储器器件，还包括帽盖半导体层，所述帽盖半导体层覆盖在所述横向交替堆叠体上面并且位于所述垂直交替堆叠体下面，其中所述凸出部分的顶部表面与所述帽盖半导体层的顶部表面在同一水平面内。
46.根据权利要求37所述的三维存储器器件，其中每个所述存储器堆叠结构位于相应的存储器开口内，所述存储器开口具有单调增加的横向范围，所述横向范围作为距所述衬底的垂直距离的函数，所述衬底位于相应存储器堆叠结构的最底部表面和所述垂直交替堆叠体内的最底部导电层之间。
47.根据权利要求37所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括位于所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括驱动器电路，所述驱动器电路用于位于其上的存储器器件；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶部表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一者的至少一个端部部分基本上垂直于所述衬底的顶部表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道的相应一个的附近。
48.一种形成三维存储器器件的方法，包括：
在衬底上方形成源极半导体层；
穿过所述源极半导体层形成线沟槽；
在所述线沟槽内形成蚀刻停止半导体轨道；
在所述源极半导体层和所述蚀刻停止半导体轨道上方形成介电轨道和牺牲半导体轨道的横向交替堆叠体；
在所述横向交替堆叠体上方形成绝缘层和间隔材料层的垂直交替堆叠体，其中所述间隔材料层形成为导电层，或者随后被所述导电层替代；
通过所述垂直交替堆叠体和所述横向交替堆叠体形成存储器堆叠结构，每个存储器堆叠结构包括半导体沟道和横向围绕所述半导体沟道的存储器膜；
通过采用所述蚀刻停止半导体轨道作为蚀刻停止结构的各向异性蚀刻工艺来穿过所述垂直交替堆叠体和所述横向交替堆叠体形成背侧沟槽；
通过移除所述牺牲半导体轨道和每个存储器膜的邻接所述牺牲半导体轨道的部分来形成源极腔体；以及
在所述源极腔体中并且直接在所述半导体沟道的侧壁上形成源极带轨道。
49.根据权利要求48所述的方法，还包括在所述线沟槽中形成扩散阻挡介电衬垫，其中所述蚀刻停止半导体轨道形成在所述扩散阻挡介电衬垫内。
50.根据权利要求48所述的方法，其中：
所述线沟槽延伸穿过所述源极半导体层的整个厚度；
通过掺杂半导体材料的沉积和平坦化来形成所述蚀刻停止半导体轨道；以及
所述蚀刻停止半导体轨道的顶部表面与所述源极半导体层的顶部表面在同一水平面内。
51.根据权利要求48所述的方法，其中：
所述源极半导体层包括第一n掺杂半导体材料；
所述源极带轨道包括第二n掺杂半导体材料；并且
所述蚀刻停止半导体轨道包括p掺杂半导体材料。
52.根据权利要求48所述的方法，其中：
所述介电轨道和所述牺牲半导体轨道中的每一者沿着第一水平方向横向延伸；
所述蚀刻停止半导体轨道沿着不同于所述第一水平方向的第二水平方向延伸。
53.根据权利要求48所述的方法，还包括在形成所述源极带轨道之后，在所述背侧沟槽内形成绝缘壁结构。
54.根据权利要求48所述的方法，还包括：
在所述横向交替堆叠体上方形成介电衬垫；以及
在所述介电衬垫上方形成帽盖半导体层，
其中：
所述垂直交替堆叠体形成在所述帽盖半导体层上方；
在移除所述牺牲半导体轨道之后，移除覆盖在所述牺牲半导体轨道上面的所述介电衬垫的部分；并且
所述源极带轨道形成在所述帽盖半导体层的底部表面上。
55.根据权利要求48所述的方法，还包括：
在所述介电轨道和所述牺牲半导体轨道的所述横向交替堆叠体内形成源极级存储器开口；
在所述源极级存储器开口内形成牺牲半导体基座；以及
通过蚀刻穿过所述垂直交替堆叠体并通过移除所述牺牲半导体基座来穿过所述垂直交替堆叠体形成存储器开口，其中每个所述存储器开口包括所述牺牲半导体基座的相应一个的体积，
其中存储器堆叠结构形成在所述存储器开口中。
56.根据权利要求55所述的方法，其中：
包括相应牺牲半导体基座的体积的每个存储器堆叠结构的下部部分具有凸出部分，所述凸出部分具有比相应存储器堆叠结构的上覆部分大的横向尺寸，所述上覆部分邻接所述凸出部分的顶端；并且
所述源极带轨道在每个存储器堆叠结构的所述凸出部分的层级处接触所述存储器堆叠结构的所述半导体沟道。
57.根据权利要求48所述的方法，还包括穿过所述垂直交替堆叠体和所述横向交替堆叠体形成存储器开口，
其中：
每个存储器开口的表面包括相应牺牲半导体轨道的侧壁和相应介电轨道的侧壁；并且
每个存储器开口具有单调增加的横向范围，所述横向范围作为距所述衬底的垂直距离的函数，所述衬底位于相应存储器开口的最底部表面和所述垂直交替堆叠体内的最底部间隔材料层之间。
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