CN112768459A - 三维存储器件及其制作方法 - Google Patents

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Abstract

公开了三维(3D)存储器件及其制作方法的实施例。所述方法包括：在衬底上形成交替电介质堆叠层；在交替电介质堆叠层的上部部分中形成顶部选择栅切口和两个结构强化插塞，其中，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分；在交替电介质堆叠层中形成多个沟道结构；在交替电介质堆叠层中形成多条栅缝隙，其中，每一栅缝隙暴露对应的结构强化插塞的一个扩大的连接部分的侧壁；将交替电介质堆叠层转换为交替导电/电介质堆叠层；以及在包括连接至对应结构强化插塞的一个扩大的连接部分的扩大的末端部分的每一栅缝隙中形成栅缝隙结构。

Description

三维存储器件及其制作方法
本申请是申请日为2019年11月28日，题为“三维存储器件及其制作方法”，申请号为201980003403.2的专利申请的分案申请。
技术领域
本公开总体上涉及半导体技术领域，并且特别是涉及用于形成三维(3D)存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性而且昂贵。因而，平面存储单元的存储密度接近上限。三维(3D)存储架构能够解决平面存储单元中的密度限制。
随着半导体技术的进步，3D存储器件(例如，3D NAND存储器件)不断扩充更多的氧化物/氮化物(ON)层，以提高晶圆的面积利用率。在一些现有的3D NAND存储器件中，随着氧化物/氮化物(ON)层的数量的增大，栅缝隙(GLS)的刻蚀深度也相应地增大，从而导致GLS之间的字线(WL)结构在后续工艺中由于应力和其他因素而有发生崩塌的风险。这样的WL结构崩塌可能影响后续的3D存储器件制作工艺，例如，增大了光刻对准工艺中的重叠误差。
发明内容
本文公开了三维(3D)存储器件及其制作方法的实施例。
本公开的一个方面提供了一种用于形成三维(3D)存储器件的方法。该方法可以包括：在衬底上形成交替电介质堆叠层；在交替电介质堆叠层的上部部分中形成顶部选择栅切口和两个结构强化插塞，其中，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分；在交替电介质堆叠层中形成多个沟道结构；在交替电介质堆叠层中形成多条栅缝隙，其中，每一栅缝隙暴露对应的结构强化插塞的一个扩大的连接部分的侧壁；将交替电介质堆叠层转换为交替导电/电介质堆叠层；以及在包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分的每一栅缝隙中形成栅缝隙结构。
在一些实施例中，形成所述交替电介质堆叠层包括：形成在垂直方向堆叠的至少32个电介质层对，其中，每一电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，顶部选择栅切口和结构强化插塞是在单个工艺中同时形成的。
在一些实施例中，形成所述顶部选择栅切口和所述两个结构强化插塞包括：在交替电介质堆叠层的上部部分中形成沿字线方向延伸的沟槽，并且在沟槽的两侧上形成两个开口；以及在沟槽和两个开口中沉积绝缘材料，从而分别形成顶部选择栅切口和两个结构强化插塞。
在一些实施例中，形成所述沟槽和所述两个开口包括：对交替电介质堆叠层的顶部的三个电介质层对进行刻蚀，以形成沟槽和两个开口；其中，两个开口沿位线方向与沟槽相距相同的距离。
在一些实施例中，形成所述开口包括：使用H状的图案化掩模形成开口，沿字线方向,该开口在中间在位线方向具有较小宽度并且在两端处在位线方向具有较大宽度。
在一些实施例中，形成所述多个沟道结构包括：形成贯穿交替电介质层的多个沟道孔；在多个沟道孔的侧壁上形成功能层；在每一沟道孔中形成覆盖该功能层的沟道层；以及形成填充每一沟道孔的电介质填充结构。
在一些实施例中，形成所述多个沟道孔包括：在相邻的顶部选择栅切口和结构强化插塞之间形成相同行数的沟道孔。
在一些实施例中，形成所述多个沟道孔包括：在相邻的顶部选择栅切口和结构强化插塞之间形成奇数行的沟道孔；其中，每一行沟道孔与相邻行的沟道孔交错布置。
在一些实施例中，形成所述多条栅缝隙包括：在每一结构强化插塞的两侧上形成一对贯穿交替电介质堆叠层并且沿字线方向延伸的栅缝隙。
在一些实施例中，将交替电介质堆叠层转换为交替导电/电介质堆叠层包括：采用导电层代替交替电介质中的第二电介质层。
根据权利要求1所述的方法，其中，在每一栅缝隙中形成栅缝隙结构包括：在每一栅缝隙的侧壁上形成栅缝隙胶合层；在每一栅缝隙的下部部分中形成下部导电壁；在每一栅缝隙的上部部分中形成上部导电壁。
在一些实施例中，在每一栅缝隙中形成所述栅缝隙结构还包括：在下部导电壁和上部导电壁之间形成另一栅缝隙胶合层；其中，与上部导电壁相比，下部导电壁具有更小的对所述3D存储器件的应力。
本公开的另一方面提供了一种三维(3D)存储器件，包括：处于衬底上的交替导电/电介质堆叠层；处于交替导电/电介质堆叠层中的多个沟道结构；处于多个沟道结构之间并且在字线方向延伸的顶部选择栅切口；处于多个沟道结构之间的两个结构强化插塞，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分；处于交替导电/电介质堆叠层中的多条栅缝隙结构，其中，每一栅缝隙结构包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分。
在一些实施例中，交替导电/电介质堆叠层包括在垂直方向堆叠的至少32个导电/电介质层对。
在一些实施例中，顶部选择栅切口和两个结构强化插塞包括相同的材料并且位于所述交替导电/电介质堆叠层的相同上部部分中；并且两个结构强化插塞沿位线方向与顶部选择栅切口相距相同的距离。
在一些实施例中，在字线方向上，每一结构强化插塞具有在位线方向具有较小宽度的窄支撑主体以及被布置在两端处的在位线方向具有较大宽度的两个扩大的连接部分。
在一些实施例中，每一沟道结构包括：处于沟道孔的侧壁上的功能层；填充每一沟道孔的电介质填充结构；以及处于功能层和电介质填充结构之间的沟道层。
在一些实施例中，相同的奇数行的沟道结构布置在相邻的顶部选择栅切口和结构强化插塞之间；并且每一行沟道结构与相邻行的沟道结构交错布置。
在一些实施例中，每一栅缝隙结构贯穿交替导电/电介质堆叠层并沿线方向延伸，并且每一栅缝隙结构包括下部导电壁、上部导电壁以及处于所述下部导电壁和所述上部导电壁之间的栅缝隙胶合层。
本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其他方面。
附图说明
被并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且附图与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够实践和使用本公开。
图1通过顶视图示出了3D存储器件的示意图。
图2通过示意性放大顶视图示出了垂直固定的GLS结构的各种设计。
图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
图4、图5A-图5C、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B以及图10A-图10C通过各种视图示出了根据本公开的一些实施例的处于图3所示的方法的某些制作阶段的示例性3D存储器件的示意图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的精神和范围。对于本领域技术人员而言显而易见的是也可以将本公开用到各种各样的其他应用中。
应当指出，在说明书中提到的“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的术语“一个或多个”可以用于描述单数的意义的任何特征、结构或特性，或者可以用于描述复数的意义的特征、结构或特性的组合。类似地，至少部分地根据语境，还可以将诸如“一”或“所述”的术语理解为传达单数用法或者传达复数用法。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，以使得“在……上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。
此外，文中为了便于说明可以使用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征相对于其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。装置可以具有其他取向(旋转90度或者处于其他取向上)，并且文中使用的空间相对描述词可以同样被相应地解释。
文中使用的术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料(例如，玻璃、塑料或者蓝宝石晶圆等)制成。
文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。
文中所使用的术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺操作的特征或参数的预期值或目标值连同高于和/或低于所述预期值的值的范围。所述值的范围由于制造工艺或容限可能略微变化。如文中所使用的术语“约”是指既定量的值能够基于与主题半导体器件相关联的特定技术节点发生变动。基于特定技术节点，术语“约”可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
文中使用的术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(文中称为“存储串”的区域，例如，NAND串)的半导体器件，从而使得所述存储串相对于衬底沿垂直方向延伸。文中使用的术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
根据本公开的各种实施例提供了一种用于形成具有新颖设计的3D存储器件的方法，该3D存储器件用于强化存储阵列(本文中又称为“阵列器件”)的栅缝隙(GLS)结构的结构。
参考图1，其通过顶视图示出了3D存储器件的示意图。如图所示，在一些现有的3DNAND存储器件中，多条缝隙可以沿字线(WL)方向平行地横向延伸。栅缝隙(GLS)结构30可以被形成到每一缝隙中，从而将存储阵列划分成多个存储指。
每一存储指可以包括在两个相邻的GLS结构30之间以交错的方式布置的多行(例如，九行)沟道结构50。顶部选择栅(TSG)切口10位于存储指的中间，从而将存储指隔成两个相等的部分。由于尺寸限制和制作工艺顺序，顶部选择栅切口10是在形成所述多行沟道结构50之后形成的，并且占据所述多行(例如，九行)沟道结构50的中间行(例如，第五行)的位置。
如背景技术部分中所讨论的，随着3D存储器件持续地扩充更多数量的氧化物/氮化物(ON)层以提高晶圆的面积利用率，GLS的刻蚀深度相应地增大，从而导致相邻GLS结构30之间的字线(WL)结构在后续工艺中由于应力和其他因素而有发生崩塌的风险。这样的WL结构崩塌可能影响后续的3D存储器件制作工艺，例如，增大光刻对准工艺中的重叠误差。
垂直固定的GLS结构是避免WL结构崩塌的技术解决方案。参考图2，其通过示意性放大顶视图示出了垂直固定的GLS结构的各种设计。包括被绝缘涂层32夹在中间的导电壁34的GLS结构30被截断，从而在核心区域中形成间隙。GLS结构30的每一区段可以包括与该间隙相邻的扩大的末端部分36。可以在GLS结构30的间隙中形成结构强化插塞60。结构强化插塞60可以包括氧化硅材料，并且结构强化插塞60可以连接至GLS结构30的两个扩大的末端部分36。
如图2(A)所示，结构强化插塞60可以具有矩形形状。在这样的设计中，结构强化插塞60和GLS结构30的扩大的末端部分36之间的接触角α相对较小，并且GLS结构30的扩大的末端部分36的导电壁34与字线(WL)24之间的氧化硅层的厚度相对较薄。在后续的包括氮化硅(SiN)去除工艺和导电材料(例如，钨)填充工艺的栅极替代工艺中，由于后来的尖端放电或者氧化硅的空隙以及其他因素，扩大的末端部分36中的导电壁34和WL 24之间的短路可能引起3D存储器件的击穿故障。
如图2(B)所示，为了提高扩大的末端部分36中的导电壁34与WL 24之间的氧化硅层的厚度，可以增大结构强化插塞60在位线(BL)方向的宽度。在这样的设计中，能够通过增大接触角α以及扩大的末端部分36中的导电壁34与WL 24之间的氧化硅层的厚度来降低扩大的末端部分36中的导电壁34与WL 24之间的短路风险。然而，由于结构强化插塞60是通过原子层沉积(ALD)形成的，ALD的成本高昂。因而，面积扩大的结构强化插塞60可能引起3D存储器件的制造成本的提高。
如图2(C)所示，在一些实施例中，结构强化插塞60可以包括在BL方向具有相对较小的宽度的窄支撑主体65以及在BL方向具有相对较大的宽度的两个扩大的连接部分63。结构强化插塞60的两个扩大的连接部分63沿WL方向分别与GLS结构30的两个扩大的末端部分36连接。也就是说，在这样的设计中结构强化插塞60可以具有H状的形状，从而不仅增大扩大的末端部分36中的导电壁34与WL 24之间的氧化硅层的厚度，还使结构强化插塞60的面积保持有限。照此，在确保扩大的末端部分36中的导电壁34与WL 24之间的氧化硅层的足够的厚度以降低电泄漏风险的前提下，能够有效地降低结构强化插塞60的面积，由此减少ALD沉积中的氧化硅的量，由此有效地降低成本。
参考图3，其示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。图4、图5A-图5C、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B以及图10A-图10C通过各种视图示出了根据本公开的一些实施例的处于图3所示的方法的某些制作阶段的示例性3D存储器件的示意图。
如图3所示，该方法可以开始于操作S310，在该操作中，可以在衬底上形成交替电介质堆叠层。图4示出了操作S310之后的3D结构的截面图。
在一些实施例中，衬底100可以是具有任何适当结构的任何适当半导体衬底，例如，单晶单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。
可以在衬底100上形成包括多个电介质层对的交替电介质堆叠层200。交替电介质堆叠层200可以包括例如由第一电介质层202(例如，氧化硅)和不同于第一电介质层的第二电介质层204(例如，氮化硅)构成的交替堆叠层。多个第一电介质层202和第二电介质层204在平行于衬底100的表面的横向方向延伸。在一些实施例中，在交替电介质堆叠层200中有比所述电介质层对更多的由不同材料制成并且具有不同厚度的层。交替电介质堆叠层200可以由一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替电介质堆叠层200可以包括多个氧化硅/氮化硅层对。每一电介质层对包括氧化硅层202和氮化硅层204。所述多个氧化物/氮化物层对在文中又被称为“交替氧化物/氮化物堆叠层”。也就是说，在交替电介质堆叠层200中，多个氧化物层202(具有灰色实线的区域中所示)和多个氮化物层204(具有网格的区域中所示)在垂直方向上交替。换言之，除了既定的交替氧化物/氮化物堆叠层的顶层和底层之外，其他氧化物层202中的每一个可以被两个相邻的氮化物层204夹在中间，并且氮化物层204的每一个可以被两个相邻的氧化物层202夹在中间。
氧化物层可以均具有相同的厚度或者具有不同的厚度。例如，每一氧化物层的厚度可以处于10nm到100nm的范围内，优选地约为25nm。类似地，氮化物层可以均具有相同的厚度或者具有不同的厚度。例如，每一氮化物层的厚度可以处于10nm到100nm的范围内，优选地约为35nm。
要指出的是，在本公开中，氧化物层202和/或氮化物层204可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
交替电介质堆叠层200可以包括任何适当层数的氧化物层202和氮化物层204。在一些实施例中，交替电介质堆叠层200中的氧化物层202和氮化物层204的总层数大于或等于64。也就是说，氧化物/氮化物层对的数量可以大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠层200包括比所述氧化物/氮化物层对更多的具有不同材料和/或厚度的氧化物层或氮化物层。
再参考图3，该方法进行至操作S320，在该操作中，可以在交替电介质堆叠层的上部部分中形成沿WL方向延伸的顶部选择栅(TSG)切口，并且可以在交替电介质堆叠层的上部部分中的TSG切口的每一侧上形成结构强化插塞。图5A示出了在操作S320之后的3D结构的顶视图。图5B示出了在操作S320之后的3D结构沿XX’方向的截面图。图5C示出了在操作S320之后的3D结构沿YY’方向的截面图。
如图5A所示，TSG切口310可以沿WL方向水平延伸。两个结构强化插塞460沿BL方向位于TSG切口310的两侧上。两个结构强化插塞460与TSG切口310相距相同的距离。如上文联系图2(C)所述，每一结构强化插塞460可以包括在BL方向具有相对较小宽度的窄支撑主体465以及在BL方向具有相对较大的宽度的两个扩大的连接部分463。
在一些实施例中，TSG切口310和两个结构强化插塞460可以是在同一图案化工艺中形成的。例如，可以在交替电介质堆叠层200上形成掩模层(例如，光致抗蚀剂层，未示出)。可以通过使用例如光刻对该掩模进行图案化，从而在图案化的掩模层中形成对应于TSG切口310和两个结构强化插塞460的开口。要指出的是，图案化掩模层具有对应于结构强化插塞460的相同形状的开口。也就是说，每一对应于结构强化插塞460的开口具有H状的形状。
可以执行适当的刻蚀工艺(例如，干法刻蚀和/或湿法刻蚀)来去除由所述开口暴露的交替电介质堆叠层200的部分，以形成沟槽。在一些实施例中，沟槽可以延伸并贯穿交替电介质堆叠层200的顶部的三个氧化物/氮化物层对。可以在形成所述沟槽之后去除该掩模层。之后，可以执行沉积工艺，从而以任何适当的填充材料(例如，氧化硅)填充所述沟槽，以形成TSG切口310和两个结构强化插塞460，如图5B和图5C所示。要指出的是，在一些实施例中，还可以在用于在沟槽中形成TSG切口310和两个结构强化插塞460的沉积工艺期间在交替电介质堆叠层200的顶表面上涂覆填充材料。
再参考图3，该方法进行至操作S330，在该操作中，可以在TSG切口的两侧上形成贯穿交替电介质堆叠层的多个沟道结构。图6A示出了在操作S330之后的3D结构的顶视图。图6B示出了在操作S330之后的3D结构沿YY’方向的截面图。
在一些实施例中，用于形成多个沟道结构的制作工艺可以包括形成贯穿交替电介质堆叠层200的多个沟道孔(未示出)。形成多个沟道孔的工艺可以包括在交替电介质堆叠层200上形成硬掩模层(未示出)，并且在该硬掩模层上涂覆光致抗蚀剂层(未示出)。可以执行图案化工艺，从而对硬掩模层进行图案化。随后可以使用该硬掩模层作为掩模执行刻蚀工艺，从而对交替电介质堆叠层200进行刻蚀，以形成多个沟道孔。每一沟道孔可以完全贯穿交替电介质堆叠层200并且延伸到衬底100中。用以形成多个沟道孔的刻蚀工艺可以是干法刻蚀、湿法刻蚀或其组合。在刻蚀工艺之后，可以去除光致抗蚀剂层和硬掩模层。
在一些实施例中，可以执行清洁工艺，以清洁多个沟道孔。该清洁工艺可以是包括高温灰化和/或湿法脱模的等离子体灰化工艺。例如，可以使用等离子体源生成反应物类，例如，氧或氟。所述反应物类可以与留在沟道孔中的光致抗蚀剂结合以形成能够用真空泵去除的灰。具体地，在一些实施例中，可以通过在低压下将氧气暴露于使氧气电离的高功率无线电波而创建出单原子氧等离子体。氧与光致抗蚀剂材料之间的反应的残余物能够在等离子体灰化器中生成灰。可以用等离子体灰化器内的真空泵抽走灰化工艺的副产物，诸如挥发性氧化碳、水蒸气。
在后续工艺中，可以在每一沟道孔中形成沟道结构550。多个沟道结构550可以位于TSG切口310的两侧上，并且以交错阵列的形式布置。如图6A中的顶视图所示，每一行沟道结构550可以与该行的相邻行的沟道结构550交错布置。此外，在一些实施例中，在相邻的TSG切口310与结构强化插塞460之间可以有四行沟道结构550。也就是说，如图6A所示，在BL方向，可以在两个相邻的TSG切口310之间形成八行沟道结构550，并且可以在两个相邻的结构强化插塞460之间形成八行沟道结构550，并且可以在TSG切口310的每一侧上形成四行沟道孔500。要指出的是，在一些其他实施例中可以设计多个沟道结构550的任何其他适当的布置(位置、行数等)。
在一些实施例中，如图6B中所示，每一沟道结构550可以包括处于沟道孔的底部上的外延层551、处于沟道孔的侧壁上的功能层553、覆盖功能层553的沟道层555以及被沟道层555包围的填充结构557。在一些实施例中，功能层553可以包括阻挡层、存储层和隧穿层。
在一些实施例中，用于形成沟道结构550的制作工艺可以包括在每一沟道孔的底部形成外延层551。在一些实施例中，外延层551可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。在一些实施例中，可以执行SEG预清洁工艺，以清洁多个沟道孔。可以执行随后的沉积工艺，从而在每一沟道孔的底部形成多晶硅层。在一些实施例中，可以在多晶硅层上执行任何适当的掺杂工艺(例如，离子金属等离子体(IMP))工艺，以形成外延层551。在一些实施例中，外延层551可以不直接形成在衬底100的表面上。可以在外延层551和衬底100之间形成一个或多个层。也就是说，外延层551重叠于衬底100之上。
在一些实施例中，用于形成沟道结构550的制作工艺可以包括在每一沟道孔的侧壁上形成功能层553。功能层553可以是复合电介质层，例如，阻挡层、存储层和隧穿层的组合。之后，可以通过一种或多种薄膜沉积工艺形成包括阻挡层、存储层和隧穿层的功能层553，所述沉积工艺例如ALD、CVD、PVD、任何其他适当的工艺或其任何组合。
在一些实施例中，阻挡层可以形成在沟道孔的侧壁和存储层之间。阻挡层可以用于阻挡电荷的流出。在一些实施例中，阻挡层可以是氧化硅层或者氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层包括高介电常数(高k值)电介质(例如，氧化铝)。在一些实施例中，阻挡层的厚度可以处于约3nm到约20nm的范围内。
存储层可以形成在隧穿层和阻挡层之间。来自沟道层的电子或空穴可以通过隧穿层隧穿至存储层。存储层可以用于存储电子电荷(电子或空穴)，以用于存储操作。存储层中的电荷的存储或去除可以影响半导体沟道的导通/截止状态和/或导电性。存储层可以包括一个或多个材料膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层的厚度可以处于约3nm到约20nm的范围内。
隧穿层可以形成在存储层的侧壁上。隧穿层可以用于使电子电荷(电子或空穴)隧穿。隧穿层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层的厚度可以处于约3nm到约20nm的范围内。
在一些实施例中，用于形成沟道结构的制作工艺还包括形成覆盖功能层553的侧壁的沟道层555。在一些实施例中，沟道层555可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如ALD、CVD、PVD或者任何其他适当的工艺。在一些实施例中，沟道层555的厚度可以处于约5nm到约20nm的范围内。
在一些实施例中，用于形成沟道结构的制作工艺还包括形成用于覆盖沟道层555和填充沟道孔的填充结构557。在一些实施例中，填充结构557可以是通过使用任何适当的沉积工艺形成的氧化物层，所述沉积工艺例如ALD、CVD、PVD等。在一些实施例中，填充结构557可以包括一个或多个空气隙。
再参考图3，该方法进行至操作S340，在该操作中，可以在交替电介质堆叠层中形成多条栅缝隙(GLS)。图7A示出了在操作S340之后的3D结构的顶视图。图7B示出了在操作S340之后的3D结构沿XX’方向的截面图。
如图7A所示，栅缝隙(GLS)630可以在沟道结构550的两个阵列之间沿WL方向基本上沿直线延伸。每一GLS 630可以在BL方向位于与对应的结构强化插塞460相同的位置。每一GLS 630可以包括在BL方向具有相对较小的宽度的窄主体开口663以及在BL方向具有相对较大的宽度的扩大的末端开口636。扩大的末端开口636可以暴露结构强化插塞460的扩大的连接部分463的侧壁，并且窄主体开口663可以使GLS 630沿WL方向延伸。如图7B所示，栅缝隙(GLS)630能够垂直地贯穿交替电介质堆叠层200，并且暴露结构强化插塞460的两个扩大的连接部分463的侧壁。
多条GLS 630的形成可以是通过在交替电介质堆叠层200之上形成掩模层，并且使用例如光刻对该掩模进行图案化，从而在图案化的掩模层中形成对应于多条GLS 630的开口。可以执行适当的刻蚀工艺(例如，干法刻蚀和/或湿法刻蚀)来去除由所述开口暴露的交替电介质堆叠层200的部分，直到多条GLS 630暴露了衬底100为止。可以在形成多条GLS630之后去除掩模层。
在一些实施例中，可以通过GLS 630通过使用任何适当的掺杂工艺(例如，离子注入和/或热扩散)在处于每一GLS 630的底部的衬底100中形成掺杂区(未示出)。掺杂区中的掺杂剂可以是任何适当的N+或P+离子。当在后续工艺中在GLS 630中形成导电壁之后，每一导电壁的下端可以与对应的掺杂区接触。
再参考图3，该方法进行至操作S350，在该操作中，可以将交替电介质堆叠层转换为包括多个导电/电介质层对的交替导电/电介质堆叠层。在一些实施例中，可以执行栅极替代工艺(又称为“字线替代”工艺)，从而用导电层206代替交替电介质堆叠层200的第二电介质层204(例如，氮化硅)。图8A示出了在操作S350之后的3D结构沿XX’方向的截面图。图8B示出了在操作S350之后的3D结构沿YY’方向的截面图。
在一些实施例中，在形成多条GLS 630之后，可以通过GLS 630去除交替电介质堆叠层200中的第二电介质层204，以形成多个横向沟槽。所述多个横向沟槽可以沿横向方向延伸，并且可以用作在后续工艺中将形成导电层206的空间。要指出的是，本文使用的术语“横向/横向地”是指平行于衬底100的表面的平面。交替电介质堆叠层200中的第二电介质层204被用作牺牲层，并且使用任何适当刻蚀工艺(例如，各向同性干法刻蚀或湿法刻蚀)将第二电介质层204去除。所述刻蚀工艺可以相对于第一电介质层202的材料对第二电介质层204的材料具有足够高的刻蚀选择性，从而使得所述刻蚀工艺可以对第一电介质层202具有最小的影响。各向同性干法刻蚀和/或湿法刻蚀以及随后的清洁工艺能够在各个方向去除第二电介质层204，从而暴露每一第一电介质层202的顶表面和底表面。照此，于是能够在第一电介质层202之间形成多个横向沟槽。
如图8A和图8B所示，能够在多个横向沟槽中形成多个导电层206。多个导电层206可以被用作3D存储器件中的字线(例如，栅电极)。在一些实施例中，每一导电层206可以涂覆有一个或多个绝缘层(未示出)，所述绝缘层用作栅极电介质，从而使相应的字线(即，栅电极)绝缘。
在一些实施例中，可以在多个横向沟槽中的每一个中形成一个或多个绝缘层(未示出)，从而以一种或多种适当的绝缘材料覆盖横向沟槽的被暴露的表面。例如，可以利用一种或多种适当的沉积工艺将一种或多种绝缘材料沉积到横向沟槽中，所述沉积工艺例如CVD、PVD和/或ALD。在一些实施例中，可以使用凹陷刻蚀和/或化学-机械平坦化(CMP)去除多余的绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任何适当的材料(例如，高k值电介质)。例如，一种或多种绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化钛等和/或其任何适当的组合。在一些实施例中，多个绝缘层可以具有不同的绝缘材料。
可以在每一横向沟槽中、在一个或多个绝缘层之间形成导电层206。可以通过以适当的栅电极金属材料填充横向沟槽来形成导电层206。导电层206可以提供用于后续形成的字线(即，栅电极)的基础材料。栅电极金属材料可以包括用于形成字线(例如，栅电极)的任何适当的导电材料，例如，钨、铝、铜、钴或其任何组合。可以使用适当的沉积方法将栅电极材料沉积到横向沟槽中，所述沉积方法例如CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。在一些实施例中，导电层206包括通过CVD形成的钨。照此，交替电介质堆叠层200被转换成交替导电/电介质堆叠层210。
再参考图3，该方法进行至操作S360，在该操作中，可以在多条GLS 630的侧壁上形成间隔体层。所述间隔体层又被称为栅极线间隔体(GLSP)层，并且可以用于提供多个导电层206与在后续工艺中形成的导电壁之间的电绝缘。图9A示出了操作S360之后的3D结构的顶视图。图9B示出了在操作S360之后的3D结构沿XX’方向的截面图。
在一些实施例中，用于形成间隔体层710的制作工艺可以包括字线栅极凹陷工艺。在形成多个导电层206之后，可以通过凹陷刻蚀工艺去除由GLS 630暴露的多个导电层206(字线)的部分。在一些实施例中，为了确保多个导电层206(字线)之间的绝缘，可以执行凹陷刻蚀工艺(例如，湿法刻蚀工艺)，以去除由GLS 630暴露的多个导电层206的部分。通过这样做，可以在与GLS 630相邻的每一横向沟槽中形成凹陷。
在一些实施例中，间隔体层710可以具有包括两个或更多间隔体子层的层合结构(未示出)，所述两个或更多间隔体子层是通过使用任何适当的沉积工艺(例如，原子层(ALD)工艺)形成的。例如，间隔体层710可以包括覆盖GLS 630的侧壁和多个栅极结构500的暴露的表面的第一间隔体子层(未示出)。第一间隔体子层可以包括被配置为防止多个导电层206在后续工艺中被氧化的低温氧化物材料(例如，氧化硅)。间隔体层710还可以包括覆盖第一间隔体子层710的第二间隔体子层(未示出)。第二间隔体子层可以包括高k值材料，例如，氮化硅。这样的层合结构能够有效地提高间隔体层710的等效氧化物厚度(EOT)，由此改善间隔体层710的隔离性能。
在一些实施例中，在形成间隔体层710之后，可以执行刻蚀工艺，从而塑造间隔体层710的形状。例如，如图9B中所示，可以去除处于每个GLS 630的底部的间隔体层710的部分，从而暴露衬底100。此外，可以在同一刻蚀工艺中去除处于多条GLS 630之外的间隔体层710的部分。
再参考图3，该方法进行至操作S370，在该操作中，可以在多条GLS中的每一条中形成导电壁。所述导电壁可以与衬底100中的掺杂区(未示出)接触，并且用作多个NAND串的阵列公共源极(ACS)。在一些实施例中，导电壁可以包括栅缝隙胶合层、下部导电壁和上部导电壁。图10A示出了在操作S370之后的3D结构的顶视图。图10B示出了处于操作S370的某一阶段的3D结构的沿XX’方向的截面图。图10C示出了在操作S370之后的3D结构沿XX’方向的截面图。
如图10B所示，在一些实施例中，用于形成导电壁的制作工艺可以包括形成覆盖GLS 630的侧壁的栅缝隙胶合层820。栅缝隙胶合层820可以是通过执行注入(IMP)工艺来处理间隔体层710的暴露的表面而形成的。IMP工艺能够向间隔体层710的暴露的表面注入钛离子和/或氮化钛离子，以形成栅缝隙胶合层820。
仍然如图10B所示，在一些实施例中，用于形成导电壁的制作工艺可以包括在多条GLS 630的下部部分中形成下部导电壁840。下部导电壁840可以是通过沉积对3D结构具有低的应力的第一导电材料(诸如多晶硅、硅化物等)而形成的。可以使用适当的沉积方法将第一导电材料沉积到多条GLS 630中，所述沉积方法例如CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。随后可以执行深蚀刻工艺，以调整下部导电壁840的顶表面。
如图10C所示，可以形成另一栅缝隙胶合层820，以覆盖下部导电壁840的顶表面。栅缝隙胶合层820可以是通过执行注入(IMP)工艺来处理下部导电壁840的顶表面而形成的。IMP工艺能够向下部导电壁840的顶表面注入钛离子和/或氮化钛离子，以形成栅缝隙胶合层820。
仍然如图10C所示，在一些实施例中，用于形成导电壁的制作工艺可以包括在多条GLS 630的上部部分中形成上部导电壁860。在一些实施例中，上部导电壁860的厚度小于交替导电/电介质堆叠层210的五个导电/电介质对。上部导电壁860可以是通过沉积对该3D结构具有高的应力的第二导电材料而形成的，例如，第二导电材料可以是包括钨、铝、铜和/或其组合等在内的金属材料。可以使用适当的沉积方法将第二导电材料沉积到多条GLS 630中，所述沉积方法例如CVD、PVD、PECVD、溅射、金属有机化学MOCVD和/或ALD。随后可以执行化学-机械平坦化(CMP)工艺，从而使所形成的3D结构的顶表面平坦化。
相应地，公开了图10A和图10C所示的3D存储器件以及图3所示的制作方法。通过形成包括窄支撑主体以及与GLS结构的两个扩大的末端部分连接的两个扩大的连接部分的H状的结构强化插塞，GLS结构中的导电壁与字线之间的氧化硅层的厚度和结构强化插塞60的面积同时受到限制。因此，降低了GLS结构中的导电壁与字线之间的电泄漏风险，与此同时还降低了用于形成结构强化插塞的ALD沉积中的氧化硅的量，从而有效地降低了成本。
本公开的一个方面提供了一种用于形成三维(3D)存储器件的方法。该方法可以包括：在衬底上形成交替电介质堆叠层；在交替电介质堆叠层的上部部分中形成顶部选择栅切口和两个结构强化插塞，其中，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分；在交替电介质堆叠层中形成多个沟道结构；在交替电介质堆叠层中形成多条栅缝隙，其中，每一栅缝隙暴露对应的结构强化插塞的一个扩大的连接部分的侧壁；将交替电介质堆叠层转换为交替导电/电介质堆叠层；以及在包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分的每一栅缝隙中形成栅缝隙结构。
在一些实施例中，形成交替电介质堆叠层包括：形成在垂直方向堆叠的至少32个电介质层对，其中，每一电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，顶部选择栅切口和结构强化插塞是在单个工艺中同时形成的。
在一些实施例中，形成所述顶部选择栅切口和所述两个结构强化插塞包括：在交替电介质堆叠层的上部部分中形成沿字线方向延伸的沟槽，并且在沟槽的两侧上形成两个开口；以及在沟槽和两个开口中沉积绝缘材料，从而分别形成顶部选择栅切口和两个结构强化插塞。
在一些实施例中，形成所述沟槽和所述两个开口包括：对交替电介质堆叠层的顶部的三个电介质层对进行刻蚀，以形成沟槽和两个开口；其中，两个开口沿位线方向与沟槽相距相同的距离。
在一些实施例中，形成所述开口包括：使用H状的图案化掩模形成开口，沿字线方向，该开口在中间在位线方向具有较小宽度，并且在两端处在位线方向具有较大宽度。
在一些实施例中，形成所述多个沟道结构包括：形成贯穿交替电介质层的多个沟道孔；在多个沟道孔的侧壁上形成功能层；在每一沟道孔中形成覆盖该功能层的沟道层；以及形成填充每一沟道孔的电介质填充结构。
在一些实施例中，形成所述多个沟道孔包括：在相邻的顶部选择栅切口和结构强化插塞之间形成相同行数的沟道孔。
在一些实施例中，形成所述多个沟道孔包括：在相邻的顶部选择栅切口和结构强化插塞之间形成奇数行的沟道孔；其中，每一行沟道孔与相邻行沟道孔交错布置。
在一些实施例中，形成所述多条栅缝隙包括：在每一结构强化插塞的两侧上形成一对贯穿交替电介质堆叠层并且沿字线方向延伸的栅缝隙。
在一些实施例中，将交替电介质堆叠层转换成交替导电/电介质堆叠层包括：利用导电层代替交替电介质中的第二电介质层。
根据权利要求1所述的方法，其中，在每一栅缝隙中形成栅缝隙结构包括：在每一栅缝隙的侧壁上形成栅缝隙胶合层；在每一栅缝隙的下部部分中形成下部导电壁；在每一栅缝隙的上部部分中形成上部导电壁。
在一些实施例中，在每一栅缝隙中形成所述栅缝隙结构还包括：在下部导电壁和上部导电壁之间形成另一栅缝隙胶合层；其中，与上部导电壁相比，下部导电壁对所述3D存储器件具有更小的应力。
本公开的另一方面提供了一种三维(3D)存储器件，包括：处于衬底上的交替导电/电介质堆叠层；处于交替导电/电介质堆叠层中的多个沟道结构；处于多个沟道结构之间并且沿字线方向延伸的顶部选择栅切口；处于多个沟道结构之间的两个结构强化插塞，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分；处于交替导电/电介质堆叠层中的多条栅缝隙结构，其中，每一栅缝隙结构包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分。
在一些实施例中，交替导电/电介质堆叠层包括沿垂直方向堆叠的至少32个导电/电介质层对。
在一些实施例中，顶部选择栅切口和两个结构强化插塞包括相同的材料并且位于所述交替导电/电介质堆叠层的相同上部部分中；并且两个结构强化插塞沿位线方向与顶部选择栅切口相距相同的距离。
在一些实施例中，在字线方向上，每一结构强化插塞具有在位线方向具有较小宽度的窄支撑主体以及被布置在两端处的在位线方向具有较大宽度的两个扩大的连接部分。
在一些实施例中，每一沟道结构包括：处于沟道孔的侧壁上的功能层；填充每一沟道孔的电介质填充结构；以及处于功能层和电介质填充结构之间的沟道层。
在一些实施例中，相同的奇数行的沟道结构布置在相邻的顶部选择栅切口和结构强化插塞之间；并且每一行沟道结构与相邻行沟道结构交错布置。
在一些实施例中，每一栅缝隙结构贯穿交替导电/电介质堆叠层并沿线方向延伸，并且包括下部导电壁、上部导电壁以及处于所述下部导电壁和所述上部导电壁之间的栅缝隙胶合层。
上文对具体实施例的描述将充分揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是出于描述而非限定的目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了发明人设想的本公开的一个或多个示例性实施例，而非全部的示例性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是仅根据下述权利要求及其等价方案界定。

Claims (24)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成交替电介质堆叠层；
在所述交替电介质堆叠层的上部部分中形成顶部选择栅切口和两个结构强化插塞；
在所述交替电介质堆叠层中形成多个沟道结构；
在所述交替电介质堆叠层中形成多条栅缝隙，其中，每一栅缝隙暴露对应的结构强化插塞；
将所述交替电介质堆叠层转换为交替导电/电介质堆叠层；以及
在包括连接至对应的结构强化插塞的每一栅缝隙中形成栅缝隙结构。
2.根据权利要求1所述的方法，其中，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分，并且其中，所述每一栅缝隙暴露对应的结构强化插塞的一个扩大的连接部分的侧壁，所述栅缝隙结构包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分。
3.根据权利要求1所述的方法，其中，每一结构强化插塞具有矩形形状，并且其中，所述栅缝隙结构包括连接至对应的结构强化插塞的扩大的末端部分。
4.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠层包括：
形成在垂直方向堆叠的至少32个电介质层对，其中，每一电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
5.根据权利要求1所述的方法，其中，所述顶部选择栅切口和所述结构强化插塞是在单个工艺中同时形成的。
6.根据权利要求5所述的方法，其中，形成所述顶部选择栅切口和所述两个结构强化插塞包括：
在所述交替电介质堆叠层的上部部分中形成沿字线方向延伸的沟槽，并且在所述沟槽的两侧上形成两个开口；以及
在所述沟槽和所述两个开口中沉积绝缘材料，从而分别形成所述顶部选择栅切口和所述两个结构强化插塞。
7.根据权利要求6所述的方法，其中，形成所述沟槽和所述两个开口包括：
对所述交替电介质堆叠层的顶部的三个电介质层对进行刻蚀，以形成所述沟槽和所述两个开口；
其中，所述两个开口沿位线方向与所述沟槽相距相同的距离。
8.根据权利要求6所述的方法，其中，形成所述开口包括：
使用H状的图案化掩模形成所述开口，沿所述字线方向，所述开口在中间在位线方向具有较小宽度，并且在两端处在所述位线方向具有较大宽度。
9.根据权利要求1所述的方法，其中，形成所述多个沟道结构包括：
形成贯穿所述交替电介质层的多个沟道孔；
在所述多个沟道孔的侧壁上形成功能层；
在每一沟道孔中形成覆盖所述功能层的沟道层；以及
形成填充每一沟道孔的电介质填充结构。
10.根据权利要求9所述的方法，其中，形成所述多个沟道孔包括：
在相邻的顶部选择栅切口和结构强化插塞之间形成相同行数的沟道孔。
11.根据权利要求10所述的方法，其中，形成所述多个沟道孔包括：
在相邻的顶部选择栅切口和结构强化插塞之间形成奇数行的沟道孔；
其中，每一行沟道孔与相邻行沟道孔交错布置。
12.根据权利要求1所述的方法，其中，形成所述多条栅缝隙包括：
在每一结构强化插塞的两侧上形成一对贯穿所述交替电介质堆叠层并且沿字线方向延伸的栅缝隙。
13.根据权利要求4所述的方法，其中，将所述交替电介质堆叠层转换为所述交替导电/电介质堆叠层包括：
利用导电层代替所述交替电介质堆叠层中的所述第二电介质层。
14.根据权利要求1所述的方法，其中，在每一栅缝隙中形成所述栅缝隙结构包括：
在每一栅缝隙的侧壁上形成栅缝隙胶合层；
在每一栅缝隙的下部部分中形成下部导电壁；
在每一栅缝隙的上部部分中形成上部导电壁。
15.根据权利要求14所述的方法，其中，在每一栅缝隙中形成所述栅缝隙结构还包括：
在所述下部导电壁和所述上部导电壁之间形成另一栅缝隙胶合层；
其中，与所述上部导电壁相比，所述下部导电壁对所述3D存储器件具有更小的应力。
16.一种三维3D存储器件，包括：
处于衬底上的交替导电/电介质堆叠层；
处于所述交替导电/电介质堆叠层中的多个沟道结构；
处于所述多个沟道结构之间并且沿字线方向延伸的顶部选择栅切口；
处于所述多个沟道结构之间的两个结构强化插塞；
处于所述交替导电/电介质堆叠层中的多条栅缝隙结构，其中，每一栅缝隙结构包括连接至对应的结构强化插塞。
17.根据权利要求16所述的3D存储器件，其中，每一结构强化插塞具有窄支撑主体和两个扩大的连接部分，并且其中，所述每一栅缝隙结构包括连接至对应的结构强化插塞的一个扩大的连接部分的扩大的末端部分。
18.根据权利要求16所述的3D存储器件，其中，每一结构强化插塞具有矩形形状，并且其中，所述每一栅缝隙结构包括连接至对应的结构强化插塞的扩大的末端部分。
19.根据权利要求16所述的3D存储器件，其中，所述交替导电/电介质堆叠层包括：
在垂直方向堆叠的至少32个导电/电介质层对。
20.根据权利要求16所述的3D存储器件，其中：
所述顶部选择栅切口和所述两个结构强化插塞包括相同材料并且位于所述交替导电/电介质堆叠层的相同上部部分中；并且
所述两个结构强化插塞沿位线方向与所述顶部选择栅切口具有相同距离。
21.根据权利要求17所述的3D存储器件，其中：
在所述字线方向上，每一结构强化插塞具有在位线方向具有较小宽度的窄支撑主体以及被布置在两端处的在所述位线方向具有较大宽度的两个扩大的连接部分。
22.根据权利要求16所述的3D存储器件，其中，每一沟道结构包括：
处于沟道孔的侧壁上的功能层；
填充每一沟道孔的电介质填充结构；以及
处于所述功能层和所述电介质填充结构之间的沟道层。
23.根据权利要求16所述的3D存储器件，其中：
相同奇数行的沟道结构布置在相邻的顶部选择栅切口和结构强化插塞之间；并且
每一行沟道结构与相邻行沟道结构交错布置。
24.根据权利要求16所述的3D存储器件，其中：
每一栅缝隙结构贯穿所述交替导电/电介质堆叠层并沿所述字线方向延伸，并且每一栅缝隙结构包括下部导电壁、上部导电壁以及处于所述下部导电壁和所述上部导电壁之间的栅缝隙胶合层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023028747A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
CN112071852B (zh) * 2020-08-12 2023-12-08 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111952313A (zh) * 2020-08-25 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN113889478A (zh) * 2020-09-29 2022-01-04 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
US11380707B2 (en) * 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法
CN113437069B (zh) * 2021-06-28 2022-07-12 芯盟科技有限公司 动态随机存取存储器及其形成方法
JP2023044175A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038118A1 (en) * 2000-03-28 2001-11-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of manufacturing the same
JP2012119442A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US20140061768A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
US20140138765A1 (en) * 2012-11-16 2014-05-22 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20160268263A1 (en) * 2015-03-11 2016-09-15 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN107731741A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法
WO2019042037A1 (en) * 2017-08-28 2019-03-07 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME
CN109564922A (zh) * 2018-10-24 2019-04-02 长江存储科技有限责任公司 三维存储设备及其制造方法
CN109690775A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110088905A (zh) * 2016-11-03 2019-08-02 桑迪士克科技有限责任公司 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
US20190280004A1 (en) * 2018-03-06 2019-09-12 Toshiba Memory Corporation Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20150061429A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20170104000A1 (en) * 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
KR102487526B1 (ko) * 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9953998B2 (en) * 2016-03-03 2018-04-24 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR20190008676A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019067825A (ja) * 2017-09-28 2019-04-25 東芝メモリ株式会社 半導体装置
KR102401178B1 (ko) * 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR20200090237A (ko) * 2017-11-28 2020-07-28 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 촉매 유도 패턴 전사 기술
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
CN111244100B (zh) 2018-08-16 2022-06-14 长江存储科技有限责任公司 用于形成三维存储器器件中的结构增强型半导体插塞的方法
CN110277396B (zh) * 2019-06-26 2020-10-27 英特尔半导体(大连)有限公司 一种3d nand存储单元模组、存储器以及制作方法
CN113394229B (zh) * 2019-06-28 2022-08-09 长江存储科技有限责任公司 3d nand存储器及其形成方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038118A1 (en) * 2000-03-28 2001-11-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of manufacturing the same
JP2012119442A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US20140061768A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
US20140138765A1 (en) * 2012-11-16 2014-05-22 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN103824859A (zh) * 2012-11-16 2014-05-28 爱思开海力士有限公司 半导体器件及其制造方法
US20160268263A1 (en) * 2015-03-11 2016-09-15 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN110088905A (zh) * 2016-11-03 2019-08-02 桑迪士克科技有限责任公司 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
CN107731741A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法
WO2019042037A1 (en) * 2017-08-28 2019-03-07 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME
US20190280004A1 (en) * 2018-03-06 2019-09-12 Toshiba Memory Corporation Semiconductor device and manufacturing method of semiconductor device
CN109564922A (zh) * 2018-10-24 2019-04-02 长江存储科技有限责任公司 三维存储设备及其制造方法
CN109690775A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 三维存储器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023028747A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

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