CN112071852B - 三维存储器结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种三维存储器结构及其制备方法，结构包括：半导体衬底；由栅极层和绝缘层交替层叠构成的堆叠结构；将堆叠结构分隔为多个存储块及指存储区的多个栅线隙结构；多个墙结构和多个连通结构，其形成于栅线隙结构中；形成于堆叠结构中的多个沟道结构。本发明通过在栅线隙结构中引入相互交错排列的墙结构和连通结构，不但增加了器件三维结构连接和固定，释放并改善了三维结构的局部应力，防止晶圆异常翘曲，也扩大了栅极牺牲层的湿法刻蚀过程的工艺窗口。此外，本发明也无需增加额外制程，只需在现有工艺步骤中修改设计版图即可实现。本发明不但改善了晶圆翘曲问题，且工艺窗口大、实施成本低。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。
背景技术
在半导体晶圆的制造工艺中，适当的晶圆翘曲度是保持工艺制程稳定的重要因素。异常的晶圆翘曲往往会导致设备发生报警，有时甚至会导致晶圆在传送过程中从机械手臂上滑落或者在设备的晶圆卡盘上发生跳片。这不但影响了制品的正常作业，也极易引发碎片等导致晶圆报废的异常情况。此外，晶圆的异常翘曲还会对光刻、刻蚀和键合等图形精确性要求高的工艺造成不利影响。
目前，在3D NAND存储器的制造工艺中，由于其具有复杂的三维结构，且三维结构在工艺过程中涉及多道刻蚀、薄膜沉积和热处理过程，其所引发的晶圆翘曲问题尤为明显。为了避免晶圆翘曲所导致的异常，技术人员往往需要对制程中生长的各膜层的应力进行精确细致的调整，或者在晶圆背面追加生长应力调节膜层，以使晶圆翘曲度符合工艺规格。
然而，对于各膜层应力的调节往往需要技术人员针对不同的产品和制程进行对应的调整和优化，这不但增加了制程的工艺复杂度，对于晶圆翘曲的改善效果也较为有限。而追加应力调节膜层则额外增加了生产成本，降低了产品的竞争力。
因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中三维存储器结构的晶圆容易发生翘曲且不易调整的问题。
为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构，其特征在于，包括：
半导体衬底；
堆叠结构，其形成于所述半导体衬底的上方，由栅极层和绝缘层交替层叠构成；
多个栅线隙结构，其相互间隔地沿平行于所述半导体衬底表面的方向排列于所述堆叠结构中；多个所述栅线隙结构将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个指存储区；
多个墙结构，其形成于分隔多个所述存储块的所述栅线隙结构中，并将所述栅线隙结构隔断为多段；
多个连通结构，其形成于分隔同一所述存储块中的多个所述指存储区的所述栅线隙结构中，并连通相邻的所述指存储区；
多个沟道结构，其形成于所述堆叠结构中，分布于相邻的所述栅线隙结构之间，并沿垂直于所述半导体衬底表面的方向贯穿所述堆叠结构。
作为本发明的一种可选方案，将多个所述栅线隙结构的排列方向定义为第一方向，将所述栅线隙结构的延伸方向定义为第二方向，相邻的所述栅线隙结构中的所述墙结构与所述连通结构在所述第一方向上相互交错排列。
作为本发明的一种可选方案，同一所述栅线隙结构中的多个所述墙结构或所述连通结构在所述第二方向上具有相同的间距。
作为本发明的一种可选方案，单个所述墙结构或所述连通结构在所述第二方向上的长度小于相邻的所述栅线隙结构在所述第一方向上的间距。
作为本发明的一种可选方案，相邻的所述栅线隙结构中的所述连通结构在所述第一方向上相互交错排列。
作为本发明的一种可选方案，所述墙结构由绝缘材料构成；所述连通结构由栅极层和绝缘层交替层叠构成，并连通所述栅线隙结构两侧的所述堆叠结构。
作为本发明的一种可选方案，所述三维存储器结构还包括：
顶部选择栅，其由所述堆叠结构的顶部的至少一层所述栅极层构成；
顶部选择栅隔离结构，其将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区具有相同的延伸方向。
作为本发明的一种可选方案，所述三维存储器结构还包括：
阵列共源极结构，其形成于所述栅线隙结构中，通过所述栅线隙结构与所述栅极层隔离；
接触孔结构，其形成于所述栅线隙结构上方，并在底部电性连接所述阵列共源极结构。
本发明还提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：
提供一半导体衬底；
在所述半导体衬底的上方形成由栅极牺牲层和绝缘层交替层叠构成的堆叠结构；
在所述堆叠结构中形成多个沟道结构，所述沟道结构分布于相邻的栅线隙结构的设计位置之间，并沿垂直于所述半导体衬底上表面的方向贯穿所述堆叠结构；
在分隔多个存储块的栅线隙结构的设计位置上形成多个墙结构，所述墙结构将所述栅线隙结构隔断为多段；
在所述堆叠结构中形成多个栅线隙沟槽，所述栅线隙沟槽将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；在分隔多个所述指存储区的所述栅线隙沟槽中形成多个连通结构；
去除所述栅极牺牲层，并在所述栅极牺牲层的原位置形成栅极层；
在栅线隙沟槽中形成栅线隙结构，多个所述栅线隙结构相互间隔地沿平行于所述半导体衬底表面的方向排列于所述堆叠结构中。
作为本发明的一种可选方案，将多个所述栅线隙结构的排列方向定义为第一方向，将所述栅线隙结构的延伸方向定义为第二方向，相邻的所述栅线隙结构中的所述墙结构与所述连通结构在所述第一方向上相互交错排列。
作为本发明的一种可选方案，同一所述栅线隙结构中的多个所述墙结构或所述连通结构在所述第二方向上具有相同的间距。
作为本发明的一种可选方案，单个所述墙结构或所述连通结构在所述第二方向上的长度小于相邻的所述栅线隙结构在所述第一方向上的间距。
作为本发明的一种可选方案，相邻的所述栅线隙结构中的所述连通结构在所述第一方向上相互交错排列。
作为本发明的一种可选方案，所述栅极牺牲层包括氮化硅层，去除所述栅极牺牲层的方法包括氮化硅的湿法刻蚀工艺。
作为本发明的一种可选方案，所述沟道结构的形成步骤包括沟道孔刻蚀和沟道孔填充；形成所述墙结构的方法包括：
在沟道孔刻蚀的过程中，同时在所述墙结构的设计位置上刻蚀形成虚设沟道孔；
在所述虚设沟道孔中填充绝缘材料，以形成所述墙结构。
作为本发明的一种可选方案，所述栅线隙沟槽通过对所述堆叠结构进行刻蚀形成，形成所述连通结构的方法包括：
在通过刻蚀形成所述栅线隙沟槽时，不刻蚀所述连通结构的设计位置上的所述堆叠结构，以形成所述连通结构。
作为本发明的一种可选方案，所述三维存储器结构的制备方法还包括形成顶部选择栅隔离结构的步骤；将所述堆叠结构的顶部的至少一层所述栅极层定义为顶部选择栅，所述顶部选择栅隔离结构将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区具有相同的延伸方向。
作为本发明的一种可选方案，所述三维存储器结构的制备方法还包括形成阵列共源极结构和接触孔结构的步骤；所述阵列共源极结构形成于所述栅线隙结构中，通过所述栅线隙结构与所述栅极层隔离；所述接触孔结构形成于所述栅线隙结构上方，并在底部电性连接所述阵列共源极结构。
如上所述，本发明提供一种三维存储器结构及其制备方法，具有以下有益效果：
本发明通过在栅线隙结构中引入相互交错排列的墙结构和连通结构，不但增加了器件三维结构连接和固定，释放并改善了三维结构的局部应力，防止晶圆异常翘曲，也扩大了栅极牺牲层的湿法刻蚀过程的工艺窗口。此外，本发明也无需增加额外制程，只需在现有工艺步骤中修改设计版图即可实现。因此，本发明不但改善了晶圆翘曲问题，且工艺窗口大、实施成本低。
附图说明
图1显示为本发明实施例一中提供的三维存储器结构的局部俯视示意图。
图2显示为本发明实施例一中提供的三维存储器结构的局部截面示意图。
图3显示为本发明实施例一中提供的三维存储器结构的局部俯视示意图。
图4显示为本发明实施例一中提供的三维存储器结构的局部俯视示意图。
图5显示为本发明实施例一中提供的栅极牺牲层湿法工艺窗口的俯视示意图。
图6显示为本发明实施例一中提供的墙结构在图1中AA’方向的截面示意图。
图7显示为本发明实施例一中提供的墙结构在图1中BB’方向的截面示意图。
图8显示为本发明实施例一中提供的连通结构在图1中CC’方向的截面示意图。
图9显示为本发明实施例一中提供的连通结构在图1中DD’方向的截面示意图。
图10显示为本发明实施例二中提供的三维存储器结构的局部俯视示意图。
图11显示为本发明实施例二中提供的三维存储器结构的局部俯视示意图。
图12显示为本发明实施例二中提供的三维存储器结构的局部俯视示意图。
图13显示为本发明实施例二中提供的墙结构在图10中AA’方向的截面示意图。
图14显示为本发明实施例二中提供的墙结构在图10中BB’方向的截面示意图。
图15显示为本发明实施例二中提供的连通结构在图10中CC’方向的截面示意图。
图16显示为本发明实施例二中提供的连通结构在图10中DD’方向的截面示意图。
图17至图23显示为本发明实施例三中提供的三维存储器结构制备方法的各步骤的截面示意图。
元件标号说明
100 半导体衬底
101 栅极层
101a 氧化铝层
101b 氮化钛层
101c 钨金属层
101d 栅极牺牲层
102 绝缘层
103 栅线隙结构
103a 栅线隙沟槽
104 存储块
105 指存储区
106 墙结构
106a 绝缘材料层
107 连通结构
108 沟道结构
108a 沟道栅介质层
108b 沟道导电层
108c 沟道绝缘层
109 介质绝缘层
110 介质填充层
111 介质覆盖层
112 阵列共源极结构
112a 多晶硅层
112b 钨金属层
112c 二氧化硅层
113 多晶硅层
114 顶部选择栅隔离结构
201 栅极层
201a 氧化铝层
201b 氮化钛层
201c 钨金属层
202 绝缘层
203 栅线隙结构
204 存储块
205 指存储区
206 墙结构
206a 绝缘材料层
207 连通结构
208 沟道结构
208a 沟道栅介质层
208b 沟道导电层
208c 沟道绝缘层
214 顶部选择栅隔离结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图23。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图9，本实施例提供了一种三维存储器结构，其特征在于：包括：
半导体衬底100；
堆叠结构，其形成于所述半导体衬底100的上方，由栅极层101和绝缘层102交替层叠构成；
多个栅线隙结构103，其相互间隔地沿平行于所述半导体衬底100表面的方向排列于所述堆叠结构中；多个所述栅线隙结构103将所述堆叠结构分隔为多个存储块104，并将多个所述存储块104进一步分隔为多个指存储区105；
多个墙结构106，其形成于分隔多个所述存储块104的所述栅线隙结构103中，并将所述栅线隙结构103隔断为多段；
多个连通结构107，其形成于分隔同一所述存储块104中的多个所述指存储区105的所述栅线隙结构103中，并连通相邻的所述指存储区105；
多个沟道结构108，其形成于所述堆叠结构中，分布于相邻的所述栅线隙结构103之间，并沿垂直于所述半导体衬底100表面的方向贯穿所述堆叠结构。
如图1所示，是本实施例所提供的一种三维存储器结构的局部俯视图。图1中展示的是单个存储块104，其最上方和最下方的所述栅线隙结构103将其与邻近的其他存储块分隔开，而在所述存储块104内部则进一步由两条栅线隙结构103分隔为三个指存储区105。在各个所述指存储区105中还分布有多个沟道结构108。
如图2所示，是本实施例所提供的一种三维存储器结构的局部截面图。从图2中可以看出，所述半导体衬底100上形成有由栅极层101和绝缘层102交替层叠构成堆叠结构。在图2中左侧区域还形成有图1中未展示的三维存储器的台阶区，其上覆盖有介质绝缘层109和介质填充层110，整个区域上方还形成有介质覆盖层111。所述栅线隙结构103由绝缘材料填充，其内部还形成有阵列共源极结构112(ACS,Array Common Source)，例如，其可由下方的多晶硅层和上方的钨金属层构成。所述沟道结构108从其侧壁接触所述栅极层101，并构成存储单元结构，其上方引出为漏极并连接位线，其下方引出为源极。在所述半导体衬底100上还形成有多晶硅层113，所述沟道结构108和所述阵列共源极结构112的底部都电性连接至所述多晶硅层113。所述阵列共源极结构112通过所述多晶硅层113将所述沟道结构108的源极引出。
作为示例，如图1所示，所述三维存储器结构还包括：顶部选择栅(TSG,Top SelectGate)，其由所述堆叠结构的顶部的至少一层所述栅极层101构成；顶部选择栅隔离结构114，其将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区105具有相同的延伸方向。在单个所述指存储区105中具有一个所述顶部选择栅隔离结构114，其将所述指存储区105中所述堆叠结构顶部的顶部选择栅分隔为上下两部分的顶部选择栅分区。
作为示例，如图1和图2所示，所述三维存储器结构还包括：阵列共源极结构112，其形成于所述栅线隙结构103中，通过所述栅线隙结构103与所述栅极层101隔离；接触孔结构(在图2中未展示)，其形成于所述栅线隙结构103上方，并在底部电性连接所述阵列共源极结构。
在图1所示的三维存储器结构中未对相邻的所述栅线隙结构103中的所述墙结构106与所述连通结构107的排布方式进行特别的限定，而由于所述栅极层101一般是通过湿法刻蚀去除栅极牺牲层，并替代填充栅极材料层形成的。在湿法刻蚀时，湿法刻蚀药液需要通过所述栅线隙结构103形成时产生的沟槽结构进入堆叠结构中的各个栅极牺牲层。在所述栅线隙结构103中设置的所述墙结构106与所述连通结构107有可能会占据原有液剂在沟槽处的进口空间，进而会影响湿法刻蚀工艺过程的窗口，因此有必要对所述墙结构106与所述连通结构107的排布方式进行优化。
作为示例，如图3所示，将多个所述栅线隙结构103的排列方向定义为第一方向，将所述栅线隙结构103的延伸方向定义为第二方向，相邻的所述栅线隙结构103中的所述墙结构106与所述连通结构107在第一方向上相互交错排列。以下以所述第二方向为X方向，所述第一方向为Y方向。如图3所示，在Y方向上，相邻的所述墙结构106与所述连通结构107之间都错开排布，而不会位于同一直线上。
作为示例，如图4所示，相邻的所述栅线隙结构103中的所述墙结构106与所述连通结构107在Y方向上相互交错排列，相邻的所述栅线隙结构103中的所述连通结构107在Y方向上也相互交错排列。如图4所示，相比图3，在Y方向上，图4的排布方法不但使相邻的所述栅线隙结构103中的所述墙结构106与所述连通结构107之间在Y方向上都错开排布，也使相邻的所述栅线隙结构103中的所述墙结构106之间或者所述连通结构107之间也在Y方向上错开排布，这使得湿法刻蚀的工艺窗口得到优化。可选地，在X方向上，同一所述栅线隙结构103中的所述墙结构106或所述连通结构107之间具有相同的间距。
具体地，如图5所示，是图3或图4中，在单个所述指存储区105中，所述墙结构106与所述连通结构107相互交错排列的局部放大俯视图。在图5中，湿法药液从所述栅线隙结构103所在位置进入所述堆叠结构中，刻蚀去除氮化硅(SiN)等栅极牺牲层。所述墙结构106一定程度上遮挡了湿法药液的流通通道，而在所述墙结构106在Y方向的中线上，湿法药液对于该区域的栅极牺牲层的去除能力较弱。如图5所示，在确定的刻蚀工艺时间内，所述墙结构106两侧位置开始的湿法刻蚀在上述中线区域的覆盖范围，以及其相对侧两个所述连通结构107的等距点处的刻蚀覆盖范围在一定程度上决定了该步湿法刻蚀的工艺窗口。当湿法刻蚀时间为T1时，所述墙结构106两侧位置所覆盖的刻蚀范围的圆的半径为R1；当湿法刻蚀时间为T2时，且T2＞T1时，所述墙结构106两侧位置所覆盖的刻蚀范围的圆的半径为R2。从图5中可以看出，当刻蚀范围控制在R1时，在所述指存储区105的中间位置仍存在湿法刻蚀无法覆盖到的区域，这部分区域的氮化硅就会发生残留，进而导致工艺结果不良。而当适当增加刻蚀时间，使刻蚀范围覆盖到R2时，由图5中三个圆心所定的半径为R2的圆在所述指存储区105的中间位置具有重叠区域，该区域不会出现刻蚀残留。而如果没有采用所述墙结构106与所述连通结构107相互交错排列的结构，则在Y方向上，下方的连通结构可能与上方的墙结构出现在同一直线上，中间位置的栅极牺牲层将难以去除或者需要更长的工艺时间。由此可见，本发明中图3或图4中所引入的所述墙结构106与所述连通结构107相互交错排列的结构大幅提升了氮化硅(SiN)等栅极牺牲层的湿法刻蚀工艺窗口，防止了湿法刻蚀残留等不良结果。
可选地，如图5所示，单个所述墙结构106或所述连通结构107在所述第二方向(即X方向)上的长度(L1、L2)小于相邻的所述栅线隙结构103在所述第一方向(即Y方向)上的间距(D1)。在对三维存储器件的版图结构进行设计规划时，可以对所述墙结构106或所述连通结构107的长度L1或L2进行规划，防止其相对于间距D1过长而导致湿法工艺窗口不够，导致湿法刻蚀后出现残留，或者制程所需的湿法刻蚀时间过长。
作为示例，如图6至图7所示，所述墙结构106由绝缘材料构成。
如图6所示，是图1中的所述墙结构106在AA’方向上的截面图。在图6中，所述墙结构106由绝缘材料层106a填充构成，其两侧还形成有氧化铝层101a。需要指出的是，在本实施例中，在所述绝缘材料层106a的两侧形成的是氧化铝层101a，但本发明并不对其材料组成进行限定，在本发明的其他实施案例中，所述氧化铝层101a也可以由其他任意可能的介质材料层替代。在所述墙结构106还展示了所述栅线隙结构103中的所述阵列共源极结构112。所述阵列共源极结构112由下方的多晶硅层112a和上方的钨金属层112b，其和所述墙结构106之间还形成有二氧化硅层112c。
如图7所示，是图1中的所述墙结构106在BB’方向上的截面图。在图7中，除了由所述绝缘材料层106a填充构成的所述墙结构106外，还能在其两侧看到所述堆叠结构和所述沟道结构108。其中，相比图2，图7进一步具体展示了所述栅极层101具体的三层结构。具体地，在所述堆叠结构中，多层所述栅极层由所述绝缘层102分隔，所述栅极层由外至内包括氧化铝层101a、氮化钛层101b和钨金属层101c。需要指出的是，除了所述氧化铝层101a外，所述氮化钛层101b和所述钨金属层101c也可以由其他任意可能的材料层替代。而所述沟道结构108则由沟道栅介质层108a、沟道导电层108b和沟道绝缘层108c构成。
作为示例，如图8至图9所示，所述连通结构107由栅极层101和绝缘层102交替层叠构成，并连同所述栅线隙结构103两侧的所述堆叠结构。图8是所述连通结构107在CC’方向上的截面图，图9是所述连通结构107在DD’方向上的截面图。从图8和图9中可以看出，在所述连通结构107所在区域，其仍是由堆叠结构构成的，而其左右两侧的结构情况可以参考图6和图7的描述。此外，在所述连通结构107的顶部还包括连接两侧所述阵列共源极结构112的顶部钨金属层114，所述顶部钨金属层114也称为桥结构。
本实施例所展示的三维存储器结构是一种正面引出阵列共源极结构的设计(Front Side ACS Pick Up)，即所述阵列共源极结构112从结构顶部通过接触孔结构电性引出并连接至其他结构。本实施例中的三维存储器结构的具体形成过程可以参考实施例三。
实施例二
请参阅图10至图16，本实施例提供了一种三维存储器结构。相比实施例一中提供的方案，本实施例的区别在于：提供了一种背面引出阵列共源极结构的设计(Back SideACS Pick Up)，即从三维存储器结构的背面引出阵列共源极结构，因此在栅线隙结构中不必像实施例一那样形成电性连接结构。由于差异主要在于是否在栅线隙结构中形成多晶硅及金属钨等电性连接结构，因此本实施例中墙结构和连通结构对于晶圆翘曲应力的改善以及设计布局对于湿法刻蚀工艺窗口确保的效果与实施例一相同。
作为示例，如图10至图12所示，其对应于实施例一的图1、图3和图4，展示了本实施例中墙结构206和连通结构207的设计布局。具体地，在图10中，展示的是单个存储块204，其最上方和最下方的所述栅线隙结构203将其与邻近的其他存储块分隔开，而在所述存储块204内部则进一步由两条栅线隙结构203分隔为三个指存储区205。在各个所述指存储区205中还分布有多个沟道结构208。其还包括顶部选择栅隔离结构214，其将所述顶部选择栅分隔为多个条状的顶部选择栅分区。相比实施例一，由于未形成多晶硅层或钨金属层等电性连接结构，所述栅线隙结构203基本由绝缘材料层填充构成，仅在所述墙结构206和所述连通结构207的两侧形成有氧化铝层201a。图11展示了相邻的所述墙结构206和所述连通结构207在Y方向上错开排布的布局设计，而图12进一步展示了相邻的所述墙结构206之间和相邻的所述连通结构207之间在Y方向上错开排布的布局设计。与图3和图4类似，本实施例图11和图12的布局设计也具有扩大氮化硅(SiN)等栅极牺牲层湿法刻蚀工艺窗口的功效。
图13至图16具体展示了图10中所述墙结构206和所述连通结构207所在区域的截面示意图。如图13所示，是图10中的所述墙结构206沿AA’方向的截面图，在半导体衬底200上形成有多晶硅层213，其上方的所述墙结构206由绝缘材料层206a填充构成，其两侧还形成有氧化铝层201a，所述栅线隙结构203由绝缘材料层填充构成，上方覆盖有介质覆盖层211。如图14所示，是图10中的所述墙结构206沿BB’方向的截面图。在图14中，除了由所述绝缘材料层206a填充构成的所述墙结构206外，还能在其两侧看到所述堆叠结构和所述沟道结构208。具体地，在所述堆叠结构中，多层所述栅极层由所述绝缘层202分隔，所述栅极层由外至内包括氧化铝层201a、氮化钛层201b和钨金属层201c。需要指出的是，所述氧化铝层201a、所述氮化钛层201b和所述钨金属层201c也可以由其他任意可能的材料层替代。而所述沟道结构208则由沟道栅介质层208a、沟道导电层208b和沟道绝缘层208c构成。如图15至图16所示，所述连通结构207由栅极层201和绝缘层202交替层叠构成，并连同所述栅线隙结构103两侧的所述堆叠结构。图15是所述连通结构207在CC’方向上的截面图，图16是所述连通结构207在DD’方向上的截面图。从图15和图16中可以看出，在所述连通结构107所在区域，其仍是由堆叠结构构成的，而其左右两侧的结构情况可以参考图13和图14的描述。
本实施例的其他实施方案与实施例一相同，此处不再赘述。
实施例三
请参阅图17至图23，本实施例提供了一种三维存储器结构的制备方法，其特征在于：包括如下步骤：
1)提供一半导体衬底100；
2)在所述半导体衬底100的上方形成由栅极牺牲层101d和绝缘层102交替层叠构成的堆叠结构；
3)在所述堆叠结构中形成多个沟道结构108，所述沟道结构108分布于相邻的栅线隙结构103的设计位置之间，并沿垂直于所述半导体衬底100上表面的方向贯穿所述堆叠结构；
4)在分隔多个存储块104的栅线隙结构103的设计位置上形成多个墙结构106，所述墙结构106将所述栅线隙结构103隔断为多段；
5)在所述堆叠结构中形成多个栅线隙沟槽103a，所述栅线隙沟槽103将所述堆叠结构分隔为多个存储块104，并将多个所述存储块104进一步分隔为多个条状的指存储区105；在分隔多个所述指存储区105的所述栅线隙沟槽103a中形成多个连通结构107；
6)去除所述栅极牺牲层101d，并在所述栅极牺牲层101d的原位置形成栅极层101；
7)在栅线隙沟槽103a中形成栅线隙结构103。
本实施例中提供的三维存储器结构的制备方法适用于形成实施例一中提供的正面引出阵列共源极结构的三维存储器结构，而对于实施例二中的三维存储器结构，本实施例的制备方法可以通过相应调整以形成背面引出阵列共源极结构的设计。
在步骤1)中，请参考图17，提供一半导体衬底100。可选地，所述半导体衬底100包括硅衬底。
在步骤2)中，请参考图18至图19，在所述半导体衬底100的上方形成由栅极牺牲层101d和绝缘层102交替层叠构成的堆叠结构。可选地，在形成所述堆叠结构前还先形成一层多晶硅层113。如图19所示，在形成所述堆叠结构后，在图19中右侧的台阶区中通过多步修整光刻胶掩膜的干法刻蚀逐阶形成台阶结构，并覆盖介质绝缘层109和介质填充层110。
在步骤3)中，请参考图20和图1，在所述堆叠结构中形成多个沟道结构108，所述沟道结构108分布于相邻的栅线隙结构103的设计位置之间，并沿垂直于所述半导体衬底100上表面的方向贯穿所述堆叠结构，在整个区域上方还形成有介质覆盖层111。所述沟道结构108的具体结构可以参考实施例一中对于图7的描述。
在步骤4)中，请参考图1、图6、图7和图20，在分隔多个存储块104的栅线隙结构103的设计位置上形成多个墙结构106，所述墙结构106将所述栅线隙结构103隔断为多段。
作为示例，本实施例中所述沟道结构108的形成步骤包括沟道孔刻蚀和沟道孔填充；形成所述墙结构106的方法包括：
4-1)在沟道孔刻蚀的过程中，同时在所述墙结构106的设计位置上刻蚀形成虚设沟道孔；
4-2)在所述虚设沟道孔中填充绝缘材料，以形成所述墙结构106。
即是说，本步骤中的所述虚设沟道孔的刻蚀可以是与步骤3)中所述沟道结构108的沟道孔刻蚀同时完成的，本步骤的刻蚀可以合并至沟道孔刻蚀步骤中，而不用额外引入其他刻蚀工艺及光刻层。需要注意的是，本实施例中形成所述墙结构106时，所述栅线隙结构103还未形成，所述墙结构106形成于所述栅线隙结构103的设计位置上。
在步骤5)中，请参考图1和图21，在所述堆叠结构中形成多个栅线隙沟槽103a，所述栅线隙沟槽103将所述堆叠结构分隔为多个存储块104，并将多个所述存储块104进一步分隔为多个条状的指存储区105；在分隔多个所述指存储区105的所述栅线隙沟槽103a中形成多个连通结构107。在图21中，所述栅线隙沟槽103a贯通所述堆叠结构，并在其侧壁上暴露出后续需要湿法刻蚀去除的所述栅极牺牲层101d。多个所述连通结构107可以在Y方向连接不同的多个所述存储块104。
作为示例，如图1和图21所示，所述栅线隙沟槽103a通过对所述堆叠结构进行刻蚀形成，形成所述连通结构107的方法包括：在通过刻蚀形成所述栅线隙沟槽103a时，不刻蚀所述连通结构107的设计位置上的所述堆叠结构，以形成所述连通结构107。所述连通结构107由所述栅线隙沟槽103a刻蚀过程中保留的堆叠结构构成，即是说，所述连通结构107的形成过程及结构可以参考其他区域中的所述堆叠结构，其起到从结构上在Y方向上连接不同指存储区105的作用。即是说，所述连通结构107的形成也不用额外引入其他刻蚀工艺及光刻层。
在步骤6)中，请参考图22，去除所述栅极牺牲层101d，并在所述栅极牺牲层101d的原位置形成栅极层101。
作为示例，如图22所示，所述栅极牺牲层包括氮化硅层，去除所述栅极牺牲层的方法包括氮化硅的湿法刻蚀工艺。湿法药液从顶部通过进入所述栅线隙沟槽103a中，并对两侧的所述栅极牺牲层101d进行湿法刻蚀。本发明通过对所述墙结构106和所述连通结构107的布局设计可以增加本步骤湿法刻蚀工艺的窗口，具体可以参考实施例一中对于图5相关部分的阐述。
在步骤7)中，请参考图23，在栅线隙沟槽103a中形成栅线隙结构103。所述栅线隙结构103由绝缘材料在栅线隙沟槽103a中填充形成。
作为示例，在形成所述栅线隙结构103后，还包括形成阵列共源极结构112和接触孔结构的步骤；所述阵列共源极结构112形成于所述栅线隙结构103中，通过所述栅线隙结构103与所述栅极层101隔离；所述接触孔结构在图23中未表示，其形成于所述栅线隙结构103上方，并在底部电性连接所述阵列共源极结构112。
作为示例，如图3所示，相邻的所述栅线隙结构103中的所述墙结构106与所述连通结构107在沿着所述栅线隙结构103的间隔方向上相互交错排列。
作为示例，如图4所示，相邻的所述栅线隙结构103中的所述墙结构106在沿着所述栅线隙结构103的间隔方向上相互交错排列；相邻的所述栅线隙结构103中的所述连通结构107在沿着所述栅线隙结构103的间隔方向上相互交错排列。
作为示例，如图1所示，本实施例的制备方法还包括形成顶部选择栅隔离结构114的步骤；将所述堆叠结构的顶部的至少一层所述栅极层101定义为顶部选择栅，所述顶部选择栅隔离结构114将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区105具有相同的延伸方向。具体地，所述顶部选择栅隔离结构114可以通过沟槽刻蚀，并在沟槽中填充绝缘材料形成。
通过本实施例所提供的三维存储器结构的制备方法可以看出，本实施例所引入的所述墙结构106与所述连通结构107的形成过程都可以集成到现有的工艺步骤中，而无需引入额外的工艺步骤。通过所述墙结构106与所述连通结构107在Y方向上加强了器件三维结构的连接，释放了局部应力，能够显著改善晶圆翘曲问题。此外，通过所述墙结构106与所述连通结构107的设计布局，也扩大了栅极牺牲层的湿法刻蚀过程的工艺窗口。
综上所述，本发明提供了一种三维存储器结构及其制备方法，所述三维存储器结构包括：半导体衬底；堆叠结构，其形成于所述半导体衬底的上方，由栅极层和绝缘层交替层叠构成；多个栅线隙结构，其相互间隔地平行排列于所述堆叠结构中，将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个指存储区；多个墙结构，其形成于分隔多个所述存储块的所述栅线隙结构中，并将所述栅线隙结构隔断为多段；多个连通结构，其形成于分隔多个所述指存储区的所述栅线隙结构中，并将所述栅线隙结构隔断为多段；多个沟道结构，其形成于所述堆叠结构中，分布于相邻的所述栅线隙结构之间，并沿垂直于所述半导体衬底表面的方向贯穿所述堆叠结构。本发明通过在栅线隙结构中引入相互交错排列的墙结构和连通结构，不但增加了器件三维结构连接和固定，释放并改善了三维结构的局部应力，防止晶圆异常翘曲，也扩大了栅极牺牲层的湿法刻蚀过程的工艺窗口。此外，本发明也无需增加额外制程，只需在现有工艺步骤中修改设计版图即可实现。因此，本发明不但改善了晶圆翘曲问题，且工艺窗口大、实施成本低。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种三维存储器结构，其特征在于，包括：
半导体衬底；
堆叠结构，其形成于所述半导体衬底的上方，由栅极层和绝缘层交替层叠构成；
多个栅线隙结构，其相互间隔地沿平行于所述半导体衬底表面的方向排列于所述堆叠结构中；多个所述栅线隙结构将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个指存储区；
多个墙结构，其形成于分隔多个所述存储块的所述栅线隙结构中，并将所述栅线隙结构隔断为多段；
多个连通结构，其形成于分隔同一所述存储块中的多个所述指存储区的所述栅线隙结构中，并连通相邻的所述指存储区；
多个沟道结构，其形成于所述堆叠结构中，分布于相邻的所述栅线隙结构之间，并沿垂直于所述半导体衬底表面的方向贯穿所述堆叠结构；
将多个所述栅线隙结构的排列方向定义为第一方向，将所述栅线隙结构的延伸方向定义为第二方向，相邻的所述栅线隙结构中的所述墙结构与所述连通结构在所述第一方向上相互交错排列。
2.根据权利要求1所述的三维存储器结构，其特征在于：同一所述栅线隙结构中的多个所述墙结构或所述连通结构在所述第二方向上具有相同的间距。
3.根据权利要求1所述的三维存储器结构，其特征在于：单个所述墙结构或所述连通结构在所述第二方向上的长度小于相邻的所述栅线隙结构在所述第一方向上的间距。
4.根据权利要求1所述的三维存储器结构，其特征在于：相邻的所述栅线隙结构中的所述连通结构在所述第一方向上相互交错排列。
5.根据权利要求1所述的三维存储器结构，其特征在于：所述墙结构由绝缘材料构成；所述连通结构由栅极层和绝缘层交替层叠构成，并连通所述栅线隙结构两侧的所述堆叠结构。
6.根据权利要求1所述的三维存储器结构，其特征在于：还包括：
顶部选择栅，其由所述堆叠结构的顶部的至少一层所述栅极层构成；
顶部选择栅隔离结构，其将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区具有相同的延伸方向。
7.根据权利要求1所述的三维存储器结构，其特征在于：还包括：
阵列共源极结构，其形成于所述栅线隙结构中，通过所述栅线隙结构与所述栅极层隔离；
接触孔结构，其形成于所述栅线隙结构上方，并在底部电性连接所述阵列共源极结构。
8.一种三维存储器结构的制备方法，其特征在于，包括如下步骤：
提供一半导体衬底；
在所述半导体衬底的上方形成由栅极牺牲层和绝缘层交替层叠构成的堆叠结构；
在所述堆叠结构中形成多个沟道结构，所述沟道结构分布于相邻的栅线隙结构的设计位置之间，并沿垂直于所述半导体衬底上表面的方向贯穿所述堆叠结构；
在分隔多个存储块的栅线隙结构的设计位置上形成多个墙结构，所述墙结构将所述栅线隙结构隔断为多段；
在所述堆叠结构中形成多个栅线隙沟槽，所述栅线隙沟槽将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；在分隔多个所述指存储区的所述栅线隙沟槽中形成多个连通结构；
去除所述栅极牺牲层，并在所述栅极牺牲层的原位置形成栅极层；
在栅线隙沟槽中形成栅线隙结构，多个所述栅线隙结构相互间隔地沿平行于所述半导体衬底表面的方向排列于所述堆叠结构中；
将多个所述栅线隙结构的排列方向定义为第一方向，将所述栅线隙结构的延伸方向定义为第二方向，相邻的所述栅线隙结构中的所述墙结构与所述连通结构在所述第一方向上相互交错排列。
9.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：同一所述栅线隙结构中的多个所述墙结构或所述连通结构在所述第二方向上具有相同的间距。
10.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：单个所述墙结构或所述连通结构在所述第二方向上的长度小于相邻的所述栅线隙结构在所述第一方向上的间距。
11.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：相邻的所述栅线隙结构中的所述连通结构在所述第一方向上相互交错排列。
12.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：所述栅极牺牲层包括氮化硅层，去除所述栅极牺牲层的方法包括氮化硅的湿法刻蚀工艺。
13.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：所述沟道结构的形成步骤包括沟道孔刻蚀和沟道孔填充；形成所述墙结构的方法包括：
在沟道孔刻蚀的过程中，同时在所述墙结构的设计位置上刻蚀形成虚设沟道孔；
在所述虚设沟道孔中填充绝缘材料，以形成所述墙结构。
14.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：所述栅线隙沟槽通过对所述堆叠结构进行刻蚀形成，形成所述连通结构的方法包括：
在通过刻蚀形成所述栅线隙沟槽时，不刻蚀所述连通结构的设计位置上的所述堆叠结构，以形成所述连通结构。
15.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：还包括形成顶部选择栅隔离结构的步骤；将所述堆叠结构的顶部的至少一层所述栅极层定义为顶部选择栅，所述顶部选择栅隔离结构将所述顶部选择栅分隔为多个条状的顶部选择栅分区；所述顶部选择栅分区与所述指存储区具有相同的延伸方向。
16.根据权利要求8所述的三维存储器结构的制备方法，其特征在于：还包括形成阵列共源极结构和接触孔结构的步骤；所述阵列共源极结构形成于所述栅线隙结构中，通过所述栅线隙结构与所述栅极层隔离，并在底部电性连接所述半导体衬底；所述接触孔结构形成于所述栅线隙结构上方，并在底部电性连接所述阵列共源极结构。
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110176461A (zh) * | 2019-06-17 | 2019-08-27 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
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