CN110176461A - 3d nand存储器及其形成方法 - Google Patents

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Abstract

一种3D NAND存储器及其形成方法，其中所述3D NAND存储器的形成方法，通过第一栅极隔槽区域中第一栅极隔槽和若干栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，通过通孔区域中的选择栅隔断区将通孔区域的选择栅牺牲层断开，虽然第一栅极隔槽和若干栅极隔槽隔断区会将第一栅极隔槽区域顶层选择栅牺牲层断开，但是栅极隔槽隔断区底部的牺牲层仍是被保留的，即在形成第一栅极隔槽时每个存储块区中每一层的牺牲层和隔离层还是连接在一起的，因而在形成第一栅极隔槽时，使得堆叠结构的仍能保持很强的支撑强度，因而使第一栅极隔槽的侧壁不容易变形或倾斜，从而保证形成的第一栅极隔槽的特征尺寸的稳定性。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。
现有的存储器一般包括若干存储块(Block)以及位于存储块(Block)中的若干指存储区(Finger)，存储块与存储块之间以及指存储区与指存储区之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽隔开，但是现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
发明内容
本发明所要解决的技术问题是在怎样保持3D NAND存储器制作过程中栅极隔槽的特征尺寸的稳定性。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，将所述堆叠结构中最顶层的一层牺牲层做为顶层选择栅牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括平行于第一方向的若干通孔区域以及将若干通孔区域分隔开的若干第一栅极隔槽区域；
在所述通孔区域的顶层选择栅牺牲层中形成选择栅隔断区，所述选择栅隔断区在平行于第一方向的方向将通孔区域的顶层选择栅牺牲层断开；
在所述第一栅极隔槽区域的顶层选择栅牺牲层中形成若干栅极隔槽隔断区，若干栅极隔槽隔断区在垂直于第一方向的方向将第一栅极隔槽区域的顶层选择栅牺牲层断开；
以所述栅极隔槽隔断区为掩膜，刻蚀第一栅极隔槽区域中的堆叠结构，在所述第一栅极隔槽区域中的沿垂直方向贯穿堆叠结构的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，第一栅极隔槽区域中栅极隔槽隔断区底部的牺牲层仍是连通的；
形成第一栅极隔槽后，去除所述顶层选择栅牺牲层和堆叠结构中的其他牺牲层，在顶层选择栅牺牲层去除的位置对应形成顶层选择栅，在其他牺牲层去除的位置对应形成控制栅；
在所述第一栅极隔槽中形成第一阵列共源极。
可选的，所述选择栅隔断区和栅极隔槽隔断区的材料与牺牲层的材料不相同。
可选的，所述选择栅隔断区和栅极隔槽隔断区在同一工艺步骤形成。
可选的，所述选择栅隔断区和栅极隔槽隔断区的形成过程为：在所述顶层选择栅牺牲层上形成掩膜层，所述掩膜层中具有暴露出通孔区域的顶层选择栅牺牲层部分表面的第一开口以及暴露出第一栅极隔槽区域的顶层选择牺牲层部分表面的若干第二开口，所述第一开口沿第一方向的长度等于通孔区域沿第一方向的长度，所述若干第二开口沿第一方向排布；以所述掩膜层为掩膜，沿所述第一开口和若干第二开口刻蚀所述顶层选择牺牲层，形成贯穿所述顶层选择牺牲层的第三开口和若干第四开口，所述第三开口与第一开口对应，所述第四开口与第二开口对应；在所述第三开口和若干第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区，在所述第四开口中栅极隔槽隔断区。
可选的，所述选择栅隔断区和栅极隔槽隔断区的形成过程为：在所述顶层选择栅牺牲层上形成掩膜层，所述掩膜层中具有暴露出通孔区域的顶层选择栅牺牲层部分表面的第一开口以及暴露出第一栅极隔槽区域的顶层选择牺牲层全部表面的第二开口，所述第一开口沿第一方向的长度等于通孔区域沿第一方向的长度，所述第二开口沿第一方向的长度等于栅极隔槽区域沿第一方向的长度；以所述掩膜层为掩膜，沿所述第一开口和第二开口刻蚀所述顶层选择牺牲层，形成贯穿所述顶层选择牺牲层的第三开口和第四开口，所述第三开口与第一开口对应，所述第四开口与第二开口对应；在所述第三开口和第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区，在所述第四开口中初始栅极隔槽隔断区；在进行第一栅极隔槽刻蚀时，先刻蚀去除部分初始栅极隔断区，形成若干分立的栅极隔断区。
可选的，所述栅极隔槽隔断区沿垂直于第一方向上的宽度大于或等于第一栅极隔槽沿垂直于第一方向上的宽度。
可选的，所述堆叠结构还包括平行于第一方向的若干第二栅极隔槽区，所述相邻的两个第二栅极隔槽区之间为一个存储区，所述第二栅极隔槽区沿第一方向上的长度大于第一栅极隔槽区在第一方向上的长度；刻蚀所述第二栅极隔槽区中的顶层选择栅牺牲层和堆叠结构，形成贯穿所述顶层选择栅牺牲层和堆叠结构的第二栅极隔槽，所述第二栅极隔槽的长度等于第二栅极隔槽区的长度；在所述第二栅极隔槽中形成第二阵列共源极。
可选的，所述形成第二栅极隔槽和形成第一栅极隔槽同时进行，所述形成第一阵列共源极和第二阵列共源极同时进行。
可选的，在所述通孔区域中形成若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔；在沟道通孔中形成存储结构，在伪沟道通孔中形成伪沟道结构。
可选的，在形成沟道通孔后，刻蚀沟道通孔底部的半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽和部分沟道通孔中形成第一半导体外延层，所述第一半导体外延层的顶部表面高于最底层的牺牲层的顶部表面；在所述第一半导体外延层上的沟道通孔中形成存储结构；形成存储结构后，回刻蚀所述存储结构，使得剩余的存储结构的顶部表面高于顶层选择栅牺牲层的顶部表面低于最顶层的隔离层的顶部表面；在剩余的存储结构上的沟道通孔中形成第二半导体层。
可选的，将所述最底层的牺牲层被去除后填充的控制栅作为底层选择栅。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
本发明还提供了一种3D NAND存储器，包括：
半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅为顶层选择栅，所述堆叠结构包括若干存储块，每个存储块包括平行于第一方向的若干通孔区域以及将若干通孔区域分隔开的若干第一栅极隔槽区域；
位于在所述通孔区域的顶层选择栅中的选择栅隔断区，所述选择栅隔断区在平行于第一方向的方向将通孔区域的顶层选择栅断开；
位于所述第一栅极隔槽区域的顶层选择栅中的若干栅极隔槽隔断区，位于所述第一栅极隔槽区域中的沿垂直方向贯穿堆叠结构的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区将第一栅极隔槽区域的顶层选择栅断开，第一栅极隔槽区域中栅极隔槽隔断区底部的控制栅仍是连通的；
位于所述第一栅极隔槽中的第一阵列共源极。
可选的，所述选择栅隔断区和栅极隔槽隔断区的材料与牺牲层的材料不相同。
可选的，所述栅极隔槽隔断区沿垂直于第一方向上的宽度大于或等于第一栅极隔槽沿垂直于第一方向上的宽度。
可选的，所述堆叠结构中还具有平行于第一方向的若干第二栅极隔槽，所述相邻的两个第二栅极隔槽之间为一个存储区，位于所述第二栅极隔槽中的第二阵列共源极。
可选的，位于所述通孔区域中的若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔；位于所述沟道通孔中的存储结构，位于所述伪沟道通孔中的伪沟道结构。
可选的，将所述最底层的控制栅作为底层选择栅。
可选的，还包括：位于所述沟道通孔底部中的凹槽；位于所述凹槽和部分沟道通孔中的第一半导体外延层，所述第一半导体外延层的顶部表面高于底层选择栅的顶部表面，所述存储结构位于所述第一半导体外延层上的沟道通孔中，且所述存储结构的顶部表面高于顶层选择栅牺牲层的顶部表面低于最顶层的隔离层的顶部表面；位于所述存储结构上的沟道通孔中的第二半导体层。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，在所述通孔区域的顶层选择栅牺牲层中形成选择栅隔断区，所述选择栅隔断区在平行于第一方向的方向将通孔区域的顶层选择栅牺牲层断开；在所述第一栅极隔槽区域的顶层选择栅牺牲层中形成若干栅极隔槽隔断区，若干栅极隔槽隔断区在垂直于第一方向的方向将第一栅极隔槽区域的顶层选择栅牺牲层断开；以所述栅极隔槽隔断区为掩膜，刻蚀第一栅极隔槽区域中的堆叠结构，在所述第一栅极隔槽区域中的沿垂直方向贯穿堆叠结构的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，第一栅极隔槽区域中栅极隔槽隔断区底部的牺牲层仍是连通的；形成第一栅极隔槽后，去除所述顶层选择栅牺牲层和堆叠结构中的其他牺牲层，在顶层选择栅牺牲层去除的位置对应形成顶层选择栅，在其他牺牲层去除的位置对应形成控制栅；在所述第一栅极隔槽中形成第一阵列共源极。本发明中，通过第一栅极隔槽区域中第一栅极隔槽(或者形成的在第一栅极隔槽中的第一阵列共源极)和若干栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，通过通孔区域中的选择栅隔断区将通孔区域的选择栅牺牲层断开，在去除牺牲层和顶层选择栅牺牲层(以及底层选择栅牺牲层)后，在去除牺牲层的位置形成控制栅，在去除顶层选择栅牺牲层的位置形成顶层选择栅以及去除底层选择栅牺牲层的位置形成底层选择栅)时，相应的通过第一栅极隔槽区域中第一栅极隔槽(或者形成的在第一栅极隔槽中的第一阵列共源极)和若干栅极隔槽隔断区将第一栅极隔槽区域的顶层选择栅断开，通过通孔区域中的选择栅隔断区将通孔区域的顶层选择栅断开，因而一个存储块中通孔区域与相邻的第一栅极隔槽区域中的顶层选择栅均是断开的，因而通过断开的顶层选择栅，将每个存储块(block)分为与断开的顶层选择栅的条数对应的多个指存储区(finger)(每条被断开的顶层选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作)，并且，由于本申请中的指存储区的划分是根据第一栅极隔槽区域中第一栅极隔槽和若干栅极隔槽隔断区以及通孔区域中的选择栅隔断区，虽然第一栅极隔槽和若干栅极隔槽隔断区会将第一栅极隔槽区域顶层选择栅牺牲层断开，但是栅极隔槽隔断区底部的牺牲层仍是被保留的，即在形成第一栅极隔槽(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时每个存储块区中每一层的牺牲层和隔离层还是连接在一起的或者不会完全断开，因而在形成第一栅极隔槽(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时，使得堆叠结构的仍能保持很强的支撑强度，因而使第一栅极隔槽(和后续形成第二栅极隔槽)的侧壁不容易变形或倾斜，从而保证形成的第一栅极隔槽和第二栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。并且，在去除牺牲层以及顶层选择栅牺牲层时，由于每个存储块区中每一层隔离层还是连接在一起的或者不会完全断开，使得在形成控制栅以及顶层选择栅时，堆叠结构的仍能保持很强的支撑强度，因而使得第一栅极隔槽(和后续形成第二栅极隔槽)的侧壁不容易变形或倾斜。并且，在形成控制栅后，由于每个存储块区中的控制栅还是连接在一起的或者不会完全断开，使得在形成第一阵列共源极(和后续在第二栅极隔槽中形成第二阵列共源极时)时，堆叠结构的仍能保持很强的支撑强度，因而使得第一栅极隔槽(和后续形成的第二栅极隔槽)的侧壁不容易变形或倾斜。
进一步，所述选择栅隔断区和栅极隔槽隔断区的材料与牺牲层的材料不相同，在后续去除牺牲层时，使得选择栅隔断区和栅极隔槽隔断区不会被刻蚀或者被刻蚀去除的量较少或者忽略不计。
进一步，所述堆叠结构还包括平行于第一方向的若干第二栅极隔槽区，所述相邻的两个第二栅极隔槽区之间为一个存储区，即存储块区中形成的一个存储块也相应的位于两条第二栅极隔槽之间。
进一步，所述栅极隔槽隔断区沿垂直于第一方向上的宽度大于或等于第一栅极隔槽沿垂直于第一方向上的宽度，以避免在形成第一栅极隔槽的过程中将栅极隔槽隔断区底部或两侧的牺牲层和隔离层断开。
本发明的3D NAND存储器，第一栅极隔槽和第二栅极隔槽的侧壁不容易变形或倾斜，从而保证形成的第一栅极隔槽和第二栅极隔槽的特征尺寸的稳定性。
附图说明
图1-图34为本发明实施例3D NAND存储器形成过程的结构示意图。
具体实施方式
如背景技术所言，现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
研究发现，现有的栅极隔槽的侧壁容易倾斜，使得测量获得的栅极隔槽的特征尺寸容易产生波动。
进一步研究发现，由于形成的栅极隔槽的高宽比很大，且在形成栅极隔槽后，还会去除堆叠结构中的牺牲层，因而使得堆叠结构的强度不足，进而使得栅极隔槽的侧壁容易变形或倾斜。并且，由于3D NAND存储器制作过程中很多制作工艺都是在高温下进行，高温环境使得隔离层会产生变形，从而使得栅极隔槽的侧壁也跟着变形或倾斜。此外，后续在栅极隔槽中形成阵列共源极时，由于阵列共源极的材料会产生不同程度的应力，也会使得栅极隔槽的侧壁容易变形或倾斜。
特别是3D NAND存储器中需要分成若干存储块，每一个存储块中还需要分成若干指存储区时，存储块与存储块之间以及指存储区与指存储区均需要通过相应的贯穿堆叠结构的栅极隔槽分开时，在形成栅极隔槽时，堆叠结构的支撑强度会更不足，使得栅极隔槽的侧壁更容易变形或倾斜。
为此，本发明提供了一种3D NAND存储器及其形成方法，所述3D NAND存储器的形成方法，通过第一栅极隔槽区域中第一栅极隔槽(或者形成的在第一栅极隔槽中的第一阵列共源极)和若干栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，通过通孔区域中的选择栅隔断区将通孔区域的选择栅牺牲层断开，虽然第一栅极隔槽和若干栅极隔槽隔断区会将第一栅极隔槽区域顶层选择栅牺牲层断开，但是栅极隔槽隔断区底部的牺牲层仍是被保留的，即在形成第一栅极隔槽(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时每个存储块区中每一层的牺牲层和隔离层还是连接在一起的或者不会完全断开，因而在形成第一栅极隔槽(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时，使得堆叠结构的仍能保持很强的支撑强度，因而使第一栅极隔槽(和后续形成第二栅极隔槽)的侧壁不容易变形或倾斜，从而保证形成的第一栅极隔槽和第二栅极隔槽的特征尺寸的稳定性，提高3DNAND存储器的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-图34为本发明实施例3D NAND形成过程的结构示意图。
参考图1-图4，图1为俯视结构示意图，图2为图1沿切割线AB方向的剖面结构示意图，图3为图1沿切割线CD方向的剖面结构示意图，图4为图1沿切割线EF方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，将所述堆叠结构111中最顶层的一层牺牲层做为顶层选择栅牺牲层106，所述堆叠结构111包括若干存储块区41，每个存储块区41包括平行于第一方向(比如x轴方向)的若干通孔区域21以及将若干通孔区域21分隔开的若干第一栅极隔槽区域22。本实施例中，所述第一方向为x轴方向，其他实施中，所述第一方向可以为其他方向。
所述堆叠结构111中的存储块区41的数量至少为一个，一个存储块区41中后续可以形成3D NAND存储器的一个存储块，图1中仅以一个存储块区41作为示例进行说明，需要说明的是，在其他实施例中，所述存储块区41可以为其他数量，存储块区41的数量不应限制本发明的保护范围。
每个存储块区41包括至少两个通孔区域21以及将两个通孔区域21分隔开的至少一个第一栅极隔槽区域22，所述通孔区域21中后续形成若干沟道通孔和位于沟道通孔中的存储结构，所述第一栅极隔槽区域22中后续形成第一栅极隔槽和栅极隔槽隔断区，图1中仅以一个每个存储块区41包括三个通孔区域21以及将三个通孔区域21分隔开的至少两个第一栅极隔槽区域22作为示例进行说明，需要说明的是，在其他实施例中，每个存储块区41包括其他数量的通孔区域21以及第一栅极隔槽区域22，每个存储块区41中通孔区域21以及第一栅极隔槽区域22的数量不应限制本发明的保护范围。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道通孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103(去除牺牲层103的位置对应形成控制栅或字线)时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103均可以采用化学气相沉积工艺形成。
本实施例中，将所述堆叠结构111中最顶层的一层牺牲层作为顶层选择栅牺牲层106，后续去除顶层选择栅牺牲层106，在去除顶层选择栅牺牲层106的位置形成顶层选择栅，后续形成顶层选择栅也只会位于核心区31。将所述堆叠结构111中最底层的一层牺牲层作为底层选择栅牺牲层105，后续去除底层选择栅牺牲层105，在去除底层选择栅牺牲层105的位置形成底层选择栅。
在一实施例中，请参考图1和图4，所述堆叠结构111包括核心区31和位于核心区31一侧的台阶区32，所述核心区31用于形成3D NAND存储器的存储阵列，若干存储块区41均是位于核心区31，所述台阶区32用于形成台阶以及与每一个台阶连接的插塞，请参考图4，所述堆叠结构111的台阶区31中形成若干台阶107，每一层台阶107包括一层牺牲层103和位于牺牲层103上的隔离层104，后续在去除牺牲层后，在去除牺牲层的位置形成控制栅，对应的在台阶区32若干控制栅层的构成的台阶区(每一层台阶区相应的包括一层控制栅和位于该控制栅上的隔离层)。
在一实施例中，所述堆叠结构111还包括平行于第一方向(x轴)的若干第二栅极隔槽区23，所述相邻的两个第二栅极隔槽区23之间为一个存储区，所述第二栅极隔槽区23沿第一方向上的长度大于第一栅极隔槽区22在第一方向上的长度。
所述第二栅极隔槽区23横跨核心区31和台阶区32，第二栅极隔槽区23中后续形成第二栅极隔槽，所述第二栅极隔槽中形成第二阵列共源极，所述第二栅极隔槽将平行于第一方向(x轴)上不同存储块中的控制栅断开。本实施例中，参考图1，所述存储块区41位于两条第二栅极隔槽区23之间，即后续存储块区41中形成的一个存储块(block)也相应的位于两条第二栅极隔槽之间。
接着，在所述通孔区域21的顶层选择栅牺牲层106中形成选择栅隔断区111(参考图12和图13-图15)，所述选择栅隔断区111在平行于第一方向(x轴方向)的方向将通孔区域21的顶层选择栅牺牲层106断开；在所述第一栅极隔槽区域22的顶层选择栅牺牲层106中形成若干栅极隔槽隔断区112，若干栅极隔槽隔断区112在垂直于第一方向的方向将第一栅极隔槽区域22的顶层选择栅牺牲层106断开。
下面结合附图对前述所述的选择栅隔断区111和栅极隔槽隔断区112的形成过程进行具体的描述。
请参考图5-图8，图5在图1的基础上进行，图6为图5沿切割线AB方向的剖面结构示意图，图7为图5沿切割线CD方向的剖面结构示意图，图8为图5沿切割线GH方向的剖面结构示意图，在所述顶层选择栅牺牲层106上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出通孔区域21的顶层选择栅牺牲层部分表面的第一开口以及暴露出第一栅极隔槽区域22的顶层选择牺牲层部分表面的若干第二开口，所述第一开口沿第一方向(x轴方向)的长度等于通孔区域21沿第一方向(x轴方向)的长度，所述若干第二开口沿第一方向(x轴方向)排布；以所述掩膜层为掩膜，沿所述第一开口和若干第二开口刻蚀所述顶层选择牺牲层106，形成贯穿所述顶层选择牺牲层106的第三开口108和若干第四开口109，所述第三开口108与第一开口对应，所述第四开口109与第二开口对应。
本实施例中，堆叠结构111最顶层为一层绝缘层104(位于顶层选择牺牲层106表面)，需要先刻蚀底层选择牺牲层106表面上的绝缘层104才能使得第一开口和第二开口暴露出底层选择牺牲层106的部分表面。
所述掩膜层的材料可以为光刻胶或硬掩膜层中的一种或两种的组合，通过对光刻胶层进行曝光和显影，或者通过对硬掩膜层进行刻蚀，可以在掩膜层中形成第一开口和若干第二开口。
所述第三开口108中后续形成选择栅隔断区和所述第四开口109中后续形成栅极隔槽隔断区。
所述第三开口108的沿第一方向(x轴方向)的长度等于通孔区域21沿第一方向(x轴方向)的长度，以使得后续在第三开口108中形成选择栅隔断区时，选择栅隔断区两端的顶层选择栅被断开。
在一实施例中，沿所述第一开口和若干第二开口刻蚀所述顶层选择牺牲层106可以采用各向异性的干法刻蚀工艺，比如等离子刻蚀工艺。
本实施例中，所述第三开口108和第四开口109在同一工艺步骤中形成，以节省工艺步骤。在其他实施例中，所述第三开口108和第四开口109可以在不同工艺步骤中形成。
参考图9-12，图9在图5的基础上进行，图10为图9沿切割线AB方向的剖面结构示意图，图11为图9沿切割线CD方向的剖面结构示意图，图12为图9沿切割线GH方向的剖面结构示意图，在所述第三开口和若干第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区111，在所述第四开口中栅极隔槽隔断区112。
所述选择栅隔断区111在后续去除顶层选择栅层的位置形成顶层选择栅时，所述选择栅隔断区111将顶层选择栅断开。
所述栅极隔槽隔断区112在后续形成第一栅极隔槽时，将第一栅极隔槽断开。
所述选择栅隔断区111和栅极隔槽隔断区112可以在同一工艺步骤形成。在一实施例中，所述选择栅隔断区111和栅极隔槽隔断区112的形成过程可以包括：在所述堆叠结构表面以及第三开口和第四开口中形成隔离材料层。且所述隔离材料层填充满第三开口和第四开口；平坦化去除最顶层的隔离层104表面上的隔离材料层，在第三开口中形成选择栅隔断区111，在第四开口中形成栅极隔槽隔断区112。
在一实施例中，所述选择栅隔断区111和栅极隔槽隔断区112的材料与牺牲层103的材料不相同，在后续去除牺牲层时，使得选择栅隔断区111和栅极隔槽隔断区112不会被刻蚀或者被刻蚀去除的量较少或者忽略不计。
本实施例中，每一个第一栅极隔槽区域22中形成的栅极隔槽隔断区112的数量和位置相同。在其他实施例中，所述每一个第一栅极隔槽区域22中形成的栅极隔槽隔断区112的数量和/或位置可以相同，比如不同的第一栅极隔槽区域22中形成的栅极隔槽隔断区112的数量可以相同，但是位置不同(交错排布)，或者不同的第一栅极隔槽区域22中形成的栅极隔槽隔断区112的数量不同，位置也不相同。
本发明另一实施例中，还提供了一种形成选择栅隔断区111和栅极隔槽隔断区112的方法，具体请参考图13-图18。
首先，请参考图13-图15，图13在图1的基础上进行，图14为图13沿切割线AB方向的剖面结构示意图，图15为图13沿切割线CD方向的剖面结构示意图，图13沿切割线GH方向的剖面结构示意图与图8相同，在此不再示意，在所述顶层选择栅牺牲层上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出通孔区域21的顶层选择栅牺牲层106部分表面的第一开口以及暴露出第一栅极隔槽区域22的顶层选择牺牲层106全部表面的第二开口，所述第一开口沿第一方向(x轴)的长度等于通孔区域21沿第一方向的长度，所述第二开口沿第一方向的长度等于栅极隔槽区域沿第一方向的长度；以所述掩膜层为掩膜，沿所述第一开口和第二开口刻蚀所述顶层选择牺牲层106，形成贯穿所述顶层选择牺牲层106的第三开口108和第四开口110，所述第三开口108与第一开口对应，所述第四开口110与第二开口对应。
本实施例与前述实施例的区别在于：形成第二开口和第四开口110的长度与前述实施例中形成第二开口和第四开口109(参考图5)的长度不同，本实施例中，形成的第四开口110的数量只有一个，第四开口110的沿第一方向(x轴)的长度等于通孔区域21沿第一方向的长度，后续在第四开口中形成的初始栅极隔槽隔断区的长度也等于通孔区域21的长度，由于第四开口110的长度与第三开口108的长度保持一致，使得刻蚀时不同区域的刻蚀速率能保持一致，使得第四开口110和第三开口108位置和尺寸精度较高。
参考图16-图18，图16在图13的基础上进行，图17为图16沿切割线AB方向的剖面结构示意图，图18为图16沿切割线CD方向的剖面结构示意图，在所述第三开口和第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区111，在所述第四开口中初始栅极隔槽隔断区113。
本实施例中，通过形成初始栅极隔槽隔断区，后续在进行第一栅极隔槽刻蚀时，先刻蚀去除部分初始栅极隔断区，可以形成若干分立的栅极隔断区112(参考图23)，本实施例简化了形成初始栅极隔槽隔断区113时的光罩工艺。
参考图19-图20，图19在图9的基础上进行，图20为图19沿切割线AB方向的剖面结构示意图，图9沿切割线CD方向和GH方向的剖面结构示意图与图11和图12相同，在此不再示意，在所述通孔区域21中形成若干垂直贯穿堆叠结构111的沟道通孔；在沟道通孔中形成存储结构119。
所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。
在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述存储结构119的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层，电荷存储层118包括位于沟道通孔的侧壁和底部表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；在电荷存储层上形成第一沟道层；刻蚀去除沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层116表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层117。
在一实施例中，在沟道通孔中形成存储结构119之前，刻蚀沟道通孔底部暴露的半导体衬底100，在半导体衬底100中形成凹槽；在所述凹槽和部分沟道通孔中形成第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底层选择栅牺牲层105的顶部表面，所述第一半导体外延层116的材料可以为硅、锗或硅锗；在第一半导体外延层116上的沟道通孔中形成存储结构119；回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119顶部表面高于顶层选择栅牺牲层106的顶部表面低于最顶层的隔离层104的顶部表面；在剩余的存储结构119上的沟道通孔中形成第二半导体层120，所述第二半导体层120的材料可以为硅、锗或硅锗。
本实施例中，所述存储结构119在形成选择栅隔断区111和栅极隔槽隔断区112之后进行，在其他实施例中，所述存储结构119可以在形成选择栅隔断区111和栅极隔槽隔断区112之前进行。
在一实施例中，还包括：在所述通孔区域(和台阶区域)中形成若干垂直贯穿堆叠结构伪沟道通孔(图中未示出)；在伪沟道通孔中形成伪沟道结构(图中未示出)，所述伪沟道结构在后续去除牺牲层时，用于支撑所述堆叠结构。
所述存储结构119的形成步骤与伪沟道结构的步骤可以是分开的，可以先形成存储结构，在形成存储结构时将伪沟道通孔通过通孔牺牲层填充，在形成存储结构后，去除通孔牺牲层，然后在伪沟道通孔形成伪沟道结构，因而在形成存储结构119后，无需进行去除伪沟道通孔填充的形成存储结构119各膜层结构，然后再在伪沟道通孔形成伪沟道结构，简化了工艺步骤。
在另一实施例中，请参考图21和图22，图21在图16的基础上进行，图22为图21沿切割线AB方向的剖面结构示意图，在所述通孔区域21中形成若干垂直贯穿堆叠结构111的沟道通孔；在沟道通孔中形成存储结构119。所述存储结构119的形成过程与前述实施例中存储结构的形成过程基本相同，在此不再赘述。
参考图23-27，图23在图19或21的基础上进行，图24为图23沿切割线AB方向的剖面结构示意图，图25为图23沿切割线LM方向的剖面结构示意图，图26为图23沿切割线CD方向的剖面结构示意图，图27为图23沿切割线EF方向的剖面结构示意图，图23中沿切割线GH方向的剖面结构示意图与图12相同，在此不再示意，以所述栅极隔槽隔断区112为掩膜，刻蚀第一栅极隔槽区域22中的堆叠结构，在所述第一栅极隔槽区域22中形成沿垂直方向贯穿堆叠结构111的第一栅极隔槽123，通过第一栅极隔槽123和栅极隔槽隔断区112将第一栅极隔槽区域22的选择栅牺牲层106断开(参考图23-25)，第一栅极隔槽区域22中栅极隔槽隔断区112底部的牺牲层104仍是连通的(参考图23、图24和图26)。
本发明中，通过第一栅极隔槽区域22中第一栅极隔槽123(或者后续形成的在第一栅极隔槽中的第一阵列共源极)和若干栅极隔槽隔断区112将第一栅极隔槽区域22的选择栅牺牲层106断开，通过通孔区域21中的选择栅隔断区111将通孔区域21的选择栅牺牲层106(参考图21和22)断开，后续在去除牺牲层103(参考图21和22)和顶层选择栅牺牲层106(以及底层选择栅牺牲层105)后，在去除牺牲层103的位置形成控制栅127，在去除顶层选择栅牺牲层106的位置形成顶层选择栅129(以及去除底层选择栅牺牲层105的位置形成底层选择栅)时，相应的通过第一栅极隔槽区域22中第一栅极隔槽123(或者后续形成的在第一栅极隔槽中的第一阵列共源极)和若干栅极隔槽隔断区112将第一栅极隔槽区域22的顶层选择栅129断开，通过通孔区域21中的选择栅隔断区111将通孔区域21的顶层选择栅129断开，因而一个存储块中通孔区域21与相邻的第一栅极隔槽区域22中的顶层选择栅129均是断开的，因而通过断开的顶层选择栅129，将每个存储块(block)分为与断开的顶层选择栅的条数对应的多个指存储区(finger)(每条被断开的顶层选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作)，并且，由于本申请中的指存储区的划分是根据第一栅极隔槽区域22中第一栅极隔槽123和若干栅极隔槽隔断区112以及通孔区域21中的选择栅隔断区111，虽然第一栅极隔槽123和若干栅极隔槽隔断区112会将第一栅极隔槽区域22顶层选择栅牺牲层106断开，但是栅极隔槽隔断区112底部的牺牲层103仍是被保留的，即在形成第一栅极隔槽123(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时每个存储块区中每一层的牺牲层103和隔离层104还是连接在一起的或者不会完全断开，因而使得在形成第一栅极隔槽123(以及后续在第二栅极隔槽区域形成第二栅极隔槽)时，使得堆叠结构111的仍能保持很强的支撑强度，因而使得第一栅极隔槽123(和后续形成第二栅极隔槽)的侧壁不容易变形或倾斜，从而保证形成的第一栅极隔槽和第二栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。并且，后续在去除牺牲层103以及顶层选择栅牺牲层106时，由于每个存储块区中每一层隔离层104还是连接在一起的或者不会完全断开，使得在形成控制栅127以及顶层选择栅129时，堆叠结构111的仍能保持很强的支撑强度，因而使得第一栅极隔槽123(和后续形成第二栅极隔槽)的侧壁不容易变形或倾斜。并且，在形成控制栅127后，由于每个存储块区中的控制栅127还是连接在一起的或者不会完全断开，使得在形成第一阵列共源极(和后续在第二栅极隔槽中形成第二阵列共源极时)时，堆叠结构111的仍能保持很强的支撑强度，因而使得第一栅极隔槽123(和后续形成的第二栅极隔槽)的侧壁不容易变形或倾斜。
所述形成第一栅极隔槽123的工艺为各向异性刻蚀工艺，比如可以为等离子刻蚀工艺。
在一实施例中，所述栅极隔槽隔断区112沿垂直于第一方向上(y轴方向)的宽度大于或等于第一栅极隔槽123沿垂直于第一方向上(y轴方向)的宽度，以避免在形成第一栅极隔槽123的过程中将栅极隔槽隔断区112底部或两侧的牺牲层103和隔离层104断开。
本实施例中，所述形成第一栅极隔槽123不仅位于第一栅极隔槽区22，所述第一栅极隔槽123还可以沿第一方向(x轴)方向延伸到台阶区32(参考图23和图27)中。在其他实施例中，所述形成的第一栅极隔槽仅位于第一栅极隔槽区22。
在一实施例中，请参考图23和图27，还包括：刻蚀所述第二栅极隔槽区23中的顶层选择栅牺牲层和堆叠结构，形成贯穿所述顶层选择栅牺牲层和堆叠结构的第二栅极隔槽124，所述第二栅极隔槽124的(沿第一方向上的)长度等于第二栅极隔槽区23的(沿第一方向上的)长度。
所述形成第二栅极隔槽124和形成第一栅极隔槽123同时进行。
在形成第一栅极隔槽123和第二栅极隔槽124后，继续参考参考图23-27，去除所述顶层选择栅牺牲层106(参考图21和22)和堆叠结构中的其他牺牲层103(参考图21和22)，在顶层选择栅牺牲层106去除的位置对应形成顶层选择栅129，在其他牺牲层103去除的位置对应形成控制栅127。
还包括，同时去除所述底层选择栅牺牲层105(参考图21和22)，在底层选择栅牺牲层105被去除的位置对应形成底层选择栅105。
所述控制栅127和顶层选择栅129以及底层选择栅105包括栅介质层和位于栅介质层上的栅电极，本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属。所述K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
参考图28-图32，图23在图23的基础上进行，图29为图28沿切割线AB方向的剖面结构示意图，图30为图28沿切割线LM方向的剖面结构示意图，图31为图28沿切割线CD方向的剖面结构示意图，图32为图28沿切割线EF方向的剖面结构示意图，图28中沿切割线GH方向的剖面结构示意图与图12相同，在此不再示意，在所述第一栅极隔槽123(参考图23-图27)中形成第一阵列共源极125，在所述第二栅极隔槽124(参考图23-图27)中形成第二阵列共源极126。
所述第一阵列共源极125和第二阵列共源极126材料为多晶硅或金属。在一实施例中，所述第一阵列共源极125和第二阵列共源极126可以包括位于多晶硅层和位于多晶硅层上的金属层。
需要说明的是，在形成第一阵列共源极125和第二阵列共源极126之前，在所述第一栅极隔槽123和第二栅极隔槽124(参考图23-图27)的侧壁上形成隔离侧墙136(参考图30-图31)，所述隔离侧墙将第一阵列共源极125和第二阵列共源极126与控制栅127(以及顶层选择栅129和底层选择栅128)之间进行隔离。所述隔离侧墙136的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
在一实施例中，所述控制栅127和第一阵列共源极125和第二阵列共源极126的形成的具体过程包括：去除堆叠结构中的若干牺牲层后形成若干空腔；在所述第一栅极隔槽和第二栅极隔槽和空腔的侧壁形成栅介质材料层；在栅介质层上形成栅电极材料层；回刻蚀去除第一栅极隔槽和第二栅极隔槽侧壁和底部表面上的栅电极材料层和栅介质材料层，在所述空腔中形成控制栅127；在第一栅极隔槽和第二栅极隔槽的侧壁形成隔离侧墙；在隔离侧墙之间的第一栅极隔槽形成第一阵列共源极125，在隔离侧墙之间的第二栅极隔槽形成第二阵列共源极126。
参考图32和图33，形成覆盖所述台阶区的介质层130；在所述介质层130中形成与台阶区32中的不同台阶处对应的控制栅连接的插塞131。
所述介质层130可以在形成第一阵列共源极125和第二阵列共源极126之后形成，所述介质层130也可以在堆叠结构中形成选择栅隔断区111和栅极隔槽隔断区112之前形成。
所述插塞131可以为金属插塞。
本发明还提供了一种3D NAND存储器，请参考图28-图32，包括：
半导体衬底100，所述半导体衬底100上形成有控制栅127和隔离层104交替层叠的堆叠结构111，所述堆叠结构111中最顶层的一层控制栅为顶层选择栅129，所述堆叠结构包括若干存储块，每个存储块包括平行于第一方向(x轴方向)的若干通孔区域21以及将若干通孔区域21分隔开的若干第一栅极隔槽区域22；
位于在所述通孔区域21的顶层选择栅109中的选择栅隔断区111(参考图28-30)，所述选择栅隔断区111在平行于第一方向的方向将通孔区域21的顶层选择栅129断开；
位于所述第一栅极隔槽区域22的顶层选择栅129中的若干栅极隔槽隔断区112，位于所述第一栅极隔槽区域22中的沿垂直方向(z轴方向)贯穿堆叠结构111的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区112将第一栅极隔槽区域22的顶层选择栅129断开(参考图28、图30和图31)，第一栅极隔槽区域22中栅极隔槽隔断区112底部的控制栅127仍是连通的(参考图28、图30和图31)；
位于所述第一栅极隔槽中的第一阵列共源极125。
具体的，所述选择栅隔断区111和栅极隔槽隔断区112的材料与牺牲层的材料不相同。
在一实施例中，所述栅极隔槽隔断区112沿垂直于第一方向上的宽度大于或等于第一栅极隔槽(或第一阵列共源极125)沿垂直于第一方向上的宽度。
在一实施例中，所述堆叠结构111中还具有平行于第一方向的若干第二栅极隔槽，所述相邻的两个第二栅极隔槽之间为一个存储区，位于所述第二栅极隔槽中的第二阵列共源极126(参考图28和图32)。
位于所述通孔区域21中的若干垂直贯穿堆叠结构111的沟道通孔和伪沟道通孔；位于所述沟道通孔中的存储结构119(参考图28-图30)，位于所述伪沟道通孔中的伪沟道结构(图中未示出)。
将所述最底层的控制栅作为底层选择栅128(参考图28-图30)。在一实施例中，还包括：位于所述沟道通孔底部中的凹槽；位于所述凹槽和部分沟道通孔中的第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底层选择栅128的顶部表面，所述存储结构119位于所述第一半导体外延层116上的沟道通孔中，且所述存储结构119的顶部表面高于顶层选择栅牺牲层106的顶部表面低于最顶层的隔离层104的顶部表面；位于所述存储结构119上的沟道通孔中的第二半导体层120。
在一实施例中，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，将所述堆叠结构中最顶层的一层牺牲层做为顶层选择栅牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括平行于第一方向的若干通孔区域以及将若干通孔区域分隔开的若干第一栅极隔槽区域；
在所述通孔区域的顶层选择栅牺牲层中形成选择栅隔断区，所述选择栅隔断区在平行于第一方向的方向将通孔区域的顶层选择栅牺牲层断开；
在所述第一栅极隔槽区域的顶层选择栅牺牲层中形成若干栅极隔槽隔断区，若干栅极隔槽隔断区在垂直于第一方向的方向将第一栅极隔槽区域的顶层选择栅牺牲层断开；
以所述栅极隔槽隔断区为掩膜，刻蚀第一栅极隔槽区域中的堆叠结构，在所述第一栅极隔槽区域中的沿垂直方向贯穿堆叠结构的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区将第一栅极隔槽区域的选择栅牺牲层断开，第一栅极隔槽区域中栅极隔槽隔断区底部的牺牲层仍是连通的；
形成第一栅极隔槽后，去除所述顶层选择栅牺牲层和堆叠结构中的其他牺牲层，在顶层选择栅牺牲层去除的位置对应形成顶层选择栅，在其他牺牲层去除的位置对应形成控制栅；
在所述第一栅极隔槽中形成第一阵列共源极。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述选择栅隔断区和栅极隔槽隔断区的材料与牺牲层的材料不相同。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述选择栅隔断区和栅极隔槽隔断区在同一工艺步骤形成。
4.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述选择栅隔断区和栅极隔槽隔断区的形成过程为：在所述顶层选择栅牺牲层上形成掩膜层，所述掩膜层中具有暴露出通孔区域的顶层选择栅牺牲层部分表面的第一开口以及暴露出第一栅极隔槽区域的顶层选择牺牲层部分表面的若干第二开口，所述第一开口沿第一方向的长度等于通孔区域沿第一方向的长度，所述若干第二开口沿第一方向排布；以所述掩膜层为掩膜，沿所述第一开口和若干第二开口刻蚀所述顶层选择牺牲层，形成贯穿所述顶层选择牺牲层的第三开口和若干第四开口，所述第三开口与第一开口对应，所述第四开口与第二开口对应；在所述第三开口和若干第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区，在所述第四开口中栅极隔槽隔断区。
5.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述选择栅隔断区和栅极隔槽隔断区的形成过程为：在所述顶层选择栅牺牲层上形成掩膜层，所述掩膜层中具有暴露出通孔区域的顶层选择栅牺牲层部分表面的第一开口以及暴露出第一栅极隔槽区域的顶层选择牺牲层全部表面的第二开口，所述第一开口沿第一方向的长度等于通孔区域沿第一方向的长度，所述第二开口沿第一方向的长度等于栅极隔槽区域沿第一方向的长度；以所述掩膜层为掩膜，沿所述第一开口和第二开口刻蚀所述顶层选择牺牲层，形成贯穿所述顶层选择牺牲层的第三开口和第四开口，所述第三开口与第一开口对应，所述第四开口与第二开口对应；在所述第三开口和第四开口中填充满隔离材料层，在所述第三开口中形成选择栅隔断区，在所述第四开口中初始栅极隔槽隔断区；在进行第一栅极隔槽刻蚀时，先刻蚀去除部分初始栅极隔断区，形成若干分立的栅极隔断区。
6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述栅极隔槽隔断区沿垂直于第一方向上的宽度大于或等于第一栅极隔槽沿垂直于第一方向上的宽度。
7.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构还包括平行于第一方向的若干第二栅极隔槽区，所述相邻的两个第二栅极隔槽区之间为一个存储区，所述第二栅极隔槽区沿第一方向上的长度大于第一栅极隔槽区在第一方向上的长度；刻蚀所述第二栅极隔槽区中的顶层选择栅牺牲层和堆叠结构，形成贯穿所述顶层选择栅牺牲层和堆叠结构的第二栅极隔槽，所述第二栅极隔槽的长度等于第二栅极隔槽区的长度；在所述第二栅极隔槽中形成第二阵列共源极。
8.如权利要求7所述的3D NAND存储器的形成方法，其特征在于，所述形成第二栅极隔槽和形成第一栅极隔槽同时进行，所述形成第一阵列共源极和第二阵列共源极同时进行。
9.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，在所述通孔区域中形成若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔；在沟道通孔中形成存储结构，在伪沟道通孔中形成伪沟道结构。
10.如权利要求9所述的3D NAND存储器的形成方法，其特征在于，在形成沟道通孔后，刻蚀沟道通孔底部的半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽和部分沟道通孔中形成第一半导体外延层，所述第一半导体外延层的顶部表面高于最底层的牺牲层的顶部表面；在所述第一半导体外延层上的沟道通孔中形成存储结构；形成存储结构后，回刻蚀所述存储结构，使得剩余的存储结构的顶部表面高于顶层选择栅牺牲层的顶部表面低于最顶层的隔离层的顶部表面；在剩余的存储结构上的沟道通孔中形成第二半导体层。
11.如权利要求10所述的3D NAND存储器的形成方法，其特征在于，将所述最底层的牺牲层被去除后填充的控制栅作为底层选择栅。
12.如权利要求10所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
13.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅为顶层选择栅，所述堆叠结构包括若干存储块，每个存储块包括平行于第一方向的若干通孔区域以及将若干通孔区域分隔开的若干第一栅极隔槽区域；
位于在所述通孔区域的顶层选择栅中的选择栅隔断区，所述选择栅隔断区在平行于第一方向的方向将通孔区域的顶层选择栅断开；
位于所述第一栅极隔槽区域的顶层选择栅中的若干栅极隔槽隔断区，位于所述第一栅极隔槽区域中的沿垂直方向贯穿堆叠结构的第一栅极隔槽，通过第一栅极隔槽和栅极隔槽隔断区将第一栅极隔槽区域的顶层选择栅断开，第一栅极隔槽区域中栅极隔槽隔断区底部的控制栅仍是连通的；
位于所述第一栅极隔槽中的第一阵列共源极。
14.如权利要求13所述的3D NAND存储器，其特征在于，所述选择栅隔断区和栅极隔槽隔断区的材料与牺牲层的材料不相同。
15.如权利要求13所述的3D NAND存储器，其特征在于，所述栅极隔槽隔断区沿垂直于第一方向上的宽度大于或等于第一栅极隔槽沿垂直于第一方向上的宽度。
16.如权利要求13所述的3D NAND存储器，其特征在于，所述堆叠结构中还具有平行于第一方向的若干第二栅极隔槽，所述相邻的两个第二栅极隔槽之间为一个存储区，位于所述第二栅极隔槽中的第二阵列共源极。
17.如权利要求13所述的3D NAND存储器，其特征在于，位于所述通孔区域中的若干垂直贯穿堆叠结构的沟道通孔和伪沟道通孔；位于所述沟道通孔中的存储结构，位于所述伪沟道通孔中的伪沟道结构。
18.如权利要求17所述的3D NAND存储器，其特征在于，将所述最底层的控制栅作为底层选择栅。
19.如权利要求18所述的3D NAND存储器，其特征在于，还包括：位于所述沟道通孔底部中的凹槽；位于所述凹槽和部分沟道通孔中的第一半导体外延层，所述第一半导体外延层的顶部表面高于底层选择栅的顶部表面，所述存储结构位于所述第一半导体外延层上的沟道通孔中，且所述存储结构的顶部表面高于顶层选择栅牺牲层的顶部表面低于最顶层的隔离层的顶部表面；位于所述存储结构上的沟道通孔中的第二半导体层。
20.如权利要求17所述的3D NAND存储器，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
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