CN110914990A - 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法 - Google Patents

Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在一示例中，3D存储器件包括存储堆叠体，其具有在存储堆叠体中横向地延伸的交织的多个导体层和多个绝缘层。3D存储器件还包括垂直地延伸穿过存储堆叠体到衬底内的多个沟道结构。3D存储器件还包括在存储堆叠体中垂直地和横向地延伸并且将多个存储单元划分成至少一个存储块的至少一个缝隙结构，至少一个缝隙结构各自包括多个缝隙开口和在相邻缝隙开口之间的支撑结构。支撑结构可以与相邻存储块接触并且接触衬底。

Description

具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成 其的方法

相关申请的交叉引用

本申请要求于2019年6月17日提交的中国专利申请第201910522007.2号的优先权的利益，所述申请的内容通过引用方式被全部并入本文。

技术领域

本公开内容的实施例涉及具有在栅极线缝隙(GLS)中的支撑结构的三维(3D)存储器件和用于形成所述3D存储器件的方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限时，平面工艺和制造技术变得有挑战性且昂贵。作为结果，针对平面存储单元的存储密度接近上限。

3D存储架构可以解决在平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

提供了3D存储器件和用于形成所述3D存储器件的方法的实施例。

在一个示例中，3D存储器件包括存储堆叠体，其具有在存储堆叠体中横向地延伸的交织的多个导体层和多个绝缘层。3D存储器件还包括垂直地延伸穿过存储堆叠体到衬底内的多个沟道结构，多个沟道结构和多个导体层与彼此交叉并且形成多个存储单元。3D存储器件还包括在存储堆叠体中垂直地和横向地延伸并且将多个存储单元划分成至少一个存储块的至少一个缝隙结构，至少一个缝隙结构各自包括多个缝隙开口和在相邻缝隙开口之间的支撑结构。支撑结构可以与相邻存储块接触并且接触衬底。3D存储器件还包括源极结构，其具有在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

在另一示例中，提供用于形成3D存储器件的方法。所述方法包括形成包括在衬底之上的交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体，以及形成在电介质堆叠体中垂直地和横向地延伸并且将电介质堆叠体划分成多个块区的至少一个缝隙结构。至少一个缝隙结构各自包括暴露衬底的多个缝隙开口和在相邻缝隙开口之间的初始支撑结构。多个块区中的每个块区可以包括交织的多个绝缘层和多个牺牲层，以及初始支撑结构可以包括交织的多个绝缘部分和牺牲部分。多个绝缘部分和牺牲部分中的每一者可以与来自相邻块区的同一层次的相应绝缘层和牺牲层相接触。在一些实施例中，所述方法还包括形成穿过电介质堆叠体垂直地延伸的多个沟道结构，穿过至少一个缝隙结构利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分，以及在每个缝隙结构中形成源极结构。源极结构可以包括在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

在不同的示例中，提供用于形成3D存储器件的方法。所述方法包括形成在衬底之上的交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体，形成在电介质堆叠体中沿着横向方向延伸的电介质结构，电介质结构垂直地延伸到第一初始绝缘层内，以及使用电介质结构作为蚀刻掩模来图案化电介质堆叠体以形成在电介质堆叠体中垂直地和横向地延伸并且将电介质堆叠体划分成多个块区的缝隙结构。缝隙结构可以包括暴露衬底的多个缝隙开口和在相邻缝隙开口之间的多个初始支撑结构。多个块区中的每个块区可以包括交织的多个绝缘层和多个牺牲层，以及多个初始支撑结构中的每个初始支撑结构可以包括交织的多个绝缘部分和多个牺牲部分。多个绝缘部分和牺牲部分中的每一者可以与来自相邻块区的同一层次的相应绝缘层和牺牲层相接触。所述方法还包括形成垂直地延伸穿过电介质堆叠体的多个沟道结构，穿过至少一个缝隙结构利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分，以及在每个缝隙结构中形成源极结构。源极结构可以包括在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

附图说明

被合并在本文中并且形成说明书的一部分的附图，示出了本公开内容的实施例，并且连同描述一起进一步用于解释本公开内容的原理并且使相关领域中的技术人员能够制造并且使用本公开内容。

图1A根据本公开内容的一些实施例，示出了具有在GLS中的支撑结构的示例性3D存储器件的平面图。

图1B根据本公开内容的一些实施例，示出了沿着A-B方向的在图1A中示出的3D存储器件的横截面视图。

图1C根据本公开内容的一些实施例，示出了沿着C-D方向的在图1A中示出的3D存储器件的横截面视图。

图2A根据本公开内容的一些实施例，示出了在制造过程的一个阶段处的示例性3D存储器件的平面图。

图2B根据本公开内容的一些实施例，示出了沿着A-B方向的在图2A中示出的3D存储器件的横截面视图。

图2C根据本公开内容的一些实施例，示出了沿着C-D方向的在图2A中示出的3D存储器件的横截面视图。

图2D根据本公开内容的一些实施例，示出了沿着J-K方向的在图2A中示出的3D存储器件的横截面视图。

图3A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图3B根据本公开内容的一些实施例，示出了沿着A-B方向的在图3A中示出的3D存储器件的横截面视图。

图3C根据本公开内容的一些实施例，示出了沿着C-D方向的在图3A中示出的3D存储器件的横截面视图。

图3D根据本公开内容的一些实施例，示出了沿着G-H方向的在图3A中示出的3D存储器件的横截面视图。

图4A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图4B根据本公开内容的一些实施例，示出了沿着A-B方向的在图4A中示出的3D存储器件的横截面视图。

图4C根据本公开内容的一些实施例，示出了沿着C-D方向的在图4A中示出的3D存储器件的横截面视图。

图4D根据本公开内容的一些实施例，示出了沿着G-H方向的在图4A中示出的3D存储器件的横截面视图。

图5A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图5B根据本公开内容的一些实施例，示出了沿着A-B方向的在图5A中示出的3D存储器件的横截面视图。

图5C根据本公开内容的一些实施例，示出了沿着C-D方向的在图5A中示出的3D存储器件的横截面视图。

图6A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图6B根据本公开内容的一些实施例，示出了沿着A-B方向的在图6A中示出的3D存储器件的横截面视图。

图6C根据本公开内容的一些实施例，示出了沿着C-D方向的在图6A中示出的3D存储器件的横截面视图。

图7A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图7B根据本公开内容的一些实施例，示出了沿着A-B方向的在图7A中示出的3D存储器件的横截面视图。

图8A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图8B根据本公开内容的一些实施例，示出了沿着A-B方向的在图8A中示出的3D存储器件的横截面视图。

图9A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图9B根据本公开内容的一些实施例，示出了沿着A-B方向的在图9A中示出的3D存储器件的横截面视图。

图9C根据本公开内容的一些实施例，示出了沿着L-M方向的在图9A中示出的3D存储器件的横截面视图。

图9D根据本公开内容的一些实施例，示出了沿着C-D方向的在图9A中示出的3D存储器件的横截面视图。

图9E根据本公开内容的一些实施例，示出了沿着E-F方向的在图9A中示出的3D存储器件的横截面视图。

图10A根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图10B根据本公开内容的一些实施例，示出了沿着A-B方向的在图10A中示出的3D存储器件的横截面视图。

图10C根据本公开内容的一些实施例，示出了沿着L-M方向的在图10A中示出的3D存储器件的横截面视图。

图10D根据本公开内容的一些实施例，示出了沿着C-D方向的在图10A中示出的3D存储器件的横截面视图。

图10E根据本公开内容的一些实施例，示出了沿着E-F方向的在图10A中示出的3D存储器件的横截面视图。

图11根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图12根据本公开内容的一些实施例，示出了在制造过程的另一阶段处的示例性3D存储器件的平面图。

图13A根据本公开内容的一些实施例，示出了示例性初始支撑结构的放大视图。

图13B根据本公开内容的一些实施例，示出了示例性支撑结构的放大视图。

图14A根据本公开内容的一些实施例，示出了用于形成具有在缝隙结构中的支撑结构的3D存储器件的示例性制造过程的流程图。

图14B根据本公开内容的一些实施例，示出了用于形成具有在缝隙结构中的支撑结构的3D存储器件的示例性制造过程的流程图。

本公开内容的实施例将参考附图进行描述。

具体实施方式

虽然讨论了特定的配置和排列，但应当理解的是，这是仅出于说明目的而完成的。相关领域技术人员将认识到，其它配置和排列可被使用而不偏离本公开内容的精神和范围。对相关领域技术人员将是显而易见的，本公开内容也可在各种其它应用中被采用。

要注意的是，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但不是每个实施例都一定包括特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，其将是在相关领域技术人员的知识内来结合其它实施例(不管是否被明确描述)来影响这样的特征、结构或特性的。

通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一个(a)”、“一(an)”和“所述(the)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，再一次地至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的因素集，并且替代地，可以允许不一定被明确描述的额外因素的存在。

如本文中使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的、针对组件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造过程或容限中的轻微变化。如本文中使用的，术语“大约”指示给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指示例如，给定量的值在值的10-30％(例如值的±10％、±20％或±30％)内变化。

如本文中使用的，阶梯结构指代包括至少两个水平表面(例如，沿着x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)的一组表面，使得每个水平表面毗连于从水平表面的第一边缘向上延伸的第一垂直表面，并且毗连于从水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”是指在一组毗连表面的高度上的垂直移动。在本公开内容中，术语“阶梯”和术语“台阶”是指阶梯结构的一个层并且被互换地使用。在本公开内容中，水平方向可以指代与衬底(例如，提供用于形成在其之上的结构的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，以及垂直方向可以指代垂直于结构的顶表面的方向(例如，z轴)。

在各种电子产品中广泛使用的NAND闪存器件是非易失性的、重量轻的、具有低功耗和良好的性能。当前，平面NAND闪存器件已经达到了它的存储限制。为了进一步增加存储容量并且减小每比特存储成本，已经提出了3D NAND存储器件。为了形成现有的3D NAND存储器件的过程常常包括下面的操作。首先，在衬底之上形成多个交织的牺牲层和绝缘层的堆叠体结构。形成在堆叠体结构中延伸的沟道孔。沟道孔的底部被蚀刻以形成在衬底中的凹坑。通过选择性外延生长在沟道孔的底部处形成外延部分。在沟道孔中形成导电地连接到外延部分的半导体沟道。牺牲层可以被移除并且利用导体层替代。导体层在3D NAND存储器件中充当字线。

现有的3D NAND存储器件常常包括多个存储块。相邻存储块常常被GLS分隔开，阵列公共源极(ACS)形成在所述GLS中。在形成现有3D NAND存储器件的制造方法中，GLS的特征尺寸易受波动的影响，这可能影响3D NAND存储器件的性能。

本公开内容提供具有在缝隙结构(例如，GLS)中的支撑结构的3D存储器件(例如，3D NAND存储器件)以及用于形成所述3D存储器件的方法。3D存储器件采用将缝隙结构划分成多个缝隙开口的一个或多个支撑结构，在多个缝隙开口中形成源极触点。支撑结构各自与相邻的存储块接触，在形成导体层/部分和源极触点期间提供对3D存储器件的整个结构的支撑。3D存储器件于是不易受在制造过程期间的变形或损坏的影响。支撑结构均包括划分结构和在划分结构之下的多个交织的导体部分和绝缘部分。划分结构可以跨越在存储堆叠体的顶部分中的相邻存储块延伸并且连接所述相邻存储块，并且多个交织的导体部分和绝缘部分可以分别与相邻存储块的交织的导体层和绝缘层相接触。在一些实施例中，支撑结构的导体部分和相邻存储块的导体层通过由相同的沉积工艺形成的。通过应用本公开内容的结构和方法，在缝隙结构和源极触点的形成期间相邻存储块是通过支撑结构来连接的，3D存储器件因此较不可能在制造过程期间变形。缝隙结构的特征尺寸不太易受波动的影响。

图1A根据一些实施例，示出了示例性3D存储器150的平面图。图1B示出了沿着A-B方向的图1A中所示的3D存储器件的横截面视图。图1C示出了沿着C-D方向的图1A中所示的3D存储器件的横截面视图。如图1A中所示，3D存储器件150可以被划分成核心区31和阶梯区32，例如，沿着y方向。在核心区31中可以形成沟道结构和支撑柱。在阶梯区32中可以形成在导体层与外部电路(例如，接触插塞)之间的阶梯和电连接。核心区31可以包括沿着x方向延伸的一个或多个(例如，一对)第一源极区23。在每个第一源极区23中可以形成第一源极结构。沟道区41(其中形成多个沟道结构和存储单元)可以位于相邻的第一源极区23之间。在一些实施例中，沟道区41可以由沿着x方向延伸的一个或多个第二源极区22划分成多个块区21。在每个块区21中可以形成存储块，以及在每个第二源极区22中可以形成第二源极结构。

如图1A-图1C中所示，3D存储器件150可以包括衬底100、缓冲氧化物层101和在缓冲氧化物层101之上的堆叠结构11。在块区21中，堆叠结构11可以包括在缓冲氧化物层101之上交织的多个导体层和多个绝缘层104。在一些实施例中，多个导体层可以包括具有多个顶部选择导体层的顶部导体层129、具有多个底部选择导体层的底部导体层128、和在顶部导体层129与底部导体层128之间的控制导体层127。堆叠结构11还可以包括覆盖多个导体层(即，127-129)和绝缘层104的电介质包覆层105。在块区21中，堆叠结构11还可以包括沿着垂直方向(例如，z方向)从电介质包覆层105的顶表面延伸到衬底100内的多个沟道结构140。每个沟道结构140可以包括在底部分处的外延部分115、在顶部分处的漏极结构120和在外延部分115与漏极结构120之间的半导体沟道119。半导体沟道119可以包括存储膜116、半导体层117和电介质核心118。外延部分115可以接触并且导电地连接到衬底100，以及半导体沟道119可以接触并且导电地连接到漏极结构120和外延部分115。多个存储单元可以由半导体沟道119和控制导体层127形成。在阶梯区32中，堆叠结构11可以包括在绝缘体130中的多个接触插塞131，并且每个接触插塞131与相应的导体层(例如，127、128或129)和外围电路(未示出)相接触。接触插塞131可以将字线电压施加在所连接的导体层上。

第一源极结构可以形成在第一源极区23中以沿着x方向在核心区31和阶梯区32中延伸。第一源极结构可以包括在绝缘结构137中的源极触点126。第二源极结构可以形成在第二源极区22中以沿着x方向在核心区31和阶梯区32中延伸。第二源极结构可以包括多个源极触点125，每个源极触点125在相应的绝缘结构136中。形成在(例如，同一第二源极结构的)一个第二源极区22中的源极触点125和相应的绝缘结构136可以是沿着x方向对齐的。第一和第二源极结构可以各自穿过堆叠结构11垂直地延伸并且接触衬底100，通过衬底100将源极电压施加在存储单元上。3D存储器件150可以包括沿着x方向对齐的并且将第二源极结构划分成多个源极触点125的一个或多个支撑结构152，源极触点125各自在相应的绝缘结构136中。在一些实施例中，支撑结构152包括连接相邻存储块(或块区21)和多个交织的导体部分(例如，127-0和128-0)的划分结构112和在划分结构112之下的绝缘部分104-0。支撑结构152可以在第二源极结构和导体层(例如，127-129)的形成期间提供对3D存储器件150的支撑。在一些实施例中，可以在沟道区41中形成与第一源极结构和第二源极结构平行地延伸的一个或多个切割结构111。切割结构111可以将顶部导体层129划分成充当顶部选择栅极电极的多个顶部选择导体层。

衬底100可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)或任何其它适当的材料。在一些实施例中，衬底100是经薄化的衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合来进行薄化的。在一些实施例中，衬底100包括硅。

沟道结构140可以形成阵列，并且可以各自在衬底100之上垂直地延伸。沟道结构140可以穿过多个对延伸，每个对包括导体层(例如，127、128或129)和绝缘层104(在本文被称为“导体/绝缘层对”)。在一些实施例中，缓冲氧化物层101在衬底100与堆叠结构11之间形成。至少在沿着水平方向(例如，x方向和/或y方向)的一侧上，堆叠结构11可以包括(例如，在阶梯区32中的)阶梯结构。在堆叠结构11中的导体/绝缘层对的数量(例如，32、64、96或128)确定在3D存储器件150中的存储单元的数量。在一些实施例中，在堆叠结构11中的导体层(例如，127-129)和绝缘层104在块区21中沿着垂直方向交替地排列。导体层(例如，127-129)可以包括导电材料，包括但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层104可以包括电介质材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，缓冲氧化物层101和电介质包覆层105各自包括电介质材料，诸如氧化硅。在一些实施例中，顶部导体层129包括充当顶部选择栅极电极的多个顶部选择导体层。控制导体层127可以充当选择栅极电极并且形成具有交叉沟道结构140的存储单元。在一些实施例中，底部导体层128包括充当底部选择栅极电极的多个底部选择导体层。顶部选择栅极电极和底部选择栅极电极可以分别被施加有期望电压以选择期望的存储块/指状存储区/存储页面。

如图1B中所示，沟道结构140可以包括垂直地延伸穿过堆叠结构11的半导体沟道119。半导体沟道119可以包括填充有沟道形成结构(例如，半导体材料(例如，作为半导体层117)和电介质材料(例如，作为存储膜116))的沟道孔。在一些实施例中，半导体层117包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储膜116是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。半导体沟道119的沟道孔的剩余空间可以部分地或全部被填充有包括电介质材料(诸如氧化硅)的电介质核心118。半导体沟道119可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，电介质核心118、半导体层117、隧穿层、存储层和阻挡层是以这个顺序从立柱的中心朝着外表面径向地排列的。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氮化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

在一些实施例中，沟道结构140还包括在沟道结构140的下部分处(例如，底部的下端处)的外延部分115(例如，半导体插塞)。如在本文使用的，当衬底100位于3D存储器件150的最低平面中时，组件(例如，沟道结构140)的“上端”是在垂直方向上更远离衬底100的端部，以及组件(例如，沟道结构140)的“下端”是在垂直方向上更接近衬底100的端部。外延部分115可以包括在任何适当的方向上从衬底100外延地生长的半导体材料，诸如硅。要理解的是，在一些实施例中，外延部分115包括单晶硅，与衬底100相同的材料。换句话说，外延部分115可以包括从衬底100生长的外延地生长的半导体层。外延部分115还可以包括与衬底100不同的材料。在一些实施例中，外延部分115包括硅、锗和硅锗中的至少一项。在一些实施例中，外延部分115的一部分在衬底100的顶表面之上并且与半导体沟道119相接触。外延部分115可以导电地连接到半导体沟道119。在一些实施例中，外延部分115的顶表面位于底部绝缘层104(例如，在堆叠结构11的底部处的绝缘层)的顶表面与底表面之间。

在一些实施例中，沟道结构140还包括在沟道结构140的上部分中(例如，上端处)的漏极结构120(例如，沟道插塞)。漏极结构120可以与半导体沟道119的上端相接触并且可以导电地连接到半导体沟道119。漏极结构120可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括填充有Ti/TiN或Ta/TaN作为粘附层和钨作为导电材料的开口。通过在3D存储器件150的制造期间覆盖半导体沟道119的上端，漏极结构120可以充当蚀刻停止层以防止对在半导体沟道119中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。

如图1A中所示，第一源极区23和第二源极区22可以将沟道区41划分成多个块区21，块区21可以被一个或多个切割结构111进一步划分以形成多个指状存储区。可以在每个存储块/指状存储区中形成多个沟道结构140(例如，存储单元)。在一些实施例中，第一源极区23、第二源极区22和切割结构111可以沿着x方向延伸。在一些实施例中，切割结构111可以在沟道区41中沿着x方向延伸，以及第一源极区23和第二源极区22可以在核心区31和阶梯区32中横向地延伸。在块区21(即，存储块)中的切割结构111的数量可以从0到n变动，n为适当的正整数。n的数量应当基于3D存储器件150的设计和/或制造来确定，并且不应当受到本公开内容的实施例限制。为了说明目的，在本公开内容中n等于1。

在一些实施例中，切割结构111包括适当的电介质材料，诸如氧化硅、氮化硅和氮氧化硅中的一项或多项，并且将相应的块区21(或存储块)划分成指状存储区的对。特别地，切割结构111可以垂直地(例如，沿着z方向)延伸到顶部绝缘层104(即，在顶部导体层129之下的绝缘层104)内。在一些实施例中，切割结构111的底表面111在顶部绝缘层104的顶表面与底表面之间。在一些实施例中，切割结构111将顶部导体层129划分成多个顶部选择导体层。电压可以施加在一个或多个顶部选择导体层上以选择期望的指状存储区/存储页面/存储块。

在一些实施例中，第一源极结构包括沿着x方向延伸的在绝缘结构137中的源极触点126。源极触点126可以与衬底100相接触并且形成用于将源极电压施加在存储单元上的与衬底100的导电连接。在一些实施例中，源极触点126包括多晶硅、硅化物、锗、硅锗、铜、铝、钴和钨中的一项或多项。在一些实施例中，绝缘结构137包括氧化硅、氮化硅和氮氧化硅中的一项或多项。在一些实施例中，绝缘体130包括适当的电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，接触插塞131各自与相应的导体层(例如，127、128或129)相接触并且导电地连接。接触插塞131可以包括多晶硅、硅化物、锗、硅锗、铜、铝、钴和钨中的一项或多项。

在一些实施例中，第二源极结构包括各自在相应的绝缘结构136中的多个源极触点125。源极触点125和绝缘结构136的材料可以与源极触点126和绝缘结构137相似或相同，并且描述因此不在本文重复。至少一个支撑结构152可以形成在源极触点125的对(和绝缘结构136的对)之间并且与相邻块区21(或存储块)相接触。如图1B和图1C中所示，支撑结构152可以包括划分结构112和在划分结构112之下的多个交织的导体部分(例如，127-0和128-0)和绝缘部分104-0。导体部分(例如，127-0和128-0)和绝缘部分104-0可以沿着y方向分别与在相邻块区21(或存储块)中的同一层次的导体层(例如，127和128)和绝缘层104相接触(例如，连接到导体层(例如，127和128)和绝缘层104)。在一些实施例中，导体部分(例如，127-0和128-0)和绝缘部分104-0与沿着x方向在相应的第二源极区22中的任何块区21(或存储块)的导体层(例如，127和128)和绝缘层104分离。在一些实施例中，3D存储器件150包括沿着x方向对齐的多个支撑结构152以将第二源极结构划分成多个源极触点125，每个源极触点125在相应的绝缘结构136中。如图1A-图1C中所示，多个支撑结构152可以沿着x方向将第二源极结构划分成多个分离的源极触点125和绝缘结构136。多个支撑结构152还可以沿着y方向连接相邻块区21的导体层(例如，127和128)和绝缘层104。在一些实施例中，可以在沟道区41中形成支撑结构152。

在一些实施例中，划分结构112包括具有足够的硬度和强度的适当材料，并且可以用作蚀刻掩模以用于在形成第二源极结构之前形成缝隙结构。划分结构112的材料也可以维持栅极替换过程以用于形成导体层(例如，127-129)和导体部分(例如，127-0和128-0)。在一些实施例中，划分结构112包括氧化硅、氮化硅和/或氮氧化硅中的一项或多项。在一些实施例中，划分结构112和切割结构111可以包括相同的材料，例如，氧化硅。在一些实施例中，导体部分(例如，127-0和128-0)和绝缘部分104-0可以包括与在相邻块区21(或存储块)中的同一层次的相应的导体层(例如，127和128)和绝缘部分104相同的材料。在一些实施例中，划分结构112的底表面在顶部绝缘层104的顶表面与底表面之间。在一些实施例中，划分结构112的深度和切割结构111的深度可以是沿着z轴相同的，例如，从电介质包覆层145的顶表面到在顶部绝缘层104中的同一层次。

划分结构112沿着y方向的宽度可以等于或大于第二源极结构沿着y方向的宽度。图13B示出了划分结构112、相邻源极触点125和相邻绝缘结构136的放大平面图1320。如图13B中所示，划分结构112沿着y方向的宽度d2等于或大于第二源极结构(或绝缘结构136)沿着y方向的宽度d1。在一些实施例中，d2大于d1。在一些实施例中，d2等于或大于d1，防止支撑结构152(或交织的导体部分(例如，127-0和128-0)和绝缘部分104-0)与相邻存储块分离。细节如下被描述。

3D存储器件150可以是单片3D存储器件的部分。术语“单片”意指3D存储器件的组件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储阵列器件处理的卷积，制造遇到额外的限制。例如，存储阵列器件(例如，NAND沟道结构)的制造受到与在同一衬底上已经形成或将形成的外围器件相关联的热预算约束。

可选地，3D存储器件150可以是非单片3D存储器件的部分，其中组件(例如，外围器件和存储阵列器件)可以分开地形成在不同的衬底上并且随后例如以面对面方式被键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持作为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于促进3D存储器件150的操作的任何适当的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并且面向下朝着存储阵列器件(例如，NAND存储串)以用于混合键合。要理解的是，在一些实施例中，存储阵列器件衬底(例如，衬底100)被翻转并且面向下朝着外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底100)可以是经薄化的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段制程(BEOL)互连可以形成在经薄化的存储阵列器件衬底的背面上。

根据一些实施例，图2-图4、图7和图9-图12示出了形成3D存储器件150的制造过程，以及图14A示出了制造过程的流程图1400。

在过程开始时，形成交织的多个初始绝缘层和多个初始牺牲层的堆叠结构(操作1402)。图2A-图2D示出了对应的结构200。

如图2A-图2D中所示，在衬底100之上形成具有交织的初始绝缘层104i和初始牺牲层103i的电介质堆叠体的堆叠结构11。初始牺牲层103i可以用于随后形成控制导体层127。堆叠结构11还可以包括分别用于随后形成顶部导体层129和底部导体层128的顶部初始牺牲层106i和底部初始牺牲层105i。在一些实施例中，堆叠结构11包括在初始牺牲层(例如，103i、105i和106i)和初始绝缘层104i之上的电介质包覆层145。3D存储器件150可以包括用于形成沟道结构140和支撑柱(未示出)的核心区31，以及用于形成阶梯和在阶梯上的接触插塞(例如，131)的阶梯区32。核心区31可以包括用于形成沟道结构140的沟道区41。在一些实施例中，沟道区41可以在第一源极区23之间。一个或多个第二源极区22可以随后在第一源极区23之间形成，以及块区21可以各自位于第一源极区23与第二源极区22之间或位于第二源极区22之间。

堆叠结构11可以具有阶梯结构，如图2D中所示。可以通过使用蚀刻掩模(例如，在材料堆叠体之上的图案化PR层)来重复地蚀刻包括多个交织的牺牲材料层和绝缘材料层的材料堆叠体来形成阶梯结构。可以通过将牺牲材料的层和绝缘材料的层交替地沉积在缓冲氧化物层101之上来形成交织的牺牲材料层和绝缘材料层，直到达到期望数量的层为止。在一些实施例中，绝缘材料层被沉积在缓冲氧化物层之上，以及绝缘材料层被沉积在牺牲材料层之上，等等。牺牲材料层和绝缘材料层可以具有相同或不同的厚度。在一些实施例中，牺牲材料层和下面的绝缘材料层被称为电介质对107。在一些实施例中，一个或多个电介质对107可以形成一个层次/阶梯。在阶梯结构的形成期间，PR层被修剪(例如，从材料堆叠体的边界、常常从所有方向递增地和向内蚀刻)并且用作用于蚀刻材料堆叠体的被暴露部分的蚀刻掩模。修剪的PR的数量可以是与阶梯的尺寸直接相关的(例如，决定性的)。可以使用适当的蚀刻(例如，非等向性干蚀刻，诸如湿蚀刻)来获得PR层的修剪。可以连续地形成和修剪一个或多个PR层，以用于形成阶梯结构。在PR层的修剪之后，可以使用适当的蚀刻剂来蚀刻每个电介质对107以移除牺牲材料层和下方的绝缘材料层这两者的一部分。经蚀刻的牺牲材料层和绝缘材料层可以形成初始牺牲层(例如，103i、105i和106i)和初始绝缘层104i。可以随后移除PR层。

绝缘材料层和牺牲材料层在随后的栅极更换过程期间可以具有不同的蚀刻选择性。在一些实施例中，绝缘材料层和牺牲材料层包括不同的材料。在一些实施例中，绝缘材料层包括氧化硅，以及绝缘材料层的沉积包括化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和溅射中的一项或多项。在一些实施例中，牺牲材料层包括氮化硅，以及绝缘材料层的沉积包括通过CVD、PVD、ALD和溅射中的一项或多项。在一些实施例中，牺牲材料层和绝缘材料层的蚀刻包括一种或多种适当的非等向性蚀刻工艺，例如干蚀刻。

返回参考图14A，多个支撑开口被形成为沿着横向方向对齐，支撑开口的长度小于源极结构的长度(操作1404)。可选地，形成沿着横向方向延伸的切割开口。图3A-图3D示出了对应的结构300。

如图3A-图3D中所示，在第二源极区22中形成至少一个支撑开口109。在一些实施例中，在每个第二源极区22中沿着x方向形成彼此分离的多个支撑开口109。沿着x方向，支撑开口109的长度可以小于要形成的第二源极结构的长度(或第二源极区22或在其中形成第二源极结构的缝隙结构的长度)。多个支撑开口109可以具有相同或不同的尺寸。在一些实施例中，多个支撑开口109可以具有沿着x-y平面的相同形状和尺寸，以及沿着z方向的相同深度。沿着y方向，支撑开口109的宽度可以大于或等于第二源极区22的宽度。在一些实施例中，支撑开口109的底表面可以在顶部初始绝缘层104i(例如，在顶部初始牺牲层106i之下的初始绝缘层104i)的顶表面与底表面之间。可以执行适当的图案化工艺(例如，蚀刻工艺，诸如干蚀刻和/或湿蚀刻)以形成支撑开口109。

在一些实施例中，通过形成支撑开口110的相同图案化/蚀刻工艺可以形成沿着x方向延伸的一个或多个切割开口108。沿着x方向，切割开口108的长度可以与沟道区41(例如，或核心区31)沿着x方向的长度相同。在一个块区21中可以形成一个或多个切割开口108，例如，这取决于要在存储块中形成的指状存储区的数量。在一些实施例中，切割开口108的底表面可以在顶部初始绝缘层104i(例如，在顶部初始牺牲层106i之下的初始绝缘层104i)的顶表面与底表面之间。在一些实施例中，支撑开口109的深度与切割开口108沿着垂直方向的深度相同，例如，支撑开口109和切割开口108的底表面在顶部初始绝缘层104i的相同层次上。

返回参考图14A，支撑开口被填充有电介质材料以形成连接相邻块区的划分结构(操作1406)。可选地，任何切割开口被填充有电介质材料以在相应块区中形成切割结构。图4A-图4D示出了对应的结构400。

如图4A-图4D中所示，支撑开口109可以被填充有适当的材料以形成划分结构112。划分结构112可以具有足够的硬度和强度以充当用于在形成第二源极结构之前形成缝隙结构的蚀刻掩模。划分结构112还可以维持栅极替换过程以用于形成导体层(例如，127-129)和导体部分(例如，127-0和128-0)。在一些实施例中，划分结构112可以包括与牺牲层不同的材料，使得划分结构112在牺牲层被蚀刻掉的栅极替换过程期间具有很少或没有损坏。在一些实施例中，划分结构112包括氧化硅、氮化硅和/或氮氧化硅中的一项或多项。可以通过适当的沉积工艺，诸如CVD、ALD、PLD、溅射或其组合来沉积划分结构112。可选地，可以使用相同的沉积工艺来利用填充支撑开口109的相同材料填充切割开口108。可以形成沿着x方向延伸的切割结构111。

返回参考图14A，形成多个沟道结构(操作1408)。图7A和图7B示出了对应的结构700。

如图7A和图7B中所示，在沟道区41中(例如，在每个块区21中)可以形成多个沟道结构140。可以穿过堆叠结构11垂直地延伸形成多个沟道孔。在一些实施例中，穿过交织的初始牺牲层(103i、105i和106i)和初始绝缘层104i形成多个沟道孔。可以通过使用诸如图案化的PR层的蚀刻掩模来执行非等向性蚀刻工艺以移除堆叠结构11的部分并且暴露衬底100来形成多个沟道孔。在一些实施例中，沿着y方向在划分结构112的每侧上形成多个沟道孔。在一些实施例中，在每个块区21中形成多个沟道孔。通过在衬底100之上形成沟道孔的相同蚀刻工艺和/或通过单独的凹坑蚀刻工艺可以在每个沟道孔的底部处形成暴露衬底100的顶部分的凹进区。在一些实施例中，在每个沟道孔的底部处，例如，在凹进区之上可以形成半导体插塞。可以通过外延生长工艺和/或沉积工艺来形成半导体插塞。在一些实施例中，半导体插塞是通过外延生长来形成的，并且被称为外延部分115。可选地，可以执行凹坑蚀刻(例如，干蚀刻和/或湿蚀刻)以移除在沟道孔的侧壁上的过量半导体材料和/或控制在期望位置处的外延部分115的顶表面。在一些实施例中，外延部分115的顶表面位于底部初始绝缘层104i的顶表面与底表面之间。

在一些实施例中，通过执行适当的蚀刻工艺，例如非等向性蚀刻工艺(例如，干蚀刻)和/或等向性蚀刻工艺(湿蚀刻)来形成沟道孔。在一些实施例中，外延部分115包括通过从衬底100外延地生长而形成的单晶硅。在一些实施例中，外延部分115包括通过沉积工艺形成的多晶硅。外延地生长的外延部分115的形成可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。所沉积的外延部分115的形成可以包括但不限于CVD、PVD和/或ALD。

在一些实施例中，半导体沟道119被形成在沟道孔中的外延部分115之上并且接触所述外延部分115。半导体沟道可以包括具有存储膜116(例如，包括阻挡层、存储层和隧穿层)的沟道形成结构、在外延部分115之上形成并且连接外延部分115的半导体层117、以及填满沟道孔的其余部分的电介质核心118。在一些实施例中，首先沉积存储膜116以覆盖沟道孔的侧壁和外延部分115的顶表面，以及随后将半导体层117沉积在存储膜116之上和外延部分115上面。阻挡层、存储层和隧穿层可以随后使用一种或多种薄膜沉积工艺以这个顺序被沉积，诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合，以形成存储膜116。随后可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来在将半导体层117沉积在隧穿层上。在一些实施例中，在半导体层117(诸如氧化硅)的沉积之后通过沉积电介质材料来将电介质核心118填充在沟道孔的剩余空间中。

在一些实施例中，在每个沟道孔的上部分中形成漏极结构120。在一些实施例中，可以通过CMP、研磨、湿蚀刻和/或干蚀刻来移除在堆叠结构11的顶表面上和在每个沟道孔的上部分中的存储膜116、半导体层117和电介质核心118的部分以在沟道孔的上部分中形成凹部，使得半导体沟道的顶表面可以在电介质包覆层105的顶表面与底表面之间。随后可以通过经由一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)将导电材料(诸如金属)沉积到凹部内来形成漏极结构120。从而形成沟道结构140。随后可以通过半导体沟道119和控制导体层127的交叉来形成多个存储单元。可选地，执行平面化工艺(例如，干/湿蚀刻和/或CMP)以移除在堆叠结构11的顶表面上的任何过量材料。

返回参考图14A，多个划分结构可以用作蚀刻掩模以形成具有由多个划分结构划分的多个缝隙开口的缝隙结构(操作1410)。图9A-图9E示出了对应的结构900。

如图9A-图9E所示，可以在沿着x方向延伸的第二源极区22中形成具有多个缝隙开口的缝隙结构123。沿着x方向，相邻缝隙开口可以通过划分结构112分离，并且堆叠结构11的剩余部分被划分结构112覆盖并且在划分结构112之下。缝隙开口可以垂直地延伸穿过堆叠结构11并且暴露衬底100。经图案化/蚀刻的初始牺牲层形成在块区21中的多个牺牲层和被划分结构112覆盖并且在划分结构112之下的多个牺牲部分。每个牺牲部分可以沿着y方向与在相邻块区21中的同一层次的牺牲层接触，例如连接到在相邻块区21中的同一层次的牺牲层。经图案化/蚀刻的初始绝缘层104形成在块区21中的多个绝缘层104和由划分结构112覆盖并且在划分结构112之下的多个绝缘部分104-0。每个绝缘部分104-0可以沿着y方向与在相邻块区21中的同一层次的绝缘层104接触，例如连接到在相邻块区21中的同一层次的绝缘层104。多个绝缘部分104-0和多个牺牲部分可以从在相应的划分结构112之下延伸到衬底100与彼此交织。

划分结构112沿着y方向的宽度可以等于或大于相应缝隙结构123(例如，相邻缝隙开口)沿着y方向的宽度。图13A示出了划分结构112和相邻缝隙开口的放大平面图1310。如图13A中所示，划分结构112沿着y方向的宽度d2可以等于或大于缝隙结构123沿着y方向的宽度d1。在一些实施例中，d2大于d1。在一些实施例中，d2等于或大于d1防止交织的牺牲部分和绝缘部分104-0在缝隙结构123的形成期间与相邻块区21分离。也就是说，划分结构112可以在缝隙结构123的形成期间保持相邻存储块通过交织的牺牲部分和绝缘部分104-0被连接。在一些实施例中，划分结构112用作蚀刻掩模，并且非等向性蚀刻工艺(例如，干蚀刻)被执行以移除在第二源极区22中的堆叠结构11的部分以形成缝隙结构123。在第二源极区22中的堆叠结构11的剩余部分可以形成交织的牺牲部分和绝缘部分。划分结构112和下面的交织的牺牲部分和绝缘部分104-0可以形成初始支撑结构。

返回参考图9A-图9E，在一些实施例中，可以通过形成缝隙结构123的缝隙开口的相同图案化/蚀刻工艺在第一源极区23中形成一个或多个其它缝隙结构124。例如，具有单个缝隙开口的每个其它缝隙结构124可以沿着x方向延伸并且穿过堆叠结构11以暴露衬底100。在一些实施例中，其它缝隙结构124可以在核心区31和阶梯区32中延伸。

返回参考图14A，形成多个导体层、多个存储块和连接相邻存储块的多个支撑结构(操作1412)。图9A-图9E示出了对应的结构。

如图9A-图9E所示，可以移除在块区21中的牺牲层和在第二源极区22中保留的牺牲部分以形成多个横向凹部，并且可以沉积适当的导体材料以填满横向凹部，形成在块区21中的多个导体层(例如，127-129)和在第二源极区22中的多个导体部分(例如，127-0和128-0)。可以形成具有划分结构112和下面的交织的导体部分(例如，127-0和128-0)和绝缘部分104-0的支撑结构152。控制导体层127可以与半导体沟道119交叉并且在每个块区21中形成多个存储单元，块区21形成存储块。在一些实施例中，在块区21中的顶部牺牲层可以形成顶部导体层129，以及在块区21中的底部牺牲层可以形成底部导体层128。在一些实施例中，初始支撑结构可以形成支撑结构152。

导体材料可以包括钨、铝、铜、钴、硅化物和多晶硅中的一项或多项。可以执行适当的等向性蚀刻工艺(例如，湿蚀刻)以移除牺牲层和牺牲部分，并且形成多个横向凹部。可以执行适当的沉积工艺，诸如CVD、PVD、ALD和/或溅射，以将导体材料沉积到横向凹部内以形成导体层(例如，127-129)和导体部分(例如，127-0和128-0)。

返回参考图14A，在每个缝隙结构中形成源极结构(操作1414)。图10A-图10E示出了对应的结构1000。

如图10A-图10E中所示，可以在缝隙结构123的每个缝隙开口中形成绝缘结构136，以及可以在相应的绝缘结构136中形成源极触点125。在每个第二源极区22中的绝缘结构136和源极触点125可以形成第二源极结构。可以在每个其它缝隙结构124中形成绝缘结构137，以及可以在每个其它缝隙结构124中形成源极结构126。绝缘结构137和相应的源极触点126可以形成第一源极结构。支撑结构152可以沿着x方向将相邻源极触点125和绝缘结构136分离，并且可以沿着y方向连接相邻存储块。在一些实施例中，绝缘结构136和137包括氧化硅，并且是通过CVD、PVD、ALD和溅射中的一项或多项来沉积的。可以执行凹坑蚀刻以移除在相应的缝隙结构的底部处的绝缘结构136和137的部分以暴露衬底100。在一些实施例中，源极触点125和126各自包括钨、铝、铜、钴、硅化物和多晶硅中的一项或多项，并且执行适当的沉积工艺(例如，CVD、PVD、ALD和溅射中的一项或多项)以将源极触点125和126沉积到相应的缝隙结构内。

返回参考图14A，在阶梯区中形成绝缘体并且在绝缘体中形成一个或多个接触插塞以接触导体层(操作1416)。图11和图12示出了对应的结构1100和1200。

如图11和图12所示，可以在阶梯区32中形成绝缘体130以覆盖阶梯(例如，导体层127-129)并且使接触插塞131与彼此绝缘。在绝缘体130中形成一个或多个接触插塞131以接触导体层127-129并且形成与导体层127-129的导电连接。在一些实施例中，绝缘体130包括氧化硅，并且是通过CVD、PVD、ALD和溅射中的一项或多项来沉积的。可以执行适当的非等向性蚀刻工艺(例如，干蚀刻)以形成穿过绝缘体130的一个或多个插塞开口并且暴露一个或多个导体层(例如，127、128和/或129)。沉积适当的导电材料(例如，钨)以填满插塞开口。在一些实施例中，在一个导体层(例如，127、128和/或129)上形成至少一个接触插塞。可选地，执行平面化工艺(例如，CMP和/或凹坑蚀刻)以移除在堆叠结构11之上的，例如来自各种结构的形成的任何过量材料。

根据一些实施例，图2、图5、图6和图8-图12示出了形成3D存储器件150的另一制造过程，以及图14B示出了制造过程的流程图1450。不同于在图2-图4、图7和图9-图12中所示的制造过程，一个或多个初始划分结构被形成并且被蚀刻以形成一个或多个划分结构。为了易于说明，不在描述中重复在图2-图4、图7和图9-图12中所示的相同或相似的操作。

在过程开始时，形成交织的多个初始绝缘层和多个初始牺牲层的堆叠结构(操作1452)。图2A-图2D示出了对应的结构200。制造过程和结构200的描述可以参考操作1402的描述且不在本文重复。

返回参考图14B，可以形成沿着横向方向延伸的支撑开口，支撑开口的长度等于源极结构的长度(操作1454)。可选地，形成沿着横向方向延伸的切割开口。图5A-图5C示出了对应的结构500。

如图5A-图5D所示，在第二源极区22中形成支撑开口110。沿着x方向，支撑开口110的长度可以等于要形成的第二源极结构的长度(或第二源极区22或在其中形成第二源极结构的缝隙结构的长度)。沿着y方向，支撑开口109的宽度可以大于或等于第二源极区22的宽度。在一些实施例中，支撑开口110的底表面可以在顶部初始牺牲层106i之下的第一初始绝缘层104i(例如，初始绝缘层104i)的顶表面与底表面之间。可选地，在块区21中形成一个或多个切割开口108。支撑开口110和任何切割开口108的制造可以参考图3A-图3D中所示的支撑开口109和切割开口108的制造且不在本文重复。在一些实施例中，支撑开口110的深度与切割开口108沿着垂直方向的深度相同，例如，支撑开口110和切割开口108的底表面位于与顶部初始绝缘层104i的相同层次上。

返回参考图14B，支撑开口被填充有电介质材料以形成连接相邻块区的初始划分结构(操作1456)。可选地，任何切割开口被填充有电介质材料以形成在块区中的切割结构。图6A-图6C示出了对应的结构600。

如图6A-图6C中所示，可以沉积电介质材料以填满支撑开口110并且形成初始划分结构113。在一些实施例中，初始划分结构113位于相邻块区21之间。在一些实施例中，初始划分结构113的长度等于第二源极结构或要形成的缝隙结构的长度。任何切割开口可以被填充有电介质材料以形成在相应的块区中的切割结构111。形成初始划分结构113和任何切割结构111的电介质材料的沉积，可以参考图4A-图4C中所述的划分结构112和切割结构111的形成且不在本文重复。

返回参考图14B，可以形成多个沟道结构(操作1458)。图8A和图8B示出了对应的结构800。

如图8A和图8B中所示，可以在沟道区41中形成多个沟道结构140。在一些实施例中，沿着y方向在初始划分结构113的每侧上形成至少一个沟道结构140。在一些实施例中，在每个块区21中形成多个沟道结构140。沟道结构140的形成可以参考图7A和图7B中所述的沟道结构140的形成且不在本文重复。

返回参考图1460，形成具有划分结构的初始支撑结构(操作1460)。可以移除初始划分结构的部分以形成划分结构，并且划分结构可以用作蚀刻掩模以移除堆叠结构的部分并且形成初始支撑结构。图9A-图9E示出了对应的结构900。

如图9A-图9E中所示，可以移除初始划分结构113的部分以形成沿着x方向排列的一个或多个划分结构112并且暴露堆叠结构11。在一些实施例中，顶部初始绝缘层104i被暴露。划分结构112可以用作蚀刻掩模以移除在第二源极区22中暴露的堆叠结构11的部分以形成具有暴露衬底100的多个分离的缝隙开口的缝隙结构123。可以使用相同的图案化/蚀刻工艺或不同的图案化/蚀刻工艺来图案化/蚀刻初始划分结构113和堆叠结构11。例如，可以首先图案化初始划分结构113以形成划分结构112，并且可以执行不同的蚀刻工艺以移除堆叠结构11的被暴露部分，并且形成缝隙结构123的缝隙开口和一个或多个初始支撑结构。替代地，可以使用相同的蚀刻工艺来图案化初始划分结构113和在初始划分结构113之下的堆叠结构11的部分以形成缝隙结构123的缝隙开口和一个或多个初始支撑结构。在一些实施例中，使用相同的蚀刻工艺来图案化初始划分结构113和堆叠结构11以减少图案化操作的步骤和时间。可以使用一个或多个适合的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)来图案化/蚀刻初始划分结构113和堆叠结构11。初始支撑结构的细节可以参考流程图1400的在图9A-图9E中所述的初始支撑结构的描述且不在本文重复。

返回参考图14B，形成多个导体层、多个存储块和支撑结构(操作1462)，并且在每个缝隙结构中形成源极结构(操作1464)。在阶梯区中形成绝缘体和接触插塞(操作1466)。图9-图12示出了对应的结构900-1200。操作1462-1466的详细描述可以参考操作1412-1416的描述且不在本文重复。

在一些示例中，3D存储器件包括存储堆叠体，存储堆叠体具有在存储堆叠体中横向延伸的交织的多个导体层和多个绝缘层。3D存储器件还包括垂直地延伸穿过存储堆叠体到衬底内的多个沟道结构，多个沟道结构和多个导体层与彼此交叉并且形成多个存储单元。3D存储器件还包括在存储堆叠体中垂直地和横向地延伸并且将多个存储单元划分成至少一个存储块的至少一个缝隙结构，至少一个缝隙结构各自包括多个缝隙开口和在相邻缝隙开口之间的支撑结构。支撑结构可以与相邻存储块接触并且接触衬底。3D存储器件还包括具有在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点的源极结构。

在一些实施例中，支撑结构垂直地延伸穿过存储堆叠体到衬底，并且是通过相邻源极触点的相应绝缘间隔体与相邻源极触点绝缘的。

在一些实施例中，支撑结构包括在交织的多个导体部分和多个绝缘部分之上的划分结构。划分结构可以横向地延伸以连接相邻存储块并且垂直地延伸到存储堆叠体的第一绝缘层内。交织的多个导体部分和多个绝缘部分各自与来自相邻存储块的同一层次的对应的导体层和对应的绝缘层接触。

在一些实施例中，沿着垂直于至少一个缝隙结构沿着其延伸的横向方向的另一横向方向，划分结构的宽度大于或等于相邻缝隙开口中的每个缝隙开口的宽度。

在一些实施例中，划分结构包括氧化硅、氮化硅或氮氧化硅中的至少一项。

在一些实施例中，多个导体部分包括钨、铝、铜、钴、硅化物或多晶硅中的至少一项。在一些实施例中，多个绝缘部分包括氧化硅、氮化硅或氮氧化硅中的至少一项。

在一些实施例中，多个导体部分和相邻存储块的导体层由相同的材料制成，多个绝缘部分和相邻存储块的绝缘层由相同的材料制成。

在一些实施例中，源极触点各自包括钨、铝、铜、钴、硅化物或多晶硅中的至少一项。

在一些实施例中，3D存储器件还包括平行于在至少一个存储块中的缝隙结构横向地和垂直地延伸并且将至少一个存储块划分成多个指状存储区的切割结构。

在一些实施例中，切割结构垂直地延伸到存储堆叠体的第一绝缘层内并且包括氧化硅、氮化硅或氮氧化硅中的至少一项。切割结构的深度可以与划分结构的深度相同。

在一些实施例中，多个沟道结构各自包括外延部分、半导体沟道和漏极结构，外延部分导电地连接到衬底，半导体沟道导电地连接到外延部分和电介质包覆层，以及漏极结构导电地连接到半导体沟道。

在一些实施例中，半导体沟道的顶表面在交织的多个导体层和多个绝缘层之上的电介质包覆层的顶表面与底表面之间，外延部分的顶表面在底部绝缘层的顶表面与底表面之间，以及半导体沟道包括从半导体沟道的侧壁到中心向内排列的阻挡层、存储层、隧穿层、半导体层和电介质核心层。

在一些实施例中，提供用于形成3D存储器件的方法，所述方法包括形成包括在衬底之上的交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体；以及形成在电介质堆叠体中垂直地和横向地延伸并且将电介质堆叠体划分成多个块区的至少一个缝隙结构。至少一个缝隙结构各自包括暴露衬底的多个缝隙开口以及在相邻缝隙开口之间的初始支撑结构。多个块区中的每个块区可以包括交织的多个绝缘层和多个牺牲层，以及初始支撑结构可以包括交织的多个绝缘部分和牺牲部分。多个绝缘部分和牺牲部分中的每一者可以与来自相邻块区的同一层次的相应的绝缘层和牺牲层接触。在一些实施例中，所述方法还包括形成垂直地延伸穿过电介质堆叠体的多个沟道结构；穿过至少一个缝隙结构利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分；以及在每个缝隙结构中形成源极结构。源极结构可以包括在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

在一些实施例中，形成至少一个缝隙结构包括将电介质堆叠体图案化以沿着相应缝隙结构延伸的横向方向形成支撑开口。支撑开口的长度可以小于缝隙结构沿着横向方向的长度。支撑开口的底部可以在电介质堆叠体的第一初始绝缘层的顶表面与底表面之间。形成至少一个缝隙结构还包括沉积电介质材料以填满支撑开口并且形成划分结构。

在一些实施例中，形成至少一个缝隙结构包括沿着横向方向移除电介质堆叠体的相邻于划分结构的部分以形成暴露衬底的缝隙开口的对。缝隙开口的对中的每个缝隙开口的宽度可以小于或等于划分结构的沿着垂直于横向方向的另一横向方向的宽度。在一些实施例中，划分结构和在划分结构之下的剩余的交织的牺牲部分和绝缘部分形成初始支撑结构。

在一些实施例中，移除电介质堆叠体的部分包括使用划分结构作为蚀刻掩模以蚀刻电介质堆叠体的相邻于划分结构的部分并且保留在划分结构之下的交织的牺牲部分和绝缘部分。

在一些实施例中，形成多个沟道结构包括沿着另一横向方向在划分结构的两侧上形成至少一个沟道结构。

在一些实施例中，形成至少一个缝隙结构包括将电介质堆叠体图案化以沿着相应缝隙结构延伸的横向方向形成支撑开口。支撑开口的长度可以等于缝隙结构的沿着横向方向的长度。支撑开口的底部可以在电介质堆叠体的第一初始绝缘层的顶表面与底表面之间。在一些实施例中，形成至少一个缝隙结构还包括沉积电介质材料以填满支撑开口并且形成初始划分结构。

在一些实施例中，形成至少一个缝隙结构还包括沿着横向方向移除初始划分结构的相邻于第一部分的第二部分的对以暴露电介质堆叠体的在第二部分之下的部分。在一些实施例中，形成至少一个缝隙结构还包括移除电介质堆叠体的被暴露部分以暴露衬底并且形成缝隙开口的对。缝隙开口的对中的每个缝隙开口的宽度可以小于或等于初始划分结构的沿着垂直于横向方向的另一横向方向的宽度。初始划分结构的剩余的第一部分可以形成划分结构。划分结构和在划分结构之下的剩余的交织的牺牲部分和绝缘部分形成初始支撑结构。

在一些实施例中，移除电介质堆叠体的被暴露部分包括使用划分结构作为蚀刻掩模以蚀刻电介质堆叠体的相邻于划分结构的部分并且保留在划分结构之下的交织的导体部分和绝缘部分。

在一些实施例中，形成多个沟道结构包括沿着另一横向方向在初始划分结构的两侧上形成至少一个沟道结构。

在一些实施例中，穿过至少一个缝隙结构利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分包括：在同一蚀刻工艺中移除初始支撑结构的多个牺牲部分和多个块区的多个牺牲层以形成多个横向凹部。替换多个牺牲层和多个牺牲部分还可以包括在同一沉积工艺中将导体材料沉积到多个横向凹部内。多个导体层和多个沟道结构可以形成多个存储单元。多个块区可以形成多个存储块。划分结构和下面的交织的导体部分和绝缘部分可以形成支撑结构。

在一些实施例中，方法还包括在多个块区中的至少一个块区中形成切割结构，切割结构与至少一个缝隙结构平行地延伸并且将多个存储块中的至少一个存储块划分成多个指状存储区。

在一些实施例中，形成切割结构包括在形成支撑开口的相同图案化操作中在多个块区中的至少一个块区中形成切割开口。切割开口可以与至少一个缝隙结构平行地延伸。切割开口的底表面可以在第一初始绝缘层的顶表面与底表面之间。在一些实施例中，形成切割结构还包括沉积电介质材料以在填充支撑开口的相同沉积操作中填满切割开口，而形成切割结构。

在一些实施例中，形成多个沟道结构包括形成从在电介质堆叠体之上的电介质包覆层垂直地延伸到衬底内的多个沟道孔，以及在多个沟道孔中的每个沟道孔中形成外延部分。外延部分可以导电地连接到衬底。在一些实施例中，形成多个沟道结构还包括在外延部分之上形成半导体沟道以及在半导体沟道之上形成漏极结构。漏极结构可以导电地连接到半导体沟道。半导体可以导电地连接到外延部分。

在一些实施例中，用于形成3D存储器件的方法包括在衬底之上形成交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体；形成在电介质堆叠体中沿着横向方向延伸的电介质结构，电介质结构垂直地延伸到第一初始绝缘层内；以及将电介质结构用作蚀刻掩模来图案化电介质堆叠体以形成在电介质堆叠体中垂直地和横向地延伸并且将电介质堆叠体划分成块区的对的缝隙结构。缝隙结构可以包括暴露衬底的多个缝隙开口和在相邻缝隙开口之间的多个初始支撑结构。多个块区中的每个块区可以包括交织的多个绝缘层和多个牺牲层，以及多个初始支撑结构中的每个初始支撑结构可以包括交织的多个绝缘部分和多个牺牲部分。多个绝缘部分和牺牲部分中的每一者可以与来自相邻块区的同一层次的相应的绝缘层和牺牲层接触。方法还可以包括形成垂直地延伸穿过电介质堆叠体的多个沟道结构；穿过至少一个缝隙结构利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分；以及在每个缝隙结构中形成源极结构。源极结构可以包括在多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

在一些实施例中，电介质结构包括与彼此分离的多个划分结构，以及形成电介质结构包括将电介质堆叠体图案化以形成沿着横向方向的多个支撑开口。多个支撑开口中的每个支撑开口的长度可以小于缝隙结构的沿着横向方向的长度。多个支撑开口可以各自与彼此分离并且具有在第一初始绝缘层的顶表面与底表面之间的底表面。在一些实施例中，形成电介质结构还包括沉积电介质材料以填满多个支撑开口并且形成多个划分结构。

在一些实施例中，形成至少一个缝隙结构包括沿着横向方向移除电介质堆叠体的相邻于多个划分结构中的每个划分结构的部分以形成多个缝隙开口。多个缝隙开口中的每个缝隙开口的宽度可以小于或等于划分结构的沿着垂直于横向方向的另一横向方向的宽度。在一些实施例中，形成至少一个缝隙结构还包括划分结构和在划分结构之下的剩余的交织的牺牲部分和绝缘部分形成初始支撑结构。

在一些实施例中，移除电介质堆叠体的部分包括使用划分结构作为蚀刻掩模以蚀刻电介质堆叠体的相邻于划分结构的部分并且保留在划分结构之下的交织的导体部分和绝缘部分。

在一些实施例中，形成多个沟道结构包括沿着另一横向方向在电介质结构的两侧上形成至少一个沟道结构。

在一些实施例中，电介质结构包括一个初始划分结构，以及形成电介质结构包括将电介质堆叠体图案化以形成沿着横向方向延伸的支撑开口。支撑开口的长度可以等于缝隙结构的沿着横向方向的长度，以及支撑开口的底部可以在电介质堆叠体的第一初始绝缘层的顶表面与底表面之间。在一些实施例中，电介质结构还包括沉积电介质材料以填满支撑开口并且形成初始划分结构。

在一些实施例中，形成至少一个缝隙结构还包括沿着横向方向移除初始划分结构的相邻于第一部分的第二部分的对以暴露电介质堆叠体的在第二部分之下的部分。在一些实施例中，形成至少一个缝隙结构还包括移除电介质堆叠体的被暴露部分以暴露衬底并且形成缝隙开口的对。缝隙开口的对中的每个缝隙开口的宽度可以小于或等于初始划分结构的沿着垂直于横向方向的另一横向方向的宽度。初始划分结构的剩余的第一部分可以形成划分结构。划分结构和在划分结构之下的剩余的交织的牺牲部分和绝缘部分形成初始支撑结构。

在一些实施例中，移除电介质堆叠体的被暴露部分包括将划分结构用作蚀刻掩模来蚀刻电介质堆叠体的相邻于划分结构的部分并且保留在划分结构之下的交织的导体部分和绝缘部分。

在一些实施例中，形成多个沟道结构包括沿着另一横向方向在初始划分结构的两侧上形成至少一个沟道结构。

在一些实施例中，利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分包括在同一蚀刻工艺中移除初始支撑结构的多个牺牲部分和多个块区的多个牺牲层以形成多个横向凹部。在一些实施例中，利用多个导体层和多个导体部分替换多个牺牲层和多个牺牲部分还包括在同一沉积工艺中将导体材料沉积到多个横向凹部内。多个导体层和多个沟道结构可以形成多个存储单元。多个块区可以形成多个存储块。划分结构和下面的交织的导体部分和绝缘部分可以形成支撑结构。

在一些实施例中，方法还包括在多个块区中的至少一个块区中形成切割结构。切割结构与至少一个缝隙结构平行地延伸并且将多个存储块中的至少一个存储块分成多个指状存储区。

在一些实施例中，形成切割结构包括在形成支撑开口的相同图案化操作中在多个块区中的至少一个块区中形成切割开口。切割开口可以与至少一个缝隙结构平行地延伸，以及切割开口的底表面可以在第一初始绝缘层的顶表面与底表面之间。在一些实施例中，形成切割结构还包括沉积电介质材料以在填充支撑开口的相同沉积操作中填满切割开口，而形成切割结构。

在一些实施例中，形成多个沟道结构包括形成从在电介质堆叠体之上的电介质包覆层垂直地延伸到衬底内的多个沟道孔，在多个沟道孔中的每个沟道孔中形成外延部分，外延部分导电地连接到衬底，在外延部分之上形成半导体沟道，半导体导电地连接到外延部分，以及在半导体沟道之上形成漏极结构，漏极结构导电地连接到半导体沟道。

特定实施例的前述描述将如此充分地揭露本公开内容的一般性质，其他人可以在没有过度的实验且不偏离本公开内容的一般概念情况下，通过应用本领域技术内的知识容易地修改和/或适应这样的特定实施例以用于各种应用。因此，基于本文给出的本公开内容和指导，这样的适应和修改旨在在所公开的实施例的等效物的含义和范围内。要理解的是，本文的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语要由本领域技术人员按照教导和指导来解释。

上文已经借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。本文为了便于描述，这些功能构建块的边界已经被任意限定。可以限定替代的边界，只要特定功能及其关系被适当地执行。

发明内容和摘要章节可以阐述如发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求。

本公开内容的广度和范围不应受到上述示例性实施例中的任一个示例性实施例的限制，但是仅应当根据下文权利要求及其等效物来进行限定。

Claims (38)

1.一种三维(3D)存储器件，包括：

存储堆叠体，其包括在所述存储堆叠体中横向地延伸的交织的多个导体层和多个绝缘层；

多个沟道结构，其垂直地延伸穿过所述存储堆叠体而进入到衬底内，所述多个沟道结构和所述多个导体层彼此交叉并且形成多个存储单元；

至少一个缝隙结构，其在所述存储堆叠体中垂直地和横向地延伸并且将所述多个存储单元划分成至少一个存储块，所述至少一个缝隙结构各自包括多个缝隙开口和在相邻缝隙开口之间的支撑结构，所述支撑结构与相邻存储块接触并且接触所述衬底；以及

源极结构，其包括在所述多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

2.根据权利要求1所述的3D存储器件，其中，所述支撑结构垂直地延伸穿过所述存储堆叠体而进入到所述衬底，并且通过相邻源极触点的相应绝缘间隔体与所述相邻源极触点绝缘。

3.根据权利要求2所述的3D存储器件，其中，

所述支撑结构包括在交织的多个导体部分和多个绝缘部分之上的划分结构；

所述划分结构横向地延伸以连接所述相邻存储块并且垂直地延伸到所述存储堆叠体的第一绝缘层内；以及

所述交织的多个导体部分和多个绝缘部分各自与来自相邻存储块的同一层次的对应导体层和对应绝缘层相接触。

4.根据权利要求3所述的3D存储器件，其中，沿着垂直于所述至少一个缝隙结构进行延伸所沿着的横向方向的另一横向方向，所述划分结构的宽度大于或等于所述相邻缝隙开口中的每个缝隙开口的宽度。

5.根据权利要求1-4中的任一项所述的3D存储器件，其中，所述划分结构包括氧化硅、氮化硅或氮氧化硅中的至少一项。

6.根据权利要求5所述的3D存储器件，其中，

所述多个导体部分包括钨、铝、铜、钴、硅化物或多晶硅中的至少一项；以及

所述多个绝缘层包括氧化硅、氮化硅或氮氧化硅中的至少一项。

7.根据权利要求6所述的3D存储器件，其中，

所述多个导体部分和相邻存储块的所述导体层是由相同的材料制成的；以及

所述多个绝缘部分和相邻存储块的所述绝缘层是由相同的材料制成的。

8.根据权利要求1-7中的任一项所述的3D存储器件，其中，所述源极触点各自包括钨、铝、铜、钴、硅化物或多晶硅中的至少一项。

9.根据权利要求5所述的3D存储器件，还包括平行于在所述至少一个存储块中的所述缝隙结构横向地和垂直地延伸并且将所述至少一个存储块划分成多个指状存储区的切割结构。

10.根据权利要求9所述的3D存储器件，其中，所述切割结构垂直地延伸到所述存储堆叠体的所述第一绝缘层内并且包括氧化硅、氮化硅或氮氧化硅中的至少一项，所述切割结构的深度是与所述划分结构的深度相同的。

11.根据权利要求1-10中的任一项所述的3D存储器件，其中，所述多个沟道结构各自包括外延部分、半导体沟道和漏极结构，所述外延部分导电地连接到所述衬底，所述半导体沟道导电地连接到所述外延部分和电介质包覆层，以及所述漏极结构导电地连接到所述半导体沟道。

12.根据权利要求11所述的3D存储器件，其中，

所述半导体沟道的顶表面位于在所述交织的多个导体层和多个绝缘层之上的电介质包覆层的顶表面与底表面之间；

所述外延部分的顶表面位于底部绝缘层的顶表面与底表面之间；以及

所述半导体沟道包括从所述半导体沟道的侧壁到中心向内排列的阻挡层、存储层、隧穿层、半导体层和电介质核心。

13.一种用于形成三维(3D)存储器件的方法，包括：

形成包括在衬底之上的交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体；

形成在所述电介质堆叠体中垂直地和横向地延伸并且将所述电介质堆叠体划分成多个块区的至少一个缝隙结构，所述至少一个缝隙结构各自包括暴露所述衬底的多个缝隙开口和在相邻缝隙开口之间的初始支撑结构，其中，

所述多个块区中的每个块区包括交织的多个绝缘层和多个牺牲层，以及

所述初始支撑结构包括交织的多个绝缘部分和牺牲部分，所述多个绝缘部分和牺牲部分中的每一者与来自相邻块区的同一层次的相应绝缘层和牺牲层相接触；

形成穿过所述电介质堆叠体垂直地延伸的多个沟道结构；

穿过所述至少一个缝隙结构利用多个导体层和多个导体部分替换所述多个牺牲层和所述多个牺牲部分；以及

在每个缝隙结构中形成源极结构，所述源极结构包括在所述多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

14.根据权利要求13所述的方法，其中，形成所述至少一个缝隙结构包括：

将所述电介质堆叠体图案化以沿着所述相应缝隙结构延伸的横向方向形成支撑开口，所述支撑开口的长度小于所述缝隙结构的沿着所述横向方向的长度，所述支撑开口的底部在所述电介质堆叠体的第一初始绝缘层的顶表面与底表面之间；以及

沉积电介质材料以填满所述支撑开口并且形成划分结构。

15.根据权利要求14所述的方法，其中，

形成所述至少一个缝隙结构包括沿着所述横向方向移除所述电介质堆叠体的相邻于所述划分结构的部分以形成暴露所述衬底的缝隙开口的对，所述缝隙开口的对中的每个缝隙开口的宽度小于或等于所述划分结构的沿着垂直于所述横向方向的另一横向方向的宽度；以及

所述划分结构和在所述划分结构之下的剩余的交织的牺牲部分和绝缘部分形成所述初始支撑结构。

16.根据权利要求15所述的方法，其中，移除所述电介质堆叠体的所述部分包括使用所述划分结构作为蚀刻掩模来蚀刻所述电介质堆叠体的相邻于所述划分结构的部分并且保留在所述划分结构之下的交织的牺牲部分和绝缘部分。

17.根据权利要求14-16中的任一项所述的方法，其中，形成所述多个沟道结构包括沿着所述另一横向方向在所述划分结构的两侧上形成至少一个沟道结构。

18.根据权利要求13所述的方法，其中，形成所述至少一个缝隙结构包括：

将所述电介质堆叠体图案化以沿着所述相应缝隙结构延伸的横向方向形成支撑开口，所述支撑开口的长度等于所述缝隙结构的沿着所述横向方向的长度，所述支撑开口的底部在所述电介质堆叠体的第一初始绝缘层的顶表面与底表面之间；以及

沉积电介质材料以填满所述支撑开口并且形成初始划分结构。

19.根据权利要求18所述的方法，其中，形成所述至少一个缝隙结构还包括：

沿着所述横向方向，移除所述初始划分结构的相邻于第一部分的第二部分的对以暴露所述电介质堆叠体的在所述第二部分之下的部分；以及

移除所述电介质堆叠体的所暴露的部分以暴露所述衬底并且形成缝隙开口的对，所述缝隙开口的对中的每个缝隙开口的宽度小于或等于所述初始划分结构的沿着垂直于所述横向方向的另一横向方向的宽度，所述初始划分结构的剩余的第一部分形成划分结构，所述划分结构和在所述划分结构之下的剩余的交织的牺牲部分和绝缘部分形成所述初始支撑结构。

20.根据权利要求19所述的方法，其中，移除所述电介质堆叠体的所暴露的部分包括使用所述划分结构作为蚀刻掩模来蚀刻所述电介质堆叠体的相邻于所述划分结构的部分并且保留在所述划分结构之下的所述交织的导体部分和绝缘部分。

21.根据权利要求18-20中的任一项所述的方法，其中，形成所述多个沟道结构包括沿着所述另一横向方向在所述初始划分结构的两侧上形成至少一个沟道结构。

22.根据权利要求13-21中的任一项所述的方法，其中，穿过所述至少一个缝隙结构利用所述多个导体层和所述多个导体部分替换所述多个牺牲层和所述多个牺牲部分包括：

在同一蚀刻工艺中移除所述初始支撑结构的所述多个牺牲部分和所述多个块区的所述多个牺牲层以形成多个横向凹部；以及

在同一沉积工艺中将导体材料沉积到所述多个横向凹部内，其中，

所述多个导体层和所述多个沟道结构形成多个存储单元，

所述多个块区形成多个存储块，以及

所述划分结构和下面的交织的导体部分和绝缘部分形成支撑结构。

23.根据权利要求13-15和18-19中的任一项所述的方法，还包括在所述多个块区中的至少一个块区中形成切割结构，所述切割结构与所述至少一个缝隙结构平行地延伸并且将所述多个存储块中的所述至少一个存储块划分成多个指状存储区。

24.根据权利要求23所述的方法，其中，形成所述切割结构包括：

在形成所述支撑开口的相同图案化操作中在所述多个块区中的所述至少一个块区中形成切割开口，所述切割开口与所述至少一个缝隙结构平行地延伸，所述切割开口的底表面在所述第一初始绝缘层的顶表面与底表面之间；以及

沉积电介质材料以在填充所述支撑开口的相同沉积操作中填满所述切割开口，形成所述切割结构。

25.根据权利要求17或21所述的方法，其中，形成所述多个沟道结构包括：

形成从在所述电介质堆叠体之上的电介质包覆层垂直地延伸到所述衬底内的多个沟道孔；以及

在所述多个沟道孔中的每个沟道孔中形成外延部分，所述外延部分导电地连接到所述衬底；

在所述外延部分之上形成半导体沟道，所述半导体导电地连接到所述外延部分；以及

在所述半导体沟道之上形成漏极结构，所述漏极结构导电地连接到所述半导体沟道。

26.一种用于形成三维(3D)存储器件的方法，包括：

在衬底之上形成交织的多个初始绝缘层和多个初始牺牲层的电介质堆叠体；

形成在所述电介质堆叠体中沿着横向方向延伸的电介质结构，所述电介质结构垂直地延伸到第一初始绝缘层内；

使用所述电介质结构作为蚀刻掩模来图案化所述电介质堆叠体以形成在所述电介质堆叠体中垂直地和横向地延伸并且将所述电介质堆叠体划分成块区的对的缝隙结构，所述缝隙结构包括暴露所述衬底的多个缝隙开口和在相邻缝隙开口之间的多个初始支撑结构，其中，

所述多个块区中的每个块区包括交织的多个绝缘层和多个牺牲层，以及

所述多个初始支撑结构中的每个初始支撑结构包括交织的多个绝缘部分和多个牺牲部分，所述多个绝缘部分和牺牲部分中的每一者与来自相邻块区的同一层次的相应绝缘层和牺牲层相接触；

形成垂直地延伸穿过所述电介质堆叠体的多个沟道结构；

穿过所述至少一个缝隙结构利用多个导体层和多个导体部分替换所述多个牺牲层和所述多个牺牲部分；以及

在每个缝隙结构中形成源极结构，所述源极结构包括在所述多个缝隙开口中的每个缝隙开口中的绝缘间隔体和在相应绝缘间隔体中的源极触点。

27.根据权利要求26所述的方法，其中，所述电介质结构包括与彼此分离的多个划分结构，并且形成所述电介质结构包括：

将所述电介质堆叠体图案化以沿着所述横向方向形成多个支撑开口，所述多个支撑开口中的每个支撑开口的长度小于所述缝隙结构的沿着所述横向方向的长度，所述多个支撑开口均彼此分离并且具有在所述第一初始绝缘层的顶表面与底表面之间的底表面；以及

沉积电介质材料以填满所述多个支撑开口并且形成所述多个划分结构。

28.根据权利要求27所述的方法，其中，

形成所述至少一个缝隙结构包括沿着所述横向方向移除所述电介质堆叠体的相邻于所述多个划分结构中的每个划分结构的部分以形成所述多个缝隙开口，所述多个缝隙开口中的每个缝隙开口的宽度小于或等于所述划分结构的沿着垂直于所述横向方向的另一横向方向的宽度；以及

所述划分结构和在所述划分结构之下的剩余的交织的牺牲部分和绝缘部分形成所述初始支撑结构。

29.根据权利要求28所述的方法，其中，移除所述电介质堆叠体的所述部分包括使用所述划分结构作为蚀刻掩模来蚀刻所述电介质堆叠体的相邻于所述划分结构的所述部分并且保留在所述划分结构之下的所述交织的牺牲部分和绝缘部分。

30.根据权利要求27-29中的任一项所述的方法，其中，形成所述多个沟道结构包括沿着所述另一横向方向在所述电介质结构的两侧上形成至少一个沟道结构。

31.根据权利要求26所述的方法，其中，所述电介质结构包括一个初始划分结构，并且形成所述电介质结构包括：

将所述电介质堆叠体图案化以形成沿着所述横向方向延伸的支撑开口，所述支撑开口的长度等于所述缝隙结构的沿着所述横向方向的长度，所述支撑开口的底部在所述电介质堆叠体的第一初始绝缘层的顶表面与底表面之间；以及

沉积电介质材料以填满所述支撑开口并且形成所述初始划分结构。

32.根据权利要求31所述的方法，其中，形成所述至少一个缝隙结构还包括：

沿着所述横向方向，移除所述初始划分结构的相邻于第一部分的第二部分的对以暴露所述电介质堆叠体的在所述第二部分之下的部分；以及

移除所述电介质堆叠体的所暴露的部分以暴露所述衬底并且形成缝隙开口的对，所述缝隙开口的对中的每个缝隙开口的宽度小于或等于所述初始划分结构的沿着垂直于所述横向方向的另一横向方向的宽度，所述初始划分结构的剩余的第一部分形成划分结构，所述划分结构和在所述划分结构之下的剩余的交织的牺牲部分和绝缘部分形成所述初始支撑结构。

33.根据权利要求32所述的方法，其中，移除所述电介质堆叠体的所暴露的部分包括使用所述划分结构作为蚀刻掩模来蚀刻所述电介质堆叠体的相邻于所述划分结构的所述部分并且保留在所述划分结构之下的所述交织的导体部分和绝缘部分。

34.根据权利要求31-33中的任一项所述的方法，其中，形成所述多个沟道结构包括沿着所述另一横向方向在所述初始划分结构的两侧上形成至少一个沟道结构。

35.根据权利要求26-34中的任一项所述的方法，其中，利用所述多个导体层和所述多个导体部分替换所述多个牺牲层和所述多个牺牲部分包括：

在同一蚀刻工艺中移除所述初始支撑结构的所述多个牺牲部分和所述多个块区的所述多个牺牲层以形成多个横向凹部；以及

在同一沉积工艺中将导体材料沉积到所述多个横向凹部内，其中，

所述多个导体层和所述多个沟道结构形成多个存储单元，

所述多个块区形成多个存储块，以及

所述划分结构和下面的交织的导体部分和绝缘部分形成支撑结构。

36.根据权利要求27或31所述的方法，还包括在所述多个块区中的至少一个块区中形成切割结构，所述切割结构与所述至少一个缝隙结构平行地延伸并且将所述多个存储块中的所述至少一个存储块划分成多个指状存储区。

37.根据权利要求36所述的方法，其中，形成所述切割结构包括：

在形成所述支撑开口的相同图案化操作中在所述多个块区中的所述至少一个块区中形成切割开口，所述切割开口与所述至少一个缝隙结构平行地延伸，所述切割开口的底表面在所述第一初始绝缘层的顶表面与底表面之间；以及

沉积电介质材料以在填充所述支撑开口的相同沉积操作中填满所述切割开口，形成所述切割结构。

38.根据权利要求30或34所述的方法，其中，形成所述多个沟道结构包括：

形成从在所述电介质堆叠体之上的电介质包覆层垂直地延伸到所述衬底内的多个沟道孔；

在所述多个沟道孔中的每个沟道孔中形成外延部分，所述外延部分导电地连接到所述衬底；

在所述外延部分之上形成半导体沟道，所述半导体导电地连接到所述外延部分；以及

在所述半导体沟道之上形成漏极结构，所述漏极结构导电地连接到所述半导体沟道。

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