WO2023029036A1 - 三维存储器及其制造方法 - Google Patents
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Abstract
本申请提供了一种三维存储器及其制造方法，该三维存储器包括堆叠结构，堆叠结构包括第一堆叠层和第二堆叠层，第一堆叠层包括交替堆叠的控制栅极层和第一介质层，沿相同的堆叠的方向，第二堆叠层包括交替堆叠的顶部选择栅极层和第二介质层；多个沟道结构，沟道结构贯穿堆叠结构，沟道结构包括电荷存储层，电荷存储层包括沿堆叠的方向间断设置的多个电荷存储部分，电荷存储部分设于相邻的所述第一介质层之间；以及至少一个隔离结构，贯穿顶部选择栅极层且位于相邻的沟道结构之间。本申请实施方式提供三维存储器及制造方法能够维持顶部选择栅切线的工艺窗口不变，减少存储密度损失。
Description
本申请涉及半导体技术领域。具体地，本申请涉及一种三维存储器件及其制造方法。
随着三维存储器的堆叠层数的增加，通常需要对堆叠层中栅极层和介质层进行减薄处理，以降低整体的堆叠层的高度，从而缓解深孔刻蚀带来的负载。然而，减薄栅极层和介质层的厚度会在存储单元之间产生耦合效应，而且减弱三维存储器的数据保留能力。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。
发明内容
本申请的一方面提供了一种三维存储器，包括：堆叠结构，所述堆叠结构包括第一堆叠层和第二堆叠层，所述第一堆叠层包括交替堆叠的控制栅极层和第一介质层，沿相同的所述堆叠的方向，所述第二堆叠层包括交替堆叠的顶部选择栅极层和第二介质层；多个沟道结构，所述沟道结构贯穿所述堆叠结构，所述沟道结构包括电荷存储层，所述电荷存储层包括沿所述堆叠的方向间断设置的多个电荷存储部分，所述电荷存储部分设于相邻的所述第一介质层之间；以及至少一个隔离结构，贯穿所述顶部选择栅极层且位于相邻的所述沟道结构之间。
在本申请的一个实施方式中，所述顶部选择栅极层和所述控制栅极层的材料不同。
在本申请的一个实施方式中，所述顶部选择栅极层包括半导体材料。
在本申请的一个实施方式中，所述半导体材料包括多晶硅或金属氮化物。
在本申请的一个实施方式中，所述半导体材料包括硼掺杂的多晶硅。
在本申请的一个实施方式中，所述控制栅极层包括金属。
在本申请的一个实施方式中，所述金属包括钨。
在本申请的一个实施方式中，所述沟道结构包括：由所述控制栅极层包围的多个第一部分以及由所述第二堆叠层和所述第一介质层包围的多个第二部分，其中，所述第一部分的第一径向尺寸大于所述第二部分的第二径向尺寸。
在本申请的一个实施方式中，每个所述第一部分包括第一电荷阻挡部分和所述电荷存储部分，在相邻的所述第一介质层之间，所述电荷存储部分覆盖所述第一电荷阻挡部分的侧壁。
在本申请的一个实施方式中，所述第一部分还包括在所述电荷存储部分的侧壁依次设置的隧穿层、沟道层和电介质芯。
在本申请的一个实施方式中，所述第一电荷阻挡部分覆盖由相邻的所述第一介质层及其之间的所述控制栅极层包围的内壁。
在本申请的一个实施方式中，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁依次设置的多个第二电荷阻挡部分、所述隧穿层、所述沟道层和所述电介质芯，其中，所述第一电荷阻挡部分和所述第二电荷阻挡部分组成连续的阻挡层。
在本申请的一个实施方式中，所述第一电荷阻挡部分覆盖所述控制栅极层的侧壁。
在本申请的一个实施方式中，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁设置的所述隧穿层、所述沟道层和所述电介质芯。
在本申请的一个实施方式中，在所述堆叠的方向，所述第一电荷阻挡部分和所述电荷存储部分具有相同的尺寸。
在本申请的一个实施方式中，在所述堆叠的方向，所述第一电荷阻挡部分和所述控制栅极层具有相同的尺寸。
在本申请的一个实施方式中，所述第一电荷阻挡部分包括氮氧化硅或氧化硅，并且所述电荷存储部分包括氮化硅。
本申请的另一方面提供另一种三维存储器，包括：堆叠结构， 所述堆叠结构包括第一堆叠层和第二堆叠层，所述第一堆叠层包括交替堆叠的第一介质层和控制栅极层，沿相同的所述堆叠的方向，所述第二堆叠层包括交替堆叠的第二介质层和顶部选择栅极层，其中，所述控制栅极层包括金属，所述顶部选择栅极层包括半导体材料；多个沟道结构，所述沟道结构贯穿所述堆叠结构，所述沟道结构包括电荷存储层，所述电荷存储层包括沿所述堆叠的方向间断设置的多个电荷存储部分，所述电荷存储部分设于相邻的所述第一介质层之间；以及至少一个隔离结构，贯穿所述顶部选择栅极层且位于相邻的所述沟道结构之间。
本申请的再一方面提供一种三维存储器的制造方法，所述方法包括：依次形成由第一介质层和牺牲层交替堆叠的第一堆叠层，以及由第二介质层和导电层交替堆叠的第二堆叠层；贯穿所述第一堆叠和所述第二堆叠层形成沟道孔；经由所述沟道孔在所述第一堆叠层中去除各个所述牺牲层的至少一部分，以使得所述第一堆叠层中的相邻的所述第一介质层之间形成凹陷；在所述凹陷和所述沟道孔中形成沟道结构；以及在所述第二堆叠层中形成隔离结构，其中，所述隔离结构贯穿所述导电层且位于相邻的所述沟道结构之间。
在本申请的一个实施方式中，所述方法还包括：形成贯穿所述第一堆叠层和所述第二堆叠层的栅极狭缝；经由所述栅极狭缝去除所述牺牲层的其余部分；以及在去除了所述其余部分而形成的牺牲空间中形成导体层。
在本申请的一个实施方式中，在形成所述沟道孔之前，形成所述隔离结构。
在本申请的一个实施方式中，在形成所述沟道结构之后，形成所述隔离结构。
在本申请的一个实施方式中，在形成所述导体层之后，形成所述隔离结构。
在本申请的一个实施方式中，形成所述隔离结构包括：形成穿过所述第二堆叠层的开口，所述开口位于相邻的所述沟道结构之间；以及在所述开口中填充绝缘材料。
在本申请的一个实施方式中，所述形成所述沟道结构包括：在所述凹陷的内壁、所述第二堆叠层和所述第一介质层的沿沟道孔的侧壁形成连续的阻挡层；以及在每个所述凹陷中形成电荷存储部分。
在本申请的一个实施方式中，所述形成所述沟道结构还包括：
在所述阻挡层的沿所述沟道孔的侧壁的部分和所述电荷存储部分上依次形成隧穿层、沟道层和电介质芯。
在本申请的一个实施方式中，所述形成所述沟道结构包括：
在所述凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分。
在本申请的一个实施方式中，所述在各个所述凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分包括：在各个所述凹陷中形成多个初始电荷存储部分；去除所述牺牲层的其余部分以在背离所述沟道孔的一侧暴露所述初始电荷存储部分；以及将暴露的所述初始电荷存储部分的至少一部分氧化为所述电荷阻挡部分。
在本申请的一个实施方式中，在形成所述间断的电荷存储部分之前，所述方法还包括：在各个所述凹陷中，在所述牺牲层的侧壁形成刻蚀停止层。
在本申请的一个实施方式中，去除所述牺牲层的所述其余部分包括：刻蚀所述牺牲层的所述其余部分并停止于所述刻蚀停止层；以及去除所述刻蚀停止层。
在本申请的一个实施方式中，所述形成所述沟道结构还包括：在所述第二堆叠层的侧壁、所述电荷存储部分上以及所述第一介质层的侧壁依次设置隧穿层、沟道层和电介质芯。
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，
图1为根据本申请的一些实施方式的三维存储器制造方法的流程图；
图2为根据本申请的一些实施方式的三维存储器制造方法在形成堆叠结构之后的器件结构的局部示意图；
图3为根据本申请的一些实施方式的三维存储器制造方法在形成沟道孔之后的器件结构的局部示意图；
图4为根据本申请的一些实施方式的三维存储器制造方法在去除牺牲层的至少一部分之后形成的器件结构的局部示意图；
图5为根据本申请的实施方式一的三维存储器制造方法在形成连续的阻挡层之后的器件结构的局部示意图；
图6为根据本申请的实施方式一的三维存储器制造方法在形成连续的存储层之后的器件结构的局部示意图；
图7为根据本申请的实施方式一的三维存储器制造方法在形成多个电荷存储部分之后的器件结构的局部示意图；
图8为根据本申请的实施方式一的三维存储器制造方法在形成沟道结构之后形成的器件结构的局部示意图；
图9为根据本申请的实施方式一的三维存储器制造方法在形成开口之后的器件结构的局部示意图；
图10为根据本申请的实施方式一的三维存储器制造方法在形成隔离结构之后的器件结构的局部示意图；
图11为根据本申请的实施方式一的三维存储器制造方法在形成沟道孔之前形成隔离结构的局部示意图；
图12为根据本申请的实施方式一的三维存储器制造方法在形成导体层之后的器件结构的局部示意图；
图13-16为根据本申请的一些实施方式的三维存储器的制造方法在形成顶部选择栅切线之后的器件结构的局部示意图；
图17为根据本申请的实施方式一的三维存储器制造方法在形成导体层之后形成开口的局部示意图；
图18为根据本申请的实施方式二的三维存储器制造方法中在凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分的步骤流程图；
图19为根据本申请的实施方式二的三维存储器制造方法在形成连续的存储层之后的器件结构的局部示意图；
图20为根据本申请的实施方式二的三维存储器制造方法在形 成多个初始存储结构之后的器件结构的局部示意图；
图21为根据本申请的实施方式二的三维存储器制造方法在填充沟道孔之后形成的器件结构的局部示意图；
图22为根据本申请的实施方式二的三维存储器制造方法在暴露多个初始电荷存储部分之后的器件结构的局部示意图；
图23为根据本申请的实施方式二的三维存储器制造方法在形成初始刻蚀停止层之后的器件结构的局部示意图；
图24为根据本申请的实施方式二的三维存储器制造方法在形成刻蚀停止层之后的器件结构的局部示意图；
图25为根据本申请的实施方式二的三维存储器制造方法在刻蚀停止层上形成多个初始电荷存储部分之后的器件结构的局部示意图；
图26为根据本申请的实施方式二的三维存储器制造方法在形成多个电荷阻挡部分之后形成的器件结构的局部示意图；
图27为根据本申请的实施方式二的三维存储器制造方法在形成导体层之后形成的器件结构的局部示意图；
图28为根据本申请的实施方式二的三维存储器制造方法的形成隔离结构的开口之后的器件结构的局部示意图；
图29为根据本申请的实施方式二的三维存储器制造方法的形成隔离结构之后的器件结构的局部示意图。
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。
注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都 将在相关领域技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。
如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使 用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
实施方式一
如图1所示为根据本申请的一些实施方式的三维存储器制造方法200的流程图，实施方式一包括方法200的各项操作，下面将分别参照图2-图17所示的三维存储器的制造方法在各个阶段形成的器件结构的局部示意图对该实施方式进行描述。描述本实施方式时，为了便于说明，表示器件结构的示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺。应当理解，方法中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的 操作。
参照图1，根据本申请的一些实施方式的三维存储器制造方法200在操作S210中可依次形成由第一介质层和牺牲层交替堆叠的第一堆叠层110(图2)，以及由第二介质层和导电层和交替堆叠的第二堆叠层120(图2)。如图2所示，在衬底(未示出)上依次形成由第一堆叠层110和第二堆叠层120堆叠的叠层结构，其中，衬底的制备材料可选择任何适合的半导体材料，例如可为单晶硅、多晶硅、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
在一些实施例中，可经由交替堆叠的多个第一介质层111和牺牲层112形成第一堆叠层110。第一堆叠层110可包括多个第一介质层111/牺牲层112对，可根据各种应用场景来选择对的数量，在一些示例中，第一介质层111的材料包括氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。在同一刻蚀工艺下，第一介质层111与牺牲层112具有较高的刻蚀选择比，以确保在后续去除牺牲层112时，第一介质层111几乎不被去除。作为一个示例，第一介质层111可包括氧化硅，牺牲层112可包括氮化硅。在一些实施方式中，可通过重复并交替地执行第一介质层111和牺牲层112的沉积工艺以在衬底上方形成第一堆叠层110，沉积工艺例如可包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺。
在第一堆叠层110上，可沿相同的堆叠方向，经由交替堆叠的多个第二介质层121和导电层122形成第二堆叠层120。示例性的，第二堆叠层120可包括至少一个第二介质层121/导电层122对，对的数量可少于第一介质层111/牺牲层112对的数量。作为一个示例，第二介质层121/导电层122对的数量例如可为1、2、4或更 多。在一些示例中，可采用包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺交替地沉积第二介质层121和导电层122以形成第二堆叠层120。在一些实施方式中，由于对堆叠层的层数要求越来越高，为了提高沉积时间以提高产能，通常采用较高沉积速率的沉积工艺，例如化学气相沉积。
在一些示例中，导电层122的材料可包括任意合适的导电材料，其中，牺牲层112相对于导电层122具有较高的刻蚀选择比，以在去除牺牲层112的至少一部分时保留导电层122。示例性的，去除牺牲层112的至少一部分的工艺可以包括各向同性的湿法刻蚀，在同一湿法刻蚀工艺下，牺牲层112与导电层122具有较高的刻蚀选择比，以确保在后续去除牺牲层112时，导电层122几乎不被去除。
在一些示例中，导电层122的导电材料可包括半导体材料，半导体材料例如可包括多晶硅或金属硅化物。作为一个选择，导电层122包括P型掺杂(例如，硼掺杂)的多晶硅，以使得导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，导电层122的导电材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，金属的功函数满足：当导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，为了简化制造工艺，第二介质层121的材料可与第一介质层111相同。
在一些实施例中，可以在叠层结构的两侧或靠近中间的位置形成阶梯结构(未在图2示出)，以便于将字线引出。阶梯结构的形成可以包括通过在叠层结构上方使用掩模层(例如，图案化的光刻胶)来重复地刻蚀第二介质层121和导电层122以及牺牲层112和第一介质层111。示例性的，掩膜层可以被修整以暴露第二介质层121和导电层122以及牺牲层112和第一介质层111的要被刻蚀的部分，使得可以使用合适的刻蚀工艺来刻蚀暴露的部分。应当理解，在未背离本发明教导的情况下，可以在三维存储器件的制 造方法的任何适合的阶段形成阶梯结构。
回到图1，根据本申请的一些实施方式的三维存储器制造方法200继续至操作S220，并在该操作S220中形成贯穿第一堆叠110和第二堆叠层120的多个沟道孔130(图3)。
如图3所示，可在叠层结构(第一堆叠层110和第二堆叠层120)中形成沟道孔130。在一些实施例中，多个沟道孔130在叠层结构中以阵列的形式排布，而且每一个沟道孔130垂直延伸至衬底(未示出)中。此外，沟道孔130可具有高的深宽比，并且可以通过刻蚀叠层结构来形成。示例性的，可通过在叠层结构上形成掩膜层(未示出)并使用例如光刻工艺对掩膜层进行图案化，然后执行合适的刻蚀工艺，例如湿法刻蚀、干法刻蚀或其组合刻蚀第一堆叠层110和第二堆叠层120以形成沟道孔130。在一些实施方式中，可在形成多个沟道孔130之后去除掩膜层。
继续回到图1，根据本申请的一些实施方式的三维存储器制造方法200还包括操作S230，以经由沟道孔130在第一堆叠层110中去除各个牺牲层112的至少一部分，以使得第一堆叠层110中的每个相邻的第一介质层111之间形成凹陷103(图4)。
如图4所示，可经由沟道孔130去除各个牺牲层112的至少一部分以形成凹陷103，其中，凹陷103可与沟道孔130垂直或大致垂直地相通。在一些实施方式中，可通过各向同性的湿法刻蚀工艺，经由沟道孔130去除每个牺牲层112的平行于堆叠方向和垂直或大致垂直于堆叠方向的一部分，以暴露每个第一介质层111的顶表面和底表面的一部分，还可暴露牺牲层112的侧壁来形成凹陷103。
再次参考图4，在第二堆叠层120中，相邻的沟道孔130之间具有壁厚D2，由于在相邻的第一介质层111之间形成了与沟道孔130垂直或大致垂直连通的凹陷103，从而使得在第一堆叠层110中，相邻的沟道孔130之间具有不同的且交替的壁厚，在第一介质层111处，相邻的沟道孔130可具有壁厚D2，而在牺牲层112处，相邻的沟道孔130具有壁厚D1，其中，D2大于D1。
如图1示出的，根据本申请的一些实施方式的三维存储器制造方法200进一步包括操作S240，以在凹陷103和沟道孔130中形成沟道结构139(图8)。图5-8示出了形成沟道结构的各个阶段的示意图。
如图5所示，在一些实施方式中，可采用合适的沉积工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在在凹陷103的内壁、第二堆叠层120和第一介质层111的沿沟道孔130的侧壁形成连续的阻挡层131。在一些示例中，用于阻挡层131的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料。
再次参考图5所示的示例，阻挡层131可包括第一电荷阻挡部分131-1和第二电荷阻挡部分131-2，其中，第一电荷阻挡部分131-1可在凹陷103内覆盖牺牲层112的侧壁及其相邻的第一介质层111的底表面和顶表面的一部分。第二电荷阻挡部分131-2可覆盖第二堆叠层120和第一介质层111的沿沟道孔130的侧壁。
如图6所示，在形成阻挡层131之后，可采用合适的沉积工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在每个凹陷103中的第一电荷阻挡部分131-1以及沟道孔130的侧壁的第二电荷阻挡部分131-2上形成连续的存储层132。示例性的，在凹陷103中，存储层132可充满由第一电荷阻挡部分131-1限定的空间。然后，可采用例如各向异性的干法刻蚀工艺去除存储层132的位于第二电荷阻挡部分131-2上的部分，保留其在凹陷103中的部分，从而形成如图7所示的多个间断的电荷存储部分132-1。在三维存储器的操作期间，多个间断的电荷存储部分132-1可减小存储在其中的电荷在相邻的存储单元扩散造成的电荷损失，提高存储器的数据保留能力。此外，间断的电荷存储部分132-1可以改善由于电场分布不均匀导致的存储单元的耦合效应，提高三维存储器的可靠性。
如图8所示，在形成多个存储结构132-1之后，可继续填充沟道孔130以形成沟道结构139。示例性的，可沿沟道孔130的侧壁，在第二电荷阻挡部分131-2和电荷存储部分132-1上依次形成隧穿 层133、沟道层134和电介质芯135，其中，存储结构132-1捕获的电荷可经由隧穿层133隧穿至沟道层134中并在沟道层134中传输。
示例性的，用于隧穿层133的材料可包括氧化硅、氮化硅、氮氧化硅，用于沟道层134的材料可包括一种或多种半导体材料，例如，单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。在一些实施例中，沟道层134可包括多晶硅层，用于促进电荷传输。在一些示例中，电介质芯135可以包括合适的电介质材料，例如氧化硅。作为一个示例，与第一堆叠层110对应的沟道结构139可包括氧化硅-氮化硅-氧化硅-氮化硅-多晶硅(ONOP)结构。
作为一个选择，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，径向地朝向沟道孔130的中心依次沉积隧穿层133、沟道层134和电介质芯135，其中，电介质芯135可填充沟道层134限定的空间。
如图8所示，由于去除了第一堆叠层110的牺牲层112的一部分，在相邻的第一介质层111之间形成了如图4所示的凹陷103，而未对第二堆叠层120执行类似的操作，因此在凹陷103和沟道孔130(图4)中形成沟道结构139之后，第一堆叠层110和第二堆叠层120包围的沟道结构139可具有交替的且不同的径向尺寸。
再次参考图8，在一些示例中，由牺牲层112包围的沟道结构139的第一部分139-1具有第一径向尺寸L1，由第二堆叠层120和第一介质层111包围的沟道结构139的第二部分139-2具有第二径向尺寸L2，其中，L1大于L2。
应当注意的是，为了显示清楚的目的，沟道结构139的第一部分139-1和第二部分139-2在图8的示例中标记在两个相同结构的沟道结构139上。出于同样的目的，本文中对第一部分139-1和第二部分139-2在其它示例性的附图中做了同样的标记处理。而这并不会对本申请的保护范围造成任何实质性的影响。
可以理解，由第二堆叠层120包围的沟道结构139可不包括用于存储电荷的存储层。作为一个选择，当阻挡层131和隧穿层133包括氧化硅时，阻挡层131和隧穿层133可作为MOS晶体管 的栅氧化物层。
在一些实施方式中，还可在沟道孔130的远离衬底的顶部形成沟道插塞136，沟道插塞136能够增大位线触点着陆的接触面积和工艺窗口。
在一些实施方式中，还可在形成沟道结构139之后，在叠层结构中形成栅极狭缝(图8未示出)，例如，可通过例如各向异性的干法刻蚀工艺，垂直穿过叠层结构形成栅极狭缝。
在一些示例中，栅极狭缝(图8未示出)可包括第一栅极狭缝和第二栅极狭缝，其中，第一栅极狭缝可将叠层结构划分为多个块区域，第二栅极狭缝可在相邻的第一栅极狭缝之间将块区域划分为多个指状区域。
容易理解的是，在未背离本发明教导的情况下，可以在三维存储器的制造方法的任何适合的阶段形成栅极狭缝。
回到图1，根据本申请一些实施方式的存储器制造方法继续至操作S250，其中，可在第二堆叠层120中形成隔离结构124，隔离结构124贯穿导电层122且位于相邻的沟道结构139之间穿过，图10示出了对应的结构。
如图9所示的实施方式中，可在形成沟道结构139之后，通过诸如各向异性的干法刻蚀工艺或各向同性的湿法刻蚀工艺在第二堆叠层120中形成开口123，开口123可穿过第二堆叠层120并停止于与第一堆叠层110接触的第二介质层121中。
与二维存储器相比，三维存储器通常由交替堆叠多层的栅极层和介质层形成三维的堆叠结构。在堆叠结构中可形成阵列的沟道结构，其中，在沟道结构与栅极层交叉处形成存储单元，沿堆叠的方向，多个存储单元组成存储串。
在一些实施方式中，如图11所示，三维存储器可包括堆叠结构400，堆叠结构400包括交替的介质层211和栅极层212以及穿过介质层211和栅极层212形成的沟道结构339，作为一个选择，位于堆叠结构400顶部的至少一个栅极层212可作为顶部选择栅极层，通过设置顶部选择栅切线233可将顶部选择栅极层分区，从而能够对各分区的存储串实施更为精确的控制。
在一些示例中，可在相邻的两个第二栅极狭缝(图11未示出)划分的指状区域中设置例如9排沟道结构339(“排”的方向与栅极狭缝平行)，也可称为“9孔阵列”，“9孔阵列”由该指状区域的顶部选择栅控制。
在相同面积的一个存储平面内，若是将沟道结构339(图11)的排数增加，可以明显减少第二栅极狭缝的数量，增加具备存储功能的沟道结构339(图11)的数量，从而能够提高存储密度。
发明人发现，将“9孔阵列”增加到“12/15/16/19/24孔阵列”或更多不仅会使第二栅极狭缝(图11未示出)的数量减少，还会增大第二栅极狭缝(图11未示出)之间的间距，此时若先形成顶部选择栅切线233，在进行栅极置换的步骤中，顶部选择栅切线233会阻碍栅极材料的扩散，从而影响顶部选择栅切线两侧的栅极层212的形成。因此，通常需要将顶部选择栅切线233的制作步骤移到栅极置换的步骤之后。由于形成栅极层212的步骤通常包括沉积多层不同种类且与介质层材料差异较大的材料，例如高K介质、TiN和W。在形成顶部选择栅切线233的开口时，需要对上述各层进行刻蚀，由于各层间的材料差异较大，材料种类多且堆叠层数多，难以进行刻蚀选择，使得顶部选择栅切线的制作工艺困难。
在一些示例中，如图11所示，沟道结构339通常包括ONOP(氧化物-氮化物-氧化物-多晶硅)复合层，可将沟道结构339的存储层(未示出)的至少一部分形成在相邻的介质层211之间，从而使得存储层能够弯曲或断开以减少或隔断存储的电荷在堆叠方向上的扩散，提高了存储器的数据保留能力。但是，由于在介质层212之间占据了一部分的空间，使得相邻的沟道结构339之间的一些位置处的壁厚W相应变薄，导致顶部选择栅切线233的工艺窗口减小。
如图12所示，在一些实施方式中，为了增大顶部选择栅切线233的工艺窗口，可占用相邻的两排沟道结构339的一部分，该两排沟道结构339在后续三维存储器的操作期间将不被电连接。
如图13所示，在一些实施方式中，还可额外形成一排虚设沟道结构239(不具备存储功能)供顶部选择栅切线233使用。
如图14所示，在一些实施方式中，也可增大相邻的存储沟道结构339之间的壁厚，例如壁厚由图11中所示的W增大到图14中所示的W'。
发明人研究发现，以上增大顶部选择栅切线233的工艺窗口的方法会导致沟道结构339的数量减少，从而造成存储密度损失。
如前所述，例如图9所示的包括第一堆叠层110和第二堆叠层120的一些实施方式中，在第一堆叠层110的牺牲层112处，相邻的沟道结构139的壁厚变薄，变薄后的壁厚为D1，而在第二堆叠层120中，相邻的沟道结构139的壁厚D2几乎得到了保留，在穿过壁厚为D2的第二堆叠层120形成开口123时，其工艺窗口几乎没有减小。在满足一定的工艺条件下，可不必对隔离结构124的工艺窗口进行增大处理，在一定程度上能够减少占据一部分的沟道结构139或额外增加一排虚设沟道结构或额外增加相邻的沟道结构139之间的壁厚的情况出现。因此，在一定程度上，能够减少存储密度的损失。
由于形成的第二堆叠层120的厚度较薄，厚度范围例如可在纳米级，从而能够较为容易地通过刻蚀第二堆叠层120形成开口123。
在一些示例中，可在开口123中填充绝缘材料，形成如图10所示的隔离结构124。填充的绝缘材料例如可包括氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、氮氧化物(例如氮氧化硅)材料中的一种或多种。作为一种选择，可采用化学机械抛光对隔离结构124的顶表面进行平坦化处理。在一些示例中，隔离结构124可作为顶部选择栅切线设置于相邻的第二栅极狭缝之间，以将指状区域切分为多个子区域，便于对子区域的存储串实施更为精确的控制。
如图15所示，在一些实施例中，可在第一堆叠层110和第二堆叠层120形成之后、沟道孔130形成之前，在第二堆叠层120中形成隔离结构124。在一些实施方式中，为了简化工艺，也可通过合适的刻蚀工艺同时形成沟道孔130和开口123。
如图16所示，在一些实施例中，可经由栅极狭缝去除牺牲层112的其余部分，然后在去除了牺牲层112的其余部分而形成的空 间中形成导体层112'。在一些示例中，导体层112'的材料可与导电层122的材料不同，例如导体层112'的材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，导电层可包括诸如P型掺杂的多晶硅、金属硅化物等半导体材料。在另一些示例中，导体层112'的材料可与导电层122的材料相同，例如可同时包括金属。
在一些示例中，例如当导体层112'的材料与导电层122的材料同时包括金属时，在形成开口123时，可通过选择不同的刻蚀气体交替刻蚀第二介质层121和导电层122，并控制刻蚀时间，使得刻蚀能够停止于与第一堆叠层110接触的第二介质层121中。
在一些实施方式中，在形成导体层112'之前，可先形成至少一层介质层以减小字线的漏电流以及导体层112'的杂质扩散，例如可形成至少一层TiN层和至少一层高K介质层，之后在高K介质层上形成导体层112'。
在一些实施方式中，如图17所示，可在形成导体层112'之后，在第二堆叠层120中形成隔离结构124(图16)的开口123。
在一些实施方式中，还可在合适的步骤中，在栅极狭缝中填充绝缘层以及在绝缘层限定的空间形成导电通道，以形成栅极狭缝结构，其中，绝缘层可用于分别将导电层122和导体层112'与导电通道电隔离，导电通道可作为公共源极线电连接的引出通道。
本申请实施方式提供的制造方法，由于用作顶部选择栅极层的导电层122通过直接的沉积工艺形成，在超过“9孔阵列”的多孔阵列结构下，可在任意合适的步骤中形成隔离结构124，避免了通过栅极置换工艺形成导电层122对隔离结构124的形成过程造成限制。
本申请的另一方面的本实施方式还提供了一种三维存储器100。如图16所示，三维存储器100包括：衬底(图中未示出)、形成于衬底上的堆叠结构102、形成于堆叠结构102中的多个沟道结构139以及隔离结构124，隔离结构124可设置于相邻的沟道结构139之间。
在一些示例中，衬底的制备材料可选择任何适合的半导体材料，例如可为单晶硅、多晶硅、单晶锗(Ge)、硅锗(GeSi)、碳 化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
如图16所示，在一些实施方式中，堆叠结构102包括依次形成于衬底上的第一堆叠层110和第二堆叠层120，第一堆叠层110包括交替堆叠的第一介质层111和导体层112'(也可称为“控制栅极层”)；第二堆叠层120包括交替堆叠的第二介质层121和导电层122(也可称为“顶部选择栅极层”)，其中，第二堆叠层120和第一堆叠层110的堆叠方向相同。
在一些示例中，第一堆叠层110可包括多个第一介质层111/牺牲层112对，可根据各种应用场景来选择对的数量，在一些示例中，第一介质层111的材料例如可包括氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。作为一个示例，第一介质层111例如可包括氧化硅，牺牲层112可包括氮化硅。
在一些示例中，第二堆叠层120可包括至少一个第二介质层121/导电层122对，对的数量可少于第一介质层111/牺牲层112对的数量。作为一个示例，第二介质层121/导电层122对的数量例如可为1、2、4或更多。
在一些示例中，第二堆叠层120的厚度较薄，厚度范围例如可在纳米级。
在一些示例中，导电层122可包括半导体材料，半导体材料例如可包括多晶硅或金属硅化物。作为一个选择，导电层122例如可包括P型掺杂(例如，硼掺杂)的多晶硅，以使得导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，导电层122的导电材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，金属的功函数满足：当导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，导体层112'的材料可与导电层122的材料不 同，例如导体层112'的材料例如可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，导电层122例如可包括诸如P型掺杂的多晶硅、金属硅化物等半导体材料。
在另一些示例中，导体层112'的材料可与导电层122的材料相同，例如可同时包括金属。
在一些示例中，第二介质层121的材料可与第一介质层111相同。
在一些实施例中，堆叠结构102的两侧或靠近中间的位置可形成阶梯结构(未在图16示出)，以便于将字线引出。
如图16所示，在一些实施方式中，沟道结构139包括由导电层122在周向包围形成的多个第一部分139-1和第二堆叠层120和第一介质层111在周向包围的多个第二部分139-2。
在一些示例中，在相邻的第一介质层111之间，每个第一部分139-1包括第一电荷阻挡部分131-1和电荷存储部分132-1。示例性的，每个第一电荷阻挡部分131-1可覆盖由相邻的第一介质层111及其之间的导体层112'包围的内壁。作为一个选择，沿堆叠的方向，多个电荷存储部分132-1可间断设置，其中，每个电荷存储部分132-1可覆盖第一电荷阻挡部分131-1的侧壁。
在三维存储器的操作期间，多个间断的电荷存储部分132-1可减小存储在其中的电荷在相邻的存储单元扩散造成的电荷损失，从而提高三维存储器的数据保留能力。此外，间断的电荷存储部分132-1可以改善由于电场分布不均匀导致的存储单元的耦合效应，提高三维存储器的可靠性。
在一些实施方式中，第二部分139-2可包括在第二堆叠层120和第一介质层111的侧壁依次设置的多个第二电荷阻挡部分131-2，其中，第一部分139-1的第一电荷阻挡部分131-1和第二部分139-2的第二电荷阻挡部分131-2组成连续的阻挡层131。示例性的，用于阻挡层131的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料。
在一些实施例中，第一部分139-1和第二部分139-2还可包括分别在电荷存储部分132-1以及第二电荷阻挡部分131-2的侧壁上依次设置的隧穿层133、沟道层134和电介质芯135，电介质芯135 可填充沟道层134限定的空间，其中，电荷存储部分132-1捕获的电荷可经由隧穿层133隧穿至沟道层134中并在沟道层134中传输。
示例性的，用于隧穿层133的材料可包括氧化硅、氮化硅、氮氧化硅，用于沟道层134的材料可包括一种或多种半导体材料，例如，单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。在一些实施例中，沟道层134可包括多晶硅层，用于促进电荷传输。在一些示例中，电介质芯135可以包括合适的电介质材料，例如氧化硅。作为一个示例，与第一堆叠层110对应的沟道结构139可包括氧化硅-氮化硅-氧化硅-氮化硅-多晶硅(ONOP)结构。
可以理解，由第二堆叠层110包围的沟道结构139可不包括用于存储电荷的存储层。作为一个选择，当阻挡层131和隧穿层133包括氧化硅时，阻挡层131和隧穿层133可作为MOS晶体管的栅氧化物层。
示例性的，沟道结构139远离衬底的顶部还可形成沟道插塞136，沟道插塞136能够增大位线触点着陆的接触面积和工艺窗口。
再次参考图16，在一些实施例中，由导体层112'包围的沟道结构139的多个第一部分139-1具有第一径向尺寸L1，由第二堆叠层120和第一介质层111包围的沟道结构139的第二部分139-2具有第二径向尺寸L2，其中，第一径向尺寸L1大于第二径向尺寸L2。从而，在第二堆叠层120中，相邻的沟道结构139之间具有壁厚D2，在第一堆叠层110中，相邻的沟道结构139之间具有不同的且交替的壁厚，例如，在第一介质层111处，相邻的沟道结构可具有壁厚D2，而在导体层112'处，相邻的沟道结构139具有壁厚D1，其中，D2大于D1。
在一些实施方式中，三维存储器100还包括栅极狭缝结构(图16未示出)，其贯穿第二堆叠层120和第一堆叠层110。在一些示例中，栅极狭缝结构包括在贯穿第二堆叠层120和第一堆叠层110的栅极狭缝中填充的绝缘层以及在绝缘层限定的空间形成的导电通道，其中，绝缘层可用于分别将导电层122和导体层112'与导电通道电隔离，导电通道可作为公共源极线电连接的引出通道。
在一些实施方式中，隔离结构124可贯穿导电层122且位于相邻的沟道结构139之间，并停止于与第一堆叠层110接触的第二介质层121中。作为一个示例，隔离结构124可包括在穿过第二堆叠层120形成的开口中填充的绝缘材料，填充的绝缘材料包括氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、氮氧化物(例如氮氧化硅)材料中的一种或多种。
在一些示例中，隔离结构124可作为顶部选择栅切线设置于相邻的第二栅极狭缝(图16未示出)之间，以将指状区域切分为多个子区域，便于对子区域的存储串实施更为精确的控制。
实施方式二
根据该实施方式二的存储器制造方法包括操作S210、操作S220和操作S230，如图1所示。该实施方式二中的操作S210、操作S220和操作S230与上述实施方式一中的形成第一堆叠层110和第二堆叠层120(图2)的处理、贯穿第一堆叠110和第二堆叠层120形成沟道孔130(图3)的步骤以及以经由沟道孔130在第一堆叠层110中去除各个牺牲层112的至少一部分，以使得第一堆叠层110中的每个相邻的第一介质层111之间形成凹陷103(图4)的过程相同，因此省略了对其的详细描述。
如图1示出的，该实施方式的存储器制造方法进一步包括操作S240，以在凹陷103(图4)和沟道孔130(图19)中形成沟道结构139(图19-26)，在该操作中，可在各个凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分。图18示出了在凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分的步骤300的流程图。图19-26示出了形成电荷存储部分的各个阶段的示意图。
参照图19，对于步骤300中的操作S310，可在各个凹陷中形成多个初始电荷存储部分，图20示出了对应的结构。
如图19所示，在一些实施例中，可采用合适的沉积工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在凹陷103(图4)内以及第二堆叠层120和第一介质层111的沿沟道孔130的侧壁上形成连续的存储 层142，然后可去除存储层142的沿沟道孔130的侧壁上的部分，从而形成如图20所示的彼此间断的多个初始电荷存储部分142-1。示例性的，存储层132可充满由凹陷103(图4)限定的空间。
在三维存储器的操作期间，多个间断的初始电荷存储部分142-1可减小存储在其中的电荷在相邻的存储单元扩散造成的电荷损失，提高存储器的数据保留能力。此外，间断的初始电荷存储部分142-1可以改善由于电场分布不均匀导致的存储单元的耦合效应，提高三维存储器的可靠性。
初始电荷存储部分142-1能够存储电荷以执行存储操作，因此对142-1的薄膜质量要求较高。在一些示例中，为了形成粗糙度低且致密度高的存储层，通常采用原子级别的沉积工艺，例如原子层沉积工艺。
如图21所示，在一些实施方式中，在形成初始电荷存储部分142-1之后，可在沟道孔130中，沿沟道孔130的侧壁向地朝向沟道孔130的中心依次沉积隧穿层133、沟道层134和电介质芯135，电介质芯135可填充沟道层134限定的空间，其中，电荷存储部分132-1捕获的电荷可经由隧穿层133隧穿至沟道层134中并在沟道层134中传输。
示例性的，可采用与实施方式一相同的沉积工艺和材料形成隧穿层133、沟道层134和电介质芯135，在此不做赘述。
如图21所示，在一些实施方式中，还可在沟道孔130(图20)的远离衬底的顶部形成沟道插塞136，沟道插塞136能够增大位线触点着陆的接触面积和工艺窗口。
在一些实施方式中，可在合适的步骤中，例如在形成沟道孔130时，同时在叠层结构中形成与沟道孔130平行的栅极狭缝(图中未示出)，栅极狭缝可垂直穿过叠层结构。容易理解的是，在未背离本发明教导的情况下，可以在三维存储器的制造方法的任何适合的阶段形成栅极狭缝。
回到图18，对于步骤300中的操作S320，可去除牺牲层的其余部分以在背离沟道孔的一侧暴露初始电荷存储部分，图22示出了对应的结构。
如图22所示，在一些实施方式中，可在填充沟道孔130之后， 经由栅极狭缝(图22未示出)去除牺牲层112的其余部分，从而在背离沟道孔130(图20)的一侧暴露多个初始存储结构142-1的侧壁。同时，也可暴露第一介质层111的顶表面和底表面的其余部分，从而相邻的第一介质层111及其之间的初始存储结构142-1形成了与栅极狭缝垂直且相通的牺牲空间。
在一些实施方式中，牺牲层112相对于初始电荷存储部分142-1具有较高的刻蚀选择比，以在去除牺牲层112的其余部分时保留初始电荷存储部分142-1。示例性的，去除牺牲层112的其余部分的工艺可以包括各向同性的湿法刻蚀，在同一湿法刻蚀工艺下，牺牲层112与初始电荷存储部分142-1相比具有较高的刻蚀选择比，因此初始电荷存储部分142-1几乎没有被损坏。
在一些实施方式中，牺牲层112和初始电荷存储部分142-1可同时包括氮化硅，在保证初始电荷存储部分142-1的氮硅比例能够实现较佳的存储性能的情况下，可通过调节牺牲层112中氮和硅的比例，使得与初始电荷存储部分142-1氮硅比例有较大差异，从而能够选择性的刻蚀。
在一些示例中，还可对牺牲层112和初始电荷存储部分142-1包括的氮化硅进行掺杂以改变元素种类，从而能够选择性的刻蚀。
在一些实施方式中，还可在初始电荷存储部分142-1和牺牲层112之间形成与二者材料有差异的刻蚀停止层。作为一种选择，可使得牺牲层112相较于刻蚀停止层具有较高的刻蚀选择比，从而在刻蚀去除牺牲层112的其余部分时可停止于刻蚀停止层，减少初始电荷存储部分142-1的损失。
如图23所示，在一些示例中，为了形成上述刻蚀停止层，可首先在凹陷103和沟道孔130中形成初始刻蚀停止层152'，然后去除初始刻蚀停止层152'的位于沟道孔130的侧壁的部分，并在凹陷中去除始刻蚀停止层152'的一部分，保留始刻蚀停止层152'的位于牺牲层112的内壁的部分，从而形成如图24所示的刻蚀停止层152。
如图25所示，在一些示例中，在形成刻蚀停止层152之后，可在凹陷的剩余空间形成覆盖刻蚀停止层152的侧壁的初始电荷存储部分142-1，沿堆叠的方向，多个初始电荷存储部分142-1间 断设置。
回到图18，步骤300继续至操作S330，可将暴露的初始电荷存储部分的至少一部分氧化为间断的电荷阻挡部分，图26示出了对应的结构。
在一些实施方式中，例如，图22所示的示例中，在形成牺牲空间之后，可将多个初始电荷存储部分142-1的背离沟道孔的一部分氧化为多个第一电荷阻挡部分131-3，从而形成如图26所示的沟道结构139，其中，初始电荷存储部分142-1的其余部分可作为最终的电荷存储部分142'。示例性的，可经由栅极狭缝(图26未示出)，通过热氧化和/或化学氧化处理将多个初始电荷存储部分142-1(例如，氮化硅)的背离沟道孔的一部分氧化为多个第一电荷阻挡部分131-3(例如氧化硅或氮氧化硅)并形成间断的电荷存储部分142'。例如，热氧化可包括原位蒸汽法，其使用氧气和氢气来产生蒸汽形式的水。作为一种选择，沟道结构139可包括硅-氧化物-氮化物-氧化物(SONO)结构。
在一些实施方式中，例如，图25所示的包括刻蚀停止层152的示例中，可采用合适的刻蚀工艺依次去除牺牲层112的其余部分和刻蚀停止层152，从而在背离沟道孔130的一侧暴露如图22所示的多个初始存储结构142-1的侧壁。
如图26所示，由于去除了第一堆叠层110的牺牲层112(图4)的一部分，在相邻的第一介质层111之间形成了凹陷103(图4)，而未对第二堆叠层120执行类似的操作，因此在凹陷103(图4)和沟道孔130(图4)中形成沟道结构139之后，第一堆叠层110和第二堆叠层120包围的沟道结构139可具有交替的且不同的径向尺寸。再次参考图26，在一些示例中，沟道结构139可具有交替的第一径向尺寸L1和第二径向尺寸L2，其中，L1大于L2。
可以理解，由第二堆叠层110包围的沟道结构139可不包括用于存储电荷的存储层。作为一个选择，当第一电荷阻挡部分131-3和隧穿层133包括氧化硅时，多个第一电荷阻挡部分131-3和隧穿层133可作为MOS晶体管的栅氧化物层。
如图27所示，在一些实施方式中，可经由栅极狭缝在牺牲空间中形成导体层112'。在一些示例中，导体层112'的材料可与导电层122的材料不同，例如导体层112'的材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，导电层可包括诸如P型掺杂的多晶硅、金属硅化物等半导体材料。在另一些示例中，导体层112'的材料可与导电层122的材料相同，例如可同时包括金属。
本申请实施方式形成的第一电荷阻挡部分131-3不占据导体层112'在沿堆叠方向的空间，在相同的堆叠高度下，能够堆叠更多层数的第一介质层111和导体层112'，从而增大存储容量。而且，通过氧化初始电荷存储部分142-1形成的第一电荷阻挡部分131-3的薄膜致密性和均匀性较佳，可有效减少电荷的泄露。
在一些实施方式中，在形成导体层112'之前，可先形成至少一层介质层以减小字线的漏电流以及导体层112'的杂质扩散，例如可形成至少一层TiN层和至少一层高K介质层，之后在高K介质层上形成导体层112'。
在一些实施方式中，还可在合适的步骤中，在栅极狭缝中填充绝缘层以及在绝缘层限定的空间形成导电通道，以形成栅极狭缝结构，其中，绝缘层可用于分别将导电层122和导体层112'与导电通道电隔离，导电通道可作为公共源极线电连接的引出通道。
根据该实施方式二的存储器制造方法包括操作S250，如图1所示，可在第二堆叠层120中形成隔离结构124，其中，隔离结构124可贯穿导电层122且位于相邻的沟道结构139之间，，图29示出了对应的结构。
如图28所示，在一些实施方式中，可在形成导体层112'之后，通过诸如各向异性的干法刻蚀工艺在第二堆叠层120中形成开口123。
在一些示例中，由于形成的第二堆叠层120的厚度较薄，厚度范围例如可在纳米级，从而能够较为容易地通过刻蚀第二堆叠层120形成开口123，其中，开口123可穿过第二堆叠层120并停止于与第一堆叠层110接触的第二介质层121中。
如前所述，在第一堆叠层110的牺牲层112处，相邻的沟道结构139的壁厚变薄，变薄后的壁厚为D2，而在第二堆叠层120中，相邻的沟道结构139的壁厚D2几乎得到了保留，在穿过壁厚为D1的第二堆叠层120形成开口123时，其工艺窗口几乎没有减小。在满足一定的工艺条件下，可不必对隔离结构124的工艺窗口进行增大处理，在一定程度上能够减少占据一部分的沟道结构139或额外增加一排虚设沟道结构或额外增加相邻的沟道结构139之间的壁厚的情况出现。因此，在一定程度上，能够减少存储密度的损失。
在一些示例中，可在开口123中填充绝缘材料，形成如图29所示的隔离结构124。填充的绝缘材料包括氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、氮氧化物(例如氮氧化硅)材料中的一种或多种。作为一种选择，可采用化学机械抛光对隔离结构124的顶表面进行平坦化处理。在一些示例中，隔离结构124可作为顶部选择栅切线设置于相邻的第二栅极狭缝之间，以将指状区域切分为多个子区域，便于对子区域的存储串实施更为精确的控制。
在一些示例中，例如当导体层112'的材料与导电层122的材料同时包括金属时，可通过选择不同的刻蚀气体交替刻蚀第二介质层121和导电层122，并控制刻蚀时间，使得刻蚀能够停止于与第一堆叠层110接触的第二介质层121中。
在一些实施方式中，可在第一堆叠层110和第二堆叠层120形成之后、沟道孔130形成之前，在第二堆叠层120中形成隔离结构124。在一些实施方式中，为了简化工艺，也可通过合适的刻蚀工艺同时形成沟道孔130时与顶部选择栅开口123。
在一些实施方式中，还可在形成沟道结构139之后，在第二堆叠层120中形成隔离结构124。
本申请实施方式提供的制造方法，由于用作顶部选择栅极层的导电层122通过直接的沉积工艺形成，在超过“9孔阵列”的多孔阵列结构下，可在任意合适的步骤中形成隔离结构124，避免了通过栅极置换工艺形成导电层122对隔离结构124的形成过程造成限制。
本申请实施方式的另一方面提供一种三维存储器100'，图29示出了该三维存储器100'的局部示意结构，如图29所示，三维存储器100包括：衬底(图中未示出)、形成于衬底上的堆叠结构102、形成于堆叠结构102中的多个沟道结构139以及隔离结构124，隔离结构124可设置于相邻的沟道结构139之间。
在一些示例中，衬底的制备材料可选择任何适合的半导体材料，例如可为单晶硅、多晶硅、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
如图29所示，在一些实施方式中，堆叠结构102包括依次形成于衬底上的第一堆叠层110和第二堆叠层120，第一堆叠层110包括交替堆叠的第一介质层111和导体层112'(也可称为“控制栅极层”)；第二堆叠层120包括交替堆叠的第二介质层121和导电层122(也可称为“顶部选择栅极层”)，其中，第二堆叠层120和第一堆叠层110的堆叠方向相同。
在一些示例中，第一堆叠层110可包括多个第一介质层111/牺牲层112对，可根据各种应用场景来选择对的数量，在一些示例中，第一介质层111的材料包括氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。作为一个示例，第一介质层111可包括氧化硅，牺牲层112可包括氮化硅。
在一些示例中，第二堆叠层120可包括至少一个第二介质层121/导电层122对，对的数量可少于第一介质层111/牺牲层112对的数量。作为一个示例，第二介质层121/导电层122对的数量例如可为1、2、4或更多。
在一些示例中，第二堆叠层120的厚度较薄，厚度范围例如可在纳米级。
在一些示例中，导电层122可包括半导体材料，半导体材料 例如可包括多晶硅或金属硅化物。作为一个选择，导电层122包括P型掺杂(例如，硼掺杂)的多晶硅，以使得导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，导电层122的导电材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，金属的功函数满足：当导电层122作为顶部选择栅极层时，顶部选择栅晶体管的阈值电压为正值，从而可将控制的沟道关断。
在一些示例中，导体层112'的材料可与导电层122的材料不同，例如导体层112'的材料可包括W、Co、Cu、Al、Ti、Ta、Ni等金属，导电层可包括诸如P型掺杂的多晶硅、金属硅化物等半导体材料。
在另一些示例中，导体层112'的材料可与导电层122的材料相同，例如可同时包括金属。
在一些示例中，第二介质层121的材料可与第一介质层111相同。
在一些实施例中，堆叠结构102的两侧或靠近中间的位置可形成阶梯结构(未在图29中示出)，以便于将字线引出。
如图29所示，在一些实施方式中，沟道结构139包括由导电层122在周向包围形成的多个第一部分139-1和第二堆叠层120和第一介质层111在周向包围的多个第二部分139-2。
在一些示例中，在相邻的第一介质层111之间，每个第一部分139-1包括多个第一电荷阻挡部分131-3和多个电荷存储部分142'，其中，每个第一电荷阻挡部分131-1可覆盖导体层112'的侧壁。作为一个选择，沿堆叠的方向，多个电荷存储部分142'可间断设置，其中，每个电荷存储部分142'可覆盖第一电荷阻挡部分131-3的侧壁。示例性的，用于第一电荷阻挡部分131-3的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料。
在三维存储器的操作期间，多个间断的电荷存储部分142'可减小存储在其中的电荷在相邻的存储单元扩散造成的电荷损失， 从而提高三维存储器的数据保留能力。此外，间断的电荷存储部分142'可以改善由于电场分布不均匀导致的存储单元的耦合效应，提高三维存储器的可靠性。
在一些实施例中，第一部分139-1和第二部分139-2还可包括分别在电荷存储部分142'的侧壁、第二堆叠层120和第一介质层111的侧壁上依次设置的隧穿层133、沟道层134和电介质芯135，电介质芯135可填充沟道层134限定的空间，其中，电荷存储部分142'捕获的电荷可经由隧穿层133隧穿至沟道层134中并在沟道层134中传输。
在一些示例中，沿着堆叠方向，各个第一电荷阻挡部分131-3和对应的电荷存储部分142'以及导体层112'可具有相同的尺寸，因此，本申请实施方式形成的第一电荷阻挡部分131-3可不占据导体层112'在沿堆叠方向的空间，在相同的堆叠高度下，能够堆叠更多层数的第一介质层111和导体层112'，从而增大存储容量。
示例性的，用于第一电荷阻挡部分131-3的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料。
示例性的，用于隧穿层133的材料可包括氧化硅、氮化硅、氮氧化硅，用于沟道层134的材料可包括一种或多种半导体材料，例如，单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。在一些实施例中，沟道层134可包括多晶硅层，用于促进电荷传输。在一些示例中，电介质芯135可以包括合适的电介质材料，例如氧化硅。作为一个示例，与第一堆叠层110对应的沟道结构139可包括氧化硅-氮化硅-氧化硅-氮化硅-多晶硅(ONOP)结构。
可以理解，由第二堆叠层110包围的沟道结构139可不包括用于存储电荷的存储层。作为一个选择，当阻挡层131和隧穿层133包括氧化硅时，阻挡层131和隧穿层133可作为MOS晶体管的栅氧化物层。
示例性的，沟道结构139的远离衬底的顶部还可形成沟道插塞136，沟道插塞136能够增大位线触点着陆的接触面积和工艺窗口。
如图29所示，在一些实施例中，由导体层112'包围的沟道结 构139的第一部分139-1具有第一径向尺寸L1，由第二堆叠层120和第一介质层111包围的第二部分139-2具有第二径向尺寸L2，其中，第一径向尺寸L1大于第二径向尺寸L2。从而，在第二堆叠层120中，相邻的沟道结构139之间具有壁厚D2，在第一堆叠层110中，相邻的沟道结构139之间具有不同的且交替的壁厚，在第一介质层111处，相邻的沟道结构可具有壁厚D2，而在导体层112'处，相邻的沟道结构139具有壁厚D1，其中，D2大于D1。
在一些实施方式中，三维存储器100'还包括栅极狭缝结构(图28未示出)，其贯穿第二堆叠层120和第一堆叠层110，以将堆叠结构102划分为多个指状区域。在一些示例中，栅极狭缝结构包括在贯穿第二堆叠层120和第一堆叠层110的栅极狭缝中填充的绝缘层以及在绝缘层限定的空间形成的导电通道，其中，绝缘层可用于分别将导电层122和导体层112'与导电通道电隔离，导电通道可作为公共源极线电连接的引出通道。
在一些实施方式中，隔离结构124可贯穿导电层122且位于相邻的沟道结构139之间，并停止于与第一堆叠层110接触的第二介质层121中。作为一个示例，隔离结构124可包括在穿过第二堆叠层120形成的开口中填充的绝缘材料，填充的绝缘材料包括氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、氮氧化物(例如氮氧化硅)材料中的一种或多种。
在一些示例中，隔离结构124可作为顶部选择栅切线设置于相邻的第二栅极狭缝之间，以将指状区域切分为多个子区域，便于对子区域的存储串实施更为精确的控制。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (44)
- 三维存储器，其特征在于，包括：堆叠结构，所述堆叠结构包括第一堆叠层和第二堆叠层，所述第一堆叠层包括交替堆叠的控制栅极层和第一介质层，沿相同的所述堆叠的方向，所述第二堆叠层包括交替堆叠的顶部选择栅极层和第二介质层；多个沟道结构，所述沟道结构贯穿所述堆叠结构，所述沟道结构包括电荷存储层，所述电荷存储层包括沿所述堆叠的方向间断设置的多个电荷存储部分，所述电荷存储部分设于相邻的所述第一介质层之间；以及至少一个隔离结构，贯穿所述顶部选择栅极层且位于相邻的所述沟道结构之间。
- 根据权利要求1所述的三维存储器，其特征在于，所述顶部选择栅极层和所述控制栅极层的材料不同。
- 根据权利要求1所述的三维存储器，其特征在于，所述顶部选择栅极层包括半导体材料。
- 根据权利要求3所述的三维存储器，其特征在于，所述半导体材料包括多晶硅或金属氮化物。
- 根据权利要求3所述的三维存储器，其特征在于，所述半导体材料包括硼掺杂的多晶硅。
- 根据权利要求1所述的三维存储器，其特征在于，所述控制栅极层包括金属。
- 根据权利要求6所述的三维存储器，其特征在于，所述金属包括钨。
- 根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：由所述控制栅极层包围的多个第一部分以及由所述第二堆叠层和所述第一介质层包围的多个第二部分，其中，所述第一部分的第一径向尺寸大于所述第二部分的第二径向尺寸。
- 根据权利要求8所述的三维存储器，其特征在于，每个所述第一部分包括第一电荷阻挡部分和所述电荷存储部分，在相邻的所述第一介质层之间，所述电荷存储部分覆盖所述第一电荷阻挡部分的侧壁。
- 根据权利要求9所述的三维存储器，其特征在于，所述第一部分还包括在所述电荷存储部分的侧壁依次设置的隧穿层、沟道层和电介质芯。
- 根据权利要求10所述的三维存储器，其特征在于，所述第一电荷阻挡部分覆盖由相邻的所述第一介质层及其之间的所述控制栅极层包围的内壁。
- 根据权利要求11所述的三维存储器，其特征在于，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁依次设置的多个第二电荷阻挡部分、所述隧穿层、所述沟道层和所述电介质芯，其中，所述第一电荷阻挡部分和所述第二电荷阻挡部分组成连续的阻挡层。
- 根据权利要求10所述的三维存储器，其特征在于，所述第一电荷阻挡部分覆盖所述控制栅极层的侧壁。
- 根据权利要求13所述的三维存储器，其特征在于，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁设置的所述隧穿层、所述沟道层和所述电介质芯。
- 根据权利要求14所述的三维存储器，其特征在于，在所述堆叠的方向，所述第一电荷阻挡部分和所述电荷存储部分具有 相同的尺寸。
- 根据权利要求15所述的三维存储器，其特征在于，在所述堆叠的方向，所述第一电荷阻挡部分和所述控制栅极层具有相同的尺寸。
- 根据权利要求8-16任一项所述的三维存储器，其特征在于，所述第一电荷阻挡部分包括氮氧化硅或氧化硅，并且所述电荷存储部分包括氮化硅。
- 三维存储器，其特征在于，包括：堆叠结构，所述堆叠结构包括第一堆叠层和第二堆叠层，所述第一堆叠层包括交替堆叠的第一介质层和控制栅极层，沿相同的所述堆叠的方向，所述第二堆叠层包括交替堆叠的第二介质层和顶部选择栅极层，其中，所述控制栅极层包括金属，所述顶部选择栅极层包括半导体材料；多个沟道结构，所述沟道结构贯穿所述堆叠结构，所述沟道结构包括电荷存储层，所述电荷存储层包括沿所述堆叠的方向间断设置的多个电荷存储部分，所述电荷存储部分设于相邻的所述第一介质层之间；以及至少一个隔离结构，贯穿所述顶部选择栅极层且位于相邻的所述沟道结构之间。
- 根据权利要求18所述的三维存储器，其特征在于，所述半导体材料包括多晶硅或金属氮化物。
- 根据权利要求19所述的三维存储器，其特征在于，所述半导体材料包括硼掺杂的多晶硅。
- 根据权利要求20所述的三维存储器，其特征在于，所述控制栅极层包括钨。
- 根据权利要求18所述的三维存储器，其特征在于，所述 沟道结构包括：由所述控制栅极层包围的多个第一部分以及由所述第二堆叠层和所述第一介质层包围的多个第二部分，其中，所述第一部分的第一径向尺寸大于所述第二部分的第二径向尺寸。
- 根据权利要求22所述的三维存储器，其特征在于，每个所述第一部分包括第一电荷阻挡部分和所述电荷存储部分，在相邻的所述第一介质层之间，所述电荷存储部分覆盖所述第一电荷阻挡部分的侧壁。
- 根据权利要求23所述的三维存储器，其特征在于，所述第一部分还包括在所述电荷存储部分的侧壁依次设置的隧穿层、沟道层和电介质芯。
- 根据权利要求24所述的三维存储器，其特征在于，所述第一电荷阻挡部分覆盖由相邻的所述第一介质层及其之间的所述控制栅极层包围的内壁。
- 根据权利要求25所述的三维存储器，其特征在于，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁依次设置的多个第二电荷阻挡部分、所述隧穿层、所述沟道层和所述电介质芯，其中，所述第一电荷阻挡部分和所述第二电荷阻挡部分组成连续的阻挡层。
- 根据权利要求24所述的三维存储器，其特征在于，所述第一电荷阻挡部分覆盖所述控制栅极层的侧壁。
- 根据权利要求27所述的三维存储器，其特征在于，所述第二部分包括在所述第二堆叠层和所述第一介质层的侧壁设置的所述隧穿层、所述沟道层和所述电介质芯。
- 根据权利要求28所述的三维存储器，其特征在于，在所述堆叠的方向，所述第一电荷阻挡部分和所述电荷存储部分具有相同的尺寸。
- 根据权利要求29所述的三维存储器，其特征在于，在所述堆叠的方向，所述第一电荷阻挡部分和所述控制栅极层具有相同的尺寸。
- 根据权利要求22-30任一项所述的三维存储器，其特征在于，所述第一电荷阻挡部分包括氮氧化硅或氧化硅，并且所述电荷存储部分包括氮化硅。
- 三维存储器的制造方法，包括：依次形成由第一介质层和牺牲层交替堆叠的第一堆叠层，以及由第二介质层和导电层交替堆叠的第二堆叠层；贯穿所述第一堆叠和所述第二堆叠层形成沟道孔；经由所述沟道孔在所述第一堆叠层中去除各个所述牺牲层的至少一部分，以使得所述第一堆叠层中的相邻的所述第一介质层之间形成凹陷；在所述凹陷和所述沟道孔中形成沟道结构；以及在所述第二堆叠层中形成隔离结构，其中，所述隔离结构贯穿所述导电层且位于相邻的所述沟道结构之间。
- 根据权利要求32所述的制造方法，其特征在于，所述方法还包括：形成贯穿所述第一堆叠层和所述第二堆叠层的栅极狭缝；经由所述栅极狭缝去除所述牺牲层的其余部分；以及在去除了所述其余部分而形成的牺牲空间中形成导体层。
- 根据权利要求32所述的制造方法，其特征在于，在形成所述沟道孔之前，形成所述隔离结构。
- 根据权利要求32所述的制造方法，其特征在于，在形成所述沟道结构之后，形成所述隔离结构。
- 根据权利要求32所述的制造方法，其特征在于，在形成所述导体层之后，形成所述隔离结构。
- 根据权利要求32所述的制造方法，其特征在于，形成所述隔离结构包括：形成穿过所述第二堆叠层的开口，所述开口位于相邻的所述沟道结构之间；以及在所述开口中填充绝缘材料。
- 根据权利要求32-37任一项所述的制造方法，其特征在于，形成所述沟道结构包括：在所述凹陷的内壁、所述第二堆叠层和所述第一介质层的沿沟道孔的侧壁形成连续的阻挡层；以及在每个所述凹陷中形成电荷存储部分。
- 根据权利要求38所述的制造方法，其特征在于，形成所述沟道结构还包括：在所述阻挡层的沿所述沟道孔的侧壁的部分和所述电荷存储部分上依次形成隧穿层、沟道层和电介质芯。
- 根据权利要求32-37任一项所述的制造方法，其特征在于，形成所述沟道结构包括：在所述凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分。
- 根据权利要求40所述的制造方法，其特征在于，所述在各个所述凹陷中形成多个间断的电荷存储部分和多个间断的电荷阻挡部分包括：在各个所述凹陷中形成多个初始电荷存储部分；去除所述牺牲层的其余部分以在背离所述沟道孔的一侧暴露所述初始电荷存储部分；以及将暴露的所述初始电荷存储部分的至少一部分氧化为所述电荷阻挡部分。
- 根据权利要求41所述的制造方法，其特征在于，在形成 所述间断的电荷存储部分之前，所述方法还包括：在各个所述凹陷中，在所述牺牲层的侧壁形成刻蚀停止层。
- 根据权利要求42所述的制造方法，其特征在于，所述去除所述牺牲层的所述其余部分包括：刻蚀所述牺牲层的所述其余部分并停止于所述刻蚀停止层；以及去除所述刻蚀停止层。
- 根据权利要求41所述的制造方法，其特征在于，形成所述沟道结构还包括：在所述第二堆叠层的侧壁、所述电荷存储部分上以及所述第一介质层的侧壁依次设置隧穿层、沟道层和电介质芯。
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