CN111785733A - 3d nand存储器的形成方法 - Google Patents

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Abstract

一种3D NAND存储器的形成方法，在所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构后，形成若干贯穿所述堆叠结构的沟道孔，所述沟道孔侧壁依次形成有电荷存储层、沟道层以及填充层，所述填充层包括位于沟道层表面的第一材料层和位于沟道孔内及堆叠结构顶部表面第二材料层，所述第一材料层与所述第二材料层的材料不相同；刻蚀去除所述沟道孔中部分所述填充层，形成暴露出所述沟道层部分表面的凹槽，且刻蚀时对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率。本发明通过形成特定结构的填充层，通过一步刻蚀工艺刻蚀去除所述沟道孔中的部分填充层，形成暴露出所述沟道层部分表面的凹槽，简化了工艺步骤，并提高了刻蚀效率。

Description

3D NAND存储器的形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器的形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层；刻蚀所述堆叠层，在堆叠层中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(SelectiveEpitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔中形成电荷存储层和位于电荷存储层上的沟道层，所述沟道层与外延硅层(SEG)连接；在沟道层上形成填充满沟道孔的填充层；去除氮化硅层，在去除氮化硅层的位置形成控制栅；去除沟道孔中部分厚度的填充层，形成暴露出部分沟道层表面的凹槽；在凹槽中形成与沟道层连接的导电插塞。
但是现有在沟道孔中形成暴露出部分沟道层表面的凹槽工艺较为复杂。
发明内容
本发明所要解决的技术问题是怎样防止多层堆叠结构的3D NAND存储器中整层控制栅漏电的问题。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔，所述沟道孔侧壁依次形成有电荷存储层、沟道层以及填充层，所述填充层包括位于沟道层表面的第一材料层和位于沟道孔内及堆叠结构顶部表面第二材料层，所述第一材料层与所述第二材料层的材料不相同；
刻蚀去除所述沟道孔中部分所述填充层，形成暴露出所述沟道层部分表面的凹槽，且刻蚀时对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率；
在所述凹槽中形成导电插塞。
可选的，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺，所述刻蚀整个整个过程中采用的刻蚀参数始终是一致的。
可选的，所述第一材料层的材料为氧化硅或氮化硅，所述第二材料层的材料为氮化硅或氧化硅。
可选的，所述第一材料层的材料为氧化硅，所述第二材料层的材料为氮化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
可选的，所述第一材料层的材料为氮化硅，所述第二材料层的材料为氧化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
可选的，所述导电插塞的材料为金属或掺杂的多晶硅。
可选的，所述导电插塞的形成过程包括：在所述堆叠结构表面以及凹槽中形成导电材料层，所述导电材料层填充满凹槽；平坦化去除高于堆叠结构表面的导电材料层，在所述凹槽中形成导电插塞。
可选的，所述堆叠结构包括位于半导体衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔，所述第一沟道孔和第二沟道孔连通作为沟道孔。
可选的，所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
可选的，将所述牺牲层替换为控制栅。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，在所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构后，形成若干贯穿所述堆叠结构的沟道孔，所述沟道孔侧壁依次形成有电荷存储层、沟道层以及填充层，所述填充层包括位于沟道层表面的第一材料层和位于沟道孔内及堆叠结构顶部表面第二材料层，所述第一材料层与所述第二材料层的材料不相同；刻蚀去除所述沟道孔中部分所述填充层，形成暴露出所述沟道层部分表面的凹槽，且刻蚀时对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率；在所述凹槽中形成导电插塞。由于沟道孔中形成的填充层包括第一材料层和位于第一材料层上的第二材料层，所述第一材料层与第二材料层的材料不相同，在刻蚀去除所述沟道孔中的部分所述填充层时，对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率，因而通过一步刻蚀工艺就可以形成暴露出所述沟道层部分表面的凹槽，具体刻蚀过程为：先以高刻蚀速率刻蚀去除所述堆叠结构顶部表面以及沟道孔中部分厚度的第二材料层以所述第一材料层作为停止层，继续刻蚀时由于第一材料层与第二材料层的材料不相同，刻蚀第一材料层时的刻蚀速率会降低，从而很好的控制形成的凹槽的位置精度和底部形貌(具体的，避免形成的凹槽深度过深或过浅，并且使得形成的凹槽的底部下凹的弧度较小，凹槽的底部较为平滑，后续在凹槽中形成导电插塞时，使得导电插塞与两边的沟道层的接触面积增大，减小了接触电阻)。即本申请中，通过形成特定结构的填充层，后续可以通过一步刻蚀工艺就可以去除所述沟道孔中的部分所述填充层，在沟道孔中形成暴露出所述沟道层部分表面的凹槽，简化了工艺步骤，并提高了刻蚀效率，并能很好的控制形成的凹槽的位置精度和底部形貌。
附图说明
图1-5为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有在沟道孔中形成暴露出部分沟道层表面的凹槽工艺较为复杂。
研究发现，为了使得形成的凹槽的底部的弧度较小(底部较为平滑)，使得在凹槽中形成导电插塞与沟道层的接触面积较大，减小接触电阻，现有在沟道孔中形成电荷存储层和位于电荷存储层上的沟道层后，在沟道层上形成填充满沟道孔以及覆盖所述堆叠结构顶部表面上的填充层，然后需要进行两步刻蚀工艺才能形成暴露出部分沟道层表面的凹槽，具体的进行第一步刻蚀工艺，去除堆叠结构顶部表面上的填充层漏出堆叠结构的顶部表面，同时会去除沟道孔中部分填充层；接着进行第二刻蚀工艺，继续去除沟道孔中部分填充层，以形成暴露出沟道层的部分表面的凹槽；在凹槽中形成与沟道层连接的导电插塞。即现有为了形成满足需要形貌的凹槽需要进行两步刻蚀工艺，两步刻蚀工艺的采用的刻蚀参数和采用的刻蚀设备不同，使得在沟道孔中形成暴露出部分沟道层表面的凹槽工艺较为复杂。
为此，本发明提供了一种3D NAND存储器的形成方法，
由于沟道孔中形成的填充层包括第一材料层和位于第一材料层上的第二材料层，所述第一材料层与第二材料层的材料不相同，在刻蚀去除所述沟道孔中的部分所述填充层时，对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率，因而通过一步刻蚀工艺就可以形成暴露出所述沟道层部分表面的凹槽，具体刻蚀过程为：先以高刻蚀速率刻蚀去除所述堆叠结构顶部表面以及沟道孔中部分厚度的第二材料层以所述第一材料层作为停止层，继续刻蚀时由于第一材料层与第二材料层的材料不相同，刻蚀第一材料层时的刻蚀速率会降低，从而很好的控制形成的凹槽的位置精度和底部形貌(具体的，避免形成的凹槽深度过深或过浅，并且使得形成的凹槽的底部下凹的弧度较小，凹槽的底部较为平滑，后续在凹槽中形成导电插塞时，使得导电插塞与两边的沟道层的接触面积增大，减小了接触电阻)。即本申请中，通过形成特定结构的填充层，后续可以通过一步刻蚀工艺就可以去除所述沟道孔中的部分所述填充层，在沟道孔中形成暴露出所述沟道层部分表面的凹槽，简化了工艺步骤，并提高了刻蚀效率，并能很好的控制形成的凹槽的位置精度和底部形貌。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-5为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构(111、112)；形成若干贯穿所述堆叠结构(111、112)的沟道孔，所述沟道孔侧壁依次形成有电荷存储层116、沟道层120和填充层123，所述填充层123包括位于沟道层120表面的第一材料层121和位于沟道孔内及堆叠结构111顶部表面第二材料层122。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道通孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。本实施例中，所述堆叠结构包括两个堆叠结构，具体的所述堆叠结构包括位于半导体衬底100上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，所述第一堆叠结构111中形成有第一沟道孔，所述第二堆叠结构112中形成有第二沟道孔，所述第一沟道孔和第二沟道孔连通作为沟道孔。在其他实施例中，所述堆叠结构可以为单个的堆叠结构，或者更多个(大于等于3个)堆叠结构层叠构成的堆叠结构。在其他实施例中，所述堆叠结构可以是单个的堆叠结构。
所述堆叠结构的层数(堆叠结构中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103(去除牺牲层103的位置对应形成控制栅或字线)时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103均可以采用化学气相沉积工艺形成。
在一实施例中，所述堆叠结构中最底层一层牺牲层可以作为底部选择栅牺牲层102，后续在去除底部选择栅牺牲层102的位置可以对应形成底部选择栅(BottomSelective Gate，BSG)，具体的将第一堆叠结构111中最底层的一层牺牲层作为底部选择栅牺牲层105，后续在去除顶部选择栅牺牲层105的位置对应形成顶部选择栅(Top SelectiveGate，TSG)，具体的将第二堆叠结构112中的最顶层的一层牺牲层作为顶部选择栅牺牲层105。
在一实施例中，所述堆叠结构表面可以形成硬掩膜层114，所述硬掩膜层114作为刻蚀堆叠结构形成沟道孔时的掩膜。刻蚀所述堆叠结构可以采用各项异性干法刻蚀工艺，比如等离子刻蚀工艺。
在一实施例中，所述沟道孔底部的半导体衬底中还形成有凹槽，所述凹槽中以及部分沟道孔中通过选择性外延工艺形成有半导体外延层107，所述半导体外延层107的表面低于最底层的隔离层104的表面高于最底层的控制栅(底部选择栅102)的表面，所述半导体外延层107的材料为硅、锗或硅锗，本实施例中，所述半导体外延层107的材料为硅。所述电荷存储层116位于半导体外延层107上剩余的沟道孔侧壁上，所述沟道层120位于电荷存储层116表面并与半导体外延层107接触。所述电荷存储层116和沟道层120的厚度远小于沟道孔的尺寸，电荷存储层116和沟道层120未填充满沟道孔。
在一实施例中，所述第一堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101，所述缓冲氧化层101能减小第一堆叠结构111与半导体衬底100之间的应力。
在一实施例中，结合参考图1和图2，所述电荷存储层116包括位于沟道孔侧壁表面上的阻挡层116a、位于阻挡层116a侧壁表面上的电荷捕获层116b以及位于电荷捕获层116b侧壁表面上的隧穿层116c。
所述隧穿层116c可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层116b可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层116a可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层120材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层116可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述电荷存储层116和沟道层120的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层116，电荷存储层116包括位于第一沟道孔105、扩孔132和第二沟道孔115侧壁和底部表面上的阻挡层116a、位于阻挡层116a表面上的电荷捕获层116b以及位于电荷捕获层116b表面上的隧穿层116c；在电荷存储层116上形成第一沟道层；刻蚀去除第一沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层107表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层120。
继续参考图1，所述填充层123包括位于沟道层120表面的第一材料层121和位于沟道孔内及堆叠结构(112)顶部表面第二材料层122。
在一实施例中，所述第一材料层121位于沟道层120的表面以及堆叠结构(第二堆叠结构112)的顶部表面上，所述第一材料层121未填充满沟道孔，所述第二材料层122位于所述第一材料层121表面，所述第二材料层122填充满沟道孔。在另一实施例中，所述第一材料层121可以仅位于沟道孔中的沟道层120的表面，所述第二材料层122位于第一材料层121表面以及堆叠结构(第二堆叠结构112)的顶部表面上。所述第一材料层121和第二材料层122通过化学气相沉积工艺形成，，在一实施例中，在形成第二材料层122时，所述第二材料层122中可以形成空隙。
由于形成的所述填充层123包括第一材料层121和位于第一材料层上的第二材料层122，所述第一材料层121与第二材料层122的材料不相同，后续刻蚀去除所述沟道孔中的部分所述填充层123时，对第二材料层122的刻蚀速率大于对第一材料层121的刻蚀速率，因而通过一步刻蚀工艺就可以形成暴露出所述沟道层120部分表面的凹槽，具体刻蚀过程为：先以高刻蚀速率刻蚀去除所述堆叠结构顶部表面以及沟道孔中部分厚度的第二材料层122以所述第一材料层121作为停止层，继续刻蚀时由于第一材料层与第二材料层的材料不相同，刻蚀第一材料层时的刻蚀速率会降低，从而很好的控制形成的凹槽的位置精度和底部形貌(避免形成的凹槽深度过深，并且使得形成的凹槽124的底部下凹的弧度较小，凹槽124的底部较为平滑，后续在凹槽124中形成导电插塞时，使得导电插塞与两边的沟道层120的接触面积增大，减小了接触电阻)。即本申请中，通过形成特定结构的填充层123，后续可以通过一步刻蚀工艺就可以去除所述沟道孔中的部分所述填充层，在沟道孔中形成暴露出所述沟道层120部分表面的凹槽，简化了工艺步骤，并提高了刻蚀效率，并能很好的控制形成的凹槽的位置精度和底部形貌。
在一实施例中，所述第一材料层121的材料为氧化硅或氮化硅，或其他合适的材料，所述第二材料层122的材料为氮化硅或氧化硅，或其他合适的材料，第一材料层121和第二材料层122的具体选择需满足第一材料层121和第二材料层122的材料不相同。
参考图3，刻蚀去除所述沟道孔中的部分所述填充层，形成暴露出沟道层120部分表面的凹槽124，且刻蚀时对第二材料层121的刻蚀速率大于对第一材料层121的刻蚀速率。
所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为一步刻蚀工艺(一步刻蚀工艺为刻蚀所述第二材料层和第一材料层形成凹槽的步骤在一个刻蚀步骤中进行)且在一个刻蚀腔中进行，所述刻蚀工艺为各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺，所述刻蚀整个过程中采用的刻蚀参数始终是一致(采用同性的干法刻蚀工艺时所述刻蚀参数包括刻蚀气体、功率、气体流量、腔室的压力和温度，采用各项同性的湿法刻蚀工艺时所述刻蚀参数包括刻蚀溶液)的，因而刻蚀第一材料层121和第二材料层122形成凹槽124时工艺简单(只需要一步刻蚀工艺)，并且刻蚀效率较高(无需更换刻蚀腔室和改变刻蚀参数)。
在一具体实施例中，所述第一材料层121的材料为氧化硅，所述第二材料层122的材料为氮化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液，磷酸溶液的质量百分比浓度为80～90％磷酸溶液。所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺也可以为各项同性的干法刻蚀工艺，所述干法刻蚀工艺采用对第二材料层(比如氮化硅)刻蚀速率较大的刻蚀气体。
在另一实施例中，所述第一材料层121的材料为氮化硅，所述第二材料层122的材料为氧化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液，所述氢氟酸溶液为质量浓度49％的氢氟酸与水的混合溶液，两者的体积比为：50/1～500/1)。
通过前述工艺步骤形成的凹槽124，所述凹槽124的侧壁暴露出两侧的沟道层120，所述凹槽124的底部位于第二材料层122中，凹槽124的底部下凹的弧度较小，凹槽124的底部较为平滑，后续在凹槽124中形成导电插塞时，使得导电插塞与两边的沟道层120的接触面积增大，减小了接触电阻。
参考图4，在所述凹槽124(参考图3)中形成导电插塞125。
所述导电插塞125的材料为金属(比如W、Cu或其他合适的导电金属)或掺杂的多晶硅。
在一实施例中，所述导电插塞125的形成过程包括：在所述堆叠结构顶部表面上以及凹槽中形成导电材料层，所述导电材料层填充满凹槽；平坦化去除高于堆叠结构表面的导电材料层，在所述凹槽中形成导电插塞125。
参考图5，将所述牺牲层103(参考图4)替换为控制栅133。
具体的，在形成导电插塞125后，刻蚀所述堆叠结构，在所述堆叠结构中形成沿垂直方向贯穿所述堆叠结构的栅极隔槽；沿栅极隔槽两侧的侧壁去除所述牺牲层；在去除牺牲层的位置对应形成控制栅133；形成控制栅133后，在栅极隔槽的侧壁形成隔离侧墙；在隔离侧墙之间的栅极隔槽中形成阵列共源极。
在一实施例中，所述堆叠结构中的底部选择栅牺牲层102(参考图4)去除后对应的位置可以对应形成底部选择栅(Bottom Selective Gate，BSG)132，所述堆叠结构中的顶部选择栅牺牲层105(参考图4)去除后对应的位置可以对应形成顶部选择栅(Top SelectiveGate，TSG)135。所述底部选择栅牺牲层102和顶部选择栅牺牲层105与牺牲层103同时去除，所述底部选择栅132和顶部选择栅135与控制栅133同时形成。
在一实施例中，所述控制栅103包括高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。在其他实施例中，所述控制栅103可以包括氧化硅介质层和位于介质层上的多晶硅栅极。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔，所述沟道孔侧壁依次形成有电荷存储层、沟道层以及填充层，所述填充层包括位于沟道层表面的第一材料层和位于沟道孔内及堆叠结构顶部表面第二材料层，所述第一材料层与所述第二材料层的材料不相同；
刻蚀去除所述沟道孔中部分所述填充层，形成暴露出所述沟道层部分表面的凹槽，且刻蚀时对第二材料层的刻蚀速率大于对第一材料层的刻蚀速率；在所述凹槽中形成导电插塞。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺，所述刻蚀整个过程中采用的刻蚀参数始终是一致的。
3.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述第一材料层的材料为氧化硅或氮化硅，所述第二材料层的材料为氮化硅或氧化硅。
4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述第一材料层的材料为氧化硅，所述第二材料层的材料为氮化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
5.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述第一材料层的材料为氮化硅，所述第二材料层的材料为氧化硅时，所述刻蚀去除所述沟道孔中的部分所述填充层的刻蚀工艺为各项同性的湿法刻蚀工艺，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述导电插塞的材料为金属或掺杂的多晶硅。
7.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述导电插塞的形成过程包括：在所述堆叠结构表面以及凹槽中形成导电材料层，所述导电材料层填充满凹槽；平坦化去除高于堆叠结构表面的导电材料层，在所述凹槽中形成导电插塞。
8.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括位于半导体衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔，所述第一沟道孔和第二沟道孔连通作为沟道孔。
9.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
10.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，将所述牺牲层替换为控制栅。
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