CN112614852A - 3d nand存储器及其制造方法及存储器沟道结构的制备方法 - Google Patents

3d nand存储器及其制造方法及存储器沟道结构的制备方法 Download PDF

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CN112614852A
CN112614852A CN202011382094.5A CN202011382094A CN112614852A CN 112614852 A CN112614852 A CN 112614852A CN 202011382094 A CN202011382094 A CN 202011382094A CN 112614852 A CN112614852 A CN 112614852A
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memory
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李拓
蒲浩
刘松
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Yangtze Memory Technologies Co Ltd
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本发明提供一种3D NAND存储器及其制造方法及存储器沟道结构的制备方法，采用两步法形成沟道结构，首先在第一堆叠结构中形成第一沟道孔，在第一沟道孔中形成存储器层并填充牺牲材料；然后在第一堆叠结构上方形成第二堆叠结构，在第二堆叠结构中形成与第一沟道孔对应的第二沟道孔，在第二沟道孔中形成存储器层，将第二沟道孔底部的存储器层打开，去除第一沟道孔中的牺牲材料，连通第一沟道孔和第二沟道孔。该方法通过两步法形成沟道结构，相当于减小了沟道孔的深宽比，在沟道孔中形成存储器层时，能够提高沟道孔侧壁上各膜层的分布效果，使得存储器层在上下沟道孔中能够实现均匀一致的分布，提高器件的电学性能。同时能够提高量产中机台的利用率。

Description

3D NAND存储器及其制造方法及存储器沟道结构的制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND存储器及其沟道结构的的制备方法。
背景技术
存储器是用于存储保存信息的记忆设备，随着集成电路中器件对集成度以及存储密度的需求的不断提高，3D存储技术，例如3D NAND(3D与非)闪存，越来越受到人们的青睐。
在堆叠栅型结构的3D闪存中，形成在沟道孔中的ONO薄膜是实现电子存储的核心膜层。对3D NAND这种垂直架构，ONO在沟道孔中的的填充效果是最终电性线上监测的重要参数，随着结构中堆叠膜层的层数越来越多，沟道孔的深宽比越来越大，对沟道孔中ONO膜层的填充的挑战越来越艰巨。深宽比越大，沟道孔上部和下部的各叠层的覆盖均匀性就越差，导致器件的电性较差。
因此，需要一种能够提高沟道孔中ONO膜层的分布效果的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器及其沟道结构的制备方法，本发明的方法中，采用两步法形成沟道结构，首先在第一堆叠结构中形成第一沟道孔，在第一沟道孔中形成存储器层并填充牺牲材料；然后在第一堆叠结构上方形成第二堆叠结构，在第二堆叠结构中形成与第一沟道孔相对应的第二沟道孔，并在第二沟道孔中形成存储器层，然后将第二沟道孔底部的存储器层打开，去除第一沟道孔中的牺牲材料，连通第一沟道孔和第二沟道孔。该方法通过两步法形成沟道结构，相当于减小了沟道孔的深宽比，提高了沟道孔侧壁上存储器层的分布效果，使得存储器层在上下沟道孔中能够实现均匀一致的分布，提高器件的电学性能。
为实现上述目的及其它相关目的，本发明提供了一种存储器沟道结构的制造方法，该包括以下步骤：
提供衬底，在所述衬底上形成第一堆叠结构；
在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成第一存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
在所述第一沟道孔中填充牺牲材料；
在所述第一堆叠结构上方形成第二堆叠结构；
在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成第二存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层。
可选地，在所述第一沟道孔中填充牺牲材料，还包括以下步骤：
在所述第一沟道孔中填充牺牲材料；
去除所述第一堆叠结构上方的牺牲材料；
去除形成所述第一存储器层时残留在所述第一堆叠结构上方的材料层。
可选地，在所述第二堆叠结构中形成第二沟道孔包括，刻蚀所述第二堆叠结构以及所述第一沟道孔中的部分牺牲材料。
可选地，打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层，包括以下步骤：
在所述第二沟道孔的侧壁上形成刻蚀阻挡层；
去除所述第二沟道孔底部的所述存储器层；
去除所述第一沟道孔中的牺牲材料以及第二沟道孔侧壁上的所述刻蚀阻挡层，以将所述第一沟道孔和所述第二沟道孔连通。
可选地，还包括：在所述第一沟道孔和所述第二沟道孔中填充介质层。
可选地，沿所述第一沟道孔的内壁形成存储器层之前，还包括：在所述第一沟道孔底部形成选择性外延结构。
可选地，还包括以下步骤：
刻蚀形成在所述选择性外延结构上方的所述存储器层，以暴露所述选择性外延结构；
在所述第一沟道孔的底部及侧壁上形成沟道层；
在所述沟道孔中填充介质层。
根据本发明的另一方面，提供一种3D NAND存储器的制造方法，该方法包括如下步骤：
提供衬底，在所述衬底上形成第一堆叠结构，所述第一堆叠结构包括交替叠置的绝缘层及牺牲层；
在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成第一存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
在所述第一沟道孔中填充牺牲材料；
在所述第一堆叠结构上方形成第二堆叠结构；
在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成第二存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层；
在所述第一堆叠结构和所述第二堆叠结构中形成字线层。
可选地，在所述第一沟道孔中填充牺牲材料，还包括以下步骤：
在所述第一沟道孔中填充牺牲材料；
去除所述第一堆叠结构上方的牺牲材料；
去除形成所述第一存储器层时残留在所述第一堆叠结构上方的材料层。
可选地，在所述第二堆叠结构中形成第二沟道孔包括，刻蚀所述第二堆叠结构以及所述第一沟道孔中的部分牺牲材料。
可选地，在所述第二沟道孔的侧壁上形成第二存储器层，包括以下步骤：
在所述第二沟道孔的侧壁上形成刻蚀阻挡层；
去除所述第二沟道孔底部的所述第二存储器层；
去除所述第一沟道孔中的牺牲材料以及第二沟道孔侧壁上的所述刻蚀阻挡层，以将所述第一沟道孔和所述第二沟道孔连通。
可选地，沿所述第一沟道孔的内壁形成第一存储器层之前还包括：在所述沟道孔的底部形成选择性外延结构。
可选地，还包括以下步骤：
刻蚀形成在所述选择性外延结构上方的所述存储器层，以暴露所述选择性外延结构；
在所述第一沟道孔的底部及侧壁上形成沟道层；
在所述第一沟道孔和所述第二沟道孔中填充介质层。
可选地，还包括：在所述沟道孔中填充介质层。
可选地，在所述第一堆叠结构和所述第二堆叠结构中形成字线层，包括以下步骤：
形成栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
通过所述栅线缝隙去除所述第一堆叠结构和所述第二堆叠结构中的所述牺牲层，形成字线沟槽；
在所述字线沟槽中填充导电材料形成所述字线层。
可选地，在所述第一堆叠结构和所述第二堆叠结构中形成字线层，包括以下步骤：
形成栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
通过所述栅线缝隙去除所述第一堆叠结构和所述第二堆叠结构中的所述牺牲层，形成字线沟槽；
在所述字线沟槽中填充导电材料形成所述字线层。
可选地，形成所述字线沟槽之前，包括以下步骤：
通过所述栅线缝隙去除所述堆叠结构最底部的牺牲层，形成第一沟槽；
去除所述第一沟槽对应的所述第一沟道孔侧壁上的存储器层，形成第二沟槽，所述第二沟槽与所述第一沟槽形成共源层沟槽；
在所述共源极沟槽中沉积半导体材料形成共源层。
可选地，还包括：在所述栅线缝隙中形成共源极。
根据本发明的另一方面，提供一种3D NAND存储器，该3D NAND存储器包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括交替叠置的绝缘层及字线层，在所述堆叠结构的堆叠方向上，所述堆叠结构包括第一堆叠结构及第二堆叠结构；
第一沟道结构，所述第一沟道结构沿所述堆叠方向贯穿所述第一堆叠结构，所述第一沟道结构包括沿第一沟道孔的内壁形成的第一存储器层；
第二沟道结构，所述第二沟道结构沿所述堆叠方向贯穿所述第二堆叠结构并与所述第一沟道结构相对应，所述第二沟道结构包括沿第二沟道孔的内壁形成的第二存储器层；以及
沟道层，所述沟道层形成在所述第一沟道孔和所述第一沟道孔中，覆盖所述第一存储器层和所述第二存储器层，所述沟道层在所述第一沟道孔和所述第二沟道孔中形成连续结构。
可选地，所述第一沟道结构还包括选择性外延结构，所述选择性外延结构形成在所述第一沟道孔的底部与所述沟道层连接。
可选地，所述3D NAND存储器还包括共源层，所述共源层形成在所述堆叠结构的下方，与所述沟道层连接。
可选地，所述3D NAND存储器还包括介质层，所述介质层填充在所述第一沟道孔和所述第二沟道孔内。
可选地，所述3D NAND存储器还包括：
栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
共源极，所述共源极包括形成在所述栅线缝隙侧壁上的间隔层以及形成在所述栅线缝隙中的导电材料。
可选地，所述第二存储器层的一部分形成在所述第一沟道孔中。
可选地，位于所述第二沟道孔底部的所述第二存储器层与所述第一沟道孔顶部的所述第一存储器层重叠。
如上所述，本发明提供的3D NAND存储器及其制造方法及存储器沟道结构的制备方法，至少具备如下有益技术效果：
本发明采用两步法形成沟道结构，首先在第一堆叠结构中形成第一沟道孔，在第一沟道孔中形成存储器层并填充牺牲材料；然后在第一堆叠结构上方形成第二堆叠结构，在第二堆叠结构中形成与第一沟道孔相对应的第二沟道孔，并在第二沟道孔中形成存储器层，然后将第二沟道孔底部的存储器层打开，去除第一沟道孔中的牺牲材料，连通第一沟道孔和第二沟道孔。该方法通过两步法形成沟道结构，相当于减小了沟道孔的深宽比，在沟道孔中形成存储器层时，能够提高沟道孔侧壁上各膜层的分布效果，使得存储器层在上下沟道孔中能够实现均匀一致的分布，提高器件的电学性能。
另外，上述方法能够提高量产中机台的利用率，有利于降低器件的制造成本。
本发明的3D NAND存储器制备方法同样采用上述方法形成沟道结构，因此同样具有以上有益效果。
附图说明
图1显示为现有技术中形成沟道结构的示意图。
图2显示为本发明实施例一提供的3D NAND存储器中沟道孔的制备方法的流程示意图。
图3显示为在衬底上形成第一堆叠结构的结构示意图。
图4显示为在第一堆叠结构形成第一沟道孔的结构示意图。
图5显示为在第一沟道孔中形成存储器层及牺牲材料的结构示意图。
图6显示为对图5中的牺牲材料进行平坦化的结构示意图。
图7显示为在图6所示的结构上方形成第二堆叠结构的结构示意图。
图8显示为在图7所示的第二堆叠结构中形成第二沟道孔的结构示意图。
图9显示为在第二沟道孔中形成存储器层的结构示意图。
图10显示为打开第二沟道孔底部的存储器层的结构示意图。
图11显示为去除第一沟道孔中的牺牲材料连通第一沟道孔和第二沟道孔的结构示意图。
图12显示为在图11所示的第一沟道孔和第二沟道孔中形成沟道层及介质层的结构示意图。
图13显示为本发明实施例二中在第一沟道孔底部形成选择性外延结构的结构示意图。
图14显示为在图13所示的结构上形成沟道结构的结构示意图。
图15显示为本发明实施例三提供的3D NAND存储器制备方法的流程示意图。
图16显示为在图12所示的结构中形成栅线缝隙的结构示意图。
图17显示为经图16所示的栅线缝隙在第一堆叠结构的最底部形成源极沟槽的结构示意图。
图18显示为在图17所示的源极沟槽中形成共源层的结构示意图。
图19显示为在图18所示的结构中形成字线沟槽的结构示意图。
图20显示为在图19所示的结构中形成字线层的结构示意图。
图21显示为在图20所示的结构中形成共源极的结构示意图。
附图标记列表
10 衬底 203 第二沟道孔
11 堆叠结构 2031 阻挡层
12 阻挡层 2032 电荷捕获层
13 电荷捕获层 2033 阻挡层
14 隧穿层 2034 刻蚀阻挡层
15 沟道层 204 开口
100 衬底 104 沟道孔
101 第一堆叠结构 1041 沟道层
1011 牺牲层 1042 介质层
1012 绝缘层 105 栅线缝隙
103 第一沟道孔 1051 共源极
1030 选择性外延结构 1052 间隔层
1031 阻挡层 1061 第一沟槽
1032 电荷捕获层 1062 第二沟槽
1033 阻挡层 106 源极层
1034 牺牲材料 1070 字线沟槽
102 第二堆叠结构 107 字线层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
如图1所示，现有技术中，在3D NAND存储器的制造过程中，在衬底10上形成堆叠结构11之后，在堆叠结构中形成贯穿堆叠结构的沟道孔，然后依次在沟道孔的侧壁上形成阻挡层12、电荷存储层13、捕获层14以及沟道层15，其中阻挡层12、电荷存储层13、捕获层14通常通过沉积形成氧化物、氮化物、氧化物叠层，即ONO叠层。然而，随着堆叠结构层数的增加，例如层数大于100时，形成的沟道孔的深宽比越来越大，在沉积上述ONO叠层时，会出现沟道孔下部和上部的材料沉积不均匀，造成ONO叠层在整个沟道孔中的厚度及均匀性不一致。ONO叠层的厚度和均匀性的不一致会影响存储器最终的电学性能。
因此，急需能够在沟道孔中形成厚度及均匀性一致的ONO叠层的方法，为此，本申请提供一种新的方法，能够在深宽比较大的沟道孔中形成厚度和均匀性一致的ONO叠层又能够提高半导体量产机台的利用率。
现通过下面的具体实施例并结合附图详细描述本发明。
实施例一
本实施例提供一种存储器沟道结构的制造方法，如图2所示，该方法包括如下步骤：
S101：提供衬底，在所述衬底上形成第一堆叠结构；
如图3所示，提供衬底100，该衬底100可以是硅衬底，绝缘体上硅衬底等任意适合的衬底。在本实施例中，衬底100为硅衬底。
在衬底100的正面形成第一堆叠结构101，该第一堆叠结构101在垂直与衬底表面方向上堆叠。第一堆叠结构包括依次交叠在衬底上的牺牲层1011和绝缘层1012。牺牲层1011可以为氮化硅层，绝缘层1012可以是氧化硅或者氮氧化硅层。当然也可以是其他蚀刻选择比差异较大的材料。堆叠结构中的底部牺牲层和衬底之间还形成有介电保护层(未详细示出)，该介电保护层可以是氧化硅等。在可选实施例中，上述第一堆叠结构101形成有核心区以及位于核心区周围的台阶区。核心区用于形成存储串，台阶区用于形成接触。本实施例中仅示出了核心区。
S102：在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成第一存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
参照图4，首先，沿第一堆叠结构的堆叠方向，在第一堆叠结构101中形成贯穿该第一堆叠结构的第一沟道孔103。本实施例中刻蚀第一堆叠结构的同时，刻蚀部分衬底，形成上述第一沟道孔103。然后在第一沟道孔的侧壁和底部形成存储器层。该存储器层包括在第一沟道孔的侧壁和底部依次形成的电荷阻挡层1031、电荷捕获层1032及电隧穿层1033。上述电荷阻挡层1031、电荷捕获层1032以及遂穿层1033形成沟道结构的存储器层。
在优选实施例中，电荷阻挡层1031的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1032可以由SiN制成。在另一个实施例中，电荷捕获层1032可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1033同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
S103：在所述第一沟道孔中填充牺牲材料；
如图5所示，在形成存储器层之后，在第一沟道孔103中填充牺牲材料1034，该牺牲材料1034可以是多晶硅等于氧化物层具有蚀刻选择比的材料。
S104：在所述第一堆叠结构上方形成第二堆叠结构；
如图5所示，在沟道孔中填充牺牲材料1034时，牺牲材料1034同时形成在第一堆叠结构的上方，同时第一堆叠结构上方也会有残留的存储器层的各材料层。在形成上述第二堆叠结构之前，首先，如图6所示，去除第一堆叠结构上方的牺牲材料以及存留存储器层的各材料层。可以通过平坦化工艺去除上述牺牲材料和存储器层的各材料层，直至暴露出第一堆叠结构最上方的绝缘层1012。然后，如图7所示，在第一堆叠结构上方形成第二堆叠结构102，该第堆叠结构同样包括交替叠置的牺牲层1011及绝缘层1012。
S105：在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成第二存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
如图8所示，形成第二堆叠结构102之后，沿堆叠方向与第一沟道孔相对应地刻蚀第二堆叠结构，直至刻蚀第一沟道孔中的部分牺牲材料，形成第二沟道孔203。然后如图9所示，在第二沟道孔203的底部及侧壁上形成存储器层，该存储器层同样包括依次形成的电荷阻挡层2031、电荷捕获层2032以及隧穿层2033。该电荷阻挡层2031、电荷捕获层2032以及隧穿层1033与第一沟道孔侧壁上的电荷阻挡层1031、电荷捕获层1032以及隧穿层1033为相同的材料，同样可以采用相同的沉积工艺形成。
S106：打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层；
在第二沟道孔203的侧壁上形成存储器层之后，如图10所示，在存储器层的遂穿层2033的侧壁上形成刻蚀阻挡层2034。该刻蚀阻挡层同样可以是多晶硅等于存储器层的ONO叠层刻蚀选择比较大的材料。然后在该刻蚀阻挡层2034的遮挡下，刻蚀第二沟道孔底部的存储器层，直至暴露第一沟道孔内的牺牲材料1034，形成开口204。去除第二沟道孔侧壁以及第二堆叠结构上方的刻蚀阻挡层，并经开口204去除第一沟道孔中的牺牲材料1034，如图11所示，将第一沟道孔和第二沟道孔打通，形成完整的沟道孔104。然后，如图12所示，在沟道孔104的侧壁上沉积多晶硅形成沟道层1041，同时在沟道孔中填充介质层1042。由此在第一堆叠结构和第二堆叠结构中形成沟道结构。
如上所述，本实施例中，对于堆叠层数较多的堆叠结构，采用分步法形成沟道结构。例如首先形成第一堆叠结构，在第一堆叠结构中形成第一沟道孔及存储器层，然后在第一堆叠结构上方形成第二堆叠结构，并在第二堆叠结构中形成与第一沟道结构相对应的第二沟道结构，在第二沟道结构侧壁上形成存储器层。之后将第一沟道孔和第二沟道孔打通形成完整的沟道孔，在沟道孔侧壁上形成沟道层。该方法分步形成沟道孔侧壁上的ONO叠层，能够有效提高ONO叠层的均匀性，保证上下沟道孔中叠层厚度一致，均匀性较好，由此提高器件的电学性能。同时还能够提高机台的利用率。
实施例二
本实施例同样提供一种存储器沟道结构的制造方法，与实施例一的相同之处不再赘述，不同之处在于：
如图13所示，在形成第一沟道孔之后，首先在第一沟道孔的底部形成选择性外延结构1030，然后再形成存储器层的ONO叠层并填充牺牲材料1034。上述选择性外延结构可以由多晶硅、单晶硅等半导体材料形成，实现沟道层与衬底之间的连通。
之后与实施例一所述方法相同，形成第二堆叠结构、第二沟道孔、在第二沟道孔侧壁上形成存储器层，然后打通第一沟道孔和第二沟道孔，形成完整的沟道孔。最后，如图14所示，同样在沟道孔的侧壁上形成沟道层1041，并在沟道孔中填充介质层1042。
实施例三
本实施例提供一种3D NAND存储器制备方法，如图15所示，该方法包括如下步骤：
S201：提供衬底，在所述衬底上形成第一堆叠结构，所述第一堆叠结构包括交替叠置的绝缘层及牺牲层；
S202：在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
S203：在所述第一沟道孔中填充牺牲材料；
S204：在所述第一堆叠结构上方形成第二堆叠结构；
S205：在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
S206：打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层；
S207：在所述第一堆叠结构和所述第二堆叠结构中形成字线层。
本实施例中，上述步骤S201～步骤S206可以参照实施例一以及附图2～附图13的描述，其中沟道结构的形成与实施例一相同，在此不再赘述。
在步骤S207之前，还包括形成源极层的步骤。如图16所示，刻蚀第二堆叠结构及第一堆叠结构，形成在堆叠方向上贯穿第二堆叠结构及第一堆叠结构的栅线缝隙105，该栅线缝隙在垂直于堆叠结构的堆叠方向上延伸。在可选实施例中，刻蚀堆叠结构之后继续刻蚀部分衬底，使得栅线缝隙107的底部形成在衬底101中。
如图17所示，经栅线缝隙105去除第一堆叠结构最下方的牺牲层，形成第一沟槽1061，然后继续刻蚀去除第一沟道孔侧壁上的ONO叠层，形成第二沟槽1062。第一沟槽和第二沟槽形成源极沟槽。如图18所示，在该源极沟槽中填充多晶硅形成源极层106。
之后，如图19所示，经栅极沟槽去除第一堆叠结构和第二堆叠结构中的其余牺牲层，形成字线沟槽1070。例如可以采用湿法刻蚀，腐蚀去除牺牲层1011，形成字线沟槽1070。然后，如图20所示，在字线沟槽1070中沉积导电材料形成字线层107。在可选实施例中，首先在字线沟槽1070的侧壁上沉积一层高k介电层，然后在字线沟槽中填充导电材料，例如通过沉积工艺在字线沟槽中沉积导电材料形成字线层，该导电材料包括但不限于钨(W)、钻(Co)、铜(Cu)、铝(A1)、多晶硅、掺杂硅、硅化物或其任何组合。
如图21所示，形成字线层之后，还包括在栅线缝隙105中形成共源极1051。在可选实施例中，首先在栅线缝隙105的侧壁上形成绝缘侧墙1052以隔离字线层107与共源极1051，该绝缘侧壁的材料可以是例如氧化硅、氮化硅、氮氧化硅等。然后在栅线缝隙中填充导电材料，例如多晶硅或者导电金属等，形成共源极1051。
本实施例中，同样采用实施例一所述的方法形成沟道结构，因此能够充分保证器件的性能。
本实施例以图12所示结构为例描述了形成字线层及共源极的过程，可以理解的是，图14所示的结构可以经过相同的方法形成字线层和共源极。
实施例四
本实施例提供一种3D NAND存储器，同样参照图21，本实施例的3D NAND存储器包括：
衬底100；该衬底100可以是硅衬底，绝缘体上硅衬底等任意适合的衬底。在本实施例中，衬底100为硅衬底。
位于所述衬底上的堆叠结构，所述堆叠结构包括交替叠置的绝缘层及字线层，在所述堆叠结构的堆叠方向上，所述堆叠结构包括第一堆叠结构及第二堆叠结构；
在衬底100的正面形成有上述堆叠结构，堆叠结构在垂直与衬底表面方向上堆叠。该堆叠结构包括依次交替叠置的绝缘层1012和字线层107。该绝缘层1012可以是氧化硅或者氮氧化硅层。字线层107可以例如通过沉积工艺在字线沟槽中沉积导电材料形成，该导电材料包括但不限于钨(W)、钻(Co)、铜(Cu)、铝(A1)、多晶硅、掺杂硅、硅化物或其任何组合。在可选实施例中，字线层107和绝缘层之间还可以沉积有一层高k介电层，例如氧化铝等。
在可选实施例中，堆叠结构与衬底之间还形成有介电保护层(未详细示出)，该介电保护层可以是氧化硅等。在可选实施例中，上述堆叠结构形成有核心区以及位于核心区周围的台阶区。核心区用于形成存储串，台阶区用于形成接触。本实施例中仅示出了核心区。
第一沟道结构，所述第一沟道结构沿所述堆叠方向贯穿所述第一堆叠结构，所述第一沟道结构包括沿第一沟道孔的内壁形成的第一存储器层；
第二沟道结构，所述第二沟道结构沿所述堆叠方向贯穿所述第二堆叠结构并与所述第一沟道结构相对应，所述第二沟道结构包括沿第二沟道孔的内壁形成的第二存储器层；
沟道层，所述沟道层形成在所述第一沟道孔和所述第一沟道孔中，覆盖所述第一存储器层和所述第二存储器层，所述沟道层在所述第一沟道孔和所述第二沟道孔中形成连续结构。
同样参照图21，第一沟道结构沿堆叠方向贯穿第一堆叠结构，包括形成在第一沟道孔的内壁(即，第一沟道孔的侧壁和底部)的第一存储器层。可参照图6，该第一存储器层包括沿第一沟道孔的侧壁依次形成的电荷阻挡层1031、电荷捕获层1032及电隧穿层1033。
在优选实施例中，电荷阻挡层1031的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1032可以由SiN制成。在另一个实施例中，电荷捕获层1032可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1033同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
如图21所示，第二沟道结构沿堆叠方向贯穿第二堆叠结构，包括形成在第二沟道孔的内壁(即，第一沟道孔的侧壁和底部)的第二存储器层。该第二存储器层包括沿第二沟道孔的侧壁依次形成的电荷阻挡层2031、电荷捕获层2032及电隧穿层2033。第二存储器层的电荷阻挡层2031、电荷捕获层2032及电隧穿层2033与第一存储器层的电荷阻挡层1031、电荷捕获层1032及电隧穿层1033的形成材料及形成方法相同，在此不再赘述。
同样参照图21并结合附图11，第二存储器层的一部分形成在第一沟道孔中。具体地，位于第二沟道孔底部的第二存储器层形成在第一沟道孔的顶部，并且与第一沟道孔顶部的第一存储器层重叠。上述第一存储器层和第二存储器层分步形成，由此能够提高存储器层的各材料层在第一沟道孔和第二沟道孔侧壁上的均匀性及厚度均匀性。
如图21所示，3D NAND存储区还包括形成在第一沟道孔和第二沟道孔中的沟道层1041，所述沟道层1041形成在第一存储器层和第二存储器层的侧壁上，并且该沟道层1041在第一沟道孔和第二沟道孔中形成连续结构。由于第一存储器层和第二存储器层具有较好的均匀性及厚度均一性，同样有利于形成均匀性较好的沟道层，因此，该沟道层1041同样具有较好的均匀性。第一沟道孔和第二沟道孔中还填充有介质层1042。
同样参照图21，该3D NAND存储器还包括形成在堆叠结构底部的共源层106以及公共源极1051，该共源层106与沟道层连接，作为存储串的共源层。共源极1051形成在栅线缝隙105中，共源极1051与堆叠结构之间还包括形成在栅线缝隙侧壁上的间隔层1052。
本实施例的3D NAND存储器的第一存储器层和第二存储器层具有良好的厚度均匀性，因此该3D NAND存储器具有良好的电学性能。
如上所述，本发明提供的3D NAND存储器及其沟道结构的制备方法，至少具备如下有益技术效果：
本发明采用两步法形成沟道结构，首先在第一堆叠结构中形成第一沟道孔，在第一沟道孔中形成存储器层并填充牺牲材料；然后在第一堆叠结构上方形成第二堆叠结构，在第二堆叠结构中形成与第一沟道孔相对应的第二沟道孔，并在第二沟道孔中形成存储器层，然后将第二沟道孔底部的存储器层打开，去除第一沟道孔中的牺牲材料，连通第一沟道孔和第二沟道孔。该方法通过两步法形成沟道结构，相当于减小了沟道孔的深宽比，在沟道孔中形成存储器层时，能够提高沟道孔侧壁上各膜层的分布效果，使得存储器层在上下沟道孔中能够实现均匀一致的分布，提高器件的电学性能。
另外，上述方法能够提高量产中机台的利用率，有利于降低器件的制造成本。
本发明的3D NAND存储器制备方法同样采用上述方法形成沟道结构，因此同样具有以上有益效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (25)

1.一种存储器沟道结构的制造方法，其特征在于，包括以下步骤：
提供衬底，在所述衬底上形成第一堆叠结构；
在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成第一存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
在所述第一沟道孔中填充牺牲材料；
在所述第一堆叠结构上方形成第二堆叠结构；
在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成第二存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层。
2.根据权利要求1所述的存储器沟道结构的制造方法，其特征在于，在所述第一沟道孔中填充牺牲材料，还包括以下步骤：
在所述第一沟道孔中填充牺牲材料；
去除所述第一堆叠结构上方的牺牲材料；
去除形成所述第一存储器层时残留在所述第一堆叠结构上方的材料层。
3.根据权利要求1所述的存储器沟道结构的制造方法，其特征在于，在所述第二堆叠结构中形成第二沟道孔包括，刻蚀所述第二堆叠结构以及所述第一沟道孔中的部分牺牲材料。
4.根据权利要求1所述的存储器沟道结构的制造方法，其特征在于，打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层，包括以下步骤：
在所述第二沟道孔的侧壁上形成刻蚀阻挡层；
去除所述第二沟道孔底部的所述存储器层；
去除所述第一沟道孔中的牺牲材料以及第二沟道孔侧壁上的所述刻蚀阻挡层，以将所述第一沟道孔和所述第二沟道孔连通。
5.根据权利要求4所述的存储器沟道结构的制造方法，其特征在于，还包括：
在所述第一沟道孔和所述第二沟道孔中填充介质层。
6.根据权利要求1所述的存储器沟道结构的制造方法，其特征在于，沿所述第一沟道孔的内壁形成存储器层之前，还包括：在所述第一沟道孔底部形成选择性外延结构。
7.根据权利要求6所述的3D NAND存储器沟道结构制造方法，其特征在于，还包括以下步骤：
刻蚀形成在所述选择性外延结构上方的所述存储器层，以暴露所述选择性外延结构；
在所述第一沟道孔的底部及侧壁上形成沟道层；
在所述沟道孔中填充介质层。
8.一种3D NAND存储器的制造方法，其特征在于，包括如下步骤：
提供衬底，在所述衬底上形成第一堆叠结构，所述第一堆叠结构包括交替叠置的绝缘层及牺牲层；
在所述第一堆叠结构中形成第一沟道孔，并在所述第一沟道孔的内壁形成第一存储器层，所述第一沟道孔沿所述堆叠结构的堆叠方向贯穿所述第一堆叠结构；
在所述第一沟道孔中填充牺牲材料；
在所述第一堆叠结构上方形成第二堆叠结构；
在所述第二堆叠结构中形成第二沟道孔，并在所述第二沟道孔的侧壁上形成第二存储器层，所述第二沟道孔沿所述堆叠结构的堆叠方向贯穿所述第二堆叠结构，并且与所述第一沟道孔相对应；
打通所述第一沟道孔和所述第二沟道孔，在所述第一沟道孔和所述第二沟道孔中形成沟道层；
在所述第一堆叠结构和所述第二堆叠结构中形成字线层。
9.根据权利要求8所述的3D NAND存储器的制造方法，其特征在于，在所述第一沟道孔中填充牺牲材料，还包括以下步骤：
在所述第一沟道孔中填充牺牲材料；
去除所述第一堆叠结构上方的牺牲材料；
去除形成所述第一存储器层时残留在所述第一堆叠结构上方的材料层。
10.根据权利要求8所述的3D NAND存储器的制造方法，其特征在于，在所述第二堆叠结构中形成第二沟道孔包括，刻蚀所述第二堆叠结构以及所述第一沟道孔中的部分牺牲材料。
11.根据权利要求8所述的3D NAND存储器的制造方法，其特征在于，在所述第二沟道孔的侧壁上形成第二存储器层，包括以下步骤：
在所述第二沟道孔的侧壁上形成刻蚀阻挡层；
去除所述第二沟道孔底部的所述第二存储器层；
去除所述第一沟道孔中的牺牲材料以及第二沟道孔侧壁上的所述刻蚀阻挡层，以将所述第一沟道孔和所述第二沟道孔连通。
12.根据权利要求11所述的3D NAND存储器的制造方法，其特征在于，沿所述第一沟道孔的内壁形成第一存储器层之前还包括：在所述沟道孔的底部形成选择性外延结构。
13.根据权利要求12所述的3D NAND存储器的制造方法，其特征在于，还包括以下步骤：
刻蚀形成在所述选择性外延结构上方的所述存储器层，以暴露所述选择性外延结构；
在所述第一沟道孔的底部及侧壁上形成沟道层；
在所述第一沟道孔和所述第二沟道孔中填充介质层。
14.据权利要求8所述的3D NAND存储器的制造方法，其特征在于，还包括：
在所述沟道孔中填充介质层。
15.根据权利要求13所述的3D NAND存储器的制造方法，其特征在于，在所述第一堆叠结构和所述第二堆叠结构中形成字线层，包括以下步骤：
形成栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
通过所述栅线缝隙去除所述第一堆叠结构和所述第二堆叠结构中的所述牺牲层，形成字线沟槽；
在所述字线沟槽中填充导电材料形成所述字线层。
16.根据权利要求14所述的3D NAND存储器的制造方法，其特征在于，在所述第一堆叠结构和所述第二堆叠结构中形成字线层，包括以下步骤：
形成栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
通过所述栅线缝隙去除所述第一堆叠结构和所述第二堆叠结构中的所述牺牲层，形成字线沟槽；
在所述字线沟槽中填充导电材料形成所述字线层。
17.根据权利要求16所述的3D NAND存储器的制造方法，其特征在于，形成所述字线沟槽之前，包括以下步骤：
通过所述栅线缝隙去除所述堆叠结构最底部的牺牲层，形成第一沟槽；
去除所述第一沟槽对应的所述第一沟道孔侧壁上的存储器层，形成第二沟槽，所述第二沟槽与所述第一沟槽形成共源层沟槽；
在所述共源极沟槽中沉积半导体材料形成共源层。
18.根据权利要求15或17所述的3D NAND存储器的制造方法，其特征在于，还包括：在所述栅线缝隙中形成共源极。
19.一种3D NAND存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括交替叠置的绝缘层及字线层，在所述堆叠结构的堆叠方向上，所述堆叠结构包括第一堆叠结构及第二堆叠结构；
第一沟道结构，所述第一沟道结构沿所述堆叠方向贯穿所述第一堆叠结构，所述第一沟道结构包括沿第一沟道孔的内壁形成的第一存储器层；
第二沟道结构，所述第二沟道结构沿所述堆叠方向贯穿所述第二堆叠结构并与所述第一沟道结构相对应，所述第二沟道结构包括沿第二沟道孔的内壁形成的第二存储器层；以及
沟道层，所述沟道层形成在所述第一沟道孔和所述第一沟道孔中，覆盖所述第一存储器层和所述第二存储器层，所述沟道层在所述第一沟道孔和所述第二沟道孔中形成连续结构。
20.根据权利要求19所述的3D NAND存储器，其特征在于，所述第一沟道结构还包括选择性外延结构，所述选择性外延结构形成在所述第一沟道孔的底部与所述沟道层连接。
21.根据权利要求19所述的3D NAND存储器，其特征在于，还包括共源层，所述共源层形成在所述堆叠结构的下方，与所述沟道层连接。
22.根据权利要求19所述的3D NAND存储器，其特征在于，还包括介质层，所述介质层填充在所述第一沟道孔和所述第二沟道孔内。
23.根据权利要求19所述的3D NAND存储器，其特征在于，所述3D NAND存储器还包括：
栅线缝隙，所述栅线缝隙沿所述堆叠方向贯穿所述堆叠结构并且在垂直于所述堆叠方向的方向上延伸；
共源极，所述共源极包括形成在所述栅线缝隙侧壁上的间隔层以及形成在所述栅线缝隙中的导电材料。
24.根据权利要求19所述的3D NAND存储器，其特征在于，所述第二存储器层的一部分形成在所述第一沟道孔中。
25.根据权利要求24所述的3D NAND存储器，其特征在于，位于所述第二沟道孔底部的所述第二存储器层与所述第一沟道孔顶部的所述第一存储器层重叠。
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