KR102614510B1 - 유전체 배리어 벽들 사이의 스루-어레이 접촉 비아 구조물을 포함하는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents
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Abstract
절연 층들 및 희생 재료 층들의 교번하는 층 스택이 반도체 기판 위에 형성되고, 메모리 스택 구조물들이 수직으로 교번하는 층 스택을 통해 형성된다. 한 쌍의 비접속형 배리어 트렌치들 또는 해자 트렌치가 후면 트렌치들의 형성과 동시에 교번하는 스택을 통해 형성된다. 유전체 라이너가 배리어 트렌치들 또는 해자 트렌치를 커버하는 동안 절연 층들에 대해 선택적으로 희생 재료 층들을 등방성으로 에칭함으로써 후면 리세스들이 형성된다. 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 한 쌍의 배리어 트렌치들 사이에 또는 해자 트렌치 내측에 제공된다. 전기 전도성 층들이 후면 리세스들 내에 형성된다. 교번하는 스택에 인접한 유전체 재료 부분을 통한 제2 전도성 비아 구조물의 형성과 동시에 제1 전도성 비아 구조물이 수직으로 교번하는 시퀀스를 통해 형성된다.
Description
관련 출원
본 출원은 2019년 6월 18일자로 출원된 미국 정규 특허 출원 제16/444,125호 및 미국 정규 특허 출원 제16/444,186호의 우선권의 이익을 주장하며, 이들의 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스 분야에 관한 것으로, 특히 유전체 배리어 벽들 사이의 스루-어레이(through-array) 접촉 비아 구조물들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
최근에, 3차원(3D) 메모리 스택 구조물들을 사용하는 초고밀도의 저장 디바이스들이 제안되었다. 메모리 스택 구조물들은 기판 위에 놓이고, 절연 층들 및 전기 전도성 층들의 교번하는 스택을 통해 연장된다. 메모리 스택 구조물들은 전기 전도성 층들의 레벨들에 제공되는 메모리 요소들의 수직 스택들을 포함한다. 주변 디바이스들은 교번하는 스택 및 메모리 스택 구조물들 아래의 기판 상에 제공될 수 있다. 높은 프로세싱 비용 또는 긴 프로세싱 시간을 발생시키지 않고서 교번하는 스택을 통해 상호접속 비아 구조물들을 제공하기 위한 방법이 요망된다.
본 발명의 일 실시예에 따르면, 3차원 메모리 디바이스가 제공되는데, 3차원 메모리 디바이스는 반도체 기판 위에 위치된 전계 효과 트랜지스터들; 전계 효과 트랜지스터들 위에 놓이는 하부 레벨 유전체 재료 층들 내에 형성된 하부 레벨 금속 상호접속 구조물들; 하부 레벨 금속 상호접속 구조물들 위에 그리고 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 후면 트렌치들 사이에 위치된 절연 층들 및 복합 층들의 교번하는 스택 - 복합 층들 각각은 각자의 전기 전도성 층 및 각자의 유전체 스페이서 플레이트를 포함하고, 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 유전체 스페이서 플레이트들을 포함하는 영역 내에 제공됨 -; 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들; 한 쌍의 유전체 벽 구조물들 - 한 쌍의 유전체 벽 구조물들은 다른 하나의 유전체 벽 구조물을 통해 다른 것과 접촉하지 않는 교번하는 스택 내의 각각의 층을 통해 수직으로 연장되고, 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 한 쌍의 유전체 벽 구조물들 사이에 위치됨 -; 및 수직으로 교번하는 시퀀스를 통해 수직으로 연장되고 하부 레벨 금속 상호접속 구조물들의 각자의 하부 레벨 금속 상호접속 구조물의 상단 표면과 접촉하는 적어도 하나의 전도성 비아 구조물을 포함한다.
본 발명의 다른 실시예에 따르면, 3차원 메모리 디바이스를 형성하기 위한 방법이 제공되며, 본 방법은, 반도체 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 희생 재료 층들은 유전체 재료를 포함함 -; 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계; 패턴화된 마스크 층을 사용하여 이방성 에치 공정을 수행함으로써 교번하는 스택을 패턴화하는 단계 - 교번하는 스택은 후면 트렌치들에 의해 각자의 절연 층들 및 각자의 희생 재료 층들의 복수의 교번하는 스택들로 분할되고, 한 쌍의 비접속형 배리어 트렌치들이 복수의 교번하는 스택들 각각을 통해 형성됨 -; 배리어 트렌치들이 희생 재료 층들의 인접한 부분들에 대한 등방성 에천트의 액세스를 차단하는 각자의 유전체 라이너에 의해 커버되는 동안 후면 트렌치들 내로 등방성 에천트를 도입함으로써 복수의 교번하는 스택들의 절연 층들에 대해 선택적으로 복수의 교번하는 스택들의 희생 재료 층들의 부분들을 등방성으로 에칭함으로써 후면 리세스들을 형성하는 단계 - 각각의 이웃하는 쌍인 배리어 트렌치들 사이의 희생 재료 층들의 나머지 부분들은 유전체 스페이서 플레이트들을 구성하고, 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 한 쌍의 배리어 트렌치들 사이에 제공됨 -; 후면 리세스들 내에 전기 전도성 층들을 형성하는 단계; 및 수직으로 교번하는 시퀀스를 통해 적어도 하나의 전도성 비아 구조물을 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하기 위한 방법이 제공되며, 본 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 희생 재료 층들은 유전체 재료를 포함함 -; 교번하는 스택에 인접하게 그리고 기판 위에 유전체 재료 부분을 형성하는 단계; 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계; 교번하는 스택을 통해 후면 트렌치들 및 해자 트렌치(moat trench)를 형성하는 단계 - 해자 트렌치는 연속적인 외부 주연부 및 연속적인 내부 주연부를 갖고, 해자 트렌치에 의해 둘러싸인 절연 층들의 부분들이 절연 플레이트들을 구성하고, 해자 트렌치에 의해 둘러싸인 희생 재료 층들의 부분들이 유전체 스페이서 플레이트들을 구성하고, 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 해자 트렌치에 의해 둘러싸여 제공됨 -; 절연 플레이트들 및 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스를 대체하지 않고서 해자 트렌치 외측의 희생 재료 층들의 부분들을 전기 전도성 층들로 대체하는 단계; 및 해자 트렌치에 의해 둘러싸인 수직으로 교번하는 시퀀스를 통해 연장되는 제1 스루-메모리 레벨(through-memory-level) 상호접속 비아 구조물 및 유전체 재료 부분을 통해 연장되는 제2 스루-메모리 레벨 상호접속 비아 구조물을 동시에 형성하는 단계를 포함한다.
도 1a는 본 발명의 제1 실시예에 따른, 반도체 기판 상의 반도체 디바이스들, 하부 레벨 유전체 층들, 하부 금속 상호접속 구조물들, 및 공정중(in-process) 소스 레벨 재료 층들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 1b는 도 1a의 제1 예시적인 구조물의 평면도이다. 힌지형(hinged) 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다.
도 1c는 도 1b의 수직 평면 C - C'를 따른 공정중 소스 레벨 재료 층들의 확대도이다.
도 2는 본 발명의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 제1 계층(tier) 교번하는 스택의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 제1 계층 계단 영역, 제1 역-단차형(retro-stepped) 유전체 재료 부분, 및 계층간 유전체 층을 패턴화한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4a는 본 발명의 일 실시예에 따른, 제1 계층 메모리 개구들 및 제1 계층 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 수평 단면도이다. 힌지형 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 4c는 도 4a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 대안적인 구성의 수평 단면도이다.
도 5는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6a는 본 발명의 일 실시예에 따른, 제2 절연 층들 및 제2 스페이서 재료 층들의 제2 계층 교번하는 스택, 제2 단차형 표면들, 및 제2 역-단차형 유전체 재료 부분의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 제1 예시적인 구조물의 평면도이다. 힌지형 수직 평면 A - A'는 도 6a의 수직 단면도의 평면에 대응한다.
도 7a는 본 발명의 일 실시예에 따른, 제2 계층 메모리 개구들 및 제2 계층 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 7a의 수직 단면도의 평면에 대응한다.
도 7c는 도 7a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 대안적인 구성의 수평 단면도이다.
도 8은 본 발명의 일 실시예에 따른, 계층간 메모리 개구들 및 계층간 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 도시한다.
도 10은 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11a는 본 발명의 일 실시예에 따른, 후면 트렌치들, 해자 트렌치들, 및 접촉 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 11c는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 11d는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 11e는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 11f는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 12a는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 12a의 수직 단면도의 평면에 대응한다.
도 13a는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제1 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 13c는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 13d는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 13e는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 14는 본 발명의 일 실시예에 따른, 유전체 라이너를 패턴화하고 포토레지스트 층을 제거한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적인 수직 단면도들을 도시한다.
도 16은 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 17a는 본 발명의 일 실시예에 따른, 후면 리세스들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 17c는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 17d는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 17e는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 18은 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 19a는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 벽 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 19a의 수직 단면도의 평면에 대응한다.
도 19c는 도 19b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 19d는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 19e는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 19f는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 19g는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 20a는 본 발명의 일 실시예에 따른, 접촉 비아 공동들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 20b는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 20c는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 20d는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 20e는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 20f는 도 20a 내지 도 20e의 프로세싱 단계들에서의 제1 예시적인 구조물의 다른 대안적인 구성의 수직 단면도이다.
도 21a는 본 발명의 일 실시예에 따른, 전도성 비아 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 21b는 도 21a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 21a의 수직 단면도의 평면에 대응한다.
도 21c는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 21d는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 21e는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 21f는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 21g는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 21h는 도 21a 내지 도 21g의 프로세싱 단계들에서의 제1 예시적인 구조물의 다른 대안적인 구성의 수직 단면도이다.
도 22는 본 발명의 일 실시예에 따른, 제2 접촉 레벨 유전체 층, 다양한 추가적인 접촉 비아 구조물들, 라인 레벨 유전체 층, 및 다양한 금속 라인 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 23a는 본 발명의 일 실시예에 따른, 후면 트렌치들 및 해자 트렌치들의 형성 후의 제2 예시적인 구조물의 제1 구성의 메모리 어레이 영역의 수직 단면도이다. 드레인 선택 레벨 격리 구조물들은 명료함을 위해 도시되지 않는다.
도 23b는 본 발명의 일 실시예에 따른, 후면 트렌치들 및 해자 트렌치들의 형성 후의 제2 예시적인 구조물의 제2 구성의 계단 영역의 수직 단면도이다.
도 23c는 도 23a 및/또는 도 23b의 제2 예시적인 구조물의 주변 영역의 수직 단면도이다.
도 23d는 도 23a와 도 23c 또는 도 23b와 도 23c의 제2 예시적인 구조물의 수직 단면도이다.
도 23e는 도 23a의 수평 평면 E - E'를 따른 제2 예시적인 구조물의 제1 구성의 수평 단면이다. 수직 평면 A - A'는 도 23a의 수직 단면도의 평면에 대응한다.
도 23f는 도 23b의 수평 평면 F - F'를 따른 제2 예시적인 구조물의 제2 구성의 수평 단면이다. 수직 평면 B - B'는 도 23b의 수직 단면도의 평면에 대응한다.
도 24a는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 24b는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 24c는 도 24a 및 도 24b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 25a는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 25b는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 25c는 도 25a 및 도 25b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 26a는 본 발명의 일 실시예에 따른, 유전체 라이너의 마스킹되지 않은 부분들의 제거 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 26b는 본 발명의 일 실시예에 따른, 유전체 라이너의 마스킹되지 않은 부분들의 제거 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 26c는 도 26a 및 도 26b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 27a는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 및 패턴화된 포토레지스트 층의 제거 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 27b는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 및 패턴화된 포토레지스트 층의 제거 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 27c는 도 27a 및 도 27b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 28a는 본 발명의 일 실시예에 따른, 희생 재료 층들의 제거 및 후면 리세스들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 28b는 본 발명의 일 실시예에 따른, 희생 재료 층들의 제거 및 후면 리세스들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 28c는 도 28a 및 도 28b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 29a는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 29b는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 29c는 도 29a 및 도 29b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 30a는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 충전 재료 부분들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 30b는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 충전 재료 부분들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 30c는 도 30a 및 도 30b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 31a는 본 발명의 일 실시예에 따른, 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 31b는 본 발명의 일 실시예에 따른, 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 31c는 도 31a 및 도 31b의 프로세싱 단계들에서의 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성과 동시에 수행되는, 주변 영역 상호접속 비아 공동들의 형성 후의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 32a는 본 발명의 일 실시예에 따른, 스루-메모리 레벨 상호접속 비아 구조물들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 32b는 본 발명의 일 실시예에 따른, 스루-메모리 레벨 상호접속 비아 구조물들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 32c는 도 32a 및 도 32b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 32d는 도 32a와 도 32c 또는 도 32b와 도 32c의 제2 예시적인 구조물의 수직 단면도이다.
도 32e는 도 32a의 수평 평면 E - E'를 따른 제2 예시적인 구조물의 제1 구성의 수평 단면이다. 수직 평면 A - A'는 도 32a의 수직 단면도의 평면에 대응한다.
도 32f는 도 32b의 수평 평면 F - F'를 따른 제2 예시적인 구조물의 제2 구성의 수평 단면이다. 수직 평면 B - B'는 도 32b의 수직 단면도의 평면에 대응한다.
도 1b는 도 1a의 제1 예시적인 구조물의 평면도이다. 힌지형(hinged) 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다.
도 1c는 도 1b의 수직 평면 C - C'를 따른 공정중 소스 레벨 재료 층들의 확대도이다.
도 2는 본 발명의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 제1 계층(tier) 교번하는 스택의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 제1 계층 계단 영역, 제1 역-단차형(retro-stepped) 유전체 재료 부분, 및 계층간 유전체 층을 패턴화한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4a는 본 발명의 일 실시예에 따른, 제1 계층 메모리 개구들 및 제1 계층 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 수평 단면도이다. 힌지형 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 4c는 도 4a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 대안적인 구성의 수평 단면도이다.
도 5는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6a는 본 발명의 일 실시예에 따른, 제2 절연 층들 및 제2 스페이서 재료 층들의 제2 계층 교번하는 스택, 제2 단차형 표면들, 및 제2 역-단차형 유전체 재료 부분의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 제1 예시적인 구조물의 평면도이다. 힌지형 수직 평면 A - A'는 도 6a의 수직 단면도의 평면에 대응한다.
도 7a는 본 발명의 일 실시예에 따른, 제2 계층 메모리 개구들 및 제2 계층 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 7a의 수직 단면도의 평면에 대응한다.
도 7c는 도 7a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 대안적인 구성의 수평 단면도이다.
도 8은 본 발명의 일 실시예에 따른, 계층간 메모리 개구들 및 계층간 지지 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 도시한다.
도 10은 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11a는 본 발명의 일 실시예에 따른, 후면 트렌치들, 해자 트렌치들, 및 접촉 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 11c는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 11d는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 11e는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 11f는 도 11a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 12a는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 12a의 수직 단면도의 평면에 대응한다.
도 13a는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제1 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 13c는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 13d는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 13e는 도 13a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 14는 본 발명의 일 실시예에 따른, 유전체 라이너를 패턴화하고 포토레지스트 층을 제거한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적인 수직 단면도들을 도시한다.
도 16은 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 17a는 본 발명의 일 실시예에 따른, 후면 리세스들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 17c는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 17d는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 17e는 도 17a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 18은 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 19a는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 벽 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 19a의 수직 단면도의 평면에 대응한다.
도 19c는 도 19b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 19d는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 19e는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 19f는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 19g는 도 19a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 20a는 본 발명의 일 실시예에 따른, 접촉 비아 공동들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 20b는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 20c는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 20d는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 20e는 도 20a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 20f는 도 20a 내지 도 20e의 프로세싱 단계들에서의 제1 예시적인 구조물의 다른 대안적인 구성의 수직 단면도이다.
도 21a는 본 발명의 일 실시예에 따른, 전도성 비아 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 21b는 도 21a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 수평 단면이다. 힌지형 수직 평면 A - A'는 도 21a의 수직 단면도의 평면에 대응한다.
도 21c는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제1 대안적인 구성의 수평 단면도이다.
도 21d는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제2 대안적인 구성의 수평 단면도이다.
도 21e는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제3 대안적인 구성의 수평 단면도이다.
도 21f는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 21g는 도 21a의 수평 평면 B - B'에 대응하는 수평 평면을 따른 제1 예시적인 구조물의 제4 대안적인 구성의 수평 단면도이다.
도 21h는 도 21a 내지 도 21g의 프로세싱 단계들에서의 제1 예시적인 구조물의 다른 대안적인 구성의 수직 단면도이다.
도 22는 본 발명의 일 실시예에 따른, 제2 접촉 레벨 유전체 층, 다양한 추가적인 접촉 비아 구조물들, 라인 레벨 유전체 층, 및 다양한 금속 라인 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 23a는 본 발명의 일 실시예에 따른, 후면 트렌치들 및 해자 트렌치들의 형성 후의 제2 예시적인 구조물의 제1 구성의 메모리 어레이 영역의 수직 단면도이다. 드레인 선택 레벨 격리 구조물들은 명료함을 위해 도시되지 않는다.
도 23b는 본 발명의 일 실시예에 따른, 후면 트렌치들 및 해자 트렌치들의 형성 후의 제2 예시적인 구조물의 제2 구성의 계단 영역의 수직 단면도이다.
도 23c는 도 23a 및/또는 도 23b의 제2 예시적인 구조물의 주변 영역의 수직 단면도이다.
도 23d는 도 23a와 도 23c 또는 도 23b와 도 23c의 제2 예시적인 구조물의 수직 단면도이다.
도 23e는 도 23a의 수평 평면 E - E'를 따른 제2 예시적인 구조물의 제1 구성의 수평 단면이다. 수직 평면 A - A'는 도 23a의 수직 단면도의 평면에 대응한다.
도 23f는 도 23b의 수평 평면 F - F'를 따른 제2 예시적인 구조물의 제2 구성의 수평 단면이다. 수직 평면 B - B'는 도 23b의 수직 단면도의 평면에 대응한다.
도 24a는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 24b는 본 발명의 일 실시예에 따른, 유전체 라이너의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 24c는 도 24a 및 도 24b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 25a는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 25b는 본 발명의 일 실시예에 따른, 포토레지스트 층의 적용 및 패턴화 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 25c는 도 25a 및 도 25b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 26a는 본 발명의 일 실시예에 따른, 유전체 라이너의 마스킹되지 않은 부분들의 제거 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 26b는 본 발명의 일 실시예에 따른, 유전체 라이너의 마스킹되지 않은 부분들의 제거 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 26c는 도 26a 및 도 26b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 27a는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 및 패턴화된 포토레지스트 층의 제거 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 27b는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 및 패턴화된 포토레지스트 층의 제거 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 27c는 도 27a 및 도 27b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 28a는 본 발명의 일 실시예에 따른, 희생 재료 층들의 제거 및 후면 리세스들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 28b는 본 발명의 일 실시예에 따른, 희생 재료 층들의 제거 및 후면 리세스들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 28c는 도 28a 및 도 28b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 29a는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 29b는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 29c는 도 29a 및 도 29b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 30a는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 충전 재료 부분들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 30b는 본 발명의 일 실시예에 따른, 유전체 후면 트렌치 충전 구조물들 및 유전체 충전 재료 부분들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 30c는 도 30a 및 도 30b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 31a는 본 발명의 일 실시예에 따른, 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 31b는 본 발명의 일 실시예에 따른, 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 31c는 도 31a 및 도 31b의 프로세싱 단계들에서의 디바이스 영역 상호접속 비아 공동들 및 소스 접촉 비아 공동들의 형성과 동시에 수행되는, 주변 영역 상호접속 비아 공동들의 형성 후의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 32a는 본 발명의 일 실시예에 따른, 스루-메모리 레벨 상호접속 비아 구조물들의 형성 후의 제2 예시적인 구조물의 제1 구성의 수직 단면도이다.
도 32b는 본 발명의 일 실시예에 따른, 스루-메모리 레벨 상호접속 비아 구조물들의 형성 후의 제2 예시적인 구조물의 제2 구성의 수직 단면도이다.
도 32c는 도 32a 및 도 32b의 프로세싱 단계들에서의 주변 영역에 있어서의 제2 예시적인 구조물의 수직 단면도이다.
도 32d는 도 32a와 도 32c 또는 도 32b와 도 32c의 제2 예시적인 구조물의 수직 단면도이다.
도 32e는 도 32a의 수평 평면 E - E'를 따른 제2 예시적인 구조물의 제1 구성의 수평 단면이다. 수직 평면 A - A'는 도 32a의 수직 단면도의 평면에 대응한다.
도 32f는 도 32b의 수평 평면 F - F'를 따른 제2 예시적인 구조물의 제2 구성의 수평 단면이다. 수직 평면 B - B'는 도 32b의 수직 단면도의 평면에 대응한다.
본 발명의 실시예들은 라이너-리스(liner-less) 스루-어레이 접촉 비아 구조물들을 사용하는 3차원 메모리 디바이스 및 그의 제조 방법들을 제공하며, 이들의 다양한 실시예들이 본 명세서에 상세하게 기술된다. 도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다.
"제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 발명의 명세서 및 청구범위에 걸쳐서 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고/있거나, 그 내부에 하나 이상의 층들을 포함할 수 있고/있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선으로 있고, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상단 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하단 표면들을 포함하는 제2 수평 평면 사이의 일반적인 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "스루-스택(through-stack)" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 변환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 제공하도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 발명의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
본 발명의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀이 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 유닛 반도체 디바이스를 지칭한다. 반도체 패키지는, 하나의 반도체 칩(또는 "칩"), 또는 전체에 걸쳐, 예를 들어, 플립-칩(flip-chip) 접합 또는 다른 칩 대 칩(chip-to-chip) 접합에 의해 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 내부의 다이들의 총 수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우에, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에 의해 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 제1 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 도 1c는 도 1a 및 도 1b에 도시된 공정중 소스 레벨 재료 층들(10')의 확대도이다. 제1 예시적인 구조물은 반도체 기판(8) 및 그 위에 형성된 반도체 디바이스들(710)을 포함한다. 반도체 기판(8)은 적어도 그의 상부 부분에 기판 반도체 층(9)을 포함할 수 있다. 얕은 트렌치 격리 구조물들(720)이, 반도체 디바이스들(710) 사이의 전기적 격리를 제공하기 위해 기판 반도체 층(9)의 상부 부분에 형성될 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널 영역들(746), 및 게이트 구조물들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들(710)은, 후속으로 형성될 메모리 구조물의 동작을 지원하기 위한 임의의 반도체 회로부를 포함할 수 있는데, 이는 전형적으로 드라이버 회로부로 지칭되며, 이는 주변 회로부로도 알려져 있다. 본 명세서에 사용되는 바와 같이, 주변 회로부는 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조물의 외부에서 구현될 수 있는 임의의 다른 반도체 회로부 중 임의의 것, 각각, 또는 모두를 지칭한다. 예를 들어, 반도체 디바이스들은, 후속하여 형성될 3차원 메모리 구조물들의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
유전체 재료 층들은, 본 명세서에서 하부 레벨 유전체 재료 층들(760)로 지칭되는 반도체 디바이스들 위에 형성될 수 있다. 하부 레벨 유전체 재료 층들(760)은, 예를 들어 유전체 라이너(762)(예컨대, 이동 이온들의 확산을 차단하고/하거나 아래에 놓인 구조물들에 적절한 응력을 인가하는 실리콘 질화물 라이너), 유전체 라이너(762) 위에 놓이는 제1 유전체 재료 층(764), 제1 유전체 재료 층(764) 위에 놓이는 실리콘 질화물 층(예컨대, 수소 확산 배리어)(766), 및 적어도 하나의 제2 유전체 층(768)을 포함할 수 있다. 하부 레벨 유전체 재료 층들(760)을 포함하는 유전체 층 스택은, 후속하여 형성될 스루-메모리 레벨 상호접속 비아 구조물들에 대한 랜딩 패드(landing pad)들 및 반도체 디바이스들의 다양한 노드들에 대해 그리고 그로부터 전기적 배선을 제공하는 하부 레벨 금속 상호접속 구조물들(780)에 대한 매트릭스로서 기능할 수 있다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760)의 유전체 층 스택 내에 형성될 수 있고, 전계 효과 트랜지스터들 위에 놓인다. 하부 레벨 금속 상호접속 구조물들(780)은, 실리콘 질화물 층(766)의 하단 표면 아래에 위치되며 그와 선택적으로 접촉하는 하부 레벨 금속 라인 구조물을 포함할 수 있다.
예를 들어, 하부 레벨 금속 상호접속 구조물들(780)은 제1 유전체 재료 층들(764) 내에 형성될 수 있다. 제1 유전체 재료 층들(764)은, 하부 레벨 금속 상호접속 구조물들(780)의 다양한 요소들이 순차적으로 형성되는 복수의 유전체 재료 층들일 수 있다. 제1 유전체 재료 층들(764)로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 유전체 금속 산화물들(예컨대, 알루미늄 산화물) 중 임의의 것을 포함할 수 있다. 일 실시예에서, 제1 유전체 재료 층들(764)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다. 하부 레벨 금속 상호접속 구조물들(780)은 다양한 디바이스 접촉 비아 구조물들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 접촉부들), 중간 하부 레벨 금속 라인 구조물들(784), 하부 레벨 금속 비아 구조물들(786), 및 후속하여 형성될 스루-메모리 레벨 상호접속 비아 구조물들에 대한 랜딩 패드들로서 기능하도록 구성되는 랜딩 패드 레벨 금속 라인 구조물들(788)을 포함할 수 있다.
랜딩 패드 레벨 금속 라인 구조물들(788)은 (복수의 유전체 재료 층들일 수 있는) 제1 유전체 재료 층들(764)의 최상단 유전체 재료 층 내에 형성될 수 있다. 하부 레벨 금속 상호접속 구조물들(780) 각각은 금속성 질화물 라이너 및 금속 충전 구조물을 포함할 수 있다. 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 평탄화될 수 있다. 실리콘 질화물 층(766)은 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면 바로 위에 형성될 수 있다.
적어도 하나의 제2 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 적어도 하나의 제2 유전체 재료 층(768)으로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기실리케이트 유리 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제1 제2 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전체 상수를 초과하지 않는 유전체 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다.
금속성 재료의 선택적인 층 및 반도체 재료의 층이 적어도 하나의 제2 유전체 재료 층(768) 위에 또는 그의 패턴화된 리세스들 내에 침착될 수 있고, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층(10')을 제공하도록 리소그래피로 패턴화된다. 선택적인 전도성 플레이트 층(6)은, 존재하는 경우, 공정중 소스 레벨 재료 층들(10') 내로 또는 그 밖으로 흐르는 전류에 대한 고전도도 전도 경로를 제공한다. 선택적인 전도성 플레이트 층(6)은 금속 또는 고농도로 도핑된 반도체 재료와 같은 전도성 재료를 포함한다. 선택적인 전도성 플레이트 층(6)은, 예를 들어, 3 nm 내지 100 nm 범위의 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 전도성 플레이트 층(6)의 상단 상에 확산 배리어 층으로서 금속 질화물 층(도시되지 않음)이 제공될 수 있다. 전도성 플레이트 층(6)은 완성된 디바이스에서 특수 소스 라인으로서 기능할 수 있다. 추가로, 전도성 플레이트 층(6)은 에치 정지 층을 포함할 수 있고, 임의의 적합한 전도성 층, 반도체 층 또는 절연 층을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)은 금속성 화합물 재료, 예컨대 전도성 금속성 질화물(예컨대, TiN) 및/또는 금속(예컨대, W)을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)의 두께는 5 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(10')은 소스 레벨 재료 층들을 형성하도록 후속으로 변형되는 다양한 층들을 포함할 수 있다. 소스 레벨 재료 층들은, 형성 시에, 3차원 메모리 디바이스의 수직 전계 효과 트랜지스터들에 대한 공통 소스 영역으로서 기능하는 소스 접촉 층을 포함한다. 일 실시예에서, 공정중 소스 레벨 재료 층들(10')은, 하단에서부터 상단으로, 하부 소스 레벨 재료 층(112), 하부 희생 라이너(103), 소스 레벨 희생 층(104), 상부 희생 라이너(105), 상부 소스 레벨 반도체 층(116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함할 수 있다.
하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 반도체 층(116)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 반도체 층(116)의 전도성 유형은 후속으로 형성될 수직 반도체 채널들의 전도성과 반대일 수 있다. 예를 들어, 후속으로 형성될 수직 반도체 채널들이 제1 전도성 유형의 도핑을 갖는 경우, 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 반도체 층(116)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는다. 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 반도체 층(116) 각각의 두께는 10 nm 내지 300 nm, 예컨대 20 nm 내지 150 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
소스 레벨 희생 층(104)은 하부 희생 라이너(103) 및 상부 희생 라이너(105)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 소스 레벨 희생 층(104)은 20% 초과의 게르마늄의 원자 농도를 갖는, 도핑되지 않은 비정질 실리콘 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 소스 레벨 희생 층(104)의 두께는 30 nm 내지 400 nm, 예컨대 60 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
하부 희생 라이너(103) 및 상부 희생 라이너(105)는 소스 레벨 희생 층(104)의 제거 동안 에치 정지 재료로서 기능할 수 있는 재료들을 포함한다. 예를 들어, 하부 희생 라이너(103) 및 상부 희생 라이너(105)는 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 하부 희생 라이너(103) 및 상부 희생 라이너(105) 각각은 두께가 2 nm 내지 30 nm 범위인 실리콘 산화물 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
소스 레벨 절연 층(117)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 소스 레벨 절연 층(117)의 두께는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)은 소스 선택 레벨 게이트 전극으로서 사용될 수 있는 전도성 재료를 포함할 수 있다. 예를 들어, 선택적인 소스 선택 레벨 전도성 층(118)은, 어닐 공정에 의해, 도핑된 폴리실리콘으로 후속으로 변환될 수 있는, 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)의 두께는 30 nm 내지 200 nm, 예컨대 60 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(10')은 반도체 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소가 제2 요소의 최상단 표면을 포함하는 수평 평면 위에 위치되고 제1 요소의 구역 및 제2 요소의 구역이 평면도에서 (즉, 반도체 기판(8)의 상단 표면에 수직인 수직 평면 또는 방향을 따라) 영역 중첩부(areal overlap)를 갖는 경우, 제1 요소는 제2 요소 "바로 위"에 위치된다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')은, 스루-메모리 레벨 상호접속 비아 구조물들 및 스루-유전체 접촉 비아 구조물들이 후속으로 형성될 구역들에 개구들을 제공하도록 패턴화될 수 있다. 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')의 스택의 패턴화된 부분들은 3차원 메모리 스택 구조물들이 후속으로 형성될 각각의 메모리 어레이 영역(100)에 존재한다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')은, 워드 라인 전기 전도성 층들과 접촉하는 접촉 비아 구조물들이 후속으로 형성될 계단 영역(200) 위로 개구가 연장되도록 패턴화될 수 있다. 일 실시예에서, 계단 영역(200)은 제1 수평 방향(hd1)을 따라 메모리 어레이 영역(100)으로부터 측방향으로 이격될 수 있다. 제1 수평 방향(hd1)에 수직인 수평 방향은 본 명세서에서 제2 수평 방향(hd2)으로 지칭된다. 일 실시예에서, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10') 내의 추가적인 개구들은, 메모리 스택 구조물들을 포함하는 3차원 메모리 어레이가 후속으로 형성될 메모리 어레이 영역(100)의 구역 내에 형성될 수 있다. 필드 유전체 재료 부분으로 후속하여 충전될 수 있는 주변 디바이스 영역(400)이 계단 영역(200)에 인접하게 제공될 수 있다.
반도체 디바이스들(710) 및 하부 레벨 유전체 재료 층들(760)과 하부 레벨 금속 상호접속 구조물들(780)의 조합의 영역은 본 명세서에서 아래에 놓인 주변 디바이스 영역(700)으로 지칭되며, 이는 후속하여 형성될 메모리 레벨 조립체 아래에 위치되고 메모리 레벨 조립체에 대한 주변 디바이스들을 포함한다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760) 내에 형성될 수 있다.
하부 레벨 금속 상호접속 구조물들(780)은 반도체 디바이스들(710)(예컨대, CMOS 디바이스들)의 활성 노드들(예컨대, 트랜지스터 활성 영역들(742) 또는 게이트 전극들(754))에 전기적으로 접속될 수 있고, 하부 레벨 유전체 재료 층들(760)의 레벨에 위치될 수 있다. 스루-메모리 레벨 상호접속 비아 구조물들이 하부 레벨 금속 상호접속 구조물들(780) 바로 위에 후속하여 형성되어, 또한 후속하여 형성될 메모리 디바이스들에 대한 전기적 접속을 제공할 수 있다. 일 실시예에서, 하부 레벨 금속 상호접속 구조물들(780)의 패턴은, 랜딩 패드 레벨 금속 라인 구조물들(788)(이는 하부 레벨 금속 상호접속 구조물들(780)의 최상단 부분에 위치된 하부 레벨 금속 상호접속 구조물들(780)의 서브세트임)이 후속하여 형성될 스루-메모리 레벨 상호접속 비아 구조물들에 대한 랜딩 패드 구조물들을 제공할 수 있도록 선택될 수 있다.
도 2를 참조하면, 제1 재료 층들과 제2 재료 층들의 교번하는 스택이 형성될 수 있다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함할 수 있다. 제1 재료 층들 및 제2 재료 층들의 교번하는 스택 위에 적어도 재료 층들의 다른 교번하는 스택이 후속하여 형성되는 실시예들에서, 교번하는 스택은 본 명세서에서 제1 계층 교번하는 스택으로 지칭된다. 제1 계층 교번하는 스택의 레벨은 본 명세서에서 제1 계층 레벨로 지칭되고, 제1 계층 레벨 바로 위에 후속하여 형성될 교번하는 스택의 레벨은 본 명세서에서 제2 계층 레벨로 지칭되고, 등등이다.
제1 계층 교번하는 스택은 제1 재료 층들로서의 제1 절연 층들(132), 및 제2 재료 층들로서의 제1 스페이서 재료 층들을 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은, 후속하여 전기 전도성 층들로 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은, 후속하여 다른 층들로 대체되지 않는 전기 전도성 층들일 수 있다. 본 발명은 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 사용하여 기술되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는 실시예들(이에 의해 대체 공정들을 수행할 필요성을 제거함)이 본 명세서에서 명백하게 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은 각각 제1 절연 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교번하는 복수의 제1 절연 층들(132) 및 제1 희생 재료 층들(142)이 공정중 소스 레벨 재료 층들(10') 위에 형성된다. 본 명세서에 사용되는 바와 같이, "희생 재료"는 후속 프로세싱 단계 동안 제거되는 재료를 지칭한다.
본 명세서에 사용되는 바와 같이, 제1 요소들 및 제2 요소들의 교번하는 스택은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그들 전체에 걸쳐 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그들 전체에 걸쳐 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
제1 계층 교번하는 스택(132, 142)은 제1 재료로 구성된 제1 절연 층들(132), 및 제1 재료와는 상이한 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층들(132)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
제1 희생 재료 층들(142)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 제1 절연 층들(132)에 사용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제1 절연 층(132) 및 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제1 절연 층(132) 및 제1 희생 재료 층(142)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제1 계층 교번하는 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각자의 제1 희생 재료 층(142) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연 캡 층(170)이 후속하여 제1 계층 교번하는 스택(132, 142) 위에 형성될 수 있다. 제1 절연 캡 층(170)은 제1 절연 층들(132)에 사용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 일 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층들(132)과 동일한 유전체 재료를 포함한다. 제1 절연 캡 층(170)의 두께는 20 nm 내지 300 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
도 3을 참조하면, 제1 절연 캡 층(170) 및 제1 계층 교번하는 스택(132, 142)은 계단 영역(200) 내에 제1 단차형 표면들을 형성하도록 패턴화될 수 있다. 계단 영역(200)은, 제1 단차형 표면들이 형성되는 각자의 제1 단차형 구역, 및 추가적인 단차형 표면들이 (제1 계층 구조물 위에 후속하여 형성될) 제2 계층 구조물 및/또는 추가적인 계층 구조물들 내에 후속으로 형성될 제2 단차형 구역을 포함할 수 있다. 제1 단차형 표면들은, 예를 들어 개구를 내부에 갖는 마스크 층을 형성하고, 제1 절연 캡 층(170)의 레벨들 내에 공동을 에칭하고, 에칭된 구역 내의 에칭된 공동의 하단 표면 바로 아래에 위치된 제1 절연 층(132) 및 제1 희생 재료 층(142)의 각각의 쌍을 에칭함으로써 반복적으로 에칭된 구역을 확장하고 공동을 수직으로 리세스함으로써 형성될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)의 상단 표면들은 제1 단차형 표면들에서 물리적으로 노출될 수 있다. 제1 단차형 표면들 위에 놓이는 공동은 본 명세서에서 제1 단차형 공동으로 지칭된다.
유전체 충전 재료(예컨대, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)가 제1 단차형 공동을 충전하도록 침착될 수 있다. 유전체 충전 재료의 잉여 부분들은 제1 절연 캡 층(170)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 단차형 표면들 위에 놓이는 영역을 충전하는 유전체 충전 재료의 나머지 부분은 제1 역-단차형 유전체 재료 부분(165)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1 계층 교번하는 스택(132, 142) 및 제1 역-단차형 유전체 재료 부분(165)은 집합적으로, 후속하여 수정되는 공정중 구조물인 제1 계층 구조물을 구성한다.
계층간 유전체 층(180)이 제1 계층 구조물(132, 142, 170, 165) 위에 선택적으로 침착될 수 있다. 계층간 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 계층간 유전체 층(180)은 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)의 재료보다 더 큰 에칭 속도를 갖는 도핑된 실리케이트 유리를 포함할 수 있다. 예를 들어, 계층간 유전체 층(180)은 포스포실리케이트 유리를 포함할 수 있다. 계층간 유전체 층(180)의 두께는 30 nm 내지 300 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
도 4a 내지 도 4c를 참조하면, 다양한 제1 계층 개구들(149, 129)이 계층간 유전체 층(180) 및 제1 계층 구조물(132, 142, 170, 165)을 통해 그리고 공정중 소스 레벨 재료 층들(10') 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 계층간 유전체 층(180) 위에 적용될 수 있고, 그를 통한 다양한 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층 내의 개구들의 패턴은, 다양한 제1 계층 개구들(149, 129)을 동시에, 즉, 제1 등방성 에치 공정 동안 형성하기 위해 제1 이방성 에치 공정에 의해 계층간 유전체 층(180) 및 제1 계층 구조물(132, 142, 170, 165)을 통해 그리고 공정중 소스 레벨 재료 층들(10') 내로 전사될 수 있다. 다양한 제1 계층 개구들(149, 129)은 제1 계층 메모리 개구들(149) 및 제1 계층 지지 개구들(129)을 포함할 수 있다. 제1 계층 교번하는 스택(132, 142) 내의 단차부들(S)의 위치들이 도 4b에 점선들로 도시되어 있다.
제1 계층 메모리 개구들(149)은, 제1 계층 교번하는 스택(132, 142) 내의 각각의 층을 통해 메모리 어레이 영역(100) 내에 형성되고 후속하여 메모리 스택 구조물들을 내부에 형성하는 데 사용되는 개구들일 수 있다. 제1 계층 메모리 개구들(149)은, 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 제1 계층 메모리 개구들(149)의 클러스터들(319)에 형성될 수 있다. 제1 계층 메모리 개구들(149)의 각각의 클러스터(319)는 제1 계층 메모리 개구들(149)의 2차원 어레이로서 형성될 수 있다.
제1 계층 지지 개구들(129)의 서브세트가 제1 계층 메모리 개구들(149)로 충전되지 않은 메모리 어레이 영역(100)의 섹션들에 형성될 수 있다. 제1 계층 메모리 개구들(149)로 충전되지 않은 메모리 어레이 영역(100)의 섹션들은 메모리 어레이 영역(100) 내의 다수의 구역들에 걸쳐 분포될 수 있다. 제1 계층 지지 개구들(129)은, 계단 영역(200) 내에 형성되는 제1 계층 지지 개구들(129)의 제1 서브세트, 및 메모리 어레이 영역(100) 내의 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제1 계층 메모리 개구들(149)의 클러스터들 사이에 형성되는 제1 계층 지지 개구들(129)의 제2 서브세트를 포함할 수 있다. 제1 역-단차형 유전체 재료 부분(165)을 통해 형성되는 제1 계층 지지 개구들(129)의 제1 서브세트가 제1 단차형 표면들의 각자의 수평 표면을 통해 형성될 수 있다. 또한, 제1 계층 지지 개구들(129)의 제1 서브세트의 각각은 하부 레벨 금속 상호접속 구조물(780)의 각자의 하부 레벨 금속 상호접속 구조물 바로 위에(즉, 위에 그리고 그와 영역 중첩부를 갖고서) 형성될 수 있다.
제1 계층 지지 개구들(129)의 제2 서브세트는, 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제1 계층 메모리 개구들(149)의 클러스터들(319)의 각자의 쌍 사이에 형성될 수 있다. 일 실시예에서, 제1 계층 지지 개구들(129)의 제2 서브세트 내의 제1 계층 지지 개구들(129) 중 일부는 제1 방향(hd1)을 따라 연장되는 행(row)들로 배열될 수 있다. 추가적인 제1 계층 지지 개구들이 제1 계층 지지 개구들(129)의 행들 외측에 제공될 수 있다. 일반적으로, 제1 계층 메모리 개구들(149)과 제1 계층 지지 개구들(129)의 조합의 유닛 패턴(unit pattern, UP)이 제2 수평 방향(hd2)을 따라 반복될 수 있다. 각각의 유닛 패턴(UP)은, 제2 수평 방향(hd2)을 따라 측방향으로 이격되고/되거나 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제1 계층 메모리 개구들(149)의 복수의 클러스터들(419)을 포함한다.
제1 계층 메모리 개구들(149) 및 제1 계층 지지 개구들(129)이 없는 개별 구역들이 메모리 어레이 영역(100)에 제공될 수 있다. 제1 계층 지지 개구들(129)의 클러스터들(319)의 2개의 그룹들(339) 사이의 제1 계층 지지 개구들(129)은, 제1 계층 메모리 개구들(149)이 없고 제1 계층 지지 개구들(129)이 없는 무개구 구역(opening-free area, OFA)이 각각의 유닛 패턴(UP) 내에 제공될 수 있도록 배열될 수 있다. 일 실시예에서, OFA는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 직사각형 구역들, 및 한 쌍의 직사각형 구역들을 접속시키고 한 쌍의 직사각형 구역들보다 제1 수평 방향(hd1)을 따라 더 작은 측방향 범위를 갖는 접속 직사각형 구역을 포함한다.
일 실시예에서, 제1 이방성 에치 공정은, 제1 계층 교번하는 스택(132, 142)의 재료들이 제1 역-단차형 유전체 재료 부분(165)의 재료와 동시에 에칭되는 초기 단계를 포함할 수 있다. 초기 에치 단계의 화학작용은, 제1 역-단차형 유전체 재료 부분(165)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제1 계층 교번하는 스택(132, 142) 내의 제1 및 제2 재료들의 에칭을 최적화하기 위해 교번할 수 있다. 제1 이방성 에치 공정은, 예를 들어 일련의 반응성 이온 에치 공정들 또는 단일 반응 에치 공정(예컨대, CF4/ O2/ Ar 에치)을 이용할 수 있다. 다양한 제1 계층 개구들(149, 129)의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼질 수 있다.
교번하는 스택(132, 142) 및 제1 역-단차형 유전체 재료 부분(165)을 통해 에칭한 후에, 제1 이방성 에치 공정의 말단 부분의 화학작용은, 공정중 소스 레벨 재료 층들(10')에 대한 평균 에칭 속도보다 더 높은 에칭 속도로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 통해 에칭하도록 선택될 수 있다. 예를 들어, 이방성 에치 공정의 말단 부분은, 공정중 소스 레벨 재료 층들(10')에서의 컴포넌트 층 내의 반도체 재료에 대해 선택적으로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 제1 이방성 에치 공정의 말단 부분은 소스 선택 레벨 전도성 층(118), 소스 레벨 절연 층(117), 상부 소스 레벨 반도체 층(116), 상부 희생 라이너(105), 소스 레벨 희생 층(104), 및 하부 희생 라이너(103)를 통해, 그리고 적어도 부분적으로 하부 소스 레벨 반도체 층(112) 내로 에칭할 수 있다. 제1 이방성 에치 공정의 말단 부분은 공정중 소스 레벨 재료 층들(10')의 다양한 반도체 재료들을 에칭하기 위한 적어도 하나의 에치 화학작용을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다.
선택적으로, 계층간 유전체 층(180)의 레벨에서의 제1 계층 메모리 개구들(149) 및 제1 계층 지지 개구들(129)의 부분들은 등방성 에치에 의해 측방향으로 확장될 수 있다. 이 경우에, 계층간 유전체 층(180)은 희석된 플루오르화수소산 중의 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)보다 더 큰 에칭 속도를 갖는 유전체 재료(예컨대, 보로실리케이트 유리)를 포함할 수 있다. 계층간 유전체 층(180)의 레벨에서의 제1 계층 메모리 개구들(149)의 측방향 치수들을 확장시키기 위해 등방성 에치(예컨대, HF를 사용한 습식 에치)가 이용될 수 있다. 계층간 유전체 층(180)의 레벨에 위치된 제1 계층 메모리 개구들(149)의 부분들은, (제2 계층 메모리 개구들의 형성 이전에 후속하여 형성될) 제2 계층 교번하는 스택을 통해 후속하여 형성될 제2 계층 메모리 개구들에 대해 더 큰 랜딩 패드를 제공하기 위해 선택적으로 넓어질 수 있다.
도 5를 참조하면, 희생 제1 계층 개구 충전 부분들(148, 128)이 다양한 제1 계층 개구들(149, 129) 내에 형성될 수 있다. 예를 들어, 희생 제1 계층 충전 재료가 제1 계층 개구들(149, 129) 각각 내에 동시에 침착될 수 있다. 희생 제1 계층 충전 재료는, 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 후속하여 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1 계층 충전 재료는 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1 계층 충전 재료를 침착시키기 전에 얇은 에치 정지 라이너(예컨대, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1 계층 충전 재료는 비-컨포멀 침착(non-conformal deposition) 또는 컨포멀 침착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1 계층 충전 재료는, 제1 절연 층들(132), 제1 절연 캡 층(170), 및 계층간 유전체 층(180)의 재료들보다 더 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1 계층 충전 재료는, 100:1 희석된 플루오르화수소산 중의 고밀도화된 TEOS 산화물(즉, 화학 증착 공정에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속하여 어닐 공정에서 고밀도화되는 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 더 높은 에칭 속도를 갖는 다공성 또는 비다공성 유기실리케이트 유리 또는 보로실리케이트 유리를 포함할 수 있다. 이 경우에, 희생 제1 계층 충전 재료를 침착시키기 전에 얇은 에치 정지 라이너(예컨대, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1 계층 충전 재료는 비-컨포멀 침착 또는 컨포멀 침착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1 계층 충전 재료는, 애싱에 의해 후속으로 제거될 수 있는 비정질 실리콘 또는 탄소 함유 재료(예컨대, 비정질 탄소 또는 다이아몬드 유사 탄소(diamond-like carbon)), 또는 제1 계층 교번하는 스택(132, 142)의 재료들에 대해 선택적으로 후속으로 제거될 수 있는 실리콘계 중합체를 포함할 수 있다.
침착된 희생 재료의 부분들은 제1 계층 교번하는 스택(132, 142)의 최상단 층 위로부터, 예컨대 계층간 유전체 층(180) 위로부터 제거될 수 있다. 예를 들어, 희생 제1 계층 충전 재료는 평탄화 공정을 이용하여 계층간 유전체 층(180)의 상단 표면에 리세스될 수 있다. 평탄화 공정은 리세스 에치, 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 계층간 유전체 층(180)의 상단 표면은 에치 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1 계층 충전 재료의 나머지 부분들은 희생 제1 계층 개구 충전 부분들(148, 128)을 포함한다. 구체적으로, 제1 계층 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 제1 계층 메모리 개구 충전 부분(148)을 구성한다. 제1 계층 지지 개구(129) 내의 희생 재료의 각각의 나머지 부분은 희생 제1 계층 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1 계층 개구 충전 부분들(148, 128)은 동시에, 즉, 희생 제1 계층 충전 재료를 침착시키는 침착 공정 및 제1 계층 교번하는 스택(132, 142) 위로부터(예컨대, 계층간 유전체 층(180)의 상단 표면 위로부터) 제1 계층 침착 공정을 제거하는 평탄화 공정을 포함하는 동일한 세트의 공정들 동안 형성된다. 희생 제1 계층 개구 충전 부분들(148, 128)의 상단 표면들은 계층간 유전체 층(180)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 제1 계층 개구 충전 부분들(148, 128) 각각은 내부에 공동들을 포함할 수 있거나 포함하지 않을 수 있다.
도 6a 및 도 6b를 참조하면, 제2 계층 구조물이 제1 계층 구조물(132, 142, 170, 148) 위에 형성될 수 있다. 제2 계층 구조물은, 희생 재료 층들일 수 있는 스페이서 재료 층들 및 절연 층들의 추가적인 교번하는 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 계층 교번하는 스택(232, 242)이 제1 계층 교번하는 스택(132, 142)의 상단 표면 상에 후속으로 형성될 수 있다. 제2 계층 교번하는 스택(232, 242)은 교번하는 복수의 제3 재료 층들 및 제4 재료 층들을 포함한다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연 층들(232)일 수 있고, 제4 재료 층들은, 각각의 수직으로 이웃하는 쌍인 제2 절연 층들(232) 사이의 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은 각각 제2 절연 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다.
일 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이 경우에, 제2 계층 교번하는 스택(232, 242)은 교번하는 복수의 제2 절연 층들(232) 및 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연 층들(232)의 제3 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층들(232)에 사용될 수 있는 절연 재료들은 제1 절연 층들(132)에 사용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 사용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 사용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제2 절연 층(232) 및 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제2 절연 층(232) 및 제2 희생 재료 층(242)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제2 계층 교번하는 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각자의 제2 희생 재료 층(242) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 단차형 구역 내의 제2 단차형 표면들은, 적어도 하나의 마스킹 층의 패턴에 적합하게 조정하여 제1 단차형 구역 내의 제1 단차형 표면을 형성하는 데 사용되는 프로세싱 단계들과 동일한 세트의 프로세싱 단계들을 사용하여 계단 영역(200) 내에 형성될 수 있다. 제2 역-단차형 유전체 재료 부분(265)이 계단 영역(200) 내의 제2 단차형 표면들 위에 형성될 수 있다.
제2 절연 캡 층(270)이 후속하여 제2 계층 교번하는 스택(232, 242) 위에 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
일반적으로 말하면, 절연 층들(132, 232) 및 스페이서 재료 층들(예컨대, 희생 재료 층들(142, 242))의 적어도 하나의 교번하는 스택이 공정중 소스 레벨 재료 층들(10') 위에 형성될 수 있고, 적어도 하나의 역-단차형 유전체 재료 부분(165, 265)이 적어도 하나의 교번하는 스택(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 다양한 제2 계층 개구들(249, 229)이 제2 계층 구조물(232, 242, 265, 270)을 통해 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 그를 통한 다양한 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 개구들의 패턴은, 희생 제1 계층 개구 충전 부분들(148, 128)과 동일한, 다양한 제1 계층 개구들(149, 129)의 패턴과 동일할 수 있다. 따라서, 제1 계층 개구들(149, 129)을 패턴화하는 데 사용되는 리소그래피 마스크가 포토레지스트 층을 패턴화하는 데 사용될 수 있다.
포토레지스트 층 내의 개구들의 패턴은, 다양한 제2 계층 개구들(249, 229)을 동시에, 즉, 제2 이방성 에치 공정 동안 형성하기 위해 제2 이방성 에치 공정에 의해 제2 계층 구조물(232, 242, 265, 270)을 통해 전사될 수 있다. 다양한 제2 계층 개구들(249, 229)은 제2 계층 메모리 개구들(249) 및 제2 계층 지지 개구들(229)을 포함할 수 있다.
제2 계층 메모리 개구들(249)은 희생 제1 계층 메모리 개구 충전 부분들(148)의 각자의 희생 제1 계층 메모리 개구 충전 부분의 상단 표면 바로 위에 형성될 수 있다. 제2 계층 지지 개구들(229)은 희생 제1 계층 지지 개구 충전 부분들(128)의 각자의 희생 제1 계층 지지 개구 충전 부분의 상단 표면 바로 위에 형성될 수 있다. 또한, 각각의 제2 계층 지지 개구들(229)은 제2 단차형 표면들 내의 수평 표면을 통해 형성될 수 있으며, 이는 제2 계층 교번하는 스택(232, 242)과 제2 역-단차형 유전체 재료 부분(265) 사이의 계면 표면들을 포함한다. 제1 계층 교번하는 스택(132, 142) 및 제2 계층 교번하는 스택(232, 242) 내의 단차부들(S)의 위치들이 도 7b에 점선들로 도시되어 있다.
제2 이방성 에치 공정은, 제2 계층 교번하는 스택(232, 242)의 재료들이 제2 역-단차형 유전체 재료 부분(265)의 재료와 동시에 에칭되는 에치 단계를 포함할 수 있다. 에치 단계의 화학작용은, 제2 역-단차형 유전체 재료 부분(265)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제2 계층 교번하는 스택(232, 242) 내의 재료들의 에칭을 최적화하기 위해 교번할 수 있다. 제2 이방성 에치 공정은, 예를 들어 일련의 반응성 이온 에치 공정들 또는 단일 반응 에치 공정(예컨대, CF4/ O2/ Ar 에치)을 이용할 수 있다. 다양한 제2 계층 개구들(249, 229)의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼질 수 있다. 각각의 제2 계층 개구(249, 229)의 하단 주연부가 측방향으로 오프셋될 수 있고/있거나, 아래에 놓인 희생 제1 계층 개구 충전 부분(148, 128)의 상단 표면의 주연부 내에 전체적으로 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
제2 계층 지지 개구들(229)의 서브세트가 제2 계층 메모리 개구들(249)로 충전되지 않은 메모리 어레이 영역(100)의 섹션들에 형성될 수 있다. 제2 계층 메모리 개구들(249)로 충전되지 않은 메모리 어레이 영역(100)의 섹션들은 메모리 어레이 영역(100) 내의 다수의 구역들에 걸쳐 분포될 수 있다. 제2 계층 지지 개구들(229)은, 계단 영역(200) 내에 형성되는 제2 계층 지지 개구들(229)의 제1 서브세트, 및 메모리 어레이 영역(100) 내의 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제2 계층 메모리 개구들(249)의 클러스터들 사이에 형성될 수 있는 제2 계층 지지 개구들(229)의 제2 서브세트를 포함할 수 있다. 제1 역-단차형 유전체 재료 부분(165)을 통해 형성되는 제2 계층 지지 개구들(229)의 제1 서브세트가 제1 단차형 표면들의 각자의 수평 표면을 통해 형성될 수 있다. 또한, 제2 계층 지지 개구들(229)의 제1 서브세트의 각각은 하부 레벨 금속 상호접속 구조물(780)의 각자의 하부 레벨 금속 상호접속 구조물 바로 위에(즉, 위에 그리고 그와 영역 중첩부를 갖고서) 형성될 수 있다.
제2 계층 지지 개구들(229)의 제2 서브세트는, 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제2 계층 메모리 개구들(249)의 클러스터들(419)의 각자의 쌍 사이에 형성될 수 있다. 일 실시예에서, 제2 계층 지지 개구들(229)의 제2 서브세트 내의 제2 계층 지지 개구들(229) 중 일부는 제1 방향(hd1)을 따라 연장되는 행들로 배열될 수 있다. 추가적인 제1 계층 지지 개구들이 제2 계층 지지 개구들(229)의 행들 외측에 제공될 수 있다. 일반적으로, 제2 계층 메모리 개구들(249)과 제2 계층 지지 개구들(229)의 조합의 유닛 패턴(UP)이 제2 수평 방향(hd2)을 따라 반복될 수 있다. 각각의 유닛 패턴(UP)은, 제2 수평 방향(hd2)을 따라 측방향으로 이격되고/되거나 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제2 계층 메모리 개구들(249)의 복수의 클러스터들(419)을 포함한다.
제2 계층 메모리 개구들(249) 및 제2 계층 지지 개구들(229)이 없는 개별 구역들이 메모리 어레이 영역(100)에 제공된다. 제2 계층 지지 개구들(229)의 클러스터들(419)의 2개의 그룹들(439) 사이의 제2 계층 지지 개구들(229)은, 제2 계층 메모리 개구들(249)이 없고 제2 계층 지지 개구들(229)이 없는 무개구 구역(OFA)이 각각의 유닛 패턴(UP) 내에 제공되도록 배열될 수 있다. 일 실시예에서, OFA는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 직사각형 구역들, 및 한 쌍의 직사각형 구역들을 접속시키고 한 쌍의 직사각형 구역들보다 제1 수평 방향(hd1)을 따라 더 작은 측방향 범위를 갖는 접속 직사각형 구역을 포함한다.
도 8을 참조하면, 희생 제1 계층 개구 충전 부분들(148, 128)의 희생 제1 계층 충전 재료는, 제1 및 제2 절연 층들(132, 232), 제1 및 제2 희생 재료 층들(142, 242), 제1 및 제2 절연 캡 층들(170, 270), 및 계층간 유전체 층(180)의 재료들에 대해 선택적으로 희생 제1 계층 충전 재료를 에칭하는 에치 공정을 이용하여 제거될 수 있다. 계층간 메모리 개구(49)로도 지칭되는 메모리 개구(49)는, 희생 제1 계층 메모리 개구 충전 부분(148)이 제거된 체적과 제2 계층 메모리 개구들(249)의 각각의 조합으로 형성된다. 계층간 지지 개구(19)로도 지칭되는 지지 개구(19)는, 희생 제1 계층 지지 개구 충전 부분(128)이 제거된 체적과 제2 계층 지지 개구들(229)의 각각의 조합으로 형성될 수 있다.
도 9a 내지 도 9d는 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)의 순차적인 단면도들을 제공한다. 동일한 구조적 변화가 메모리 개구들(49) 및 지지 개구들(19) 각각에서 발생한다.
도 9a를 참조하면, 도 8의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 제1 계층 구조물 및 제2 계층 구조물을 통해 연장될 수 있다.
도 9b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 재료 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(142, 242) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연 층들(132, 232)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속적인 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(142, 242)은 절연 층들(132, 232)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에치 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은, 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링(Fowler-Nordheim tunneling) 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 반도체 채널 재료 층(60L) 내의 도펀트들의 전도성 유형은 본 명세서에서 제1 전도성 유형으로 지칭되며, 이는 p-형 또는 n-형일 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은, p-형 도펀트들(예컨대, 붕소 원자들)이 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위의 원자 농도로 존재하는 p-형 도핑을 갖는다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/하거나, 본질적으로 이들로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은, n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)이 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위의 원자 농도로 존재하는 n-형 도핑을 갖는다. 반도체 채널 재료 층(60L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적 내에 공동(49')이 형성된다.
도 9c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않은 실시예들에서, 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층이 공동(49') 내에 침착될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다. 제2 절연 캡 층(270) 위에 놓이는 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에치에 의해 제거될 수 있다. 리세스 에치는, 유전체 코어 층의 나머지 부분들의 상단 표면들이 제2 절연 캡 층(270)의 상단 표면과 제2 절연 캡 층(270)의 하단 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 9d를 참조하면, 도핑된 반도체 재료가 유전체 코어들(62) 위에 놓이는 공동들 내에 침착될 수 있다. 도핑된 반도체 재료는, 반도체 채널 재료 층(60L)의 도핑과 반대되는 전도성 유형의 도핑을 갖는다. 일 실시예에서, 도핑된 반도체 재료는 n-형 도핑을 갖는다. 제2 절연 캡 층(270)의 상단 표면을 포함하는 수평 평면 위에 놓이는 침착된 도핑된 반도체 재료의 부분들, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 제거될 수 있다.
도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위에 있을 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온될 때 전류가 흐를 수 있는 수직 반도체 채널(60)을 구성한다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸일 수 있고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 집합적으로 메모리 필름(50)을 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(이는 수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합일 수 있다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)을 구성한다. 메모리 개구 충전 구조물(58) 내의 각각의 드레인 영역(63)은 수직 반도체 채널들(60)의 각자의 수직 반도체 채널의 상부 단부에 전기적으로 접속된다. 공정중 소스 레벨 재료 층들(10'), 제1 계층 구조물(132, 142, 170, 165), 제2 계층 구조물(232, 242, 270, 265), 계층간 유전체 층(180), 및 메모리 개구 충전 구조물들(58)은 집합적으로 메모리 레벨 조립체를 구성한다.
도 10을 참조하면, 메모리 개구 충전 구조물들(58)의 형성 후의 제1 예시적인 구조물이 도시되어 있다. 지지 기둥 구조물들(20)이 메모리 개구 충전 구조물들(58)의 형성과 동시에 지지 개구들(19) 내에 형성될 수 있다. 각각의 지지 기둥 구조물(20)은 메모리 개구 충전 구조물(58)과 동일한 세트의 컴포넌트들을 가질 수 있다. 교번하는 스택들{(132, 142), (232, 242)} 각각은, 교번하는 스택{(132, 142) 및/또는 (232, 242)} 내의 최상단 희생 재료 층(142, 142) 이외의 각각의 희생 재료 층(142, 242)이 교번하는 스택{(132, 142) 및/또는 (232, 242)} 내의 임의의 위에 놓인 희생 재료 층(142, 242)보다 측방향으로 더 멀리 연장되는 테라스 영역을 포함한다. 테라스 영역은, 교번하는 스택{(132, 142) 또는 (232, 242)} 내의 최하단 층으로부터 교번하는 스택{(132, 142) 또는 (232, 242)} 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택의 단차형 표면들을 포함한다. 지지 기둥 구조물들(20)이, 단차형 표면들을 통해, 그리고 단차형 표면들 위에 놓이는 역-단차형 유전체 재료 부분(165 또는 265)을 통해 연장된다.
도 11a 내지 도 11f를 참조하면, 제1 접촉 레벨 유전체 층(280)이 제2 계층 구조물(232, 242, 270, 265) 위에 형성될 수 있다. 제1 접촉 레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 컨포멀 또는 비-컨포멀 침착 공정에 의해 형성될 수 있다. 예를 들면, 제1 접촉 레벨 유전체 층(280)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 두께가 100 nm 내지 600 nm의 범위를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 제1 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 메모리 어레이 영역(100) 및 계단 영역(200) 내에 다양한 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층 내의 개구들은, 제1 수평 방향(hd1)을 따른 메모리 어레이 영역(100) 및 계단 영역(200)의 전체 측방향 범위에 걸쳐 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 세장형 개구들을 포함한다. 제1 세장형 개구들은 지지 기둥 구조물들(20)과 메모리 개구 충전 구조물들(58)의 그룹들 사이에서 측방향으로 연장된다. 추가로, 포토레지스트 층 내의 개구들은, 제1 수평 방향(hd1)을 따라 측방향으로 이격되고 이웃하는 쌍인 제1 세장형 개구들 사이에 위치되는 메모리 개구 충전 구조물들(58)의 클러스터들 사이에서 제1 수평 방향(hd1)을 따라 연장되는 제2 세장형 개구들을 포함할 수 있다. 각각의 제2 세장형 개구는 제1 수평 방향(hd1)을 따른 메모리 어레이 영역(100)의 측방향 범위보다 더 작은 측방향 범위를 갖는다. 선택적으로, 포토레지스트 층 내의 개구들은 이웃하는 쌍인 제2 세장형 개구들의 단부 영역들 사이에 위치된 개별 개구들을 포함할 수 있다.
공정중 소스 레벨 재료 층들(10')의 상부 부분 및 교번하는 스택들{(132, 142), (232, 242)}을 포함하는 아래에 놓인 재료 부분들을 통해 포토레지스트 층에서의 패턴을 전사하기 위해 이방성 에치가 수행될 수 있다. 후면 트렌치들(79)이, 포토레지스트 층 내의 제1 세장형 개구들 아래에서 제1 접촉 레벨 유전체 층(280), 제2 계층 구조물(232, 242, 270, 265), 및 제1 계층 구조물(132, 142, 170, 165)을 통해, 그리고 공정중 소스 레벨 재료 층들(10') 내로 형성될 수 있다. 포토레지스트 층 내의 제1 세장형 개구들 아래에 놓이는 제1 접촉 레벨 유전체 층(280), 제2 계층 구조물(232, 242, 270, 265), 제1 계층 구조물(132, 142, 170, 165), 및 공정중 소스 레벨 재료 층들(10')의 부분들은 후면 트렌치들(79)을 형성하기 위해 제거될 수 있다. 일 실시예에서, 후면 트렌치들(79)은, 제2 수평 방향을 따라 측방향으로 이격되는 메모리 스택 구조물들(55)의 그룹들 사이에 형성될 수 있다. 소스 레벨 희생 층(104)의 상단 표면이 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출될 수 있다.
이방성 에치는, 후면 트렌치들(79)의 형성과 동시에 서로 접속되어 있지 않는 배리어 트렌치들(179)을 형성한다. 배리어 트렌치들(179)은 포토레지스트 층 내의 제2 세장형 개구들 아래의 메모리 어레이 영역(100) 내의 이웃하는 쌍들인 후면 트렌치들(79) 사이에 형성될 수 있다. 배리어 트렌치들(179)은 제1 접촉 레벨 유전체 층(280), 제2 계층 구조물(232, 242, 270, 265), 제1 계층 구조물(132, 142, 170, 165)을 통해, 그리고 공정중 소스 레벨 재료 층들(10') 내로 형성될 수 있다. 각각의 배리어 트렌치(179)는 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 각각의 쌍의 배리어 트렌치들(179)은 균일한 이격 거리만큼 서로 측방향으로 이격될 수 있다. 각각의 배리어 트렌치(179)는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 수직 측벽들을 가질 수 있다.
포토레지스트 층이 각각의 이웃하는 쌍인 제2 세장형 개구들의 단부 영역들 사이에 개별 개구들을 포함하는 경우에, 이방성 에치 공정은 후면 트렌치들(79) 및 배리어 트렌치들(179)의 형성과 동시에 개별 비아 개구들(279)을 형성한다. 개별 비아 개구들(279)은 포토레지스트 층 내의 개별 개구들 아래의 메모리 어레이 영역(100) 내의 이웃하는 쌍들인 배리어 트렌치들(179)의 단부 영역들 사이에 형성될 수 있다. 개별 비아 개구들(279)은 제1 접촉 레벨 유전체 층(280), 제2 계층 구조물(232, 242, 270, 265), 제1 계층 구조물(132, 142, 170, 165)을 통해, 그리고 공정중 소스 레벨 재료 층들(10') 내로 형성될 수 있다.
각각의 배리어 트렌치들(179)은 제1 수평 방향(hd1)을 따라 연장되는 각자의 쌍의 길이방향 측벽들을 포함할 수 있다. 일 실시예에서, 배리어 트렌치들(179)은 직사각형 수평 단면 형상들을 가질 수 있다. 일 실시예에서, 한 쌍의 배리어 트렌치들(179)은 제1 수평 방향(hd1)을 따라 동일한 측방향 연장 거리만큼, 즉, 도 11c에 도시된 바와 같이, 제1 수평 방향(hd1)을 따라 측정된 동일한 길이만큼 연장될 수 있다. 일 실시예에서, 한 쌍의 배리어 트렌치들(179)은 후면 트렌치들(79)의 각자의 가장 근위의 후면 트렌치로부터 상이한 트렌치 대 측벽 간격들만큼 이격될 수 있고, 도 11d에 도시된 바와 같이, 상이한 측방향 연장 거리들만큼 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 이 경우에, 후면 트렌치들(79) 중 가장 근위의 후면 트렌치로부터 더 큰 거리만큼 이격되는 배리어 트렌치(179)는 더 작은 측방향 연장 거리를 가질 수 있다. 이러한 구성은, 희생 재료 층들(42)을 에칭하기 위한 후속 등방성 에치 공정 동안 제2 수평 방향(hd2)에 대략적으로 평행한 에치 프론트(etch front)들의 형성을 허용한다. 일 실시예에서, 배리어 트렌치들(179)은 도 11e에 도시된 바와 같이 사다리꼴 수평 단면 형상들을 가질 수 있다. 대안적으로, 배리어 트렌치들(179)은, 아래에서 더 상세히 설명되고 도 21g에 도시된 바와 같이, 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 길이방향 측벽들에 인접하는 수평 단면도에서의 곡률을 갖는 적어도 하나의 윤곽형성된 측벽을 가질 수 있다. 일 실시예에서, 개별 비아 개구들(279)은, 도 11f에 도시된 바와 같이, 각각의 쌍의 배리어 트렌치들(179)의 단부 영역들 사이에 위치될 수 있다. 개별 비아 개구들(279)은, 희생 재료 층들(42)을 에칭하는 후속 등방성 에치 공정 동안 한 쌍의 배리어 트렌치들(179) 사이의 구역에서 제2 수평 방향(hd2)에 실질적으로 평행한 에치 프론트를 제공할 수 있다.
일반적으로, 절연 층들(132) 및 희생 재료 층들(142, 242)의 교번하는 스택{(132, 232), (142, 242)}이 기판 반도체 층(9)을 포함하는 반도체 기판(8) 위에 형성될 수 있다. 희생 재료 층들(142, 242)은 실리콘 질화물과 같은 유전체 재료를 포함할 수 있다. 교번하는 스택{(132, 232), (142, 242)}은 패턴화된 마스크 층(예컨대, 포토레지스트 층)을 사용하여 이방성 에치 공정을 수행함으로써 에칭될 수 있다. 교번하는 스택{(132, 232), (142, 242)}은 후면 트렌치들(79)에 의해 각자의 절연 층들(132, 232) 및 각자의 희생 재료 층들(142, 242)의 복수의 교번하는 스택들{(132, 232), (142, 242)}로 분할될 수 있다. 한 쌍의 배리어 트렌치들(179)이 복수의 교번하는 스택들{(132, 232), (142, 242)} 각각을 통해 형성될 수 있다.
일 실시예에서, 배리어 트렌치들(179) 각각은, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 각자의 균일한 폭으로 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 각자의 균일한 폭 영역을 포함할 수 있다. 일 실시예에서, 한 쌍의 후면 트렌치들(179)은 제1 수평 방향(hd1)을 따른 동일한 측방향 범위를 가질 수 있다. 일 실시예에서, 한 쌍의 배리어 트렌치들(179)은 한 쌍의 후면 트렌치들(79)로부터 선택된 각자의 근위의 후면 트렌치(79)로부터 동일하지 않은 측방향 트렌치 대 유전체 간격들만큼 제2 수평 방향(hd2)을 따라 측방향으로 오프셋될 수 있고; 한 쌍의 배리어 트렌치들(179) 중 더 큰 트렌치 대 측벽 간격을 갖는 배리어 트렌치(179)는, 제1 수평 방향(hd1)을 따른 측방향 범위가, 한 쌍의 배리어 트렌치들(179) 중 더 작은 트렌치 대 측벽 간격을 갖는 배리어 트렌치(179)에 대한 제1 수평 방향(hd1)을 따른 측방향 범위보다 더 작을 수 있다.
일 실시예에서, 한 쌍의 배리어 트렌치들(179) 각각은 제1 수평 방향(hd1)을 포함하는 수직 평면에 대해 15도 내지 75도 범위의 각도로 있는 각자의 수직 평면 내에 위치된 기울어진(angled) 측벽들을 포함할 수 있다. 일 실시예에서, 각각의 배리어 트렌치(179)는, 교번하는 스택{(132, 232), (142, 242)}의 각각의 층을 통해 수직으로 연장되고 제2 수평 방향(hd2)을 따른 것보다 제1 수평 방향(hd1)을 따른 측방향 치수가 더 큰 세장형 트렌치일 수 있다.
도 12a 및 도 12b를 참조하면, 유전체 라이너(274)가 후면 트렌치들(79), 배리어 트렌치들(179), 및 개별 비아 개구들(279) 내에 그리고 제1 접촉 레벨 유전체 층(280) 위에 컨포멀 침착에 의해 형성될 수 있다. 유전체 라이너(274)는 희생 재료 층들(142, 242)의 유전체 재료와 상이한 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 라이너(274)는 실리콘 산화물 또는 유전체 금속 산화물(예컨대, 알루미늄 산화물)을 포함할 수 있다. 유전체 라이너(274)의 두께는 4 nm 내지 40 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
도 13a 내지 도 13e를 참조하면, 포토레지스트 층(607)이 제1 예시적인 구조물 위에 적용될 수 있고, 후면 트렌치들(79)을 커버하지 않고서 배리어 트렌치들(179) 및 개별 비아 개구들(279)(존재하는 경우)을 커버하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층(607) 내에 충전되지 않은 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재할 수 있다.
도 14 및 도 15a를 참조하면, 포토레지스트 층(607)에 의해 마스킹되지 않은 유전체 라이너(274)의 부분들을 제거하기 위해 등방성 에치 공정이 수행될 수 있다. 유전체 라이너(274)는, 각자의 이웃하는 쌍인 후면 트렌치들(79) 사이에 위치되고 각자의 이웃하는 쌍인 후면 트렌치들(79) 사이의 개별 비아 개구들(279) 및 배리어 트렌치들(179)의 서브세트를 커버하는 다수의 유전체 라이너들(274)로 분할될 수 있다. 포토레지스트 층(607)은, 예를 들어 애싱에 의해 제거될 수 있다. 소스 레벨 희생 층(104)의 상단 표면이 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출될 수 있다. 또한, 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 측벽들이 각각의 후면 트렌치(79) 주위에 물리적으로 노출될 수 있다.
도 15b를 참조하면, 제1 계층 교번하는 스택(132, 142), 제2 계층 교번하는 스택(232, 242), 제1 및 제2 절연 캡 층들(170, 270), 제1 접촉 레벨 유전체 층(280), 상부 희생 라이너(105), 및 하부 희생 라이너(103)의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 에천트가 등방성 에치 공정에서 후면 트렌치들 내로 도입될 수 있다. 예를 들어, 소스 레벨 희생 층(104)이 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 비정질 실리콘-게르마늄 합금을 포함하는 경우 그리고 상부 및 하부 희생 라이너들(105, 103)이 실리콘 산화물을 포함하는 경우, 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에치 공정이, 상부 및 하부 희생 라이너들(105, 103)에 대해 선택적으로 소스 레벨 희생 층(104)을 제거하기 위해 사용될 수 있다. 소스 공동(109)이 소스 레벨 희생 층(104)이 제거된 체적 내에 형성될 수 있다.
고온 TMY 및 TMAH와 같은 습식 에치 화학물질들은 상부 소스 레벨 반도체 층(116) 및 하부 소스 레벨 반도체 층(112)의 도핑된 반도체 재료들에 대해 선택적이다. 따라서, 소스 공동(109)을 형성하는 습식 에치 공정을 위한 고온 TMY 및 TMAH와 같은 선택적인 습식 에치 화학물질들의 사용은 후면 트렌치들(79)의 형성 동안의 에치 깊이 변화에 대한 큰 공정 윈도우(process window)를 제공한다. 구체적으로, 상부 소스 레벨 반도체 층(116)의 측벽들이 물리적으로 노출되는 실시예들에서 또는 하부 소스 레벨 반도체 층(112)의 표면이 소스 공동(109)의 형성 시에 물리적으로 노출되는 다른 실시예들에서, 상부 소스 레벨 반도체 층(116) 및/또는 하부 소스 레벨 반도체 층(112)의 부수적인 에칭은 최소이며, 제조 단계들 동안 상부 소스 레벨 반도체 층(116) 및/또는 하부 소스 레벨 반도체 층(112)의 표면들의 우발적인 물리적 노출에 의해 야기되는 제1 예시적인 구조물에 대한 구조적 변화는 디바이스 결함들을 초래하지 않는다. 메모리 개구 충전 구조물들(58) 각각은 소스 공동(109)에 물리적으로 노출될 수 있다. 구체적으로, 메모리 개구 충전 구조물들(58) 각각은 소스 공동(109)에 물리적으로 노출되는 측벽 및 하단 표면을 포함할 수 있다.
도 15c를 참조하면, 습식 에천트들과 같은 등방성 에천트들의 시퀀스가 메모리 필름들(50)의 물리적으로 노출된 부분들에 적용되어, 외측으로부터 내측으로 메모리 필름들(50)의 다양한 컴포넌트 층들을 순차적으로 에칭하도록 그리고 소스 공동(109)의 레벨에서 수직 반도체 채널들(60)의 원통형 표면들을 물리적으로 노출시키도록 할 수 있다. 상부 및 하부 희생 라이너들(105, 103)은 소스 공동(109)의 레벨에 위치된 메모리 필름들(50)의 부분들의 제거 동안 부수적으로 에칭될 수 있다. 소스 공동(109)은, 상부 및 하부 희생 라이너들(105, 103) 및 소스 공동(109)의 레벨에서의 메모리 필름들(50)의 부분들의 제거에 의해 체적이 확장될 수 있다. 하부 소스 레벨 반도체 층(112)의 상단 표면 및 상부 소스 레벨 반도체 층(116)의 하단 표면은 소스 공동(109)에 물리적으로 노출될 수 있다. 소스 공동(109)은, 적어도 하나의 소스 레벨 반도체 층(예컨대, 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)) 및 수직 반도체 채널들(60)에 대해 선택적으로 소스 레벨 희생 층(104) 및 메모리 필름들(50) 각각의 하단 부분을 등방성으로 에칭함으로써 형성될 수 있다.
도 15d를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 제2 전도성 유형은, 수직 반도체 채널들(60)의 도핑의 전도성 유형인 제1 전도성 유형과 반대이다. 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하단 부분들 및 적어도 하나의 소스 레벨 반도체 층(112, 116)의 수평 표면들을 포함한다. 예를 들어, 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하단 부분들, 하부 소스 레벨 반도체 층(112)의 상단 수평 표면, 및 상부 소스 레벨 반도체 층(116)의 하단 표면을 포함할 수 있다.
일 실시예에서, 제2 전도성 유형의 도핑된 반도체 재료는 선택적인 반도체 침착 공정에 의해 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 반도체 전구체 가스, 에천트, 및 n-형 도펀트 전구체 가스가 선택적인 반도체 침착 공정 동안 제1 예시적인 구조물을 포함하는 공정 챔버 내로 동시에 유동될 수 있다. 예를 들어, 반도체 전구체 가스는 실란, 다이실란, 또는 다이클로로실란을 포함할 수 있고, 에천트 가스는 기체 염화수소, 및 n-형 도펀트 전구체 가스, 예컨대 포스핀, 아르신, 또는 스티빈을 포함할 수 있다. 이 경우에, 선택적인 반도체 침착 공정은 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들로부터 제자리 도핑된 반도체 재료를 성장시킨다. 침착된 도핑된 반도체 재료는 수직 반도체 채널들(60)의 측벽들과 접촉할 수 있는 소스 접촉 층(114)을 형성한다. 침착된 반도체 재료 내의 제2 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1020/㎤ 내지 2.0 × 1021/㎤, 예컨대 2.0 × 1020/㎤ 내지 8.0 × 1020/㎤의 범위에 있을 수 있다. 초기에 형성된 바와 같은 소스 접촉 층(114)은 제2 전도성 유형의 도펀트 원자들 및 반도체 원자들로 본질적으로 이루어질 수 있다. 대안적으로, 적어도 하나의 비선택적인 도핑된 반도체 재료 침착 공정이 소스 접촉 층(114)을 형성하는 데 사용될 수 있다. 선택적으로, 끊김 없고/없거나 공극이 없는 소스 접촉 층(114)을 제공하기 위해 하나 이상의 에치 백 공정들이 복수의 선택적인 또는 비선택적인 침착 공정들과 조합하여 사용될 수 있다.
선택적인 반도체 침착 공정의 지속기간은, 소스 공동(109)이 소스 접촉 층(114)으로 충전되도록 선택될 수 있다. 일 실시예에서, 소스 접촉 층(114)은 소스 공동(109) 주위의 반도체 표면들로부터 도핑된 반도체 재료를 선택적으로 침착시킴으로써 형성될 수 있다. 일 실시예에서, 도핑된 반도체 재료는 도핑된 폴리실리콘을 포함할 수 있다. 따라서, 소스 레벨 희생 층(104)은 소스 접촉 층(114)으로 대체될 수 있다.
하부 소스 레벨 반도체 층(112), 소스 접촉 층(114), 및 상부 소스 레벨 반도체 층(116)을 포함하는 층 스택은 소스 영역(112, 114, 116)을 구성한다. 소스 영역(112, 114, 116)은 수직 반도체 채널들(60) 각각의 제1 단부(예컨대, 하단 단부)에 전기적으로 접속된다. 소스 영역(112, 114, 116), 소스 레벨 절연 층(117), 및 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트는, 공정중 소스 레벨 재료 층들(10')을 대체하는 소스 레벨 재료 층들(10)을 구성한다.
도 15e 및 도 16을 참조하면, 반도체 재료들의 물리적으로 노출된 표면 부분들을 유전체 반도체 산화물 부분들로 변환하기 위해 산화 공정이 수행될 수 있다. 예를 들어, 소스 접촉 층(114) 및 상부 소스 레벨 반도체 층(116)의 표면 부분들은 유전체 반도체 산화물 플레이트들(122)로 변환될 수 있고, 소스 선택 레벨 전도성 층(118)의 표면 부분들은 환형 유전체 반도체 산화물 스페이서들(124)로 변환될 수 있다. 유전체 라이너(274) 및 배리어 공동(179')이 각각의 배리어 트렌치(179) 내에 존재할 수 있다. 유전체 라이너(274) 및 개별 비아 공동이 각각의 개별 비아 개구(279) 내에 존재할 수 있다.
도 17a 내지 도 17e를 참조하면, 후면 트렌치들(79)에 대해 근위에 있는 희생 재료 층들(142, 242)의 부분들은, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 제1 접촉 레벨 유전체 층(280), 소스 접촉 층(114), 유전체 반도체 산화물 플레이트들(122), 및 환형 유전체 반도체 산화물 스페이서들(124)에 대해 선택적으로 제거될 수 있다. 예를 들어, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역-단차형 유전체 재료 부분들(165, 265)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에치 공정을 사용하여, 후면 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역-단차형 유전체 재료 부분들(165, 265), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에치 공정은 습식 에치 용액을 사용하는 습식 에치 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 트렌치(79) 내로 도입되는 기체 상 (건식) 에치 공정일 수 있다. 예를 들어, 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에치 탱크 내에 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 등방성 에치 공정의 지속기간은, 이웃하는 쌍들인 후면 트렌치들(179) 사이의 구역들 외측의 희생 재료 층들(42)의 부분들이 제거되도록 선택될 수 있다. 또한, 후면 트렌치들(179)의 단부 영역들 근처에 위치된 희생 재료 층들(42)의 부분들이 제거될 수 있다.
희생 재료 층들(142, 242)이 제거된 체적들 내에 후면 리세스들(143, 243)이 형성될 수 있다. 후면 리세스들(143, 243)은, 제1 희생 재료 층들(142)이 제거된 체적들 내에 형성될 수 있는 제1 후면 리세스들(143), 및 제2 희생 재료 층들(242)이 제거된 체적들 내에 형성될 수 있는 제2 후면 리세스들(243)을 포함한다. 후면 리세스들(143, 243) 각각은, 공동의 수직 범위보다 더 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 후면 리세스들(143, 243) 각각의 측방향 치수는 각자의 후면 리세스(143, 243)의 높이보다 더 클 수 있다. 희생 재료 층들(142, 242)의 재료가 제거된 체적들 내에 복수의 후면 리세스들(143, 243)이 형성될 수 있다. 후면 리세스들(143, 243) 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(143, 243)는 아래에 놓인 절연 층(132, 232)의 상단 표면 및 위에 놓인 절연 층(132, 232)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 후면 리세스들(143, 243) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
배리어 트렌치들(179)은, 등방성 에치 공정 동안 희생 재료 층들(142, 242)의 인접 부분들로의 등방성 에천트의 액세스를 차단하는 각자의 유전체 라이너(274)에 의해 커버될 수 있다. 각각의 이웃하는 쌍인 배리어 트렌치들(179) 사이의 희생 재료 층들(142, 242)의 나머지 부분들은 유전체 스페이서 플레이트들(142', 242')을 구성한다. 유전체 스페이서 플레이트들(142', 242')의 구역들 내에 위치된 절연 층들(132, 232)의 부분들은 절연 플레이트들(132', 232')을 구성한다. 유전체 스페이서 플레이트들(142', 232')은 제1 후면 리세스들(143)의 각자의 제1 후면 리세스에 인접한 제1 유전체 스페이서 플레이트들(142'), 및 제2 후면 리세스들(243)의 각자의 제2 후면 리세스에 인접한 제2 유전체 스페이서 플레이트들(242')을 포함할 수 있다. 절연 플레이트들(132', 232')은, 제1 절연 층들(132)의 부분들인 제1 절연 플레이트들(132'), 및 제2 절연 층들(232)의 부분들인 제2 절연 플레이트들(232')을 포함할 수 있다. 따라서, 각각의 교번하는 스택{(132, 232), (142, 242)} 내의 제1 절연 층들(132) 및 제2 절연 층들(232)은 수직으로 이웃하는 쌍들인 유전체 스페이서 플레이트들(142', 242') 사이에서 연속적으로 연장된다. 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스가, 각각의 이웃하는 쌍인 배리어 트렌치들(179) 사이에 제공된다. 유전체 라이너(274) 및 배리어 공동(179')이 각각의 배리어 트렌치(179) 내에 존재한다. 유전체 라이너(274) 및 개별 비아 공동(279')이 각각의 개별 비아 개구(279) 내에 존재한다.
도 18을 참조하면, 후면 차단 유전체 층(도시되지 않음)이 후면 리세스들(143, 243) 및 후면 트렌치들(79) 내에 그리고 제1 접촉 레벨 유전체 층(280) 위에 선택적으로 침착될 수 있다. 후면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층은 원자 층 침착 또는 화학 증착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 후면 리세스들(243, 243) 내에, 후면 트렌치들(79)의 측벽들 상에, 그리고 제1 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 규화물, 이들의 합금, 및 이들의 조합 또는 스택을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료, 즉 적어도 하나의 금속성 원소를 포함하는 전기 전도성 재료를 포함할 수 있다. 후면 리세스들(143, 243) 내에 침착될 수 있는 비제한적인 예시적인 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 후면 리세스들(143, 243)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(146, 246)이 적어도 하나의 전도성 재료의 침착에 의해 후면 리세스들(143, 243) 내에 형성될 수 있다. 복수의 제1 전기 전도성 층들(146)이 복수의 제1 후면 리세스들(143) 내에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 후면 리세스들(243) 내에 형성될 수 있고, 연속적인 금속성 재료 층(도시되지 않음)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 제1 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층들(146) 및 제2 전기 전도성 층들(246) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은 각각 제1 및 제2 전기 전도성 층들(146, 246)로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 제1 전기 전도성 층(146) 및 후면 차단 유전체 층의 선택적인 부분으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 제2 전기 전도성 층(246) 및 후면 차단 유전체 층의 선택적인 부분으로 대체될 수 있다. 연속적인 금속성 재료 층으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동이 존재한다.
잔류 전도성 재료는 후면 트렌치들(79) 내측으로부터 제거될 수 있다. 구체적으로, 연속적인 금속성 재료 층의 침착된 금속성 재료는, 예를 들어 이방성 또는 등방성 에치에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 제1 접촉 레벨 유전체 층(280) 위로부터 에치 백될 수 있다. 제1 후면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 후면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 재료 층들(146) 및 제2 전기 전도성 층들의 측벽들은 각자의 후면 트렌치(79)에 물리적으로 노출될 수 있다.
동일한 레벨에 위치된 전기 전도성 층(146, 246)과 유전체 스페이스 플레이트(142', 242')의 각각의 조합은 복합 층{(146, 142'), (246, 242')}을 구성한다. 각각의 복합층{(146, 142'), (246, 242')}은 각자의 전기 전도성 층(146 또는 246) 및 각자의 유전체 스페이서 플레이트(142', 242')를 포함한다. 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스가 유전체 스페이서 플레이트들(142', 242')을 포함하는 영역 내에 제공된다.
각각의 전기 전도성 층(146, 246)은 개구들을 내부에 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제2 서브세트가 지지 기둥 구조물들(20)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)은, 제1 및 제2 단차형 표면들 때문에 임의의 아래에 놓인 전기 전도성 층(146, 246)보다 더 작은 면적을 가질 수 있다. 각각의 전기 전도성 층(146, 246)은, 제1 및 제2 단차형 표면들 때문에 임의의 위에 놓인 전기 전도성 층(146, 246)보다 더 큰 면적을 가질 수 있다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트가 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각자의 워드 라인들에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스들을 포함할 수 있다. 메모리 레벨 조립체는 기판 반도체 층(9) 위에 위치된다. 메모리 레벨 조립체는 적어도 하나의 교번하는 스택(132, 146, 232, 246), 및 적어도 하나의 교번하는 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
도 19a 내지 도 19g를 참조하면, 포토레지스트 층이 제1 예시적인 구조물 위에 적용될 수 있고, 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 각각의 수직으로 교번하는 시퀀스의 일 측부("측부 1")로부터 각각의 수직으로 교번하는 시퀀스의 다른 측부("측부 2")로 연장되는 좁은 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층에서의 패턴은, 드레인 선택 레벨 트렌치들을 형성하기 위해 드레인 선택 레벨들에 위치되는 전기 전도성 층들(146, 246)의 서브세트를 통해 전사될 수 있다. 드레인 선택 레벨들에 위치된 각각의 제2 전기 전도성 층(246)은 드레인 선택 레벨 트렌치들에 의해 다수의 스트립들로 분할된다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
유전체 충전 재료가 후면 트렌치들(79), 배리어 공동들(179'), 개별 비아 공동들(279'), 및 드레인 선택 레벨 트렌치들 내에 컨포멀로 침착될 수 있다. 유전체 충전 재료는 컨포멀 유전체 재료 및/또는 리플로우 가능 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 충전 재료는 실리콘 산화물을 포함할 수 있다. 제1 접촉 레벨 유전체 층(280) 위에 놓이는 유전체 충전 재료의 잉여 부분들은, 화학적 기계적 평탄화(CMP) 및/또는 리세스 에치를 포함할 수 있는 평탄화 공정에 의해 제거될 수 있다.
후면 트렌치(79)를 충전하는 유전체 충전 재료의 각각의 나머지 부분은 유전체 후면 트렌치 충전 구조물(76)을 구성하며, 이는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 이웃하는 쌍인 교번하는 스택들{(132, 146), (232, 246)} 내의 각각의 층을 통해 수직으로 연장된다. 배리어 트렌치(179)를 충전하는 유전체 충전 재료의 각각의 나머지 부분은 유전체 충전 재료 부분(176)을 구성하며, 이는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택{(132, 146), (232, 246)} 내의 각각의 층을 통해 수직으로 연장된다. 배리어 트렌치를 충전하는 유전체 라이너 및 유전체 충전 재료 부분(176)의 각각의 세트는 유전체 벽 구조물(274, 176)을 구성한다. 각각의 쌍의 유전체 벽 구조물들(274, 176)은, 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 인접한 수직으로 교번하는 시퀀스 내의 유전체 스페이서 플레이트들(142', 242')의 한 쌍의 길이방향 측벽들보다 더 큰 측방향 범위를 갖는다.
개별 비아 공동(279')을 충전하는 유전체 충전 재료의 각각의 나머지 부분은 유전체 기둥 구조물(276)을 구성하며, 이는 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택{(132, 146), (232, 246)} 내의 각각의 층을 통해 수직으로 연장된다. 드레인 선택 레벨 트렌치들을 충전하는 유전체 충전 재료의 각각의 나머지 부분은 드레인 선택 레벨 격리 구조물(72)을 구성한다. 드레인 선택 레벨 격리 구조물들(72)은 절연 층들(132, 232) 및 복합 층들(146, 142', 246, 242')의 교번하는 스택 내의 층들의 서브세트를 통해 수직으로 연장된다. 드레인 선택 레벨 격리 구조물들(72)이 관통 연장되는 층들의 서브세트는 복합 층들(146, 142', 246, 242') 중 최상단의 복합 층을 포함한다.
드레인 선택 레벨 격리 구조물들(72)은 드레인 선택 레벨들에서의 각각의 제2 전기 전도성 층(246)을, 서로 전기적으로 격리된 다수의 전기 전도성 스트립들로 분할한다. 따라서, 드레인 선택 레벨 격리 구조물들(72)은 복합 층들(146, 142', 246, 242') 중 최상단의 복합 층 내의 전기 전도성 층(246)을, 서로 전기적으로 격리된 다수의 전기 전도성 스트립들로 분할한다. 일 실시예에서, 드레인 선택 레벨(들)에서의 제2 전기 전도성 층(들)(246)의 다수의 전기 전도성 스트립들 각각은 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스의 제1 측부("측부 1")로부터, 각자의 후면 트렌치(179)와 유전체 벽 구조물들(274, 176)의 각자의 유전체 벽 구조물 사이에서, 그리고 제1 수평 방향(hd1)을 따라 제1 측부로부터 측방향으로 이격되는 수직으로 교번하는 시퀀스의 제2 측부("측부 2")로 연속적으로 측방향으로 연장된다. 드레인 선택 레벨 트렌치들은, 일반적으로, 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스 및 유전체 벽 구조물들(274, 176) 주위에 윤곽방향 또는 측방향 시프트를 갖고서 제1 수평 방향(hd1)을 따라 연장된다.
드레인 선택 레벨 격리 구조물들(72) 중 적어도 하나는, 균일한 폭을 가지며 제1 수평 방향(hd1)을 따라 연장되는 제1 유전체 재료 세그먼트(721), 제1 수평 방향(hd1)을 따라 연장되고 제1 유전체 재료 세그먼트(721)로부터 측방향 오프셋 거리만큼 측방향으로 오프셋되는 제2 유전체 재료 세그먼트(722), 및 제1 유전체 재료 세그먼트(721)와 제2 유전체 재료 세그먼트(722)를 접속시키고 제1 수평 방향(hd1)에 대해 15도 내지 75도 범위의 각도로 있는 수평 방향을 따라 수평으로 연장되는 접속 유전체 재료 세그먼트(723)를 포함한다. 일부 실시예들에서, 한 쌍의 유전체 벽 구조물들(274, 176) 각각은, 도 19f에 도시된 바와 같이, 제1 수평 방향(hd1)을 포함하는 수직 평면에 대해 15도 내지 75도 범위의 각도로 있는 각자의 수직 평면 내에 위치된 기울어진 측벽들을 포함한다.
메모리 스택 구조물들(55)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 각자의 교번하는 스택{(132, 146) 및/또는 (232, 246)}을 통해 수직으로 연장된다. 메모리 스택 구조물들(55) 각각은 각자의 메모리 필름(50) 및 각자의 수직 반도체 채널(60)을 포함한다. 소스 영역(112, 114, 116)은 수직 반도체 채널들(60) 각각의 제1 단부에 전기적으로 접속되고, 드레인 영역들은 수직 반도체 채널들(60)의 각자의 수직 반도체 채널의 제2 단부에 전기적으로 접속된다.
도 20a 내지 도 20f를 참조하면, 포토레지스트 층이 제1 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스들 내에 포함되고 각자의 쌍의 유전체 벽 구조물들(274, 176) 사이에 위치되는 유전체 스페이서 플레이트들(142', 242')의 구역들 내에 리소그래피로 패턴화될 수 있다. 포토레지스트 층에 의해 마스킹되지 않은 수직으로 교번하는 시퀀스들{(132, 232), (142', 242')}의 부분들을 통해 에칭하기 위해 이방성 에치 공정이 수행될 수 있다. 접촉 비아 공동들이 제1 예시적인 구조물의 메모리 레벨 재료 부분들을 통해 형성되며, 이는 본 명세서에서 스루-메모리 레벨 접촉 비아 공동들(487, 587)로 지칭된다. 스루-메모리 레벨 접촉 비아 공동들(487, 587)은, 절연 층들(132, 232) 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스들{(132, 232), (142', 242')}을 통해 연장되는 제1 스루-메모리 레벨 접촉 비아 공동들(587), 및 역-단차형 유전체 재료 부분들(165, 265)을 통해 연장되는 제2 스루-메모리 레벨 접촉 비아 공동들(487)을 포함한다. 제1 스루-메모리 레벨 접촉 비아 공동들(587)은 수직으로 교번하는 시퀀스들{(132, 232), (142', 242')} 내의 각각의 층을 통해 수직으로 연장될 수 있다. 제1 스루-메모리 레벨 접촉 비아 공동들(587)은, 적어도 하나의 제2 유전체 층(768)을 통해 각자의 하부 레벨 금속 상호접속 구조물(780)의 상단 표면들로 연장되는 상호접속 접촉 비아 공동들, 및 소스 접촉 층(114)으로 연장되는 소스 접촉 비아 공동들을 포함할 수 있다.
도 21a 내지 도 21h를 참조하면, 적어도 하나의 전도성 재료가 적어도 하나의 컨포멀 침착 공정에 의해 제1 스루-메모리 레벨 접촉 비아 공동들(587) 및 제2 스루-메모리 레벨 접촉 비아 공동들(487)의 각각 내에 침착될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 리세스 에치 또는 화학적 기계적 평탄화 공정과 같은 평탄화 공정에 의해 제1 접촉 레벨 유전체 층(280)의 상단 표면 위로부터 제거될 수 있다. 제1 스루-메모리 레벨 접촉 비아 공동들(587) 내의 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제1 스루-메모리 레벨 상호접속 비아 구조물(588)을 구성한다. 제1 스루-메모리 레벨 상호접속 비아 구조물들(588)은, 적어도 하나의 제2 유전체 층(768)을 통해 연장되고 각자의 하부 레벨 금속 상호접속 구조물(780)의 상단 표면들과 접촉하는 상호접속 접촉 비아 구조물들(588A), 및 소스 접촉 층(114)으로 연장되고 그와 접촉하는 소스 접촉 비아 구조물들(588B)을 포함할 수 있다. 제2 스루-메모리 레벨 상호접속 비아 구조물들(488)은 역-단차형 유전체 재료 부분들(165, 265)을 통해 연장될 수 있고, 하부 레벨 금속 상호접속 구조물들(780)의 각자의 하부 레벨 금속 상호접속 구조물과 접촉할 수 있다.
도 11a 내지 도 11f와 관련하여 전술된 배리어 트렌치들(179)이 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 길이방향 측벽들에 인접하는 수평 단면도에서의 곡률을 갖는 적어도 하나의 윤곽형성된 측벽을 갖는 경우, 도 21g에 도시된 실시예 구조물이 생성된다. 이 실시예에서, 유전체 벽 구조물들(176, 274)은 각각, 제1 수평 방향(hd1)을 따라 연장되는 유전체 벽 구조물들의 중간 부분에 대한 수평 단면도에서 90도 외의 각도, 예컨대 15도 내지 75도, 예를 들어 30도 내지 60도로 연장되는 적어도 하나의 단부 부분을 갖는다. 단부 부분들은 한 쌍의 유전체 벽 구조물들 사이의 영역들을 부분적으로 핀치 오프(pinch off)한다.
도 22를 참조하면, 제2 접촉 레벨 유전체 층(282)이 제1 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 제2 접촉 레벨 유전체 층(282)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 두께가 100 nm 내지 600 nm의 범위를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 제2 접촉 레벨 유전체 층(282) 위에 적용될 수 있고, 다양한 접촉 비아 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들을 형성하기 위한 개구들이 메모리 어레이 영역(100) 내에 형성될 수 있고, 계단 영역 접촉 비아 구조물들을 형성하기 위한 개구들이 계단 영역(200) 내에 형성될 수 있다. 제2 및 제1 접촉 레벨 유전체 층들(282, 280) 및 아래에 놓인 유전체 재료 부분들을 통해 포토레지스트 층에서의 패턴을 전사하기 위해 이방성 에치 공정이 수행된다. 드레인 영역들(63) 및 전기 전도성 층들(146, 246)은 에치 정지 구조물들로서 사용될 수 있다. 드레인 접촉 비아 공동들이 각각의 드레인 영역(63) 위에 형성될 수 있고, 계단-영역 접촉 비아 공동들이 제1 및 제2 역-단차형 유전체 재료 부분들(165, 265) 아래에 놓인 단차형 표면들에서의 각각의 전기 전도성 층(146, 246) 위에 형성될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
드레인 접촉 비아 구조물들(88)은 드레인 접촉 비아 공동들 내에 그리고 드레인 영역들(63)의 각자의 드레인 영역의 상단 표면 상에 형성된다. 계단-영역 접촉 비아 구조물들(86)은 계단-영역 접촉 비아 공동들 내에 그리고 전기 전도성 층들(146, 246)의 각자의 전기 전도성 층의 상단 표면 상에 형성된다. 계단-영역 접촉 비아 구조물들(86)은, 드레인 선택 레벨 게이트 전극들로서 기능하는 제2 전기 전도성 층들(246)의 서브세트와 접촉하는 드레인 선택 레벨 접촉 비아 구조물들을 포함할 수 있다. 또한, 계단-영역 접촉 비아 구조물들(86)은, 드레인 선택 레벨 게이트 전극들 아래에 있고 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 전기 전도성 층들(146, 246)과 접촉하는 워드 라인 접촉 비아 구조물들을 포함할 수 있다. 상호접속 비아 구조물들(286)은 스루-메모리 레벨 상호접속 비아 구조물들(488, 588)의 각자의 스루-메모리 레벨 상호접속 비아 구조물의 상단 상에 형성될 수 있다.
적어도 하나의 추가적인 유전체 층이 접촉 레벨 유전체 층들(280, 282) 위에 형성될 수 있고, 추가적인 금속 상호접속 구조물들(본 명세서에서는 상부 레벨 금속 상호접속 구조물들로 지칭됨)이 적어도 하나의 추가적인 유전체 층 내에 형성될 수 있다. 예를 들어, 적어도 하나의 추가적인 유전체 층은, 접촉 레벨 유전체 층들(280, 282) 위에 형성되는 라인 레벨 유전체 층(290)을 포함할 수 있다. 상부 레벨 금속 상호접속 구조물들은, 드레인 접촉 비아 구조물들(88)의 각자의 드레인 접촉 비아 구조물과 접촉하는 비트 라인들(98)을 포함할 수 있다. 또한, 상부 레벨 금속 상호접속 구조물들은, 계단-영역 접촉 비아 구조물들(86) 또는 상호접속 비아 구조물들(286) 중 적어도 하나와 접촉하고/하거나 그에 전기적으로 접속되는 상호접속 라인 구조물들(96)을 포함할 수 있다. 비트 라인들(98)은 드레인 영역들(63)의 각자의 서브세트에 전기적으로 접속될 수 있다. 일 실시예에서, 전기 전도성 층들(146, 246)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 균일한 폭을 가질 수 있다. 비트 라인들(98)은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다.
일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함하고, 전기 전도성 스트립들(146, 246)은 모놀리식 3차원 NAND 메모리 디바이스의 각자의 워드 라인을 포함하거나, 또는 그에 전기적으로 접속되고, 반도체 기판(8)은 실리콘 기판을 포함하고, 모놀리식 3차원 NAND 메모리 디바이스는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고, 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치된다. 실리콘 기판은 그 위에 위치된 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함할 수 있고, 전기 전도성 스트립들(146, 246)은 반도체 기판(8)의 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함하고, 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 수직 반도체 채널들(60)을 포함하고, 여기서 복수의 수직 반도체 채널들(60) 각각의 적어도 하나의 단부 부분은 반도체 기판(8)의 상단 표면에 실질적으로 수직으로 연장되고, 복수의 반도체 채널들 중 하나는 수직 반도체 채널(60)을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들을 포함함)을 포함하며, 각각의 전하 저장 요소는 복수의 수직 반도체 채널들(60)의 각자의 수직 반도체 채널에 인접하게 위치된다.
모든 도면을 참조하면 그리고 본 발명의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되는데, 3차원 메모리 디바이스는 기판 반도체 층(9)을 포함하는 반도체 기판(8) 위에 위치된 전계 효과 트랜지스터들; 전계 효과 트랜지스터들 위에 놓이는 하부 레벨 유전체 재료 층들(760) 내에 형성된 하부 레벨 금속 상호접속 구조물들(780); 하부 레벨 금속 상호접속 구조물들(780) 위에 그리고 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 후면 트렌치들(79) 사이에 위치된 절연 층들(132, 232) 및 복합 층들{(146, 142'), (246, 242')}의 교번하는 스택 - 복합 층들{(146, 142'), (246, 242')} 각각은 각자의 전기 전도성 층(146, 246) 및 각자의 유전체 스페이서 플레이트(142', 242')를 포함하고, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스가 유전체 스페이서 플레이트들(142', 242')을 포함하는 영역 내에 제공됨 -; 교번하는 스택{132, 232, (146, 142'), (246, 242')}을 통해 수직으로 연장되는 메모리 스택 구조물들(55); 한 쌍의 유전체 벽 구조물들(274, 176) - 한 쌍의 유전체 벽 구조물들은 다른 하나의 유전체 벽 구조물을 통해 다른 것과 접촉하지 않는 교번하는 스택{132, 232, (146, 142'), (246, 242')} 내의 각각의 층을 통해 수직으로 연장되고, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스가 한 쌍의 유전체 벽 구조물들(274, 176) 사이에 위치됨 -; 및 수직으로 교번하는 시퀀스{132, 232, 142', 242')}를 통해 수직으로 연장되고 하부 레벨 금속 상호접속 구조물들(780)의 각자의 하부 레벨 금속 상호접속 구조물의 상단 표면과 접촉하는 적어도 하나의 전도성 비아 구조물(588)을 포함한다.
일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176)은 별개의 것이고 비접속형인데, 이는 한 쌍 중 하나의 유전체 벽 구조물로부터 한 쌍 중 다른 하나의 유전체 벽 구조물로의 또 다른 유전체 벽 구조물을 통한 경로가 없다는 것을 의미한다. 다시 말하면, 한 쌍의 유전체 벽 구조물들이 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 교번하는 시퀀스를 완전히 둘러싸지는 않고, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 교번하는 시퀀스가 유전체 벽 구조물들(176, 274)에 의해 완전히 둘러싸이지 않는다.
일 실시예에서, 유전체 벽 구조물들(274, 176) 각각은, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 각자의 균일한 폭으로 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 각자의 균일한 폭 영역을 포함한다. 일 실시예에서, 유전체 스페이서 플레이트들(142', 242') 각각은, 제1 수평 방향(hd1)을 따라 연장되고 한 쌍의 유전체 벽 구조물들(274, 176)의 각자의 유전체 벽 구조물과 접촉하는 길이방향 측벽들을 포함한다. 일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176) 각각은 유전체 스페이서 플레이트들(142', 242')의 한 쌍의 길이방향 측벽들보다 더 큰 측방향 범위를 갖는다.
일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176)은 제1 수평 방향(hd1)을 따른 동일한 측방향 범위를 갖는다. 일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176)은, 한 쌍의 후면 트렌치들(79)로부터 선택된 각자의 근위의 후면 트렌치(79)로부터 동일하지 않은 측방향 트렌치 대 유전체 간격들만큼 제2 수평 방향(hd2)을 따라 측방향으로 오프셋되고(도 21d에 도시된 바와 같음); 한 쌍의 유전체 벽 구조물들(274, 176) 중 더 큰 트렌치 대 측벽 간격을 갖는 유전체 벽 구조물(274, 176)은, 제1 수평 방향(hd1)을 따른 측방향 범위가, 한 쌍의 유전체 벽 구조물들(274, 176) 중 더 작은 트렌치 대 측벽 간격을 갖는 유전체 벽 구조물(274, 176)에 대한 제1 수평 방향(hd1)을 따른 측방향 범위보다 더 작다.
일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176) 각각은, 제1 수평 방향(hd1)을 포함하는 수직 평면에 대해 15도 내지 75도 범위의 각도로 있는 각자의 수직 평면 내에 위치된 기울어진 측벽들을 포함한다.
일 실시예에서, 한 쌍의 유전체 벽 구조물들(274, 176) 각각은, 교번하는 스택{132, 232, (146, 142'), (246, 242')}의 각각의 층을 통해 수직으로 연장되고 제2 수평 방향(hd2)을 따른 것보다 제1 수평 방향(hd1)을 따른 측방향 치수가 더 큰 각자의 세장형 트렌치 내에 위치된다.
일 실시예에서, 유전체 벽 구조물들(274, 176) 각각은, 유전체 스페이서 플레이트들(142', 242')과는 상이한 재료 조성을 갖는 유전체 재료를 포함하는 각자의 유전체 라이너(274); 및 각자의 유전체 라이너(274) 내에 형성되고 유전체 충전 재료 부분(176)을 구성하는 유전체 충전 재료를 포함한다. 일 실시예에서, 절연 층들(132, 232)은 실리콘 산화물 재료를 포함하고; 유전체 라이너(274)는 실리콘 산화물 및 유전체 금속 산화물로부터 선택된 재료를 포함하고; 유전체 스페이서 플레이트들(142', 242')은 실리콘 질화물을 포함한다.
일 실시예에서, 드레인 선택 레벨 격리 구조물들(72)은, 복합 층들{(146, 142'), (246, 242')} 중 최상단의 복합 층을 포함하는 교번하는 스택{132, 232, (146, 142'), (246, 242')} 내의 층들의 서브세트를 통해 수직으로 연장될 수 있고, 여기서 드레인 선택 레벨 격리 구조물들(72)은 복합 층들{(146, 142'), (246, 242')} 중 최상단의 복합 층 내의 전기 전도성 층(246)을, 서로 전기적으로 격리된 다수의 전기 전도성 스트립들로 분할한다. 일 실시예에서, 다수의 전기 전도성 스트립들 각각은 수직으로 교번하는 시퀀스{132, 232, 142', 242')}의 제1 측부로부터, 한 쌍의 후면 트렌치들(79)의 각자의 후면 트렌치와 유전체 벽 구조물들(274, 176)의 각자의 유전체 벽 구조물 사이에서, 그리고 제1 수평 방향(hd1)을 따라 제1 측부로부터 측방향으로 이격된 수직으로 교번하는 시퀀스{132, 232, 142', 242')}의 제2 측부로 연속적으로 측방향으로 연장된다.
반도체 재료 층(예컨대, 소스 접촉 층(114))이 하부 레벨 유전체 재료 층들(760)과 교번하는 스택{132, 232, (146, 142'), (246, 242')} 사이에 위치될 수 있고, 여기서 메모리 스택 구조물들(55) 각각은 수직 반도체 채널(60) 및 메모리 필름(50)을 포함하고; 한 쌍의 유전체 벽 구조물들(274, 176)의 각각의 측벽은 교번하는 스택{132, 232, (146, 142'), (246, 242')}의 최상단 층으로부터 교번하는 스택{132, 232, (146, 142'), (246, 242')}의 최하단 층으로 직선으로 수직으로 연장된다.
일 실시예에서, 반도체 재료 층은, 수직으로 교번하는 시퀀스{132, 232, 142', 242')} 아래에 놓이는 개구를 포함하고; 적어도 하나의 전도성 비아 구조물(588)은 반도체 재료 층 내의 개구 내에 위치된 유전체 재료를 통해 수직으로 연장되고 그와 접촉한다.
본 발명의 다양한 실시예들은, 메모리 어레이 영역(100) 내의 메모리 레벨들을 통해 연장되는 라이너-리스 접촉 비아 구조물을 제공하는 데 사용될 수 있다. 구체적으로, 제1 스루-메모리 레벨 상호접속 비아 구조물(588)은 유전체 라이너를 이용하지 않는데, 그 이유는 수직으로 교번하는 시퀀스{132, 232, 142', 242')}가 제1 스루-메모리 레벨 상호접속 비아 구조물(588)의 각각을 전기 전도성 층들(146, 246)로부터 전기적으로 격리시키는 절연 매트릭스로서 기능하기 때문이다. 제1 스루-메모리 레벨 상호접속 비아 구조물(588)은, 더 높은 면적 효율 및 절감된 공정 비용을 제공하면서, 3차원 메모리 디바이스를 형성하기 위한 공정 흐름에 대한 최소한의 변형으로 형성될 수 있다. 라이너-리스 접촉 비아 구조물을 제공함으로써, 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들(710)에 대한 배선 접속부들이 더 적은 비용으로 형성될 수 있어서, 제조 공정을 단순화하고 구조물들의 피치를 감소시키는 능력을 제공한다. 또한, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 교번하는 시퀀스가 유전체 벽 구조물들에 의해 완전히 둘러싸여 있지는 않기 때문에, 메모리 스택 구조물들(55)을 형성하는 데 더 많은 공간이 이용가능하고, 배리어 트렌치들의 코너들에서의 과다 에칭 및 패턴 붕괴의 가능성이 더 적다. 게다가, 응력이 완화되며, 이는 절연 층(32)의 편향을 감소시키거나 방지할 수 있다.
도 23a 내지 도 23f를 참조하면, 본 발명의 일 실시예에 따른 제2 예시적인 구조물이 제1 접촉 레벨 유전체 층(280), 후면 트렌치들(79), 및 해자 트렌치들(379)을 형성함으로써 도 10의 제1 예시적인 구조물로부터 도출될 수 있다. 도 23a 및 도 23e는 제2 예시적인 구조물의 제1 구성을 도시한다. 도 23b 및 도 23f는 제2 예시적인 구조물의 제2 구성을 도시한다. 도 23c 및 도 23d는 제2 예시적인 구조물의 양쪽 모두의 구성들을 도시한다. 제1 구성 및 제2 구성은 해자 트렌치들(379)의 위치들이 다르다. 제2 예시적인 구조물의 제1 구성 및 제2 구성은 대안적으로 또는 동시에 구현될 수 있다. 다시 말하면, 해자 트렌치들(379)은, 도 23a 및 도 23e의 제1 구성으로 도시된 바와 같이 메모리 어레이 영역(100) 내에 형성될 수 있거나, 도 23b 및 도 23f의 제2 구성으로 도시된 바와 같이 계단 영역(200) 내에 형성될 수 있거나, 또는 해자 트렌치들(379)의 제1 서브세트가 메모리 어레이 영역(100) 내에 형성될 수 있고 해자 트렌치들(379)의 제2 서브세트가 계단 영역(200) 내에 형성될 수 있다.
제2 예시적인 구조물이 제1 예시적인 구조물로부터 도출되기 때문에, 도 1a 내지 도 10의 프로세싱 단계들이 제1 및 제2 구성들의 제2 예시적인 구조물을 제공하도록 채용될 수 있다. 어떤 임의의 수의 드레인 선택 레벨 격리 구조물들(72)이 임의의 이웃하는 쌍인 후면 트렌치들(79) 사이에 제공될 수 있다는 것이 이해된다. 드레인 선택 레벨 격리 구조물들(72)의 수는 레이아웃 파라미터이다. 또한, 각각의 이웃하는 쌍인 드레인 선택 레벨 격리 구조물들(72) 또는 후면 트렌치들(79) 사이의 메모리 개구 충전 구조물들의 행들의 수는, 설계 성능을 향상시키도록 최적화될 수 있는 레이아웃 파라미터이다. 제1 구성이 각각의 이웃하는 쌍인 후면 트렌치들(79) 사이의 단일 드레인 선택 레벨 격리 구조물(72)을 갖는 것으로 도시되고, 제2 구성이 각각의 이웃하는 쌍인 후면 트렌치들(79) 사이의 4개의 드레인 선택 레벨 격리 구조물들(72)을 갖는 것으로 도시되어 있지만, 각각의 이웃하는 쌍인 후면 트렌치들 사이에 상이한 수의 드레인 선택 레벨 격리 구조물들(72)을 갖고/갖거나 상이한 수의 행들의 메모리 개구 충전 구조물들(58)을 갖는 레이아웃 변형들이 본 명세서에서 명백하게 고려된다. 드레인 선택 레벨 격리 구조물들(72)은 명료함을 위해 도 23a 및 도 23b에서 생략된다.
일반적으로, 기판(8)(예를 들어, 도 10에 도시됨)은 반도체 기판을 포함할 수 있고, 전계 효과 트랜지스터들이 반도체 기판 상에 형성될 수 있다. 도 10에 도시된 바와 같이, 하부 레벨 유전체 재료 층들(760) 내에 임베드된 하부 레벨 금속 상호접속 구조물들(780)이 기판(8) 위에 형성될 수 있다. 하부 레벨 금속 상호접속 구조물들(780)(예를 들어, 도 10에 도시됨)은 전계 효과 트랜지스터들의 각자의 전계 효과 트랜지스터에 전기적으로 접속될 수 있다. 공정중 소스 레벨 재료 층들(10')이 기판(8) 위에 형성될 수 있다. 예를 들어, 공정중 소스 레벨 재료 층들(10')은, 예를 들어 도 1c에 도시된 바와 같이, 소스 레벨 희생 층(104)을 포함할 수 있다. 전술된 바와 같이, 유전체 재료들을 포함하는 희생 재료 층들(142, 242) 및 절연 층들(132, 232)의 적어도 하나의 교번하는 스택이 소스 레벨 재료 층들(10) 위에 형성될 수 있다. 예를 들어, 도 3, 도 6a 및 도 6b의 프로세싱 단계들을 채용하여, 계단 영역(200) 내의 각각의 교번하는 스택을 패턴화함으로써 각각의 교번하는 스택 상에 단차형 표면들이 형성될 수 있다. 유전체 재료 부분(예컨대, 제1 역-단차형 유전체 재료 부분(165) 및 제2 역-단차형 유전체 재료 부분(265))이 각자의 교번하는 스택에 인접하게 그리고 기판(8) 상에 형성될 수 있다. 메모리 스택 구조물들(55)은 제1 실시예에서와 같이 각각의 교번하는 스택을 통해 형성될 수 있다.
후면 트렌치들(79) 및 해자 트렌치(379)는, 유전체 재료(예컨대, 실리콘 질화물)를 포함하는 희생 재료 층들(142, 242) 및 절연 층들(132, 232)의 교번하는 스택{(132, 142), (232, 242)}을 통해 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 후면 트렌치들(79) 및 해자 트렌치들(379)의 패턴들로 리소그래피로 패턴화될 수 있고, 포토레지스트 층에서의 패턴은, 소스 레벨 희생 층(104)이 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출되도록, 교번하는 스택{(132, 142), (232, 242)}, 선택적인 소스 선택 레벨 전도성 층(118), 소스 레벨 절연 층(117), 상부 소스 레벨 반도체 층(116), 및 상부 희생 라이너(105)를 통해 전사될 수 있다. 소스 레벨 희생 층(104)의 상단 표면이 각각의 해자 트렌치(379)의 하단에서 물리적으로 노출될 수 있다.
각각의 해자 트렌치(379)는 연속적인 외부 주연부 및 연속적인 내부 주연부를 갖는다. 각각의 해자 트렌치(379)의 연속적인 외부 주연부는 제1 직사각형 형상 또는 제1 둥근 직사각형 형상을 가질 수 있다. 각각의 해자 트렌치(379)의 연속적인 내부 주연부는, 제1 직사각형 형상 또는 제1 둥근 직사각형 형상 내에 전체적으로 위치되는 제2 직사각형 형상 또는 제2 둥근 직사각형 형상을 가질 수 있다. 각각의 해자 트렌치에 의해 둘러싸인 절연 층들(132, 232)의 부분들은 절연 플레이트들(132', 232')을 구성한다. 절연 플레이트들(132', 232')은, 제1 절연 층들(132)의 나머지 부분들에 의해 형성된 제1 절연 플레이트들(132'), 및 제2 절연 층들(232')의 나머지 부분들에 의해 형성된 제2 절연 플레이트들(232')을 포함한다. 각각의 해자 트렌치(379)에 의해 둘러싸인 희생 재료 층들(142, 242)의 부분들은 유전체 스페이서 플레이트들(142', 242')을 구성한다. 유전체 스페이서 플레이트들(142', 242')은 제1 희생 재료 층들(142)의 나머지 부분들에 의해 형성된 제1 유전체 스페이서 플레이트들(142'), 및 제2 희생 재료 층들(242)의 나머지 부분들에 의해 형성된 제2 유전체 스페이서 플레이트들(242')을 포함한다. 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스가 각각의 해자 트렌치(379)에 의해 둘러싸여 제공된다.
해자 트렌치들(379)은 도 23a 및 도 23e의 제1 구성으로 도시된 바와 같이 메모리 어레이 영역(100) 내에 형성될 수 있고/있거나, 도 23b 및 도 23f의 제2 구성으로 도시된 바와 같이 계단 영역(200) 내에 형성될 수 있다. 도 23a 및 도 23e에 도시된 바와 같이 해자 트렌치(379)가 메모리 어레이 영역(100) 내에 형성되는 경우에, 해자 트렌치(379)는 교번하는 스택{(132, 142), (232, 242)} 내의 각각의 층을 통해 형성된다. 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스 내의 절연 플레이트들(132', 232')의 총 수는 교번하는 스택{(132, 142), (232, 242)} 내의 절연 층들(132, 232)의 총 수와 동일할 수 있고, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스 내의 유전체 스페이서 플레이트들(142', 242')의 총 수는 교번하는 스택{(132, 142), (232, 242)} 내의 희생 재료 층들(142, 222)의 총 수와 동일할 수 있다.
도 23b 및 도 23f에 도시된 바와 같이 해자 트렌치(379)가 계단 영역(200) 내에 형성되는 경우에, 해자 트렌치(379)는 제2 역-단차형 유전체 재료 부분(265) 및/또는 제1 역-단차형 유전체 재료 부분(165)과 같은 유전체 재료 부분의 일부분을 통해 형성될 수 있다. 일 실시예에서, 교번하는 스택{(132, 242), (232, 242)} 내의 희생 재료 층들(142, 242) 중 최상단의 희생 재료 층(예컨대, 최상단 제2 희생 재료 층(242))이 해자 트렌치(379)로부터 측방향으로 이격되고, 그에 물리적으로 노출되지 않는다. 유전체 재료 부분은, 교번하는 스택{(132, 242), (232, 242)} 상의 단차형 표면들과 접촉하는 단차형 하단 표면들을 포함한다. 해자 트렌치(379)는 수직으로 교번하는 시퀀스{(132', 142', 232', 242')} 위의 유전체 재료 부분의 패턴화된 서브부분을 측방향으로 봉입할 수 있다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)을 따라 측방향으로 연장될 수 있고, 후면 트렌치들(79)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 측방향으로 이격될 수 있다. 일 실시예에서, 해자 트렌치(379)는, 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 길이방향 외부 측벽들, 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 길이방향 내부 측벽들, 제2 수평 방향(hd2)을 따라 연장되는 한 쌍의 폭방향 외부 측벽들, 및 제2 수평 방향(hd2)을 따라 연장되는 한 쌍의 폭방향 내부 측벽들을 포함할 수 있다.
도 24a 내지 도 24c를 참조하면, 유전체 라이너(274)는 컨포멀 침착에 의해, 후면 트렌치들(79) 내에, 해자 트렌치들(379) 내에, 그리고 제1 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 유전체 라이너(274)는 희생 재료 층들(142, 242)의 유전체 재료와 상이한 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 라이너(274)는 실리콘 산화물 또는 유전체 금속 산화물(예컨대, 알루미늄 산화물)을 포함할 수 있다. 유전체 라이너(274)의 두께는 4 nm 내지 40 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 각각의 후면 트렌치(79) 내에 미충전 체적이 존재하며, 이는 본 명세서에서 후면 공동(79')으로 지칭된다. 각각의 해자 트렌치(379) 내에 미충전 체적이 존재하며, 이는 본 명세서에서 해자 공동(379')으로 지칭된다.
도 25a 내지 도 25c를 참조하면, 포토레지스트 층(607)이 제1 예시적인 구조물 위에 적용될 수 있고, 후면 트렌치들(79)을 커버하지 않고서 해자 트렌치들(379) 및 개별 비아 개구들(279)(존재하는 경우)을 커버하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층(607) 내에 충전되지 않은 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재할 수 있다.
도 26a 내지 도 26c를 참조하면, 포토레지스트 층(607)에 의해 마스킹되지 않은 유전체 라이너(274)의 부분들을 제거하기 위해 등방성 에치 공정이 수행될 수 있다. 유전체 라이너(274)는, 각자의 이웃하는 쌍인 후면 트렌치들(79) 사이에 위치되고 각자의 이웃하는 쌍인 후면 트렌치들(79) 사이의 해자 개구들(379)의 서브세트를 커버하는 다수의 유전체 라이너들(274)로 분할될 수 있다. 소스 레벨 희생 층(104)의 상단 표면이 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출될 수 있다. 또한, 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 측벽들은 각각의 후면 트렌치(79) 주위에 물리적으로 노출될 수 있다.
도 27a 내지 도 27c를 참조하면, 포토레지스트 층(607)은, 예를 들어 애싱에 의해 제거될 수 있다. 각각의 해자 트렌치(379)의 측벽들은 각자의 유전체 라이너(274)로 커버될 수 있고, 각각의 후면 트렌치(79)의 측벽들은 물리적으로 노출될 수 있다.
후속으로, 도 15b 내지 도 15e 및 도 16의 프로세싱 단계들이, 소스 레벨 희생 층(104) 및 상부 및 하부 희생 라이너들(105, 103)을 소스 접촉 층(114)으로 대체하고 유전체 반도체 산화물 플레이트들을 형성하도록 후속으로 형성될 수 있다. 예를 들어, 도 15b에 도시된 바와 같이, 소스 레벨 희생 층(104)은, 후면 트렌치들(79)을 통해 교번하는 스택{(132, 142), (232, 242)}의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 등방성 에천트를 적용함으로써 제거될 수 있다. 소스 공동(109)은 소스 레벨 희생 층(104)이 제거된 체적 내에 형성된다. 도 15c에 도시된 바와 같이, 수직 반도체 채널들(60)의 측벽들이 소스 공동(109) 주위의 메모리 필름들(50)의 부분들을 제거함으로써 물리적으로 노출된다. 도 15d에 도시된 바와 같이, 소스 접촉 층(114)이 수직 반도체 채널들(10)의 물리적으로 노출된 측벽들 바로 위의 소스 공동(109) 내에 형성된다. 도 15d에 도시된 바와 같이, 소스 레벨 재료 층들(10)이 소스 레벨 희생 층(104)을 소스 접촉 층(114)으로 대체함으로써 형성될 수 있다. 도 15e 및 도 16의 프로세싱 단계들이 후속하여 형성될 수 있다.
도 28a 내지 도 28c를 참조하면, 도 17a 내지 도 17e의 프로세싱 단계들이 수행될 수 있다. 후면 트렌치들(79)에 인접한 희생 재료 층들(142, 242)의 부분들은, 해자 트렌치들(379)이 유전체 라이너들(274)에 의해 커버되어 있는 동안 후면 트렌치들(79) 내로 등방성 에천트를 도입함으로써 절연 층들(132, 232)에 대해 선택적으로 등방성으로 에칭될 수 있다. 희생 재료 층들(142, 242)의 부분들이 제거된 체적들 내에 후면 리세스들(143, 243)이 형성된다. 후면 리세스들(143, 243)은, 각자의 해자 트렌치(379) 외측에 위치된 절연 층들(132, 232)의 패턴화된 부분들과 접촉한 각자의 유전체 라이너(274)의 외부 측벽들로 측방향으로 연장될 수 있다.
도 29a 내지 도 29c를 참조하면, 후면 리세스들(143, 243) 내에 전기 전도성 층들(146, 246)을 형성하기 위해 도 18의 프로세싱 단계들이 수행될 수 있다. 제1 전기 전도성 층들(146)이 제1 후면 리세스들(143) 내에 형성되고, 제2 전기 전도성 층들(246)이 제2 후면 리세스들(243) 내에 형성된다. 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스를 대체하지 않고서 각각의 해자 트렌치(379) 외측의 희생 재료 층들(142, 242)의 부분들이 전기 전도성 층들(146, 246)로 대체될 수 있다.
도 30a 내지 도 30c를 참조하면, 후면 공동들(79') 및 해자 공동들(379') 내에 유전체 충전 재료를 침착하기 위해 도 19a 내지 도 19g의 프로세싱 단계들이 수행될 수 있다. 예를 들어, 유전체 충전 재료는 실리콘 산화물을 포함할 수 있다. 제1 접촉 레벨 유전체 층(280) 위에 놓이는 유전체 충전 재료의 잉여 부분들은, 화학적 기계적 평탄화(CMP) 및/또는 리세스 에치를 포함할 수 있는 평탄화 공정에 의해 제거될 수 있다. 해자 공동(379')을 충전하는 유전체 충전 재료의 각각의 나머지 부분은 제1 유전체 충전 재료 부분(376)을 구성하며, 이는 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택{(132, 146), (232, 246)} 내의 적어도 2개의 층들을 통해 수직으로 연장된다. 해자 트렌치(379)를 충전하는 유전체 라이너(274) 및 제1 유전체 충전 재료 부분(376)의 각각의 인접한 세트는 유전체 해자 트렌치 충전 구조물(274, 376)을 구성한다. 후면 트렌치(79)를 충전하는 유전체 충전 재료의 각각의 나머지 부분은 제2 유전체 충전 재료 부분을 구성하며, 이는 본 명세서에서 유전체 후면 트렌치 충전 구조물(76)로 지칭된다. 각각의 유전체 후면 트렌치 충전 구조물(76)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 이웃하는 쌍인 교번하는 스택들{(132, 146), (232, 246)} 내의 각각의 층을 통해 수직으로 연장된다. 제1 유전체 충전 재료 부분들(376) 및 제2 유전체 충전 재료 부분들(즉, 유전체 후면 트렌치 충전 구조물들(76))은, 동일한 유전체 재료 침착 공정 및 동일한 평탄화 공정을 채용하여 해자 트렌치들(379) 내에 그리고 후면 트렌치들(79) 내에 동시에 형성될 수 있다.
도 31a 내지 도 31c를 참조하면, 비아 공동들(587A, 587B, 487)이, 메모리 어레이 영역(100) 및/또는 계단 영역(200) 내의 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 각각의 수직으로 교번하는 시퀀스를 통해, 그리고 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택들의 최하단 층의 하단 표면을 포함하는 수평 평면과, 교번하는 스택들{(132, 146), (232, 246)}의 최상단 층의 상단 표면을 포함하는 수평 평면 사이의 주변 영역(400) 내에 위치된 각각의 유전체 재료 부분을 통해 동시에 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 제1 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 교번하는 스택들{(132, 146), (232, 246)}이 없는 주변 영역(400)의 구역들 내에 그리고 수직으로 교번하는 시퀀스들{(132', 142'), (232', 242')}의 구역들 내에 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 교번하는 시퀀스들{(132', 142'), (232', 242')}을 통해 그리고 주변 영역(400) 내의 유전체 재료 부분들을 통해 포토레지스트 층 내의 개구들의 패턴을 전사하여 비아 공동들(587A, 587B, 487)을 형성하도록 이방성 에치가 수행될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
비아 공동들(587A, 587B, 487)은, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 각자의 수직으로 교번하는 시퀀스를 통해, 소스 레벨 재료 층들(10) 내의 개구 내에 위치된 하부 레벨 유전체 재료 층들(760)의 상부 부분을 통해, 그리고 하부 레벨 금속 상호접속 구조물들(780)의 상단 표면(예컨대, 랜딩 패드 레벨 금속 라인 구조물들(788))에 이르기까지 수직으로 연장되는 디바이스 영역 상호접속 비아 공동들(587A)을 포함할 수 있다. 대안적으로 또는 추가적으로, 비아 공동들(587A, 587B, 487)은, 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 각자의 수직으로 교번하는 시퀀스를 통해 그리고 소스 레벨 재료 층들(10) 내로 수직으로 연장되는 소스 접촉 비아 공동들(587B)을 포함할 수 있다. 소스 레벨 재료 층들(10)의 표면(예컨대, 소스 접촉 층(114)의 표면)이 각각의 소스 접촉 비아 공동(587B)의 하단에서 물리적으로 노출될 수 있다. 비아 공동들(587A, 587B, 487)은, 주변 영역(400) 내에 형성되는 주변 영역 상호접속 비아 공동들(487)을 포함할 수 있다. 디바이스 영역 상호접속 비아 공동들(587A) 및 소스 접촉 비아 공동들(587B)은 본 명세서에서 제1 스루-메모리 레벨 비아 공동들(587A, 587B)로 지칭된다. 본 명세서에 사용되는 바와 같이, "스루-메모리 레벨 비아 공동"은, 메모리 레벨들의 층들을 통해, 즉, 전하 저장 층들(54) 내의 전하 저장 요소들을 포함하는 메모리 셀들을 포함하는 레벨들에 위치된 층들을 통해 연장되는 비아 공동을 지칭한다.
주변 영역 상호접속 비아 공동들(487)은 제1 접촉 레벨 유전체 층(280), 제2 절연 캡 층(270), 제2 역-단차형 유전체 재료 부분(265), 제1 역-단차형 유전체 재료 부분(165), 및 하부 레벨 유전체 재료 층들(760)의 상부 부분을 통해 수직으로 연장된다. 각각의 주변 영역 상호접속 비아 공동들(487)은 하부 레벨 금속 상호접속 구조물들(780)의 상단 표면(예컨대, 랜딩 패드 레벨 금속 라인 구조물들(788))에 이르기까지 수직으로 연장될 수 있다. 주변 영역 상호접속 비아 공동들(487)은 본 명세서에서 제2 스루-메모리 레벨 비아 공동들로 지칭된다.
도 32a 내지 도 32f를 참조하면, 적어도 하나의 전도성 재료가 제1 스루-메모리 레벨 비아 공동들(587A, 587B) 및 제2 스루-메모리 레벨 비아 공동들(즉, 주변 영역 상호접속 비아 공동들(487)) 내에 침착될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 제1 접촉 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, 금속성 질화물 라이너 재료, 예컨대 TiN, TaN, 또는 WN, 및 적어도 하나의 전도성 충전 재료, 예컨대 W, Cu, Co, Ru, Mo, 고농도로 도핑된 반도체 재료, 또는 이들의 합금 또는 조합을 포함할 수 있다.
제1 스루-메모리 레벨 비아 공동(587A, 587B) 내에 침착된 적어도 하나의 전도성 재료의 각각의 부분은 제1 스루-메모리 레벨 상호접속 비아 구조물(588A, 588B)을 구성한다. 제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B)은, 디바이스 영역 상호접속 비아 공동들(587A) 내에 형성되는 디바이스 영역 스루-메모리 레벨 상호접속 비아 구조물들(588A), 및 소스 접촉 비아 공동들(587B) 내에 형성되는 소스 접촉 스루-메모리 레벨 상호접속 비아 구조물들(588B)을 포함한다. 제2 스루-메모리 레벨 비아 공동(487) 내에 침착된 적어도 하나의 전도성 재료의 각각의 부분은 제2 스루-메모리 레벨 상호접속 비아 구조물을 구성하며, 이는 주변 스루-메모리 레벨 상호접속 비아 구조물(488)로도 지칭된다. 따라서, 각자의 해자 트렌치(379) 내측의 수직으로 교번하는 시퀀스{(132', 142'), (232', 242')}를 통해 연장되는 제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B), 및 유전체 재료 부분(들)(예컨대, 제2 및 제1 역-단차형 유전체 재료 부분들(265, 165))을 통해 연장되는 제2 스루-메모리 레벨 상호접속 비아 구조물들(즉, 주변 스루-메모리 레벨 상호접속 비아 구조물(488))은, 동일한 전도성 재료 침착 공정 및 동일한 평탄화 공정을 채용하여 동시에 형성될 수 있다.
일 실시예에서, 제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B)(예컨대, 디바이스 영역 스루-메모리 레벨 상호접속 비아 구조물들(588A)) 및 제2 스루-메모리 레벨 상호접속 비아 구조물들(즉, 주변 스루-메모리 레벨 상호접속 비아 구조물(488))의 서브세트가 하부 레벨 금속 상호접속 구조물들(788)의 각자의 하부 레벨 금속 상호접속 구조물 상에 형성될 수 있다.
후속으로, 예를 들어, 도 22의 프로세싱 단계들을 수행함으로써, 상부 레벨 유전체 재료 층들 내에 임베드된 상부 레벨 금속 상호접속 구조물들이 제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B) 및 제2 스루-메모리 레벨 상호접속 비아 구조물들(즉, 주변 스루-메모리 레벨 상호접속 비아 구조물(488)) 위에 형성될 수 있다. 제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B) 및 제2 스루-메모리 레벨 상호접속 비아 구조물들(즉, 주변 스루-메모리 레벨 상호접속 비아 구조물(488)) 각각은 상부 레벨 금속 상호접속 구조물들의 각자의 상부 레벨 금속 상호접속 구조물에 전기적으로 접속될 수 있다.
제1 스루-메모리 레벨 상호접속 비아 구조물들(588A, 588B) 및 제2 스루-메모리 레벨 상호접속 비아 구조물들(즉, 주변 스루-메모리 레벨 상호접속 비아 구조물(488))의 동시 형성은, 프로세싱 단계들의 총 수를 감소시킴으로써 본 발명의 실시예들의 3차원 메모리 디바이스를 형성하기 위한 프로세싱 비용을 절감한다. 임의의 스루-메모리 레벨 상호접속 비아 구조물(588A, 588B, 488) 주위의 절연 라이너의 형성이 필수적인 것은 아니며, 그 이유는 주변 영역(400) 내의 유전체 재료 부분들 및 메모리 어레이 영역(100) 내의 절연 플레이트들(132', 232') 및 유전체 스페이서 플레이트들(142', 242')의 수직으로 교번하는 시퀀스들이 유전체 재료들로 이루어지기 때문이다. 따라서, 본 발명의 실시예들의 프로세싱 시퀀스들은 다양한 스루-메모리 레벨 상호접속 비아 구조물들을 채용하여 3차원 메모리 디바이스들에 대한 저비용 제조 해법을 제공할 수 있다.
전술한 내용이 특정 실시예들을 언급하지만, 본 발명은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 발명의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 발명에 예시되어 있는 경우, 본 발명은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (41)
- 3차원 메모리 디바이스를 형성하기 위한 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 희생 재료 층들은 유전체 재료를 포함함 -;
상기 교번하는 스택에 인접하게 그리고 상기 기판 위에 유전체 재료 부분을 형성하는 단계;
상기 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계;
상기 교번하는 스택을 통해 후면 트렌치들 및 해자 트렌치(moat trench)를 형성하는 단계 - 상기 해자 트렌치는 연속적인 외부 주연부 및 연속적인 내부 주연부를 갖고, 상기 해자 트렌치에 의해 둘러싸인 상기 절연 층들의 부분들이 절연 플레이트들을 구성하고, 상기 해자 트렌치에 의해 둘러싸인 상기 희생 재료 층들의 부분들이 유전체 스페이서 플레이트들을 구성하고, 상기 절연 플레이트들 및 상기 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 상기 해자 트렌치에 의해 둘러싸여 제공됨 -;
상기 절연 플레이트들 및 상기 유전체 스페이서 플레이트들의 상기 수직으로 교번하는 시퀀스를 대체하지 않고서 상기 해자 트렌치 외측의 상기 희생 재료 층들의 부분들을 전기 전도성 층들로 대체하는 단계; 및
상기 해자 트렌치에 의해 둘러싸인 상기 수직으로 교번하는 시퀀스를 통해 연장되는 제1 스루-메모리 레벨(through-memory-level) 상호접속 비아 구조물, 및 절연 층들과 전기 전도성 층들의 상기 교번하는 스택의 최하단 층의 하단 표면을 포함하는 수평 평면과 상기 교번하는 스택의 최상단 층의 상단 표면을 포함하는 수평 평면 사이에 위치된 주변 영역 내의 상기 유전체 재료 부분을 통해 연장되는 제2 스루-메모리 레벨 상호접속 비아 구조물을 동시에 형성하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 제1 스루-메모리 레벨 상호접속 비아 구조물 및 상기 제2 스루-메모리 레벨 상호접속 비아 구조물의 동시 형성은,
동일한 이방성 에치 공정을 채용하여 상기 수직으로 교번하는 시퀀스를 통한 제1 스루-메모리 레벨 비아 공동, 및 상기 교번하는 스택과 평면도에서의 영역 중첩부를 갖지 않는 상기 주변 영역 내의 상기 유전체 재료 부분을 통한 제2 스루-메모리 레벨 비아 공동을 동시에 형성함으로써; 그리고
상기 제1 스루-메모리 레벨 비아 공동 내에 그리고 상기 제2 스루-메모리 레벨 비아 공동 내에 적어도 하나의 전도성 재료를 동시에 침착시킴으로써 수행되고,
상기 제1 스루-메모리 레벨 비아 공동 내에 침착된 상기 적어도 하나의 전도성 재료의 부분은 상기 제1 스루-메모리 레벨 상호접속 비아 구조물을 구성하고, 상기 제2 스루-메모리 레벨 비아 공동 내에 침착된 상기 적어도 하나의 전도성 재료의 부분은, 상기 교번하는 스택 아래에 위치되는 하부 레벨 금속 상호접속 구조물들의 상단 표면으로 연장되는 상기 제2 스루-메모리 레벨 상호접속 비아 구조물을 구성하는, 방법. - 제1항에 있어서,
상기 해자 트렌치의 측벽들을 유전체 라이너로 커버하는 단계; 및
상기 해자 트렌치가 상기 유전체 라이너에 의해 커버되는 동안 상기 후면 트렌치들 내로 등방성 에천트를 도입함으로써 상기 절연 층들에 대해 선택적으로 상기 후면 트렌치들에 인접한 상기 희생 재료 층들의 부분들을 등방성으로 에칭함으로써 후면 리세스들을 형성하는 단계를 추가로 포함하는, 방법. - 제3항에 있어서, 상기 후면 리세스들은, 상기 해자 트렌치 외측에 위치된 상기 절연 층들의 패턴화된 부분들에 접촉한 상기 유전체 라이너의 외부 측벽들로 측방향으로 연장되고, 상기 전기 전도성 층들은 상기 후면 리세스들 내에 형성되는, 방법.
- 삭제
- 제1항에 있어서,
상기 후면 트렌치들은 제1 수평 방향을 따라 측방향으로 연장되고;
상기 해자 트렌치는, 상기 제1 수평 방향을 따라 연장되는 한 쌍의 길이방향 외부 측벽들 및 상기 제1 수평 방향을 따라 연장되는 한 쌍의 길이방향 내부 측벽들을 포함하는, 방법. - 제6항에 있어서,
상기 후면 트렌치들은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되고;
상기 해자 트렌치는, 상기 제2 수평 방향을 따라 연장되는 한 쌍의 폭방향 외부 측벽들 및 상기 제2 수평 방향을 따라 연장되는 한 쌍의 폭방향 내부 측벽들을 포함하는, 방법. - 제3항에 있어서, 상기 전기 전도성 층들의 형성 후에 상기 해자 트렌치 내의 상기 유전체 라이너 상에 제1 유전체 충전 재료 부분을 형성하는 단계를 추가로 포함하는, 방법.
- 제8항에 있어서, 상기 제1 유전체 충전 재료 부분의 형성과 동시에 상기 후면 트렌치들 내에 제2 유전체 충전 재료 부분들을 형성하는 단계를 추가로 포함하는, 방법.
- 제9항에 있어서,
상기 제1 유전체 충전 재료 부분은 상기 유전체 라이너에 의해 상기 절연 층들로부터 측방향으로 이격되고;
상기 제2 유전체 충전 재료 부분들 각각은 상기 절연 층들 바로 위에 형성되는, 방법. - 제1항에 있어서, 상기 해자 트렌치는 상기 교번하는 스택 내의 각각의 층을 통해 그리고 메모리 어레이 영역 내에 형성되는, 방법.
- 제11항에 있어서,
상기 기판 위에 공정중(in-process) 소스 레벨 재료 층들을 형성하는 단계 - 상기 공정중 소스 레벨 재료 층들은 소스 레벨 희생 층을 포함하고, 상기 교번하는 스택은 상기 소스 레벨 재료 층들 위에 형성됨 -; 및
상기 소스 레벨 희생 층을 소스 접촉 층으로 대체함으로써 소스 레벨 재료 층들을 형성하는 단계를 추가로 포함하는, 방법. - 제12항에 있어서,
상기 후면 트렌치들을 통해 상기 교번하는 스택의 재료들에 대해 선택적으로 상기 소스 레벨 희생 층의 재료를 에칭하는 등방성 에천트를 적용함으로써 상기 소스 레벨 희생 층을 제거하는 단계 - 상기 소스 레벨 희생 층이 제거된 체적 내에 소스 공동이 형성됨 -; 및
상기 소스 공동 내에 상기 소스 접촉 층을 형성하는 단계를 추가로 포함하고,
상기 제1 스루-메모리 레벨 상호접속 비아 구조물은 상기 소스 접촉 층 바로 위에 형성되는, 방법. - 제13항에 있어서,
상기 메모리 스택 구조물들 각각은 각자의 메모리 필름 및 각자의 수직 반도체 채널을 포함하고;
상기 방법은, 상기 소스 공동 주위의 상기 메모리 필름들의 부분들을 제거함으로써 상기 수직 반도체 채널들의 측벽들을 물리적으로 노출시키는 단계, 및 상기 수직 반도체 채널들의 물리적으로 노출된 측벽들 바로 위에 상기 소스 접촉 층을 형성하는 단계를 추가로 포함하는, 방법. - 제1항에 있어서, 상기 교번하는 스택을 계단 영역에 패턴화함으로써 상기 교번하는 스택 상에 단차형 표면들을 형성하는 단계를 추가로 포함하고,
상기 유전체 재료 부분은 상기 단차형 표면들 위에 형성되고;
상기 해자 트렌치는 상기 유전체 재료 부분의 일부분을 통해 형성되는, 방법. - 제15항에 있어서,
상기 해자 트렌치는 상기 계단 영역에 형성되고;
상기 교번하는 스택 내의 상기 희생 재료 층들 중 최상단의 희생 재료 층이 상기 해자 트렌치로부터 측방향으로 이격되고, 그에 물리적으로 노출되지 않는, 방법. - 제15항에 있어서,
상기 유전체 재료 부분은, 상기 교번하는 스택 상의 상기 단차형 표면들과 접촉하는 단차형 하단 표면들을 포함하고;
상기 해자 트렌치는 상기 수직으로 교번하는 시퀀스 위의 상기 유전체 재료 부분의 패턴화된 서브부분을 측방향으로 봉입하는, 방법. - 제1항에 있어서, 상기 기판 위의 하부 레벨 유전체 재료 층들 내에 임베드된 하부 레벨 금속 상호접속 구조물들을 형성하는 단계를 추가로 포함하고,
상기 교번하는 층 스택은 상기 하부 레벨 유전체 재료 층들 위에 형성되고;
상기 제1 스루-메모리 레벨 상호접속 비아 구조물 및 상기 제2 스루-메모리 레벨 상호접속 비아 구조물 각각은 상기 하부 레벨 금속 상호접속 구조물들의 각자의 하부 레벨 금속 상호접속 구조물 상에 형성되는, 방법. - 제18항에 있어서,
상기 기판은 반도체 기판을 포함하고;
상기 방법은 상기 반도체 기판 상에 전계 효과 트랜지스터들을 형성하는 단계를 포함하고, 상기 하부 레벨 금속 상호접속 구조물들은 상기 전계 효과 트랜지스터들의 각자의 전계 효과 트랜지스터에 전기적으로 접속되는, 방법. - 제18항에 있어서, 상기 제1 스루-메모리 레벨 상호접속 비아 구조물 및 상기 제2 스루-메모리 레벨 상호접속 비아 구조물 위의 상부 레벨 유전체 재료 층들 내에 임베드된 상부 레벨 금속 상호접속 구조물들을 형성하는 단계를 추가로 포함하고,
상기 제1 스루-메모리 레벨 상호접속 비아 구조물 및 상기 제2 스루-메모리 레벨 상호접속 비아 구조물 각각은 상기 상부 레벨 금속 상호접속 구조물들의 각자의 상부 레벨 금속 상호접속 구조물에 전기적으로 접속되는, 방법. - 3차원 메모리 디바이스로서,
반도체 기판 위에 위치된 전계 효과 트랜지스터들;
상기 전계 효과 트랜지스터들 위에 놓이는 하부 레벨 유전체 재료 층들 내에 형성된 하부 레벨 금속 상호접속 구조물들;
상기 하부 레벨 금속 상호접속 구조물들 위에 그리고 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 후면 트렌치들 사이에 위치된 절연 층들 및 복합 층들의 교번하는 스택 - 상기 복합 층들 각각은 각자의 전기 전도성 층 및 각자의 유전체 스페이서 플레이트를 포함하고, 절연 플레이트들 및 상기 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 상기 유전체 스페이서 플레이트들을 포함하는 영역 내에 제공됨 -;
상기 교번하는 스택을 통해 수직으로 연장되는 메모리 스택 구조물들;
한 쌍의 유전체 벽 구조물들 - 상기 한 쌍의 유전체 벽 구조물들은 다른 하나의 유전체 벽 구조물을 통해 서로 접촉하지 않는 상기 교번하는 스택 내의 각각의 층을 통해 수직으로 연장되고, 상기 절연 플레이트들 및 상기 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 상기 한 쌍의 유전체 벽 구조물들 사이에 위치됨 -; 및
상기 수직으로 교번하는 시퀀스를 통해 수직으로 연장되고 상기 하부 레벨 금속 상호접속 구조물들의 각자의 하부 레벨 금속 상호접속 구조물의 상단 표면과 접촉하는 적어도 하나의 전도성 비아 구조물을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서, 상기 유전체 스페이서 플레이트들은 유전체 벽 구조물들에 의해 완전히 둘러싸여 있지는 않은, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 유전체 벽 구조물들 각각은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 각자의 균일한 폭으로 상기 제1 수평 방향을 따라 측방향으로 연장되는 각자의 균일한 폭 영역을 포함하는, 3차원 메모리 디바이스.
- 제23항에 있어서,
상기 유전체 스페이서 플레이트들 각각은, 상기 제1 수평 방향을 따라 연장되고 상기 한 쌍의 유전체 벽 구조물들의 각자의 유전체 벽 구조물과 접촉하는 길이방향 측벽들을 포함하고;
상기 한 쌍의 유전체 벽 구조물들 각각은 상기 유전체 스페이서 플레이트들의 상기 한 쌍의 길이방향 측벽들보다 더 큰 측방향 범위를 갖는, 3차원 메모리 디바이스. - 제24항에 있어서, 상기 한 쌍의 유전체 벽 구조물들은 상기 제1 수평 방향을 따른 동일한 측방향 범위를 갖는, 3차원 메모리 디바이스.
- 제24항에 있어서,
상기 한 쌍의 유전체 벽 구조물들은, 상기 한 쌍의 후면 트렌치들로부터 선택된 각자의 근위의 후면 트렌치로부터 동일하지 않은 측방향 트렌치 대 유전체 간격들만큼 상기 제2 수평 방향을 따라 측방향으로 오프셋되고;
상기 한 쌍의 유전체 벽 구조물들 중 더 큰 트렌치 대 측벽 간격을 갖는 유전체 벽 구조물은, 상기 제1 수평 방향을 따른 측방향 범위가, 상기 한 쌍의 유전체 벽 구조물들 중 더 작은 트렌치 대 측벽 간격을 갖는 유전체 벽 구조물에 대한 상기 제1 수평 방향을 따른 측방향 범위보다 더 작은, 3차원 메모리 디바이스. - 제24항에 있어서, 상기 한 쌍의 유전체 벽 구조물들 각각은, 상기 제1 수평 방향을 포함하는 수직 평면에 대해 15도 내지 75도 범위의 각도로 있는 각자의 수직 평면 내에 위치된 기울어진(angled) 측벽들을 포함하는, 3차원 메모리 디바이스.
- 제23항에 있어서, 상기 한 쌍의 유전체 벽 구조물들 각각은, 상기 교번하는 스택의 각각의 층을 통해 수직으로 연장되고 상기 제2 수평 방향을 따른 것보다 상기 제1 수평 방향을 따른 측방향 치수가 더 큰 각자의 세장형 트렌치 내에 위치되는, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 유전체 벽 구조물들 각각은,
상기 유전체 스페이서 플레이트들과는 상이한 재료 조성을 갖는 유전체 재료를 포함하는 각자의 유전체 라이너; 및
상기 각자의 유전체 라이너 내에 형성된 유전체 충전 재료를 포함하는, 3차원 메모리 디바이스. - 제29항에 있어서,
상기 절연 층들은 실리콘 산화물 재료를 포함하고;
상기 유전체 라이너는 실리콘 산화물 및 유전체 금속 산화물로부터 선택된 재료를 포함하고;
상기 유전체 스페이서 플레이트들은 실리콘 질화물을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서, 상기 복합 층들 중 최상단의 복합 층을 포함하는 상기 교번하는 스택 내의 층들의 서브세트를 통해 수직으로 연장되는 드레인 선택 레벨 격리 구조물들을 추가로 포함하고,
상기 드레인 선택 레벨 격리 구조물들은 상기 복합 층들 중 상기 최상단의 복합 층 내의 전기 전도성 층을, 서로 전기적으로 격리된 다수의 전기 전도성 스트립들로 분할하는, 3차원 메모리 디바이스. - 제31항에 있어서, 상기 다수의 전기 전도성 스트립들 각각은 상기 수직으로 교번하는 시퀀스의 제1 측부로부터, 상기 한 쌍의 후면 트렌치들의 각자의 후면 트렌치와 상기 유전체 벽 구조물들의 각자의 유전체 벽 구조물 사이에서, 그리고 상기 제1 수평 방향을 따라 상기 제1 측부로부터 측방향으로 이격된 상기 수직으로 교번하는 시퀀스의 제2 측부로 연속적으로 측방향으로 연장되는, 3차원 메모리 디바이스.
- 제31항에 있어서, 상기 드레인 선택 레벨 격리 구조물들 중 적어도 하나는, 균일한 폭을 가지며 상기 제1 수평 방향을 따라 연장되는 제1 유전체 재료 세그먼트, 상기 제1 수평 방향을 따라 연장되고 상기 제1 유전체 재료 세그먼트로부터 측방향 오프셋 거리만큼 측방향으로 오프셋되는 제2 유전체 재료 세그먼트, 및 상기 제1 유전체 재료 세그먼트와 상기 제2 유전체 재료 세그먼트를 접속시키고 상기 제1 수평 방향에 대해 15도 내지 75도 범위의 각도로 있는 수평 방향을 따라 수평으로 연장되는 접속 유전체 재료 세그먼트를 포함하는, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 하부 레벨 유전체 재료 층들과 상기 교번하는 스택 사이에 위치된 반도체 재료 층을 추가로 포함하고,
상기 메모리 스택 구조물들 각각은 수직 반도체 채널 및 메모리 필름을 포함하고;
상기 한 쌍의 유전체 벽 구조물들의 각각의 측벽은 상기 교번하는 스택의 최상단 층으로부터 상기 교번하는 스택의 최하단 층으로 직선으로 수직으로 연장되는, 3차원 메모리 디바이스. - 제34항에 있어서,
상기 반도체 재료 층은, 상기 수직으로 교번하는 시퀀스 아래에 놓이는 개구를 포함하고;
상기 적어도 하나의 전도성 비아 구조물은 상기 반도체 재료 층 내의 개구 내에 위치된 유전체 재료를 통해 수직으로 연장되고, 상기 유전체 재료와 접촉하는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하기 위한 방법으로서,
반도체 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 희생 재료 층들은 유전체 재료를 포함함 -;
상기 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계;
패턴화된 마스크 층을 사용하여 이방성 에치 공정을 수행함으로써 상기 교번하는 스택을 패턴화하는 단계 - 상기 교번하는 스택은 후면 트렌치들에 의해 각자의 절연 층들 및 각자의 희생 재료 층들의 복수의 교번하는 스택들로 분할되고, 한 쌍의 비접속형 배리어 트렌치들이 상기 복수의 교번하는 스택들 각각을 통해 형성됨 -;
상기 배리어 트렌치들이 상기 희생 재료 층들의 인접한 부분들에 대한 등방성 에천트의 액세스를 차단하는 각자의 유전체 라이너에 의해 커버되는 동안 상기 후면 트렌치들 내로 상기 등방성 에천트를 도입함으로써 상기 복수의 교번하는 스택들의 상기 절연 층들에 대해 선택적으로 상기 복수의 교번하는 스택들의 상기 희생 재료 층들의 부분들을 등방성으로 에칭함으로써 후면 리세스들을 형성하는 단계 - 각각의 이웃하는 쌍인 배리어 트렌치들 사이의 상기 희생 재료 층들의 나머지 부분들은 유전체 스페이서 플레이트들을 구성하고, 절연 플레이트들 및 상기 유전체 스페이서 플레이트들의 수직으로 교번하는 시퀀스가 상기 한 쌍의 배리어 트렌치들 사이에 제공됨 -;
상기 후면 리세스들 내에 전기 전도성 층들을 형성하는 단계; 및
상기 수직으로 교번하는 시퀀스를 통해 적어도 하나의 전도성 비아 구조물을 형성하는 단계를 포함하는, 방법. - 제36항에 있어서,
상기 반도체 기판 상에 전계 효과 트랜지스터들을 형성하는 단계; 및
상기 전계 효과 트랜지스터들 위에 놓이는 하부 레벨 유전체 재료 층들 내에 형성된 하부 레벨 금속 상호접속 구조물들을 형성하는 단계를 추가로 포함하고,
상기 수직으로 교번하는 층 스택은 상기 하부 레벨 유전체 재료 층들 위에 형성되고;
상기 적어도 하나의 전도성 비아 구조물은 상기 하부 레벨 금속 상호접속 구조물들의 각자의 하부 레벨 금속 상호접속 구조물 상에 형성되는, 방법. - 제36항에 있어서, 상기 전기 전도성 재료들의 형성 후에 상기 유전체 라이너들 각각 상에 유전체 충전 재료를 침착시키는 단계를 추가로 포함하고,
상기 배리어 트렌치들의 각자의 배리어 트렌치를 충전하는 유전체 라이너 및 상기 유전체 충전 재료의 각각의 재료 부분은 유전체 벽 구조물을 구성하는, 방법. - 제38항에 있어서, 각자의 쌍의 배리어 트렌치들 내에 형성된 각각의 쌍의 유전체 벽 구조물들은 상기 유전체 스페이서 플레이트들의 한 쌍의 길이방향 측벽들보다 더 큰 측방향 범위를 갖는, 방법.
- 제38항에 있어서, 각자의 쌍의 배리어 트렌치들 내에 형성된 각각의 쌍의 유전체 벽 구조물들은, 제1 수평 방향을 포함하는 수직 평면에 대해 15도 내지 75도 범위의 각도로 있는 각자의 수직 평면 내에 위치된 기울어진 측벽들을 포함하는, 방법.
- 제11항에 있어서, 제1 스루-메모리 레벨 비아 공동의 형성과 동시에 추가적인 제1 스루-메모리 레벨 비아 공동을 형성하는 단계 - 상기 추가적인 제1 스루-메모리 레벨 비아 공동의 하단 표면은 적어도 하나의 소스 레벨 반도체 층의 최하단 표면을 포함하는 수평 평면 위에 위치되고, 상기 제1 스루-메모리 레벨 비아 공동은 상기 적어도 하나의 소스 레벨 반도체 층 내의 개구를 통해 수직으로 연장됨 -,
상기 적어도 하나의 소스 레벨 반도체 층에 접촉하는 추가적인 제1 스루-메모리 레벨 비아 구조물을 상기 제1 스루-메모리 레벨 비아 구조물의 형성과 동시에 형성하는 단계를 포함하는, 방법.
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