KR20230144080A - 핀형 지지 기둥 구조물들을 갖는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents
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Abstract
3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함하는 메모리 개구 충전 구조물들, 및 각자의 더미 수직 반도체 채널들, 각자의 더미 메모리 필름, 및 전기 전도성 층들의 레벨들에 위치되고 전기 전도성 층들과 각자의 더미 메모리 필름 사이에 개재된 유전체 스페이서 핀들의 수직 스택을 포함하는 지지 기둥 구조물들을 포함한다.
Description
관련 출원
본 출원은 2021년 4월 29일자로 출원된 미국 정규 출원 제17/244,258호; 2021년 4월 29일자로 출원된 미국 정규 출원 제17/244,311호; 및 2021년 8월 31일자로 출원된 미국 정규 출원 제17/462,446호의 우선권의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 대체적으로 반도체 디바이스 분야에 관한 것으로, 특히 핀형 지지 기둥 구조물(finned support pillar structure)들을 포함하는 3차원 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 논문(Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell," IEDM Proc. (2001) 33-36)에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 여기서 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 교번하는 스택은, 전기 전도성 층들이 기판으로부터의 수직 거리에 의존하는 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역 내의 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물(memory opening fill structure)들 - 여기서 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 및 계단 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 지지 기둥 구조물들을 포함하며, 여기서 지지 기둥 구조물들 각각은 각자의 더미 수직 반도체 채널, 각자의 더미 메모리 필름, 및 전기 전도성 층들의 레벨들에 위치되고 전기 전도성 층들과 각자의 더미 메모리 필름 사이에 개재된 유전체 스페이서 핀(dielectric spacer fin)들의 수직 스택을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은: 기판 위에 희생 재료 층들과 절연 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들 및 지지 개구들을 형성하는 단계; 메모리 개구들이 마스크 재료 층으로 덮이는 동안 지지 개구들의 제1 서브세트 주위의 희생 재료 층들을 측방향으로 리세스함으로써 지지 개구들의 제1 서브세트 내의 각각의 지지 개구 주위에 환형 공동들의 수직 스택을 형성하는 단계; 환형 공동들의 각각의 수직 스택 내에 유전체 스페이서 핀들의 수직 스택을 형성하는 단계; 지지 개구들 및 메모리 개구들을 충전 재료 부분들로 동시에 충전하는 단계 - 여기서 메모리 개구 충전 구조물들은 메모리 개구들 내에 형성되고 지지 기둥 구조물들은 유전체 스페이서 핀들의 수직 스택들 및 지지 개구들의 제1 서브세트의 체적들 내에 형성됨 -; 및 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함한다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 여기서 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 교번하는 스택은, 전기 전도성 층들이 기판으로부터의 수직 거리에 따라 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역 내의 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물들 - 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 계단 영역에 위치되고, 교번하는 스택을 통해 수직으로 연장되며, 내부에 어떠한 반도체 재료도 없는 유전체 지지 기둥 구조물들; 및 계단 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 복합 지지 기둥 구조물들을 포함하며, 여기서 복합 지지 기둥 구조물들 각각은 수직 반도체 채널들과 동일한 재료를 포함하는 더미 수직 반도체 채널을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은: 기판 위에 희생 재료 층들과 절연 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들을 형성하는 단계; 제2 유형 지지 개구들을 덮지 않으면서 메모리 개구들 및 제1 유형 지지 개구들을 마스크 재료 층으로 덮는 단계; 제2 유형 지지 개구들 내에 유전체 충전 재료 층을 침착시키는 단계; 제2 유형 지지 개구들 외부에 위치된 유전체 충전 재료 층의 부분들 및 마스크 재료 층을 제거하는 단계 - 유전체 지지 기둥 구조물들이 제2 유형 지지 개구들 내에 형성됨 -; 메모리 재료 층 및 반도체 채널 재료 층을 포함하는 재료 층들을 침착 및 평탄화함으로써, 메모리 개구들 및 제1 유형 지지 개구들 내에 각각 메모리 개구 충전 구조물들 및 복합 지지 기둥 구조물들을 형성하는 단계; 및 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 여기서 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 교번하는 스택은, 전기 전도성 층들이 기판으로부터의 수직 거리에 따라 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역 내의 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물들 - 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 계단 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 제1 유형 지지 기둥 구조물들 - 여기서 제1 유형 지지 기둥 구조물들 각각은 각자의 제1 더미 수직 반도체 채널 및 각자의 제1 더미 메모리 필름을 포함함 -; 및 계단 영역에 위치되고 교번하는 스택을 통해 수직으로 연장되는 제2 유형 지지 기둥 구조물들을 포함하며, 여기서 제2 유형 지지 기둥 구조물들 각각은 각자의 제2 더미 수직 반도체 채널, 각자의 제2 더미 메모리 필름, 및 각자의 제2 더미 메모리 필름을 측방향으로 둘러싸고 전기 전도성 층들과 각자의 제2 더미 메모리 필름 사이에 개재된 적어도 하나의 각자의 유전체 스페이서 재료 부분을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은: 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들을 형성하는 단계; 유전체 스페이서 재료가 제2 유형 지지 개구들 내에 존재하고 메모리 개구들 및 제1 유형 지지 개구들 내에는 존재하지 않도록 유전체 스페이서 재료를 침착 및 패턴화함으로써, 제2 유형 지지 개구들 각각 내에 적어도 하나의 각자의 유전체 스페이서 재료 부분을 형성하는 단계; 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들의 나머지 체적들 내에 메모리 필름 및 반도체 채널 재료 층을 포함하는 재료 층들을 침착시키고 그리고 재료 층들을 평탄화함으로써, 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들 내에 각각 메모리 개구 충전 구조물들, 제1 유형 지지 기둥 구조물들, 및 제2 유형 지지 기둥 구조물들을 형성하는 단계; 및 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함한다.
도 1a는 본 개시내용의 일 실시예에 따른, 반도체 기판 상의 반도체 디바이스들, 하부 레벨 유전체 층들, 하부 금속 상호접속 구조물들, 및 공정중(in-process) 소스 레벨 재료 층들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 1b는 도 1a의 예시적인 구조물의 평면도이다. 힌지된(hinged) 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다.
도 1c는 도 1b의 수직 평면 C - C'를 따른 공정중 소스 레벨 재료 층들의 확대도이다.
도 2는 본 개시내용의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 교번하는 스택의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 표면들의 패턴화 및 역-단차형 유전체 재료 부분(retro-stepped dielectric material portion)의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 제1 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5a는 본 개시내용의 제2 실시예에 따른, 제2 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 5a의 수직 단면도의 평면에 대응한다.
도 6a는 본 개시내용의 제3 실시예에 따른, 제3 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 6a의 수직 단면도의 평면에 대응한다.
도 7a 내지 도 7e는 본 개시내용의 제1 실시예에 따른, 제1 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 8a 내지 도 8e는 본 개시내용의 제2 실시예에 따른, 제2 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 5b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 9a 내지 도 9e는 본 개시내용의 제3 실시예에 따른, 제3 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 10a 내지 도 10i는 본 개시내용의 제4 실시예에 따른, 제4 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b, 도 5b, 또는 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 11a 내지 도 11e는 본 개시내용의 제5 실시예에 따른, 제5 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b, 도 5b, 또는 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 12a 내지 도 12d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 예시적인 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제1 구성의 개략적 수직 단면도이다.
도 13b는 도 13a의 예시적인 구성의 평면도이다.
도 14a는 본 개시내용의 제2 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제2 구성의 개략적 수직 단면도이다.
도 14b는 도 14a의 예시적인 구성의 평면도이다.
도 15a는 본 개시내용의 제3 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제3 구성의 개략적 수직 단면도이다.
도 15b는 도 15a의 예시적인 구성의 평면도이다.
도 16a는 본 개시내용의 제4 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제4 구성의 개략적 수직 단면도이다.
도 16b는 도 16a의 예시적인 구성의 평면도이다.
도 17a는 본 개시내용의 제5 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제5 구성의 개략적 수직 단면도이다.
도 17b는 도 17a의 예시적인 구성의 평면도이다.
도 18a는 본 개시내용의 일 실시예에 따른, 콘택 레벨 유전체 층 및 후면 트렌치들의 형성 후의 예시적인 구조물의 개략적 수직 단면도이다.
도 18b는 도 18a의 예시적인 구성의 평면도이다.
도 19a 내지 도 19h는 본 개시내용의 일 실시예에 따른, 소스 레벨 재료 층(source-level material layer)들, 전기 전도성 층들, 및 후면 트렌치 충전 구조물의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적 수직 단면도들을 도시한다.
도 20은 본 개시내용의 일 실시예에 따른, 후면 트렌치 충전 구조물들의 형성 후의 예시적인 구조물의 개략적 수직 단면도이다.
도 21a는 본 개시내용의 제1 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제1 구성의 개략적 수직 단면도이다.
도 21b는 도 21a의 예시적인 구성의 평면도이다.
도 22a는 본 개시내용의 제2 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제2 구성의 개략적 수직 단면도이다.
도 22b는 도 22a의 예시적인 구성의 평면도이다.
도 23a는 본 개시내용의 제3 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제3 구성의 개략적 수직 단면도이다.
도 23b는 도 23a의 예시적인 구성의 평면도이다.
도 24a는 본 개시내용의 제4 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제4 구성의 개략적 수직 단면도이다.
도 24b는 도 24a의 예시적인 구성의 평면도이다.
도 24c는 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 대안적인 구성의 개략적 수직 단면도이다.
도 25a는 본 개시내용의 제5 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제5 구성의 개략적 수직 단면도이다.
도 25b는 도 25a의 예시적인 구성의 평면도이다.
도 26a는 본 개시내용의 제6 실시예에 따른, 메모리 개구들의 형성 후의 예시적인 구조물의 제6 구성의 개략적 수직 단면도이다.
도 26b는 도 26a의 예시적인 구성의 평면도이다.
도 27a 내지 도 27e는 본 개시내용의 제6 실시예에 따른, 제6 구성의 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 동안의 도 26b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 28은 본 개시내용의 제6 실시예에 따른, 전기 전도성 층들 및 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제6 구성의 개략적 수직 단면도이다.
도 29는 본 개시내용의 제6 실시예에 따른, 전기 전도성 층들 및 콘택 비아 구조물들의 형성 이후의 예시적인 구조물의 제6 구성의 제1 대안적인 실시예의 개략적 수직 단면도이다.
도 30a 내지 도 30d는 본 개시내용의 제6 실시예에 따른, 예시적인 구조물의 제6 구성의 제2 대안적인 실시예의 순차적인 개략적 수직 단면도들이다.
도 1b는 도 1a의 예시적인 구조물의 평면도이다. 힌지된(hinged) 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다.
도 1c는 도 1b의 수직 평면 C - C'를 따른 공정중 소스 레벨 재료 층들의 확대도이다.
도 2는 본 개시내용의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 교번하는 스택의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 표면들의 패턴화 및 역-단차형 유전체 재료 부분(retro-stepped dielectric material portion)의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 제1 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5a는 본 개시내용의 제2 실시예에 따른, 제2 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 5a의 수직 단면도의 평면에 대응한다.
도 6a는 본 개시내용의 제3 실시예에 따른, 제3 레이아웃의 메모리 개구들 및 지지 개구들의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 예시적인 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 6a의 수직 단면도의 평면에 대응한다.
도 7a 내지 도 7e는 본 개시내용의 제1 실시예에 따른, 제1 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 8a 내지 도 8e는 본 개시내용의 제2 실시예에 따른, 제2 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 5b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 9a 내지 도 9e는 본 개시내용의 제3 실시예에 따른, 제3 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 10a 내지 도 10i는 본 개시내용의 제4 실시예에 따른, 제4 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b, 도 5b, 또는 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 11a 내지 도 11e는 본 개시내용의 제5 실시예에 따른, 제5 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들의 형성 동안의 도 4b, 도 5b, 또는 도 6b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 12a 내지 도 12d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 예시적인 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제1 구성의 개략적 수직 단면도이다.
도 13b는 도 13a의 예시적인 구성의 평면도이다.
도 14a는 본 개시내용의 제2 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제2 구성의 개략적 수직 단면도이다.
도 14b는 도 14a의 예시적인 구성의 평면도이다.
도 15a는 본 개시내용의 제3 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제3 구성의 개략적 수직 단면도이다.
도 15b는 도 15a의 예시적인 구성의 평면도이다.
도 16a는 본 개시내용의 제4 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제4 구성의 개략적 수직 단면도이다.
도 16b는 도 16a의 예시적인 구성의 평면도이다.
도 17a는 본 개시내용의 제5 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 예시적인 구조물의 제5 구성의 개략적 수직 단면도이다.
도 17b는 도 17a의 예시적인 구성의 평면도이다.
도 18a는 본 개시내용의 일 실시예에 따른, 콘택 레벨 유전체 층 및 후면 트렌치들의 형성 후의 예시적인 구조물의 개략적 수직 단면도이다.
도 18b는 도 18a의 예시적인 구성의 평면도이다.
도 19a 내지 도 19h는 본 개시내용의 일 실시예에 따른, 소스 레벨 재료 층(source-level material layer)들, 전기 전도성 층들, 및 후면 트렌치 충전 구조물의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적 수직 단면도들을 도시한다.
도 20은 본 개시내용의 일 실시예에 따른, 후면 트렌치 충전 구조물들의 형성 후의 예시적인 구조물의 개략적 수직 단면도이다.
도 21a는 본 개시내용의 제1 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제1 구성의 개략적 수직 단면도이다.
도 21b는 도 21a의 예시적인 구성의 평면도이다.
도 22a는 본 개시내용의 제2 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제2 구성의 개략적 수직 단면도이다.
도 22b는 도 22a의 예시적인 구성의 평면도이다.
도 23a는 본 개시내용의 제3 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제3 구성의 개략적 수직 단면도이다.
도 23b는 도 23a의 예시적인 구성의 평면도이다.
도 24a는 본 개시내용의 제4 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제4 구성의 개략적 수직 단면도이다.
도 24b는 도 24a의 예시적인 구성의 평면도이다.
도 24c는 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 대안적인 구성의 개략적 수직 단면도이다.
도 25a는 본 개시내용의 제5 실시예에 따른, 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제5 구성의 개략적 수직 단면도이다.
도 25b는 도 25a의 예시적인 구성의 평면도이다.
도 26a는 본 개시내용의 제6 실시예에 따른, 메모리 개구들의 형성 후의 예시적인 구조물의 제6 구성의 개략적 수직 단면도이다.
도 26b는 도 26a의 예시적인 구성의 평면도이다.
도 27a 내지 도 27e는 본 개시내용의 제6 실시예에 따른, 제6 구성의 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 동안의 도 26b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 28은 본 개시내용의 제6 실시예에 따른, 전기 전도성 층들 및 콘택 비아 구조물들의 형성 후의 예시적인 구조물의 제6 구성의 개략적 수직 단면도이다.
도 29는 본 개시내용의 제6 실시예에 따른, 전기 전도성 층들 및 콘택 비아 구조물들의 형성 이후의 예시적인 구조물의 제6 구성의 제1 대안적인 실시예의 개략적 수직 단면도이다.
도 30a 내지 도 30d는 본 개시내용의 제6 실시예에 따른, 예시적인 구조물의 제6 구성의 제2 대안적인 실시예의 순차적인 개략적 수직 단면도들이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 핀형 지지 기둥 구조물들을 포함하는 3차원 메모리 디바이스들 및 그 제조 방법들에 관한 것이다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에서 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 접속"된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 x 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다.
"진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
일반적으로, 반도체 다이, 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면들(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작들이 각각의 평면 상에서 일어날 수 있지만, 일부 제한들이 있다. 각각의 평면은 다수의 블록들을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그램될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지들을 포함한다.
도 1a 내지 도 1c를 참조하면, 본 개시내용의 일 실시예에 따른 예시적인 구조물이 도시되어 있다. 도 1c는 도 1a 및 도 1b에 도시된 공정중 소스 레벨 재료 층들(10')의 확대도이다. 예시적인 구조물은 기판(8) 및 그 위에 형성된 반도체 디바이스들(710)을 포함한다. 기판(8)은 적어도 그의 상부 부분에 기판 반도체 층(9)을 포함한다. 얕은 트렌치 격리 구조물들(720)은 기판 반도체 층(9)의 상부 부분에 형성되어 다른 반도체 디바이스들로부터의 전기적 격리를 제공할 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널 영역들(746), 및 게이트 구조물들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들(710)은, 후속적으로 형성될 메모리 구조물의 동작을 지원하기 위한 임의의 반도체 회로부를 포함할 수 있는데, 이는 전형적으로 드라이버 회로부로 지칭되며, 이는 주변 회로부로도 알려져 있다. 본 명세서에 사용되는 바와 같이, 주변 회로부는 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조물의 외부에서 구현될 수 있는 임의의 다른 반도체 회로부 중 임의의 것, 각각, 또는 모두를 지칭한다. 예를 들어, 반도체 디바이스들은, 후속적으로 형성될 3차원 메모리 구조물들의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
유전체 재료 층들은 반도체 디바이스들 위에 형성되는데, 이들은 본 명세서에서 하부 레벨 유전체 재료 층들(760)로 지칭된다. 하부 레벨 유전체 재료 층들(760)은, 예를 들어 유전체 라이너(dielectric liner)(762)(예컨대, 이동 이온들의 확산을 차단하고/하거나 아래에 놓인 구조물들에 적절한 응력을 인가하는 실리콘 질화물 라이너), 유전체 라이너(762) 위에 놓이는 제1 유전체 재료 층들(764), 제1 유전체 재료 층들(764) 위에 놓이는 실리콘 질화물 층(766)(예컨대, 수소 확산 배리어), 및 적어도 하나의 제2 유전체 재료 층(768)을 포함할 수 있다.
하부 레벨 유전체 재료 층들(760)을 포함하는 유전체 층 스택은, 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드(landing pad)들 및 반도체 디바이스들의 다양한 노드들에 그리고 이들로부터 전기적 배선을 제공하는 하부 레벨 금속 상호접속 구조물들(780)에 대한 매트릭스로서 기능한다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760)의 유전체 층 스택 내에 형성되며, 실리콘 질화물 층(766) 아래에 위치되고 그의 하단 표면과 선택적으로 접촉하는 하부 레벨 금속 라인 구조물을 포함한다.
예를 들어, 하부 레벨 금속 상호접속 구조물들(780)은 제1 유전체 재료 층들(764) 내에 형성될 수 있다. 제1 유전체 재료 층들(764)은, 하부 레벨 금속 상호접속 구조물들(780)의 다양한 요소들이 순차적으로 형성되는 복수의 유전체 재료 층들일 수 있다. 제1 유전체 재료 층들(764)로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 유전체 금속 산화물들(예컨대, 알루미늄 산화물) 중 임의의 것을 포함할 수 있다. 일 실시예에서, 제1 유전체 재료 층들(764)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다. 하부 레벨 금속 상호접속 구조물들(780)은 다양한 디바이스 콘택 비아 구조물들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 콘택들), 중간 하부 레벨 금속 라인 구조물들(784), 하부 레벨 금속 비아 구조물들(786), 및 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드들로서 기능하도록 구성된 랜딩 패드 레벨 금속 라인 구조물들(788)을 포함할 수 있다.
랜딩 패드 레벨 금속 라인 구조물들(788)은 (복수의 유전체 재료 층들일 수 있는) 제1 유전체 재료 층들(764)의 최상단 유전체 재료 층 내에 형성될 수 있다. 하부 레벨 금속 상호접속 구조물들(780) 각각은 금속성 질화물 라이너 및 금속 충전 구조물을 포함할 수 있다. 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 평탄화될 수 있다. 실리콘 질화물 층(766)은 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면 바로 위에 형성될 수 있다.
적어도 하나의 제2 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 적어도 하나의 제2 유전체 재료 층(768)으로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기실리케이트 유리 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제1 제2 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다.
금속성 재료의 선택적인 층 및 반도체 재료의 층이 적어도 하나의 제2 유전체 재료 층(768) 위에 또는 그의 패턴화된 리세스들 내에 침착될 수 있고, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')을 제공하도록 리소그래피 방식으로 패턴화된다. 선택적인 전도성 플레이트 층(6)은, 존재하는 경우, 공정중 소스 레벨 재료 층들(10') 내로 또는 그 밖으로 흐르는 전류에 대한 고전도도 전도 경로를 제공한다. 선택적인 전도성 플레이트 층(6)은 금속 또는 고농도로 도핑된 반도체 재료와 같은 전도성 재료를 포함한다. 선택적인 전도성 플레이트 층(6)은, 예를 들어, 3 nm 내지 100 nm 범위의 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 전도성 플레이트 층(6)의 상단 상에 확산 배리어 층으로서 금속 질화물 층(도시되지 않음)이 제공될 수 있다. 전도성 플레이트 층(6)은 완성된 디바이스에서 특수 소스 라인으로서 기능할 수 있다. 추가로, 전도성 플레이트 층(6)은 에칭 정지 층을 포함할 수 있고, 임의의 적합한 전도성 층, 반도체 층 또는 절연 층을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)은 금속성 화합물 재료, 예컨대 전도성 금속성 질화물(예컨대, TiN) 및/또는 금속(예컨대, W)을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)의 두께는 5 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(10')은 소스 레벨 재료 층들을 형성하도록 후속적으로 변형되는 다양한 층들을 포함할 수 있다. 소스 레벨 재료 층들은, 형성 시에, 3차원 메모리 디바이스의 수직 전계 효과 트랜지스터들에 대한 공통 소스 영역으로서 기능하는 소스 콘택 층(source contact layer)을 포함한다. 일 실시예에서, 공정중 소스 레벨 재료 층들(10')은, 하단으로부터 상단으로, 하부 소스 레벨 반도체 층(112), 하부 희생 라이너(103), 소스 레벨 희생 층(104), 상부 희생 라이너(105), 상부 소스 레벨 반도체 층(116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함할 수 있다.
하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 재료 층(116)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)의 전도성 유형은, 후속적으로 형성될 수직 반도체 채널들의 전도성과 반대일 수 있다. 예를 들어, 후속적으로 형성될 수직 반도체 채널들이 제1 전도성 유형의 도핑을 갖는 경우, 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는다. 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116) 각각의 두께는 10 nm 내지 300 nm, 예컨대 20 nm 내지 150 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
소스 레벨 희생 층(104)은 하부 희생 라이너(103) 및 상부 희생 라이너(105)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 소스 레벨 희생 층(104)은 20% 초과의 게르마늄의 원자 농도를 갖는, 도핑되지 않은 비정질 실리콘 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 소스 레벨 희생 층(104)의 두께는 30 nm 내지 400 nm, 예컨대 60 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
하부 희생 라이너(103) 및 상부 희생 라이너(105)는 소스 레벨 희생 층(104)의 제거 동안 에칭 정지 재료로서 기능할 수 있는 재료들을 포함한다. 예를 들어, 하부 희생 라이너(103) 및 상부 희생 라이너(105)는 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 하부 희생 라이너(103) 및 상부 희생 라이너(105) 각각은 두께가 2 nm 내지 30 nm 범위인 실리콘 산화물 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
소스 레벨 절연 층(117)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 소스 레벨 절연 층(117)의 두께는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)은 소스 선택 레벨 게이트 전극으로서 사용될 수 있는 전도성 재료를 포함할 수 있다. 예를 들어, 선택적인 소스 선택 레벨 전도성 층(118)은, 어닐 공정에 의해, 도핑된 폴리실리콘으로 후속적으로 변환될 수 있는, 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)의 두께는 30 nm 내지 200 nm, 예컨대 60 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(10')은 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소가 제2 요소의 최상단 표면을 포함하는 수평 평면 위에 위치되고 제1 요소의 구역 및 제2 요소의 구역이 평면도에서 (즉, 기판(8)의 상단 표면에 수직인 수직 평면 또는 방향을 따라서) 지면 중첩부(areal overlap)를 갖는 경우, 제1 요소는 제2 요소 "바로 위"에 위치된다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')은, 스루-메모리 레벨 콘택 비아 구조물들 및 스루-유전체 콘택 비아 구조물들이 후속적으로 형성될 구역들에 개구들을 제공하도록 패턴화될 수 있다. 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')의 스택의 패턴화된 부분들은 3차원 메모리 스택 구조물들이 후속적으로 형성될 각각의 메모리 어레이 영역(100)에 존재한다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')은, 워드 라인 전기 전도성 층들과 접촉하는 콘택 비아 구조물들이 후속적으로 형성될 계단 영역(300) 위로 개구가 연장되도록 패턴화될 수 있다. 일 실시예에서, 계단 영역(300)은 제1 수평 방향(hd1)을 따라 메모리 어레이 영역(100)으로부터 측방향으로 이격될 수 있다. 제1 수평 방향(hd1)에 수직인 수평 방향은 본 명세서에서 제2 수평 방향(hd2)으로 지칭된다. 일 실시예에서, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10') 내의 추가 개구들은, 메모리 스택 구조물들을 포함하는 3차원 메모리 어레이가 후속적으로 형성될 메모리 어레이 영역(100)의 구역 내에 형성될 수 있다. 후속적으로 필드 유전체 재료 부분으로 충전되는 주변 디바이스 영역(400)이 계단 영역(300)에 인접하게 제공될 수 있다.
반도체 디바이스들(710) 및 하부 레벨 유전체 재료 층들(760)과 하부 레벨 금속 상호접속 구조물들(780)의 조합의 영역은 본 명세서에서 아래에 놓인 주변 디바이스 영역(700)으로 지칭되며, 이는 후속적으로 형성될 메모리 레벨 조립체 아래에 위치되고 메모리 레벨 조립체에 대한 주변 디바이스들을 포함한다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760) 내에 형성된다.
하부 레벨 금속 상호접속 구조물들(780)은 반도체 디바이스들(710)(예컨대, CMOS 디바이스들)의 활성 노드들(예컨대, 트랜지스터 활성 영역들(742) 또는 게이트 전극들(754))에 전기적으로 접속될 수 있고, 하부 레벨 유전체 재료 층들(760)의 레벨에 위치된다. 스루-메모리 레벨 콘택 비아 구조물들은 후속적으로 하부 레벨 금속 상호접속 구조물들(780) 바로 위에 형성되어, 후속적으로 형성될 메모리 디바이스들에 전기적 접속을 제공할 수 있다. 일 실시예에서, 하부 레벨 금속 상호접속 구조물들(780)의 패턴은, 랜딩 패드 레벨 금속 라인 구조물들(788)(이들은 하부 레벨 금속 상호접속 구조물들(780)의 최상단 부분에 위치된 하부 레벨 금속 상호접속 구조물들(780)의 서브세트임)이, 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드 구조물들을 제공할 수 있도록 선택될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 공정중 소스 레벨 재료 층들(10')의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수의 요소들 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수의 요소들 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수의 요소들 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리(silicate glass) 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온(spin-on) 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물(hafnium oxide) 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(atomic layer deposition, ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 스택 내의 상단 및 하단 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술한 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 침착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 교번하는 스택(32, 42)의 주변 영역에 단차형 표면들이 형성되며, 이는 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
계단 영역(300)은, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 영역(200)과 메모리 어레이 영역(100) 사이에 위치될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 공정중 소스 레벨 재료 층들(10')의 상단 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 계단 영역(300)에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 더 멀리 측방향으로 연장된다. 계단 영역(300)은 교번하는 스택(32, 42) 내의 최하단 층으로부터 교번하는 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다. 일 실시예에서, 희생 재료 층들(42)은 계단 영역(300) 내에서 기판(8)으로부터의 수직 거리에 따라 감소하는 가변 측방향 범위들을 가지며, 교번하는 스택(32, 42) 내의 각각의 층은 메모리 어레이 영역(100) 내에 존재한다.
단차형 표면들의 각각의 수직 단차부는 하나 이상의 쌍들의 절연 층(32) 및 희생 재료 층의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 단일 쌍의 절연 층(32) 및 희생 재료 층(42)의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼(column)들"은, 각각의 수직 단차부가 복수의 쌍들의 절연 층(32) 및 희생 재료 층(42)의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은, 희생 재료 층들(42) 각각이 계단들의 각자의 컬럼 내에서 물리적으로 노출된 상단 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 메모리 스택 구조물들의 각각의 블록이 이후에 형성되도록 계단들의 2개의 컬럼들이 형성되는데, 계단들의 하나의 컬럼이 (하단으로부터 계수될 때) 홀수 번호의 희생 재료 층들(42)에 대해 물리적으로 노출된 상단 표면들을 제공하고 계단들의 다른 컬럼이 (하단으로부터 계수될 때) 짝수 번호의 희생 재료 층들에 대해 물리적으로 노출된 상단 표면들을 제공하도록 형성될 수 있다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 각자의 세트의 수직 오프셋들을 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행(overhang)을 갖지 않도록, 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
도 4a와 도 4b, 도 5a와 도 5b, 및 도 6a와 도 6b를 집합적으로 참조하면, 메모리 개구들(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B)은 교번하는 스택(32, 42) 및 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은 집합적으로 지지 개구들(19)로 지칭된다. 본 개시내용의 다양한 실시예들에 따르면, 지지 개구들(19)에 대해 다양한 레이아웃들이 채용될 수 있다. 도 4a 및 도 4b는 지지 개구들(19)이 제1 레이아웃으로 형성되는 구성을 도시한다. 도 5a 및 도 5b는 지지 개구들(19)이 제2 레이아웃으로 형성되는 구성을 도시한다. 도 6a 및 도 6b는 지지 개구들(19)이 제3 레이아웃으로 형성되는 구성을 도시한다.
일반적으로, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 개구들의 제1 세트, 계단 영역(300)의 세그먼트들 위에 형성된 개구들의 제2 세트, 및 계단 영역(300)의 추가 세그먼트들 위에 형성된 개구들의 제3 세트를 포함한다.
본 개시내용의 일 양태에 따르면, 개구들의 패턴은 제2 수평 방향을 따라 반복될 수 있다. 개구들의 패턴에 대한 반복 단위(RU)에 대응하는 구역이 도 4b, 도 5b, 및 도 6b에 도시되어 있다. 일 실시예에서, 반복 단위(RU)는 메모리 블록에 대응할 수 있다. 따라서, 반복 유닛(RU)에 도시된 패턴은 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 주기적으로 복제될 수 있다. 각각의 반복 유닛(RU)의 구역 내에서, 개구들의 제1 세트는 메모리 어레이 영역(100) 내에 위치된 개구들의 클러스터로서 형성될 수 있다. 각각의 반복 유닛(RU)의 구역 내에서, 개구들의 제2 세트는 계단 영역(300) 내의 반복 유닛(RU)의 중간 부분 내에 위치된 개구들의 클러스터로서 형성될 수 있다. 각각의 반복 유닛(RU)의 구역 내에서, 개구들의 제3 세트는 계단 영역(300) 내의 반복 유닛(RU)의 중간 부분의 양측 상의 에지 부분들에 형성될 수 있다. 일 실시예에서, 개구들의 제3 세트는, 제2 수평 방향(hd2)을 따라 개구들의 제2 세트의 각각의 측에 위치되며 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)을 따라 측방향으로 연장되는 2개의 행들의 개구들로서 형성될 수 있다. 2개의 행들의 개구들은 완전히 반복 단위(RU)의 구역 내에 위치될 수 있거나, 또는 각자의 이웃하는 반복 단위(RU) 내에서 개구들의 행과 병합될 수 있다. 대안적인 실시예에서, 개구들의 제3 세트의 2개 초과의 행들이 형성될 수 있다.
리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B)을 형성한다. 메모리 개구들(49)은 리소그래피 재료 스택 내의 개구들의 제1 세트 아래에 형성된다. 제1 유형 지지 개구들(19A)은 리소그래피 재료 스택 내의 개구들의 제2 세트 아래에 형성된다. 제2 유형 지지 개구들(19B)은 리소그래피 재료 스택 내의 개구들의 제3 세트 아래에 형성된다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하고 비트 라인에 전기적으로 접속되지 않는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은 집합적으로 지지 개구들(19)로 지칭된다. 지지 개구들(19)은 계단 영역(300) 내의 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓인 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 일 실시예에서, 메모리 개구들(49) 및 지지 개구들(19)은 공정중 소스 레벨 재료 층들(10') 내로 수직으로 연장될 수 있다. 예를 들어, 메모리 개구들(49) 및 지지 개구들(19)은 하부 소스 레벨 반도체 층(112)으로 수직으로 연장될 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 표면(8)의 최상단 표면에 그리고/또는 공정중 소스 레벨 재료 층들(10')의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)이 도 4a 및 도 4b에 도시된 제1 레이아웃을 채용하여 형성되는 경우, 제2 유형 지지 개구들(19B)은 제1 유형 지지 개구들(19A)과 거의 동일한 형상 및 동일한 측방향 치수를 가질 수 있다. 예를 들어, 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은, 제2 유형 지지 개구들(19B)의 측방향 치수가 제1 유형 지지 개구들(19A)의 측방향 치수의 100% 내지 150% 범위에 있을 수 있도록 하는, 각자의 원통형 형상을 가질 수 있다. 본 명세서에서 사용되는 바와 같이, 물체의 "측방향 치수"는, 예를 들어 수평 직경과 같은, 물체의 수평 단면도들로부터 생성될 수 있는 모든 가능한 측방향 치수들의 최대치를 지칭한다. 반복 유닛(RU)의 각각의 구역 내에서, 제1 유형 지지 개구들(19A)은 원통형 개구들의 주기적 2차원 어레이로서 형성될 수 있고, 제2 유형 지지 개구들(19B)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제1 수평 방향(hd1)을 따라 원통형 개구들(19A)의 주기적 2차원 어레이와 동일한 피치를 갖는 원통형 개구들의 적어도 2개의 행들로서 형성될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)이 도 5a 및 도 5b에 도시된 제2 레이아웃을 채용하여 형성되는 경우, 제2 유형 지지 개구들(19B)은 제1 유형 지지 개구들(19A)보다 더 큰 측방향 치수(예컨대, 수평 직경)를 가질 수 있다. 예를 들어, 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은, 제2 유형 지지 개구들(19B)의 측방향 치수가 제1 유형 지지 개구들(19A)의 측방향 치수의 150% 내지 400% 범위에 있을 수 있도록 하는, 각자의 원통형 형상을 가질 수 있다. 제1 유형 지지 개구들(19A)과 제2 유형 지지 개구들(19B) 사이의 크기 차이는, 제1 유형 지지 개구들(19A)의 구역들 위에서보다 제2 유형 지지 개구들(19B)의 구역들 위에서 리소그래피 재료 스택 내에 더 큰 개구들을 형성함으로써 유도될 수 있다. 반복 유닛(RU)의 각각의 구역 내에서, 제1 유형 지지 개구들(19A)은 원통형 개구들의 주기적 2차원 어레이로서 형성될 수 있고, 제2 유형 지지 개구들(19B)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 원통형 개구들의 적어도 2개의 행들로서 형성될 수 있다. 제2 유형 지지 개구들(19B)을 포함하는 원통형 개구들의 각각의 행은 제1 수평 방향(hd1)을 따른 원통형 개구들(19A)의 주기적 2차원 어레이로서 피치와 동일한 피치를 가질 수 있거나, 또는 그와 상이한 피치를 가질 수 있다.
메모리 개구들(49) 및 지지 개구들(19)이 도 6a 및 도 6b에 도시된 제3 레이아웃을 채용하여 형성되는 경우, 제2 유형 지지 개구들(19B)은, 제2 수평 방향(hd2)을 따른 제2 유형 지지 개구들(19B)의 폭이 후속적으로 형성될 각각의 후면 트렌치의 폭보다 더 크도록, 제2 수평 방향(hd2)을 따라 세장형일 수 있다. 일 실시예에서, 제2 유형 지지 개구들(19B)의 행은 반복 유닛(RU)들의 이웃하는 쌍들(예컨대, 메모리 블록들의 쌍들) 사이의 경계에서 중심설정될 수 있다. 이 경우, 제2 유형 지지 개구들(19B)의 체적들의 대략 절반은 반복 유닛(RU)들 중 하나의 반복 유닛의 구역 내에 형성될 수 있고, 제2 유형 지지 개구들(19B)의 체적들의 나머지 부분들은 반복 유닛(RU)들 중 인접한 하나의 반복 유닛의 구역 내에 형성될 수 있다. 반복 유닛(RU)의 각각의 구역 내에서, 제1 유형 지지 개구들(19A)은 원통형 개구들의 주기적 2차원 어레이로서 형성될 수 있고, 제2 유형 지지 개구들(19B)의 2개의 행들 내의 제2 유형 지지 개구들(19B)의 각각의 행의 대략 절반은 원통형 개구들의 주기적 2차원 어레이의 주변 영역들을 따라 형성될 수 있다. 제2 유형 지지 개구들(19B)을 포함하는 원통형 개구들의 각각의 행은 제1 수평 방향(hd1)을 따른 원통형 개구들(19A)의 주기적 2차원 어레이로서 피치와 동일한 피치를 가질 수 있거나, 또는 그와 상이한 피치를 가질 수 있다. 제2 수평 방향(hd2)을 따른 각각의 개구(19B)의 폭은 각각의 개구(19A)의 직경보다 더 크다. 그러나, 제1 수평 방향(hd1)을 따른 각각의 개구(19B)의 길이는 각각의 개구(19A)의 직경과 동일하거나 더 클 수 있다.
메모리 개구들(49) 및 지지 개구들(19)의 형성 후, 제1 유형 지지 기둥 구조물들, 제2 유형 지지 기둥 구조물들, 및 메모리 개구 충전 구조물들이 각각 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 내에 형성될 수 있다. 본 개시내용의 다양한 실시예들에 따르면, 제1 유형 지지 기둥 구조물들, 제2 유형 지지 기둥 구조물들, 및 메모리 개구 충전 구조물들을 형성하기 위해 다양한 방법들이 채용될 수 있다. 도 7a 내지 도 7e는 제1 실시예에 따른, 제1 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들을 형성하기 위한 제조 단계들의 시퀀스를 도시한다. 도 8a 내지 도 8e는 제2 실시예에 따른, 제2 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들을 형성하기 위한 제조 단계들의 시퀀스를 도시한다. 도 9a 내지 도 9e는 제3 실시예에 따른, 제3 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들을 형성하기 위한 제조 단계들의 시퀀스를 도시한다. 도 10a 내지 도 10i는 제4 실시예에 따른, 제1 및 제2 구성들의 조합에 따라 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들을 형성하기 위한 제조 단계들의 시퀀스를 도시한다. 도 11a 내지 도 11e는 제5 실시예에 따른, 제1 및 제2 구성들의 대안적인 조합에 따라 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들을 형성하기 위한 제조 단계들의 시퀀스를 도시한다. 도 12a 내지 도 12d는 제1 내지 제5 실시예들에 따른, 지지 기둥 구조물들(19)의 형성 동안 메모리 개구들(49) 내에 메모리 개구 충전 구조물들(58)을 형성하기 위한 제조 단계들의 시퀀스를 도시한다.
도 7a를 참조하면, 예시적인 구조물의 영역이 도 4b의 수직 평면 X - X'를 따라 도시되어 있다. 제1 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들은, 제1 레이아웃으로 배열되는 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)을 포함하는 도 4a 및 도 4b의 예시적인 구조물을 채용하여 형성될 수 있다.
선택적으로, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 각각의 하단에 형성될 수 있다(도 7b에는 도시되지 않음). 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 7b 및 도 12a를 참조하면, 연속적인 차단 유전체 층(blocking dielectric layer)(52L)이 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 각각 내에서 교번하는 스택(32, 42)의 물리적으로 노출된 측벽들 상에 컨포멀하게 형성될 수 있다. 연속적인 차단 유전체 층(52L)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물들의 비제한적 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트들, 이들의 질소-도핑된 화합물들, 이들의 합금들, 및 이들의 스택들을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 펄스형 레이저 증착(PLD), 액적 화학 증착, 또는 이들의 조합에 의해 침착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 알루미늄 산화물을 포함한다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 추가적으로, 연속적인 차단 유전체 층(52L)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 연속적인 차단 유전체 층(52L)의 유전체 반도체 화합물은 저압 화학 기상 증착, 원자층 증착, 또는 이들의 조합과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
마스크 재료 층(213)이 예시적인 구조물 위에 형성될 수 있고, 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 리소그래피 방식으로 패턴화될 수 있다. 마스크 재료 층(213)은 연속적인 차단 유전체 층(52L)의 재료에 대해 선택적으로 후속적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 마스크 재료 층(213)은 비정질 탄소, 다이아몬드-유사 탄소, 반도체 재료(예컨대, 실리콘 또는 실리콘-게르마늄 합금), 및/또는 중합체 재료(예컨대, 포토레지스트)를 포함할 수 있다. 대안적으로, 후속 층들이 실온 또는 실온에 가까운 온도에서 마스크 위에 침착되는 경우(예컨대, 극저온 침착을 사용하여), 포토레지스트는 마스크 재료 층(213)으로서 사용될 수 있다. 마스크 재료 층(213)의 재료는 지지 개구들(19) 및 메모리 개구들(49)의 체적들 내에 공극들이 형성되도록 이방성으로 침착될 수 있다. 마스크 재료 층(213)은, 예를 들어, 포토레지스트 재료 층이 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 포토레지스트 재료 층(도시되지 않음)을 적용하고 리소그래피 방식으로 패턴화함으로써, 그리고 에칭 공정(등방성 에칭 공정 또는 이방성 에칭 공정을 채용할 수 있음)을 채용하여 마스크 재료 층(213)의 마스킹되지 않은 부분들을 에칭하는 에칭 공정을 수행함으로써, 패턴화될 수 있다. 패턴화된 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 대안적으로, 마스크 재료 층(213)은 위에서 언급된 바와 같이 포토레지스트 층을 포함할 수 있다. 그러한 경우, 에칭 공정은 생략된다. 따라서, 메모리 개구들(49) 및 제1 유형 지지 개구들(19A)은 제2 유형 지지 개구들(19B)을 덮지 않으면서 마스크 재료 층(213)으로 덮일 수 있다.
도 7c를 참조하면, 실리콘 산화물 라이너 층(53L)이 선택적으로 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 예를 들어, 실리콘 산화물 라이너 층(53L)은 저온 산화물 재료를 포함할 수 있으며, 이는 섭씨 350도 내지 섭씨 500도 범위의 온도에서 화학 기상 증착에 의해 침착된 실리콘 산화물 재료이다.
유전체 충전 재료 층(24L)은, 실리콘 산화물 라이너 층(53L) 위에서(존재하는 경우) 또는 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에서 직접(실리콘 산화물 라이너 층(53L)이 생략된 경우), 제2 유형 지지 개구들(19B) 내에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 유전체 충전 재료 층(24L)은 컨포멀하게 침착될 수 있는 유전체 충전 재료를 포함한다. 예를 들어, 유전체 충전 재료 층(24L)은 도핑되지 않은 실리케이트 유리, 보로실리케이트 유리, 포스포실리케이트 유리, 보로포스포실리케이트 유리, 유기실리케이트 유리, 또는 이들의 조합을 포함할 수 있다.
도 7d를 참조하면, 역-단차형 유전체 재료 부분(65)의 상단 표면 및 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 위치되는 유전체 충전 재료 층(24L) 및 선택적 실리콘 산화물 라이너 층(53L)의 부분들을 제거하기 위해 에칭 백 공정이 수행될 수 있다. 에칭 백 공정은 습식 에칭 공정과 같은 등방성 에칭 공정을 포함할 수 있다. 예를 들어, 유전체 충전 재료 층(24L)이 도핑되지 않은 실리케이트 유리, 보로실리케이트 유리, 포스포실리케이트 유리, 보로포스포실리케이트 유리, 유기실리케이트 유리, 또는 이들의 조합과 같은 유전체 충전 재료를 포함하는 경우, 희석 불화수소산을 채용하는 습식 에칭 공정이 유전체 충전 재료 층(24L)을 등방성으로 리세스하는 데 채용될 수 있다. 유전체 충전 재료 층(24L)이 실리콘 산화물 라이너 층(53L)의 재료보다 희석 불화수소산에서 더 높은 에칭 속도를 갖는 실리케이트 유리 재료를 포함하는 경우, 실리콘 산화물 라이너 층(53L)이 에칭 정지 구조물로서 채용될 수 있다. 역-단차형 유전체 재료 부분(65)의 상단 표면 및 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 놓이는 실리콘 산화물 라이너 층(53L)의 부분들은 오버에칭 프로세스를 공정을 채용하여 후속적으로 제거될 수 있다. 일반적으로, 제2 유형 지지 개구들(19B) 외부에 위치된 유전체 충전 재료 층(24L)의 부분들은 에칭 백 공정에 의해 제거될 수 있다.
제2 유형 지지 개구(19B) 내에 남아있는 연속적인 차단 유전체 층(52L)의 각각의 나머지 부분은 더미 차단 유전체 층(52')을 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 실리콘 산화물 라이너 층(53L)의 각각의 나머지 부분은 실리콘 산화물 라이너(53)를 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 유전체 충전 재료 층(24L)의 각각의 나머지 부분은 유전체 충전 재료 부분(24)을 구성하며, 이는 원통형 측벽을 갖는 유전체 기둥 구조물일 수 있다. 선택적 유전체 라이너(51), 더미 차단 유전체 층(52'), 선택적 실리콘 산화물 라이너(53), 및 유전체 충전 재료 부분(24)의 각각의 인접한 조합은 제2 유형 지지 개구(19B)에 위치된 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물(20)을 구성한다.
도 7e를 참조하면, 마스크 재료 층(213)은 실리콘 산화물 라이너 층(53L)(존재하는 경우) 또는 연속적인 차단 유전체 층(52L)(실리콘 산화물 라이너 층(53L)이 생략된 경우)의 재료, 유전체 충전 재료 부분(24), 및 역-단차형 유전체 재료 부분(65)에 대해 선택적으로 제거될 수 있다. 예를 들어, 마스크 재료 층(213)은 애싱 공정을 채용하여 제거될 수 있다.
도 12b에 도시된 바와 같이, 재료 층들의 층 스택이 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 재료 층들의 층 스택은, 예를 들어, 연속적인 메모리 재료 층(54), 선택적 유전체 라이너(예컨대, 터널링 유전체 층)(56), 및 반도체 채널 재료 층(60L)을 포함할 수 있다.
도 12c에 도시된 바와 같이, 유전체 코어(62)가 메모리 개구들(49) 각각 내에 그리고 제1 유형 지지 개구들(19A) 각각 내에 형성될 수 있다. 유전체 코어(62)는 선택적 에칭에 의해 리세스된다.
도 7e 및 도 12d를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어들(62) 위에 놓인 공동들 내에 침착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 놓인 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 유전체 라이너(56), 메모리 재료 층(54), 및 연속적인 차단 유전체 층(52L)의 부분들은 반응성 이온 에칭(RIE), 화학 건식 에칭(CDE), 또는 다른 적합한 건식 에칭 방법과 같은 에칭 백에 의해 제거될 수 있다. 제2 전도성 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다.
메모리 개구(49) 내에 남아있는 연속적인 유전체 층(52L), 연속적인 메모리 재료 층(54), 및 선택적 유전체 라이너 층(56)의 나머지 부분들의 각각의 연속적인 조합은 도 12d에 도시된 바와 같이 메모리 필름(50)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 연속적인 차단 유전체 층(52), 연속적인 메모리 재료 층(54), 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 도 7e에 도시된 바와 같이 더미 메모리 필름(50')을 구성한다. 메모리 개구(49) 내에 남아있는 반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 반도체 채널 재료 층(60L)의 각각의 나머지 부분은 더미 수직 반도체 채널(60')을 구성한다. 메모리 개구 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 유형 지지 개구들(19A) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 더미 드레인 영역(63')을 구성한다. 일반적으로, "더미" 요소는 전기적으로 활성이 아니고, 전기적으로 플로팅하며 비트 라인에 전기적으로 접속되지 않은 요소를 지칭한다.
메모리 개구(49)를 충전하는 재료 부분들의 각각의 인접한 세트는, 도 12d에 도시된 바와 같이, 메모리 개구 충전 구조물(58)을 구성한다. 제1 유형 지지 개구(19A)를 충전하는 재료 부분들의 각각의 인접한 세트는 제1 유형 지지 기둥 구조물(22)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 복합 지지 기둥 구조물이다. 제2 유형 지지 개구(19B)를 충전하는 재료 부분들의 각각의 연속적인 세트는 제2 유형 지지 기둥 구조물(20)을 구성하며, 이는 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물이지만, 반도체 재료를 배제할 수 있다. 지지 기둥 구조물들은 비트 라인들에 전기적으로 접속되지 않는다.
선택적으로, 유전체 지지 기둥 구조물들(즉, 제2 유형 지지 기둥 구조물들(20)) 및 복합 지지 기둥 구조물들(즉, 제1 유형 지지 기둥 구조물들(22)) 각각은, 교번하는 스택(32, 42) 아래에 놓이고 공정중 소스 레벨 재료 층들(10') 내에 매립되고 그와 접촉하는 각자의 유전체 라이너(51)를 포함한다.
도 8a를 참조하면, 예시적인 구조물의 영역이 도 5b의 수직 평면 X - X'를 따라 도시되어 있다. 제2 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들은, 제2 레이아웃으로 배열되는 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)을 포함하는 도 5a 및 도 5b의 예시적인 구조물을 채용하여 형성될 수 있다. 제2 유형 지지 개구들(19B)은 제1 유형 지지 개구들(19A)보다 더 큰 측방향 치수를 가질 수 있다. 선택적으로, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49)의 각각의 하단에 형성될 수 있다. 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 8b를 참조하면, 연속적인 차단 유전체 층(52L)이 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 각각 내에서 교번하는 스택(32, 42)의 물리적으로 노출된 측벽들 상에 컨포멀하게 형성될 수 있다(도 7b에 도시되지 않음). 도 7b의 처리 단계들은 연속적인 차단 유전체 층(52L)을 형성하기 위해 수행될 수 있다.
마스크 재료 층(213)이 예시적인 구조물 위에 형성될 수 있고, 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 리소그래피 방식으로 패턴화될 수 있다. 도 7b의 처리 단계들은 마스크 재료 층(213)을 형성하기 위해 채용될 수 있다.
도 8c를 참조하면, 실리콘 산화물 라이너 층(53L)이 선택적으로 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 유전체 충전 재료 층(24L)은, 실리콘 산화물 라이너 층(53L) 위에서(존재하는 경우) 또는 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에서 직접(실리콘 산화물 라이너 층(53L)이 채용되지 않은 경우), 제2 유형 지지 개구들(19B) 내에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 도 7c의 처리 단계들이 채용될 수 있다.
도 8d를 참조하면, 역-단차형 유전체 재료 부분(65)의 상단 표면 및 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 위치되는 유전체 충전 재료 층(24L) 및 선택적 실리콘 산화물 라이너 층(53L)의 부분들을 제거하기 위해 에칭 백 공정이 수행될 수 있다. 도 7d의 처리 단계들이 수행될 수 있다.
제1 유형 지지 개구들(19A) 또는 제2 유형 지지 개구들(19B) 내에 남아있는 연속적인 차단 유전체 층(52L)의 각각의 나머지 부분은 더미 차단 유전체 층(52')을 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 실리콘 산화물 라이너 층(53L)의 각각의 나머지 부분은 실리콘 산화물 라이너(53)를 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 유전체 충전 재료 층(24L)의 각각의 나머지 부분은 유전체 충전 재료 부분(24)을 구성하며, 이는 원통형 측벽을 갖는 유전체 기둥 구조물일 수 있다. 선택적 유전체 라이너(51), 더미 차단 유전체 층(52'), 선택적 실리콘 산화물 라이너(53), 및 유전체 충전 재료 부분(24)의 각각의 인접한 조합은 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물(20)을 구성한다.
도 8e를 참조하면, 도 7e의 처리 단계들이 수행되어, 메모리 개구 충전 구조물들(58)(도 12d에 도시됨), 제1 유형 지지 기둥 구조물들(22)(이는 복합 지지 기둥 구조물들임), 및 제2 유형 지지 기둥 구조물들(20)(이는 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물들임)을 형성할 수 있다. 선택적으로, 유전체 지지 기둥 구조물들(즉, 제2 유형 지지 기둥 구조물들(20)) 및 복합 지지 기둥 구조물들(즉, 제1 유형 지지 기둥 구조물들(22)) 각각은, 교번하는 스택(32, 42) 아래에 놓이고 공정중 소스 레벨 재료 층들(10') 내에 매립되고 그와 접촉하는 각자의 유전체 라이너(51)를 포함한다.
도 9a를 참조하면, 예시적인 구조물의 영역이 도 6b의 수직 평면 X - X'를 따라 도시되어 있다. 제3 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들은, 제3 레이아웃으로 배열되는 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)을 포함하는 도 6a 및 도 6b의 예시적인 구조물을 채용하여 형성될 수 있다. 제2 유형 지지 개구들(19B)은 제2 수평 방향(hd2)을 따라 세장형일 수 있다. 제2 수평 방향(hd2)을 따른 각각의 제2 유형 지지 개구(19B)의 측방향 치수의 비는, 제1 수평 방향(hd1)을 따른 각자의 제2 유형 지지 개구(19B)의 측방향 치수의 2배 내지 제1 수평 방향(hd1)을 따른 각자의 제2 유형 지지 개구(19B)의 측방향 치수의 20배의 범위일 수 있다.
선택적으로, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49)의 각각의 하단에 형성될 수 있다. 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 9b를 참조하면, 연속적인 차단 유전체 층(52L)이 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 각각 내에서 교번하는 스택(32, 42)의 물리적으로 노출된 측벽들 상에 컨포멀하게 형성될 수 있다. 도 7b의 처리 단계들은 연속적인 차단 유전체 층(52L)을 형성하기 위해 수행될 수 있다.
마스크 재료 층(213)이 예시적인 구조물 위에 형성될 수 있고, 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 리소그래피 방식으로 패턴화될 수 있다. 도 7b의 처리 단계들은 마스크 재료 층(213)을 형성하기 위해 채용될 수 있다.
도 9c를 참조하면, 실리콘 산화물 라이너 층(53L)이 선택적으로 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 유전체 충전 재료 층(24L)은, 실리콘 산화물 라이너 층(53L) 위에서(존재하는 경우) 또는 연속적인 차단 유전체 층(52L)의 물리적으로 노출된 표면들 상에서 직접(실리콘 산화물 라이너 층(53L)이 채용되지 않은 경우), 제2 유형 지지 개구들(19B) 내에 그리고 마스크 재료 층(213) 위에 침착될 수 있다. 도 7c의 처리 단계들이 채용될 수 있다.
도 9d를 참조하면, 역-단차형 유전체 재료 부분(65)의 상단 표면 및 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 위치되는 유전체 충전 재료 층(24L) 및 선택적 실리콘 산화물 라이너 층(53L)의 부분들을 제거하기 위해 에칭 백 공정이 수행될 수 있다. 도 7d의 처리 단계들이 수행될 수 있다.
제1 유형 지지 개구들(19A) 또는 제2 유형 지지 개구들(19B) 내에 남아있는 연속적인 차단 유전체 층(52L)의 각각의 나머지 부분은 더미 차단 유전체 층(52')을 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 실리콘 산화물 라이너 층(53L)의 각각의 나머지 부분은 실리콘 산화물 라이너(53)를 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 유전체 충전 재료 층(24L)의 각각의 나머지 부분은 유전체 충전 재료 부분(24)을 구성하며, 이는 제2 수평 방향(hd2)을 따른 2개의 평면형 측벽들 및 제1 수평 방향(hd1)을 따른 만곡된 볼록 측벽들을 갖는 세장형 유전체 기둥 구조물일 수 있다. 선택적 유전체 라이너(51), 더미 차단 유전체 층(52'), 선택적 실리콘 산화물 라이너(53), 및 유전체 충전 재료 부분(24)의 각각의 인접한 조합은 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물(20)을 구성한다.
도 9e를 참조하면, 도 7e의 처리 단계들이 수행되어, 메모리 개구 충전 구조물들(58)(도 12d에 도시됨), 제1 유형 지지 기둥 구조물들(22)(이는 복합 지지 기둥 구조물들임), 및 제2 유형 지지 기둥 구조물들(20)(이는 복수의 유전체 재료들과 같은 적어도 하나의 유전체 재료로 이루어진 유전체 지지 기둥 구조물들임)을 형성할 수 있다. 선택적으로, 유전체 지지 기둥 구조물들(즉, 제2 유형 지지 기둥 구조물들(20)) 및 복합 지지 기둥 구조물들(즉, 제1 유형 지지 기둥 구조물들(22)) 각각은, 교번하는 스택(32, 42) 아래에 놓이고 공정중 소스 레벨 재료 층들(10') 내에 매립되고 그와 접촉하는 각자의 유전체 라이너(51)를 포함한다.
도 7a 내지 도 7e, 도 8a 내지 도 8e, 도 9a 내지 도 9e, 및 도 12d를 집합적으로 참조하면, 메모리 개구 충전 구조물들(58), 유전체 지지 기둥 구조물들(제2 유형 지지 기둥 구조물들(20)을 포함함), 및 복합 지지 기둥 구조물들(제1 유형 지지 기둥 구조물들(22)을 포함함)이 각각 메모리 개구들(49), 제2 유형 지지 개구들(19B), 및 제1 유형 지지 개구들(19A) 내에 형성될 수 있다. 메모리 재료 층 및 반도체 채널 재료 층을 포함하는 재료 층들은 메모리 개구 충전 구조물들(58) 및 복합 지지 기둥 구조물들(22)의 형성 동안 침착 및 평탄화될 수 있다.
메모리 개구 충전 구조물들(58)은 각자의 메모리 개구(49) 내에 형성될 수 있고, 메모리 어레이 영역(100) 내의 교번하는 스택(32, 42)을 통해 수직으로 연장될 수 있다. 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60), 및 적어도 메모리 재료 층(54)을 포함하는 각자의 메모리 필름(50)을 포함한다. 유전체 지지 기둥 구조물들(제2 유형 지지 기둥 구조물들(20)을 포함함)은 계단 영역(300)에 위치될 수 있고, 교번하는 스택(32, 42)을 통해 수직으로 연장될 수 있으며, 내부에 어떠한 반도체 재료도 없을 수 있다. 복합 지지 기둥 구조물들(제1 유형 지지 기둥 구조물들(22)을 포함함)은 계단 영역(300)에 위치될 수 있고, 교번하는 스택(32, 42)을 통해 수직으로 연장될 수 있다. 복합 지지 기둥 구조물들 각각은 수직 반도체 채널들(60)과 동일한 재료를 포함하는 더미 수직 반도체 채널(60')을 포함한다.
일 실시예에서, 메모리 재료 층들(50) 각각은 각자의 메모리 재료 층(54)을 포함하고, 복합 지지 기둥 구조물들 각각은 각자의 더미 메모리 재료 층을 포함한다. 일 실시예에서, 유전체 지지 기둥 구조물들은 메모리 재료가 없다.
도 10a를 참조하면, 예시적인 구조물의 영역이 도 4b 또는 도 5b의 수직 평면 X - X'를 따라 도시되어 있다. 제4 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들은 도 4a 및 도 4b의 예시적인 구조물을 채용하거나, 도 5a 및 도 5b의 구조물을 채용하여 형성될 수 있다. 따라서, 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은 도 4a 및 도 4b에 도시된 제1 레이아웃으로 또는 도 5a 및 도 5b에 도시된 제2 레이아웃으로 배열될 수 있다. 바람직하게는, 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은 도 4a 및 도 4b에 도시된 제1 레이아웃으로 배열된다.
선택적으로, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49)의 각각의 하단에 형성될 수 있다. 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 10b를 참조하면, 적어도 하나의 커버 재료 층(171, 173)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 내에 컨포멀하게 침착될 수 있다. 일 실시예에서, 적어도 하나의 커버 재료 층(171, 173)은 제1 커버 재료 층(171) 및 제2 커버 재료 층(173)을 포함할 수 있다. 일 실시예에서, 제1 커버 재료 층(171)은 비정질 실리콘과 같은 반도체 재료를 포함할 수 있고, 제2 커버 재료 층(173)은 실리콘 산화물과 같은 유전체 재료를 포함할 수 있다. 일반적으로, 적어도 하나의 커버 재료 층(171, 173)의 재료(들)는 적어도 하나의 커버 재료 층(171, 173)이 후속 에칭 공정들에서 각자의 에칭 정지 층으로서 기능할 수 있도록 선택될 수 있다.
도 10c를 참조하면, 마스크 재료 층(213)이 예시적인 구조물 위에 형성될 수 있고, 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 리소그래피 방식으로 패턴화될 수 있다. 도 7b의 처리 단계들은 마스크 재료 층(213)을 형성하기 위해 채용될 수 있다.
습식 에칭 공정과 같은 등방성 에칭 공정이 제2 커버 재료 층(173)의 물리적으로 노출된 부분들(존재하는 경우)을 제거하기 위해 수행될 수 있다. 예를 들어, 제2 커버 재료 층(173)이 실리콘 산화물을 포함하는 경우, 불화수소산을 채용하는 습식 에칭 공정이, 제1 커버 재료 층(171)에 대해 선택적으로 제2 커버 재료 층의 마스킹되지 않은 부분들을 제거하기 위해 수행될 수 있다.
도 10d를 참조하면, 마스크 재료 층(213)은, 예를 들어, 제2 커버 재료 층(173) 및 제1 희생 커버 재료 층(171)의 재료에 대해 선택적으로 애싱함으로써 제거될 수 있다. 이어서, 습식 에칭 공정과 같은 등방성 에칭 공정이 수행되어, 제2 커버 재료 층(173), 절연 층(32), 희생 재료 층(42), 및 역-단차형 유전체 재료 부분(65)의 재료들에 대해 선택적으로 제1 커버 재료 층(171)의 마스킹되지 않은 부분들을 제거할 수 있다. 예를 들어, 제1 커버 재료 층(171)이 비정질 실리콘을 포함하는 경우, 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 제1 커버 재료 층(171)의 물리적으로 노출된 부분들을 제거하는 데 사용될 수 있다. 절연 층들(32) 및 희생 재료 층들(42)의 측벽들은 제2 유형 지지 개구들(19B) 각각 주위에서 물리적으로 노출될 수 있다. 나머지 제2 커버 재료 층(173)은 제1 유형 지지 개구들(19A) 및 메모리 개구들(49)에서 제1 커버 재료 층(171)을 덮어서, 적어도 하나의 커버 재료 층(171, 173)이 제1 유형 지지 개구들(19A) 및 메모리 개구들(49)로부터 제거되지 않도록 한다.
도 10e를 참조하면, 적어도 하나의 등방성 에칭 공정이 수행되어, 제2 유형 지지 개구들(19B) 각각 주위의 절연 층들(32) 및 희생 재료 층들(42)을 등방성으로 리세스할 수 있다. 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65)은 절연 층들(32) 및 희생 재료 층들(42)의 등방성 리세싱 동안 부수적으로 리세스될 수 있다. 제2 유형 지지 개구들(19B)은 교번하는 스택(32, 42)의 레벨들에서 측방향으로 확장되는 반면, 제1 유형 지지 개구들(19A) 및 메모리 개구들(49)의 측벽들은 커버 재료 층(예컨대, 적어도 하나의 커버 재료 층(171, 173))으로 덮여 있고 리세스되지 않는다. 예시적인 예에서, 절연 층들(32), 절연 캡 층(70), 및 역-단차형 유전체 재료 부분(65)이 실리콘 산화물을 포함하고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 희석 불화수소산을 채용하는 제1 습식 에칭 공정이 수행되어 절연 층들(32), 절연 캡 층(70), 및 역-단차형 유전체 재료 부분(65)을 등방성으로 리세스할 수 있고, 고온 인산을 채용하는 제2 습식 에칭 공정이 수행되어 희생 재료 층들(42)을 등방성으로 리세스할 수 있다. 예시적인 예에서, 제1 습식 에칭 공정의 리세스 거리는 5 nm 내지 100 nm 범위일 수 있고, 제2 습식 에칭 공정의 리세스 거리는 5 nm 내지 100 nm 범위일 수 있지만, 더 작은 리세스 거리 및 더 큰 리세스 거리도 채용될 수 있다.
제2 커버 재료 층(173)이 실리콘 산화물을 포함하는 경우, 그것은, 도 10e에 도시된 바와 같이, 제1 습식 에칭 공정 동안 부수적으로 에칭될 수 있다. 그러나, 제1 커버 재료 층(171)은 제1 유형 지지 개구들(19A) 및 메모리 개구들(49)의 측벽들 상에 남아있고, 제1 및 제2 습식 에칭 공정들 동안 측벽들이 리세스되는 것을 방지한다.
공정중 소스 레벨 재료 층들(10')의 상단 표면을 포함하는 수평 평면 위에 놓인 각각의 제2 유형 지지 개구들(19B)의 상부 부분은 공정중 소스 레벨 재료 층들(10')의 상단 표면을 포함하는 수평 평면 아래에 있는 각자의 제2 유형 지지 개구들(19B)의 하부 부분보다 더 큰 측방향 범위를 가질 수 있다. 일 실시예에서, 제2 유형 지지 개구들(19B)은 교번하는 스택(32, 42)의 레벨들에서 측방향으로 확장되고, 공정중 소스 레벨 재료 층들(10')의 레벨에서 측방향으로 확장되지 않는데, 이는 습식 에칭 공정들 둘 모두가 공정중 소스 레벨 재료 층들(10')의 반도체 재료(예컨대, 실리콘)에 대해 선택적이지 않기 때문이다.
도 10f를 참조하면, 실리콘 산화물과 같은 유전체 재료를 포함하는 유전체 스페이서 재료 층(140L)이 컨포멀 침착 공정에 의해 제2 유형 지지 개구들(19B), 제1 유형 지지 개구들(19A), 및 메모리 개구들(49) 각각의 주변 부분들 내에 침착될 수 있다. 유전체 스페이서 재료 층(140L)의 두께는 제2 유형 지지 개구들(19B), 제1 유형 지지 개구들(19A), 및 메모리 개구들(49) 각각 내에 충전되지 않은 공동이 존재하도록 선택될 수 있다. 일 실시예에서, 유전체 스페이서 재료 층(140L)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 실리케이트 유리 재료를 포함한다. 유전체 스페이서 재료 층(140L)의 두께는 5 nm 내지 100 nm, 예컨대, 10 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 10g를 참조하면, 마스크 재료 층(217)이 예시적인 구조물 위에 형성될 수 있고, 제1 유형 지지 개구들(19A) 또는 메모리 개구들(49)을 덮지 않으면서 제2 유형 지지 개구들(19B) 각각을 덮도록 리소그래피 방식으로 패턴화될 수 있다. 마스크 재료 층(217)은 유전체 스페이서 재료 층(140L) 및 교번하는 스택(32, 42)의 재료에 대해 선택적으로 후속적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 마스크 재료 층(217)은 비정질 탄소, 다이아몬드-유사 탄소, 반도체 재료(예컨대, 실리콘 또는 실리콘-게르마늄 합금), 또는 중합체 재료(예컨대, 포토레지스트)를 포함할 수 있다. 마스크 재료 층(217)의 재료는 제2 유형 지지 개구들(19B)의 체적들 내에 공극들이 형성되도록 이방성으로 침착될 수 있다. 마스크 재료 층(217)은, 예를 들어, 포토레지스트 재료 층이 제2 유형 지지 개구들(19B)을 덮고 제1 유형 지지 개구들(19A)을 덮지 않도록 포토레지스트 재료 층(도시되지 않음)을 적용하고 리소그래피 방식으로 패턴화함으로써, 그리고 에칭 공정(등방성 에칭 공정 또는 이방성 에칭 공정을 채용할 수 있음)을 채용하여 마스크 재료 층(217)의 마스킹되지 않은 부분들을 에칭하는 에칭 공정을 수행함으로써, 패턴화될 수 있다. 패턴화된 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 마스크 재료 층(217)이 포토레지스트를 포함하는 경우, 에칭 및 애싱 공정들은 생략될 수 있다. 따라서, 제2 유형 지지 개구들(19B)은 메모리 개구들(49) 및 제1 유형 지지 개구들(19A)을 덮지 않으면서 마스크 재료 층(217)으로 덮일 수 있다.
에칭 공정은 마스크 재료 층(217)에 의해 마스킹되지 않은 유전체 스페이서 재료 층(140L)의 부분들을 에칭하기 위해 수행될 수 있다. 예를 들어, 제1 유형 지지 개구들(19A) 내로부터 그리고 메모리 개구들(49) 내로부터 제1 커버 재료 층(171)에 대해 선택적으로 유전체 스페이서 재료 층(140L)의 마스킹되지 않은 부분들을 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 제2 유형 지지 개구들(19B)은 유전체 스페이서 재료 층(140L)의 나머지 부분을 포함하며, 이는 이하에서 유전체 스페이서 재료 층(140)으로 지칭된다.
일반적으로, 유전체 스페이서 재료가 제2 유형 지지 개구들(19B) 내에 존재하고 메모리 개구들(49) 및 제1 유형 지지 개구들(49A) 내에 존재하지 않도록 유전체 스페이서 재료를 침착 및 패턴화함으로써, 적어도 하나의 각자의 유전체 스페이서 재료 부분(이는 유전체 스페이서 재료 층(140)을 포함할 수 있음)이 제2 유형 지지 개구들(19B) 각각 내에 형성될 수 있다.
유전체 스페이서 재료 층(140)은 교번하는 스택(32, 42)을 통해 그리고 공정중 소스 레벨 재료 층들(10') 내로 연속적으로 수직으로 연장된다. 유전체 스페이서 재료 층(140)은 공정중 소스 레벨 재료 층들(10') 내에서 반도체 재료 층들 내로 돌출되는 하향 돌출 부분을 포함한다. 유전체 스페이서 재료 층(140)의 각각의 하향 돌출 부분은 교번하는 스택(32, 42)을 통해 수직으로 연장되는 유전체 스페이서 재료 층(140)의 위에 놓인 부분보다 더 측방향 범위를 갖는다.
도 10h를 참조하면, 마스크 재료 층(217)은, 예를 들어, 애싱 또는 선택적 에칭에 의해, 유전체 스페이서 재료 층(140)의 재료에 대해 선택적으로 제거될 수 있다. 이어서, 제1 커버 재료 층(171)은 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에칭 공정과 같은 선택적 등방성 에칭 공정을 수행함으로써 교번하는 스택(32, 42) 및 유전체 스페이서 재료 층(140)의 재료들에 대해 선택적으로 제거될 수 있다.
도 10i를 참조하면, 재료 층들의 층 스택이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 재료 층들의 층 스택은 예를 들어, 도 12b에 도시된 바와 같이, 연속적인 차단 유전체 층(52L), 연속적인 메모리 재료 층(54), 선택적 유전체 라이너(56), 및 반도체 채널 재료 층(60L)을 포함할 수 있다. 후속적으로, 도 12c에 도시된 바와 같이, 유전체 코어(62)가 메모리 개구들(49) 각각 내에, 제1 유형 지지 개구들(19A) 각각 내에, 그리고 제2 유형 지지 개구들(19B) 각각 내에 형성될 수 있다. 이어서 유전체 코어(62)는 리세스된다. 도핑된 반도체 재료가 각각의 유전체 코어(62) 위에 침착될 수 있고, 도 10i 및 도 12d에 도시된 바와 같이, 반응성 이온 에칭(RIE), 화학 건식 에칭(CDE), 또는 다른 적합한 건식 에칭 방법 평탄화 공정과 같은 에칭 백에 의해 재료 층들의 층 스택 및 도핑된 반도체 재료의 잉여 부분들이 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다.
메모리 개구 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은, 도 12d에 도시된 바와 같이, 메모리 필름(50)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 제1 더미 메모리 필름(50')을 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 제2 더미 메모리 필름(150)을 구성한다.
메모리 개구 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 제1 더미 수직 반도체 채널(60')을 구성한다. 제2 유형 지지 개구(19A) 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 제2 더미 수직 반도체 채널(160)을 구성한다.
메모리 개구 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 유형 지지 개구들(19A) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 제1 더미 드레인 영역(63')을 구성한다. 제2 유형 지지 개구들(19B) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 제2 더미 드레인 영역(163)을 구성한다.
메모리 개구(49)를 충전하는 재료 부분들의 각각의 인접한 세트는 메모리 개구 충전 구조물(58)을 구성한다. 제1 유형 지지 개구(19A)를 충전하는 재료 부분들의 각각의 인접한 세트는 제1 유형 지지 기둥 구조물(22)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 복합 지지 기둥 구조물이다. 제2 유형 지지 개구(19B)를 충전하는 재료 부분들의 각각의 연속적인 세트는 제2 유형 지지 기둥 구조물(20B)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 다른 복합 지지 기둥 구조물이다.
제1 실시예의 예시적인 구조물의 제4 구성 내에서, 메모리 개구 충전 구조물들(58), 제1 유형 지지 기둥 구조물들(22), 및 제2 유형 지지 기둥 구조물들(20B)은, 메모리 개구들(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B)의 나머지 체적들 내에 메모리 필름(50, 50', 150') 및 반도체 채널 재료 층(60L)을 포함하는 재료 층들을 침착시키고 그리고 재료 층들을 평탄화함으로써, 메모리 개구(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B)에 각각 형성될 수 있다.
도 11a를 참조하면, 예시적인 구조물의 영역이 도 4b 또는 도 5b의 수직 평면 X - X'를 따라 도시되어 있다. 제5 구성의 제1 유형 지지 기둥 구조물들 및 제2 유형 지지 기둥 구조물들은 도 4a 및 도 4b의 예시적인 구조물을 채용하거나, 도 5a 및 도 5b의 구조물을 채용하여 형성될 수 있다. 따라서, 제1 유형 지지 개구들(19A) 및 제2 유형 지지 개구들(19B)은 도 4a 및 도 4b에 도시된 제1 레이아웃으로 또는 도 5a 및 도 5b에 도시된 제2 레이아웃으로 배열될 수 있다.
선택적으로, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들(49)의 각각의 하단에 형성될 수 있다. 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 11b를 참조하면, 커버 재료 층이 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 위에 형성될 수 있다. 예를 들어, 커버 재료 층은, 도 7b와 관련하여 전술한 바와 같이, 예시적인 구조물 위에 침착되고 제1 유형 지지 개구들(19A) 및 메모리 개구들(49) 각각을 덮고 제2 유형 지지 개구들(19B)을 덮지 않도록 리소그래피 방식으로 패턴화되는, 마스크 재료 층(213)을 포함할 수 있다. 따라서, 메모리 개구들(49) 및 제1 유형 지지 개구들(19A)은 제2 유형 지지 개구들(19B)을 덮지 않으면서 마스크 재료 층(213)으로 덮일 수 있다.
희생 재료 층들(42)은 제2 유형 지지 개구들(19B) 각각 주위에서 측방향으로 리세스되는 반면, 메모리 개구들(49) 및 제1 유형 지지 개구들(19A)은 마스크 재료 층(213)과 같은 커버 재료 층으로 덮일 수 있다. 예시적인 예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있으며, 고온 인산을 채용하는 습식 에칭 공정이 수행되어, 제2 유형 지지 개구들(19B) 각각 주위의 절연 층들(32)에 대해 선택적으로 희생 재료 층들(42)의 측벽들을 측방향으로 리세스할 수 있다. 제2 유형 지지 개구(19B)는 등방성 에칭 공정 후에 원통형 공동에 인접한 환형 공동들(119)의 수직 스택을 포함할 수 있다.
도 11c를 참조하면, 실리콘 산화물과 같은 유전체 재료를 포함하는 유전체 스페이서 재료 층(130L)이 제2 유형 지지 개구들(19B) 각각의 주변 부분들 내에 그리고 커버 재료 층(예컨대 마스크 재료 층(213)) 위에 침착될 수 있다. 유전체 스페이서 재료 층(130L)의 두께는 각각의 희생 재료 층(42)의 두께의 1/2보다 커서, 유전체 스페이서 재료 층(130L)이 환형 공동들(119)을 완전히 충전하도록 한다. 일 실시예에서, 유전체 스페이서 재료 층(130L)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 실리케이트 유리 재료를 포함한다. 유전체 스페이서 재료 층(130L)의 두께는 5 nm 내지 100 nm, 예컨대, 10 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일반적으로, 유전체 스페이서 재료 층(130L)은 제2 유형 지지 개구들(19B) 각각 주위에서 희생 재료 층들(42)을 측방향으로 리세스함으로써 형성된 환형 공동들(119)의 체적들 내에 컨포멀하게 침착될 수 있다.
도 11d를 참조하면, 희생 재료 층들(42)을 측방향으로 리세스함으로써 형성된 환형 공동들(119)의 체적들 외부에 위치된 유전체 스페이서 재료 층(130L)의 부분들이 제2 유형 지지 개구들(19B) 각각 주위에서 에칭될 수 있다. 유전체 스페이서 재료 층(130L) 은 등방성 에칭 공정을 포함할 수 있는 에칭 공정에 의해 에칭 백될 수 있다. 예시적인 예에서, 유전체 스페이서 재료 층(130L)이 실리콘 산화물을 포함하는 경우, 불화수소산을 채용하는 습식 에칭 공정이 수행되어, 도 11b의 처리 단계들에서 형성된 바와 같이 제2 유형 지지 개구들(19B)의 환형 공동들 외부에 위치된 유전체 스페이서 재료 층(130L)의 부분들을 등방성으로 에칭할 수 있다. 제2 유형 지지 개구들(19B)의 하단에 위치된 유전체 라이너들(51)은 환형 공동들의 수직 스택들 외부에 위치된 유전체 스페이서 재료 층(130L)의 부분들을 제거하기 위해 채용된 에칭 백 공정 동안 부수적으로 제거될 수 있거나, 그렇지 않을 수 있다.
유전체 스페이서 재료 층(130L)의 나머지 부분들은 유전체 스페이서 핀들(130)의 수직 스택들을 포함한다. 일반적으로, 유전체 스페이서 재료가 제2 유형 지지 개구들(19B) 내에 존재하고 메모리 개구들(49) 및 제1 유형 지지 개구들(19A) 내에 존재하지 않도록 유전체 스페이서 재료를 침착 및 패턴화함으로써, 적어도 하나의 유전체 스페이서 재료 부분(예컨대 유전체 스페이서 핀들(130)의 수직 수택)이 제2 유형 지지 개구들(19B) 각각 내에 형성될 수 있다. 일 실시예에서, 제2 유형 지지 개구들(19B) 각각 내의 적어도 하나의 각자의 유전체 스페이서 재료 부분은 희생 재료 층들(42)의 레벨들에 위치되고 인접한 절연 층들(32) 사이에서 수평 방향으로 연장되는 유전체 스페이서 핀들(130)의 수직 스택을 포함한다. 일 실시예에서, 유전체 스페이서 핀들(130)의 각각의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀(예컨대 복수의 유전체 스페이서 핀들)은 환형 원통형 형상을 가질 수 있다.
도 11e를 참조하면, 커버 재료 층(예컨대, 마스크 재료 층(213))은, 예를 들어 애싱에 의해, 교번하는 스택(32, 42), 유전체 스페이서 핀들(130)의 수직 스택들, 및 역-단차형 유전체 재료 부분(65)의 재료들에 대해 선택적으로 제거될 수 있다.
재료 층들의 층 스택이 제1 유형 지지 개구들(19A), 제2 유형 지지 개구들(19B), 및 메모리 개구들 내에 순차적으로 침착될 수 있다. 재료 층들의 층 스택은 예를 들어, 도 12b에 도시된 바와 같이, 연속적인 차단 유전체 층(52L), 연속적인 메모리 재료 층(54), 선택적 유전체 라이너(56), 및 반도체 채널 재료 층(60L)을 포함할 수 있다. 후속적으로, 도 12c에 도시된 바와 같이, 유전체 코어(62)가 메모리 개구들(49) 각각 내에, 제1 유형 지지 개구들(19A) 각각 내에, 그리고 제2 유형 지지 개구들(19B) 각각 내에 형성되고, 이어서 수직으로 리세스될 수 있다. 도핑된 반도체 재료가 각각의 유전체 코어(62) 위에 침착될 수 있고, 도 12d에 도시된 바와 같이, 평탄화 공정을 수행함으로써 재료 층들의 층 스택 및 도핑된 반도체 재료의 잉여 부분들이 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마 공정 및/또는 리세스 에칭 공정을 채용할 수 있다.
메모리 개구(49) 내에 남아있는 연속적인 차단 유전체 층(52L), 연속적인 메모리 재료 층(54), 및 선택적 유전체 라이너(56)의 나머지 부분들의 각각의 연속적인 조합은 도 12d에 도시된 바와 같이 메모리 필름(50)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 제1 더미 메모리 필름(50')을 구성한다. 제2 유형 지지 개구(19B) 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 제2 더미 메모리 필름(150)을 구성한다.
메모리 개구 내에 남아있는 반도체 채널 재료 층(60L)의 각각의 나머지 부분은, 도 12d에 도시된 바와 같이, 수직 반도체 채널(60)을 구성한다. 제1 유형 지지 개구(19A) 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 제1 더미 수직 반도체 채널(60')을 구성한다. 제2 유형 지지 개구(19A) 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 제2 더미 수직 반도체 채널(160)을 구성한다.
메모리 개구 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 유형 지지 개구들(19A) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 제1 더미 드레인 영역(63')을 구성한다. 제2 유형 지지 개구들(19B) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 제2 더미 드레인 영역(163)을 구성한다.
메모리 개구(49)를 충전하는 재료 부분들의 각각의 인접한 세트는 메모리 개구 충전 구조물(58)을 구성한다. 제1 유형 지지 개구(19A)를 충전하는 재료 부분들의 각각의 인접한 세트는 제1 유형 지지 기둥 구조물(22)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 복합 지지 기둥 구조물이다. 제2 유형 지지 개구(19B)를 충전하는 재료 부분들의 각각의 연속적인 세트는 제2 유형 지지 기둥 구조물(20C)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 다른 복합 지지 기둥 구조물이다.
예시적인 구조물의 제5 구성 내에서, 메모리 개구 충전 구조물들(58), 제1 유형 지지 기둥 구조물들(22), 및 제2 유형 지지 기둥 구조물들(20C)은, 메모리 개구들(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B)의 나머지 체적들 내에 메모리 필름(50, 50', 150') 및 반도체 채널 재료 층을 포함하는 재료 층들을 침착시키고 그리고 재료 층들을 평탄화함으로써, 메모리 개구(49), 제1 유형 지지 개구들(19A), 및 제2 유형 지지 개구들(19B) 내에 각각 형성될 수 있다.
일 실시예에서, 제2 더미 메모리 필름들(150) 각각은 절연 층들(32)의 서브세트의 측벽들과 직접 접촉할 수 있다. 일 실시예에서, 역-단차형 유전체 재료 부분(65)은 교번하는 스택(32, 42)의 단차형 표면들 위에 놓일 수 있다. 메모리 필름(50, 150, 50')은 제2 유형 지지 개구들(19B) 주위의 절연 층들(32)의 물리적으로 노출된 표면들 및 유전체 스페이서 핀들(130)의 수직 스택들의 내부 측벽들 상에 직접, 그리고 메모리 개구들(49) 및 제1 유형 지지 개구들(19A) 주위의 절연 층들(32) 및 희생 재료 층들(42)의 물리적으로 노출된 표면들 상에 직접 침착된다.
도 12a 내지 도 12d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 예시적인 구조물 내의 메모리 개구(49)의 순차적인 개략적 수직 단면도들이다. 도 12a 내지 도 12d에 도시된 처리 단계들은 도 7e, 도 8e, 도 9e, 도 10i, 또는 도 11e의 처리 단계들에서 수행되는 처리 단계들에 대응한다. 도 12a 내지 도 12d는 유전체 라이너들(51)이 채용되지 않는 실시예를 도시하지만, 유전체 라이너들(51)이 메모리 개구들(49) 각각의 하단에 존재하는 실시예들이 본 명세서에서 명백히 고려된다.
도 12a를 참조하면, 연속적인 차단 유전체 층(52L)이 메모리 개구(49) 내에 형성된다.
도 12b를 참조하면, 메모리 재료 층(54), 선택적 유전체 라이너(56), 및 반도체 채널 재료 층(60L)을 포함하는 층 스택이 메모리 개구 내에 침착된다.
메모리 재료 층(54)은 내부의 전하의 존재 또는 부재의 형태로 적어도 하나의 데이터 비트를 저장할 수 있는 메모리 재료, 다수의 레벨들의 저항률을 제공할 수 있는 재료 내의 저항 상태, 강유전체 재료 내의 강유전체 분극, 또는 정보를 인코딩할 수 있는 임의의 다른 메모리 재료를 포함한다. 일 실시예에서, 메모리 재료 층(54)은 전하 저장 층일 수 있다. 이러한 경우, 전하 저장 층은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료와 같은 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층은, 예를 들어, 희생 재료 층들(42) 내로의 측방향 리세스들 내에 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 연속적인 층 또는 패턴화된 개별 부분들을 포함할 수 있다. 일 실시예에서, 메모리 재료 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 메모리 재료 층(54)은 단일 연속 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 메모리 재료 층(54)을 형성하기 위해 사용될 수 있다. 메모리 재료 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
선택적 유전체 라이너(56)는, 존재하는 경우, 유전체 재료를 포함한다. 메모리 재료 층(54)이 전하 저장 층인 일 실시예에서, 유전체 라이너(56)는 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 터널링 유전체 층을 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 유전체 라이너(56)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 유전체 라이너(56)는 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 유전체 라이너(56)는 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 유전체 라이너(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 메모리 재료 층(54), 및 유전체 라이너(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 p-도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 p-형 도핑을 가지며, 여기서 p-형 도펀트들(예컨대, 붕소 원자들)은 1.0 x 1012/cm3 내지 1.0 x 1018/cm3, 예컨대 1.0 x 1014/cm3 내지 1.0 x 1017/cm3 범위의 원자 농도로 존재한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/포함하거나, 이들로 본질적으로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 n-형 도핑을 가지며, 여기서 n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)은 1.0 x 1012/cm3 내지 1.0 x 1018/cm3, 예컨대 1.0 x 1014/cm3 내지 1.0 x 1017/cm3 범위의 원자 농도로 존재한다. 반도체 채널 재료 층(60L)은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적에서 공동(49')이 형성된다.
도 12c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층이 공동(49') 내에 침착될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다. 절연 캡 층(70) 위에 놓인 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에칭에 의해 리세스될 수 있다. 리세스 에칭은, 유전체 코어 층의 나머지 부분들의 상단 표면들이 절연 캡 층(70)의 상단 표면과 절연 캡 층(70)의 하단 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 12d를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어들(62) 위에 놓인 공동들 내에 침착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위에 놓인 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 유전체 라이너(56), 메모리 재료 층(54), 및 연속적인 차단 유전체 층(52L)의 부분들은 반응성 이온 에칭(RIE), 화학 건식 에칭(CDE), 또는 다른 적합한 건식 에칭 방법과 같은 에칭 백에 의해 제거될 수 있다.
제2 전도성 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 x 1018/cm3 내지 2.0 x 1021/cm3의 범위일 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성하는데, 이를 통해, 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있다. 유전체 라이너(56)는 메모리 재료 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 메모리 재료 층(54), 및 유전체 라이너(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다. 대안적으로, 데이터는 Zr, Al 또는 Si로 도핑된 사방정계 상 하프늄 산화물 층과 같은 강유전체 메모리 재료 층의 강유전체 분극 방향에 기초하여 저장될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 유전체 라이너(56), 메모리 재료 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)을 구성한다.
도 13a와 도 13b, 도 14a와 도 14b, 도 15a와 도 15b, 도 16a와 도 16b, 및 도 17a와 도 17b를 참조하면, 메모리 개구 충전 구조물들(58), 제1 유형 지지 기둥 구조물들(22), 및 제2 유형 지지 기둥 구조물들(예컨대, 20, 20B, 또는 20C)의 형성 후의 예시적인 구조물의 다양한 구성들이 도시된다. 일반적으로, 메모리 개구 충전 구조물들(58)은 제1 유형 지지 기둥 구조물들(22) 및 제2 유형 지지 기둥 구조물들(예컨대, 20, 20B, 또는 20C)의 형성과 동시에 메모리 개구들(49) 내에 형성된다. 도 13a 및 도 13b에 도시된 예시적인 구조물의 제1 구성은 도 7a 내지 도 7e 및 도 12a 내지 도 12d에 도시된 처리 단계들을 채용함으로써 형성될 수 있다. 도 14a 및 도 14b에 도시된 예시적인 구조물의 제2 구성은 도 8a 내지 도 8e 및 도 12a 내지 도 12d에 도시된 처리 단계들을 채용함으로써 형성될 수 있다. 도 15a 및 도 15b에 도시된 예시적인 구조물의 제3 구성은 도 9a 내지 도 9e 및 도 12a 내지 도 12d에 도시된 처리 단계들을 채용함으로써 형성될 수 있다. 도 16a 및 도 16b에 도시된 예시적인 구조물의 제4 구성은 도 10a 내지 도 10i 및 도 12a 내지 도 12d에 도시된 처리 단계들을 채용함으로써 형성될 수 있다. 도 17a 및 도 17b에 도시된 예시적인 구조물의 제5 구성은 도 11a 내지 도 11e 및 도 12a 내지 도 12d에 도시된 처리 단계들을 채용함으로써 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 콘택 레벨 유전체 층(80)이 대안 스택(32, 42) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 콘택 레벨 유전체 층(80)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 컨포멀 또는 비-컨포멀 침착 공정에 의해 형성될 수 있다. 예를 들어, 콘택 레벨 유전체 층(80)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 100 nm 내지 600 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(80) 위에 적용될 수 있고, 메모리 개구 충전 구조물들(58)의 클러스터들 사이에서 제1 수평 방향(hd1)을 따라 연장되는 세장형 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 후면 트렌치들(79)은, 콘택 레벨 유전체 층(80), 교번하는 스택(32, 42), 및 역-단차형 유전체 재료 부분(65)을 통해 그리고 공정중 소스 레벨 재료 층들(10') 내로 포토레지스트 층(도시되지 않음) 내의 패턴을 전사시킴으로써 형성될 수 있다. 포토레지스트 층 내의 개구들 아래에 놓인, 콘택 레벨 유전체 층(80), 교번하는 스택(32, 42), 역-단차형 유전체 재료 부분(65), 및 공정중 소스 레벨 재료 층들(10')의 부분들이 제거되어 후면 트렌치들(79)을 형성할 수 있다. 일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 반복 단위(RU)들 사이의 경계들에 형성될 수 있다. 메모리 개구 충전 구조물들(58)의 클러스터들은 후면 트렌치들(79)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 제3 레이아웃이 제2 유형 지지 개구들(19B)에 채용되는 경우, 후면 트렌치들(79)은 제2 유형 지지 기둥 구조물들(20) 각각을 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 분할된 지지 기둥 구조물들(20)의 각자의 쌍으로 절개할 수 있다.
제2 유형 지지 기둥 구조물들(20, 20B, 20C)은 제1 유형 지지 기둥 구조물들(22)보다 후면 트렌치들(79)에 대해 더 근위에 있다. 일부 실시예들에서, 제2 유형 지지 기둥 구조물들(20, 20B, 20C)의 측벽들은 후면 트렌치들(79)에 물리적으로 노출될 수 있고, 제1 유형 지지 기둥 구조물들(22)은 후면 트렌치들(79)로부터 측방향으로 이격될 수 있다. 일반적으로, (유전체 지지 기둥 구조물들 또는 복합 지지 기둥 구조물들을 포함할 수 있는) 제2 유형 지지 기둥 구조물들(20, 20B, 20C)은, (복합 지지 기둥 구조물들을 포함하는) 제1 유형 지지 기둥 구조물들(22)이 후면 트렌치들(79)에 대해 근위에 있는 것보다, 후면 트렌치들(79) 중 가장 근위의 것에 대해 더 근위에 있다.
도 19a 내지 도 19h는 본 개시내용의 일 실시예에 따른, 소스 레벨 재료 층들(10), 전기 전도성 층들(46), 및 후면 트렌치 충전 구조물(76)의 형성 동안의 메모리 개구 충전 구조물들(58) 및 후면 트렌치(79)의 순차적 수직 단면도들을 도시한다.
도 19a를 참조하면, 후면 트렌치 스페이서(77)가 각각의 후면 트렌치(79)의 측벽들 상에 형성될 수 있다. 예를 들어, 컨포멀 스페이서 재료 층이 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(80) 위에 침착될 수 있고, 이방성으로 에칭되어 후면 트렌치 스페이서들(77)을 형성할 수 있다. 후면 트렌치 스페이서들(77)은 소스 레벨 희생 층(104)의 재료와 상이한 재료를 포함한다. 예를 들어, 후면 트렌치 스페이서들(77)은 실리콘 질화물을 포함할 수 있다.
도 19b를 참조하면, 교번하는 스택(32, 42), 절연 캡 층(70), 컨택 레벨 유전체 층(80), 상부 희생 라이너(105), 및 하부 희생 라이너(103)의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 에천트가 등방성 에칭 공정에서 후면 트렌치들 내로 도입될 수 있다. 예를 들어, 소스 레벨 희생 층(104)이 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 비정질 실리콘-게르마늄 합금을 포함하고, 후면 트렌치 스페이서들(77)이 실리콘 질화물을 포함하고, 상부 및 하부 희생 라이너들(105, 103)이 실리콘 산화물을 포함하는 경우, 후면 트렌치 스페이서들(77) 및 상부 및 하부 희생 라이너들(105, 103)에 대해 선택적으로 소스 레벨 희생 층(104)을 제거하기 위해 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 사용될 수 있다. 소스 공동(109)은 소스 레벨 희생 층(104)이 제거된 체적 내에 형성된다.
고온 TMY 및 TMAH와 같은 습식 에칭 화학물질들은 상부 소스 레벨 반도체 층(116) 및 하부 소스 레벨 반도체 층(112)의 p-도핑된 반도체 재료 및/또는 n-도핑된 반도체 재료와 같은 도핑된 반도체 재료들에 대해 선택적이다. 따라서, 소스 공동(109)을 형성하는 습식 에칭 공정을 위한 고온 TMY 및 TMAH와 같은 선택적인 습식 에칭 화학물질들의 사용은 후면 트렌치들(79)의 형성 동안의 에칭 깊이 변화에 대한 큰 공정 윈도우(process window)를 제공한다. 구체적으로, 상부 소스 레벨 반도체 층(116)의 측벽들이 물리적으로 노출되더라도 또는 하부 소스 레벨 반도체 층(112)의 표면이 소스 공동(109) 및/또는 후면 트렌치 스페이서들(77)의 형성 시에 물리적으로 노출되더라도, 상부 소스 레벨 반도체 층(116) 및/또는 하부 소스 레벨 반도체 층(112)의 부수적인 에칭은 최소이며, 제조 단계들 동안 상부 소스 레벨 반도체 층(116) 및/또는 하부 소스 레벨 반도체 층(112)의 표면들의 우발적인 물리적 노출에 의해 야기되는 예시적인 구조물에 대한 구조적 변화는 디바이스 결함들을 초래하지 않는다. 메모리 개구 충전 구조물(58) 각각은 소스 공동(109)에 물리적으로 노출된다. 구체적으로, 메모리 개구 충전 구조물들(58) 각각은 측벽을 포함하고, 소스 공동(109)에 물리적으로 노출된다.
도 19c를 참조하면, 습식 에천트들과 같은 등방성 에천트들의 시퀀스가 메모리 필름들(50)의 물리적으로 노출된 부분들에 적용되어, 외측으로부터 내측으로 메모리 필름들(50)의 다양한 컴포넌트 층들을 순차적으로 에칭하도록 그리고 소스 공동(109)의 레벨에서 수직 반도체 채널들(60)의 원통형 표면들을 물리적으로 노출시키도록 할 수 있다. 상부 및 하부 희생 라이너들(105, 103)은 소스 공동(109)의 레벨에 위치된 메모리 필름들(50)의 부분들의 제거 동안 부수적으로 에칭될 수 있다. 소스 공동(109)은, 상부 및 하부 희생 라이너들(105, 103) 및 소스 공동(109)의 레벨에서의 메모리 필름들(50)의 부분들의 제거에 의해 체적이 확장될 수 있다. 하부 소스 레벨 반도체 층(112)의 상단 표면 및 상부 소스 레벨 반도체 층(116)의 하단 표면은 소스 공동(109)에 물리적으로 노출될 수 있다. 소스 공동(109)은, 적어도 하나의 소스 레벨 반도체 층(예컨대, 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)) 및 수직 반도체 채널들(60)에 대해 선택적으로 소스 레벨 희생 층(104) 및 메모리 필름들(50) 각각의 하단 부분을 등방성으로 에칭함으로써 형성된다.
도 19d를 참조하면, 제2 전도성 유형의 도핑을 갖는 반도체 재료가 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하단 부분들 및 적어도 하나의 소스 레벨 반도체 층의 수평 표면(예컨대, 상부 소스 레벨 반도체 층(116)의 하단 표면 및/또는 하부 소스 레벨 반도체 층(112)의 상단 표면)을 포함한다. 예를 들어, 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하단 부분들, 하부 소스 레벨 반도체 층(112)의 상단 수평 표면, 및 상부 소스 레벨 반도체 층(116)의 하단 표면을 포함할 수 있다.
일 실시예에서, 제2 전도성 유형의 도핑된 반도체 재료는 선택적인 반도체 침착 공정에 의해 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 반도체 전구체 가스, 에천트, 및 도펀트 가스가 선택적 반도체 침착 공정 동안 예시적인 구조물을 포함하는 공정 챔버 내로 동시에 유동될 수 있다. 예를 들어, 반도체 전구체 가스는 실란, 다이실란, 또는 다이클로로실란을 포함할 수 있고, 에천트 가스는 기체 염화수소를 포함할 수 있고, 도펀트 가스는 포스핀, 아르신, 스티빈, 또는 다이보란과 같은 도펀트 원자의 수소화물을 포함할 수 있다. 이러한 경우에 있어서, 선택적 반도체 침착 공정은 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 성장시킨다. 침착된 도핑된 반도체 재료는 수직 반도체 채널들(60)의 측벽들과 접촉할 수 있는 소스 콘택 층(114)을 형성한다. 침착된 반도체 재료 내의 제2 전도성 유형의 도펀트들의 원자 농도는 1.0 x 1020/cm3 내지 2.0 x 1021/cm3, 예컨대 2.0 x 1020/cm3 내지 8.0 x 1020/cm3의 범위에 있을 수 있다. 초기에 형성된 바와 같은 소스 콘택 층(114)은 본질적으로 제2 전도성 유형의 반도체 원자들 및 도펀트 원자들로 이루어질 수 있다. 대안적으로, 적어도 하나의 비선택적인 도핑된 반도체 재료 침착 공정이 소스 콘택 층(114)을 형성하는 데 사용될 수 있다. 선택적으로, 끊김 없고/없거나 공극이 없는 소스 콘택 층(114)을 제공하기 위해 하나 이상의 에칭 백 공정들이 복수의 선택적인 또는 비선택적인 침착 공정들과 조합하여 사용될 수 있다.
선택적 반도체 침착 공정의 지속기간은, 소스 공동(109)이 소스 콘택 층(114)으로 충전되고 소스 콘택 층(114)이 후면 트렌치 스페이서들(77)의 내부 측벽들의 하단 단부 부분들과 접촉하도록 선택될 수 있다. 일 실시예에서, 소스 콘택 층(114)은 소스 공동(109) 주위의 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 선택적으로 침착시킴으로써 형성될 수 있다. 일 실시예에서, 도핑된 반도체 재료는 도핑된 폴리실리콘을 포함할 수 있다. 따라서, 소스 레벨 희생 층(104)은 소스 콘택 층(114)으로 대체될 수 있다.
하부 소스 레벨 반도체 층(112), 소스 콘택 층(114), 및 상부 소스 레벨 반도체 층(116)을 포함하는 층 스택은 매립형 소스 층(112, 114, 116)을 구성한다. 매립형 소스 층(112, 114, 116), 소스 레벨 절연 층(117), 및 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트는 공정중 소스 레벨 재료 층들(10')을 대체하는 소스 레벨 재료 층들(10)을 구성한다.
도 19e를 참조하면, 후면 트렌치 스페이서들(77)은 등방성 에칭 공정을 사용하여 절연 층들(32), 절연 캡 층(70), 콘택 레벨 유전체 층(80), 및 소스 콘택 층(114)에 대해 선택적으로 제거될 수 있다. 예를 들어, 후면 트렌치 스페이서들(77)이 실리콘 질화물을 포함하는 경우, 고온의 인산을 사용하는 습식 에칭 공정이 후면 트렌치 스페이서들(77)을 제거하도록 수행될 수 있다. 일 실시예에서, 후면 트렌치 스페이서들(77)을 제거하는 등방성 에칭 공정은 절연 층들(32), 절연 캡 층(70), 콘택 레벨 유전체 층(80), 및 소스 콘택 층(114)에 대해 선택적으로 희생 재료 층들(42)을 에칭하는 후속 등방성 에칭 공정과 조합될 수 있다.
산화 공정은 반도체 재료들의 물리적으로 노출된 표면 부분들을 유전체 반도체 산화물 부분들로 변환하도록 수행될 수 있다. 예를 들어, 소스 콘택 층(114) 및 상부 소스 레벨 반도체 층(116)의 표면 부분들은 유전체 반도체 산화물 플레이트들(122)로 변환될 수 있고, 소스 선택 레벨 전도성 층(118)의 표면 부분들은 환형 유전체 반도체 산화물 스페이서들(124)로 변환될 수 있다.
도 19f를 참조하면, 희생 재료 층들(42)은 절연 층들(32), 절연 캡 층(70), 콘택 레벨 유전체 층(80), 및 소스 콘택 층(114), 유전체 반도체 산화물 플레이트들(122), 및 환형 유전체 반도체 산화물 스페이서들(124)에 대해 선택적으로 제거된다. 예를 들어, 절연 층들(32), 절연 캡 층(70), 역-단차형 유전체 재료 부분(65)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(42)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에칭 공정을 사용하여, 후면 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32), 절연 캡 층(70), 역-단차형 유전체 재료 부분(65), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 트렌치(79) 내로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되고, 인산이 실리콘 산화물, 실리콘, 및 당업계에 사용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭하는 습식 에칭 공정일 수 있다.
희생 재료 층들(42)이 그로부터 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 후면 리세스들(43) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 후면 리세스들(43) 각각의 측방향 치수는 각자의 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 후면 리세스들(43) 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 후면 리세스들(43) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
도 19g를 참조하면, 후면 차단 유전체 층(도시되지 않음)이 후면 리세스들(43) 및 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(80) 위에 선택적으로 침착될 수 있다. 후면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층은 화학 기상 침착 또는 원자층 증착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 후면 리세스들(43) 내에, 후면 트렌치들(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(80) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 실리사이드, 이들의 합금, 및 이들의 조합들 또는 이들의 스택들을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료, 즉 적어도 하나의 금속성 원소를 포함하는 전기 전도성 재료를 포함할 수 있다. 후면 리세스들(43) 내에 침착될 수 있는 비제한적인 예시적인 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합들과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 후면 리세스들(43)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(46)은 적어도 하나의 전도성 재료의 침착에 의해 후면 리세스들(43) 내에 형성될 수 있다. 전기 전도성 층들(46) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 희생 재료 층들(42)은 각각 전기 전도성 층들(46)로 대체될 수 있다. 후면 공동이, 연속적인 금속성 재료 층으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
잔류 전도성 재료는 후면 트렌치들(79) 내부로부터 제거될 수 있다. 구체적으로, 연속적인 금속 재료 층의 침착된 금속성 재료는 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(80) 위로부터, 예를 들어 이방성 또는 등방성 에칭에 의해 에칭 백될 수 있다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 전기 전도성 층들(46)의 측벽들은 후면 트렌치들(79)에 물리적으로 노출될 수 있다. 일부 실시예들에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따른 비주기적인 폭 변동 및 수직 방향을 따른 비선형 폭 변동을 갖는 한 쌍의 만곡 측벽들을 가질 수 있다.
각각의 전기 전도성 층(46)은 내부에 개구들을 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(46)을 통한 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(46)을 통한 개구들의 제2 서브세트가 제1 유형 지지 기둥 구조물들(22)로 충전될 수 있다. 일부 실시예들에서, 제2 유형 지지 기둥 구조물들(20, 20B, 20C)은 전기 전도성 층들(46) 중 하나 이상을 통한 개구들의 제3 서브세트 내에 위치될 수 있다. 대안적으로, 제2 유형 지지 기둥 구조물들(20, 20B, 20C)은 후면 트렌치들(79)에 물리적으로 노출될 수 있다. 각각의 전기 전도성 층(46)은 역-단차형 유전체 재료 부분(65) 아래에 놓인 단차형 표면들 때문에 임의의 아래에 놓인 전기 전도성 층(46)보다 더 작은 면적을 가질 수 있다. 각각의 전기 전도성 층(46)은 역-단차형 유전체 재료 부분(65) 아래에 놓인 단차형 표면들 때문에 임의의 위에 놓인 전기 전도성 층(46)보다 더 큰 면적을 가질 수 있다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(46)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(46)의 서브세트는 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각자의 워드 라인들에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스들을 포함할 수 있다. 메모리 레벨 조립체는 기판 반도체 층(9) 위에 위치된다. 메모리 레벨 조립체는 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택(32, 46) 및 교번하는 스택(32, 46)을 통해 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
도 19h 및 도 20을 참조하면, 유전체 충전 재료 층이 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(80) 위에 컨포멀하게 침착될 수 있다. 유전체 충전 재료 층은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 후면 트렌치(79)를 충전하는 유전체 충전 재료 층의 각각의 부분은 후면 트렌치 충전 구조물(76)을 구성한다. 대안적으로, 후면 트렌치 충전 구조물(76)은 매립된 소스 층(112, 114, 116)과 접촉하는 전기 전도성 국부 상호접속부(즉, 소스 라인 또는 전극)를 둘러싸는 유전체 측벽 스페이서들을 포함할 수 있고, 콘택 레벨 유전체 층(80) 위에 침착되는 유전체 충전 재료 층의 수평 연장 부분은, 예를 들어, 리세스 에칭 공정에 의해 제거될 수 있거나, 또는 콘택 레벨 유전체 층(80)에 통합될 수 있으며, 즉 콘택 레벨 유전체 층(80)의 상부 부분이 될 수 있다.
도 21a와 도 21b, 도 22a와 도 22b, 도 23a와 도 23b, 도 24a와 도 24b, 및 도 25a와 도 25b는 각각 다양한 콘택 비아 구조물들(88, 86)의 형성 후의 예시적인 구조물의 제1 구성, 제2 구성, 제3 구성, 제4 구성, 및 제5 구성을 도시하였다. 콘택 비아 구조물들(88, 86, 8P)은 콘택 레벨 유전체 층(80)을 통해 수직으로 연장되고 메모리 개구 충전 구조물(58)에 위치된 드레인 영역들(63) 중 각자의 것의 상단 표면과 접촉하는 드레인 콘택 비아 구조물들(88), 및 콘택 레벨 유전체 층(80) 및 역-단차형 유전체 재료 부분(65)을 통해 수직으로 연장되고 전기 전도성 층들(86) 중 각자의 것과 접촉하는 층 콘택 비아 구조물들(86)을 포함할 수 있다. 접속 비아 구조물들(도시되지 않음)이 역-단차형 유전체 재료 층(65)을 통해 형성되어 하부 레벨 금속 상호접속 구조물들(780)에 대한 전기 접속을 제공할 수 있다.
일반적으로, 도 10e의 처리 단계들에서 희생 재료 층들(42) 및 절연 층들(32)을 측방향으로 리세스하기 위해 채용된 등방성 에칭 공정들은 희생 재료 층들(42)을 절연 층들(32)보다 더 멀리 측방향으로 리세스할 수 있거나, 또는 절연 층들(32)을 희생 재료 층들(42)보다 더 멀리 측방향으로 리세스할 수 있다. 희생 재료 층들(42)이 절연 층들(32)보다 더 멀리 측방향으로 리세스되는 경우, 도 24a 및 도 24b에 도시된 구조물이 형성될 수 있다. 절연 층들(32)이 희생 재료 층들(42)보다 더 멀리 측방향으로 리세스되는 경우, 도 24c에 도시된 구조물이 형성될 수 있으며, 여기서 각각의 유전체 스페이서 재료 층(140)은 전기 전도성 층들(46)의 레벨들에서보다 절연 층들(32)의 레벨들에서 더 멀리 외향으로 측방향으로 돌출된다.
본 개시내용의 제1, 제2 및 제3 실시예들을 참조하면, 3차원 메모리는 다음을 포함한다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택 - 여기서 교번하는 스택(32, 46) 내의 각각의 층은 메모리 어레이 영역(100) 내에 존재하고, 교번하는 스택(32, 46)은, 전기 전도성 층들(46)이 기판(8)으로부터의 수직 거리에 따라(즉, 그의 함수로서) 가변 측방향 범위들을 갖는(즉, 변하는, 예컨대 감소 또는 증가하는, 측방향 범위들을 갖는), 계단 영역(300) 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역(100) 내의 교번하는 스택(32, 46)을 통해 수직으로 연장되는 각자의 메모리 개구(49) 내에 위치된 메모리 개구 충전 구조물들(58) - 여기서 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함함 -; 계단 영역(300)에 위치되고, 교번하는 스택(32, 46)을 통해 수직으로 연장되며, 내부에 어떠한 반도체 재료도 없는 유전체 지지 기둥 구조물들(20); 및 계단 영역(300)에 위치되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 복합 지지 기둥 구조물들(22) - 여기서 복합 지지 기둥 구조물들(22) 각각은 수직 반도체 채널들(60)과 동일한 재료를 포함하는 더미 수직 반도체 채널(60')을 포함함 -.
일 실시예에서, 메모리 필름들(50) 각각은 메모리 재료의 각자의 층을 포함하는 메모리 재료 층(54)을 포함하고; 복합 지지 기둥 구조물들(22) 각각은 메모리 재료의 각자의 추가 층을 포함하는 각자의 더미 메모리 재료 층을 포함한다. 일 실시예에서, 유전체 지지 기둥 구조물들(20)은 메모리 재료가 없다. 일 실시예에서, 유전체 지지 기둥 구조물들(20) 각각은 복합 지지 기둥 구조물들(22) 각각보다 더 큰 최대 측방향 범위를 갖는다.
일 실시예에서, 3차원 메모리 디바이스는 다음을 포함한다: 교번하는 스택(32, 46)의 단차형 표면들 위에 놓인 역-단차형 유전체 재료 부분(65); 및 교번하는 스택(32, 46) 및 역-단차형 유전체 재료 부분(65) 위에 놓인 콘택 레벨 유전체 층(80) - 여기서 유전체 지지 기둥 구조물들(20) 각각의 전체 상단 표면 및 복합 지지 기둥 구조물들(22) 각각의 전체 상단 표면은 콘택 레벨 유전체 층(80)의 하단 표면과 접촉함 -.
일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60)의 상단 단부와 접촉하는 각자의 드레인 영역(63)을 포함하고; 복합 지지 기둥 구조물들(22) 각각은 각자의 더미 수직 반도체 채널(60')의 상단 단부와 접촉하는 각자의 더미 드레인 영역(63')을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는: 교번하는 스택(32, 46) 및 역-단차형 유전체 재료 부분(65) 위에 놓이는 콘택 레벨 유전체 층(80); 및 콘택 레벨 유전체 층(80)을 통해 수직으로 연장되고 드레인 영역들(63) 중 각자의 것의 상단 표면과 접촉하는 드레인 콘택 비아 구조물(88)을 포함하며, 여기서 더미 드레인 영역들(63')의 상단 표면들 전체는 콘택 레벨 유전체 층(80)의 하단 표면과 접촉하고, 더미 드레인 영역들(63')은 드레인 콘택 비아 구조물들(88)과 접촉하지 않는다. 따라서, 더미 수직 반도체 채널들(60') 및 더미 드레인 영역들(63') 각각은 전기적으로 플로팅할 수 있다.
일 실시예에서, 3차원 메모리 디바이스는 다음을 포함한다: 교번하는 스택(32, 46)의 측벽들의 제1 서브세트와 접촉하는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 교번하는 스택(32, 46)의 측벽들의 제2 서브세트와 접촉하는 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충전 구조물(76)로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물(76).
일 실시예에, 교번하는 스택(32, 46) 내의 각각의 층은 제1 후면 트렌치 충전 구조물(76)과 접촉하는 각자의 제1 측벽 및 제2 후면 트렌치 충전 구조물(76)과 접촉하는 각자의 제2 측벽을 포함하고; 유전체 지지 기둥 구조물(20) 각각은, 복합 지지 기둥 구조물들(22)이 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 각자의 근위인 것에 대해 근위에 있는 것보다, 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 각자의 근위인 것에 대해 더 근위에 있다. 일부 실시예들에서, 유전체 지지 기둥 구조물들(20) 중 적어도 하나는 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 하나와 접촉한다.
일 실시예에서, 반도체 재료 층(예컨대, 소스 콘택 층(114), 하부 소스 레벨 반도체 층(112), 또는 상부 소스 레벨 반도체 층(116))이 교번하는 스택(32, 46) 아래에 놓일 수 있다. 유전체 지지 기둥 구조물들(20) 및 복합 지지 기둥 구조물들(22) 각각은, 교번하는 스택(32, 46) 아래에 놓이고 반도체 재료 층 내에 매립되고 그와 접촉하는 각자의 유전체 라이너(51)를 포함한다.
일 실시예에서, 메모리 필름들(50) 각각은 차단 유전체 층(52), 메모리 재료 층(54), 및 유전체 라이너(56)를 포함하는 층 스택을 포함하고; 유전체 지지 기둥 구조물(20) 각각은 차단 유전체 층들(52)과 동일한 재료를 포함하는 더미 차단 유전체 층(52'), 실리콘 산화물 라이너(53), 및 유전체 충전 재료 부분(24)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는: 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충전 구조물(76)로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물(76)을 포함하며, 여기서 유전체 지지 기둥 구조물들(20) 각각은 도 23a 및 도 23b에 도시된 예시적인 구조물의 제3 구성에서 제공될 수 있는, 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 각자의 것과 접촉하는 각자의 평면형 수직 표면을 포함한다.
일 실시예에서, 기판은 메모리 개구 충전 구조물들(58) 내의 수직 반도체 채널들(60) 각각 및 복합 지지 기둥 구조물들(22) 내의 더미 수직 반도체 채널들(60') 각각의 원통형 표면 세그먼트와 접촉하는 소스 콘택 층(114)을 포함하고; 유전체 지지 기둥 구조물들(20) 각각은, 원통형 측벽 세그먼트가 각자의 유전체 지지 기둥 구조물(20)의 위에 놓인 부분에 대하여 내향으로 측방향으로 리세스되고 소스 콘택 층(114)의 원통형 부분으로 충전되는, 각자의 원통형 만입부 영역을 포함한다.
본 개시내용의 제4 및 제5 실시예들을 참조하면, 3차원 메모리 디바이스는 다음을 포함한다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택 - 여기서 교번하는 스택(32, 46) 내의 각각의 층은 메모리 어레이 영역(100) 내에 존재하고, 교번하는 스택(32, 46)은, 전기 전도성 층들(46)이 기판(8)으로부터의 수직 거리에 따라(즉, 그의 함수로서) 가변 측방향 범위들을 갖는(즉, 변하는, 예컨대 감소 또는 증가하는, 측방향 범위들을 갖는), 계단 영역(300) 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역(100) 내의 교번하는 스택(32, 46)을 통해 수직으로 연장되는 각자의 메모리 개구(49) 내에 위치된 메모리 개구 충전 구조물들(58) - 여기서 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함함 -; 계단 영역(300)에 위치되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 제1 유형 지지 기둥 구조물들(22) - 여기서 제1 유형 지지 기둥 구조물들(22) 각각은 각자의 제1 더미 수직 반도체 채널(60') 및 각자의 제1 더미 메모리 필름(50')을 포함함 -; 및 계단 영역(300)에 위치되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 제2 유형 지지 기둥 구조물들(20B, 20C) - 여기서 제2 유형 지지 기둥 구조물들(20B, 20C) 각각은 각자의 제2 더미 수직 반도체 채널(160), 각자의 제2 더미 메모리 필름(150), 및 각자의 제2 더미 메모리 필름(150)을 측방향으로 둘러싸고 전기 전도성 층들(46)과 각자의 제2 더미 메모리 필름(150) 사이에 개재된 적어도 하나의 각자의 유전체 스페이서 재료 부분(130 또는 140)을 포함함 -.
일 실시예에서, 제2 유형 지지 기둥 구조물들(20B, 20C) 각각은 제1 유형 지지 기둥 구조물들(22) 각각보다 더 큰 최대 측방향 범위를 갖는다.
일 실시예에서, 3차원 메모리 디바이스는 다음을 포함한다: 교번하는 스택(32, 46)의 측벽들의 제1 서브세트와 접촉하는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 교번하는 스택(32, 46)의 측벽들의 제2 서브세트와 접촉하는 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충전 구조물로부터 측방향으로 이격되는 제2 후면 트렌치 충전 구조물(76) - 여기서 제2 유형 지지 기둥 구조물들(20B, 20C)은, 제1 유형 지지 기둥 구조물들(22)이 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 각자의 근위의 것에 대해 근위에 있는 것보다, 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 하나에 대해 더 근위에 있다.
일 실시예에서, 수직 반도체 채널들(60), 제1 더미 수직 반도체 채널들(60'), 및 제2 더미 수직 반도체 채널들(160)은 동일한 반도체 재료를 포함하고 동일한 제1 두께를 가지며; 메모리 필름들(50), 제1 더미 메모리 필름들(50'), 및 제2 더미 메모리 필름들(150)은 동일한 세트의 적어도 하나의 재료를 포함하고 동일한 제2 두께를 갖는다.
일 실시예에서, 제2 유형 지지 기둥 구조물들(20B, 20C) 각각은, 교번하는 스택(32, 46) 아래에 놓인 반도체 재료 층(예컨대, 소스 콘택 층(114), 하부 소스 레벨 반도체 층(112), 또는 상부 소스 레벨 반도체 층(116))의 레벨에서보다, 전기 전도성 층들(46) 중 최하단 전기 전도성 층의 레벨에서 더 큰 측방향 범위를 갖는다. 일 실시예에서, 메모리 개구 충전 구조물들(58) 및 제1 유형 지지 기둥 구조물들(22) 각각은, 유전체 라이너(51)가 메모리 개구 충전 구조물들(58) 및 제1 유형 지지 기둥 구조물들(22) 각각에 존재하는 경우 반도체 재료 층의 레벨에서보다 전기 전도성 층들(46) 중 최하단 전기 전도성 층의 레벨에서 더 작은 측방향 범위를 가질 수 있다. 대안적으로, 메모리 개구 충전 구조물들(58) 및 제1 유형 지지 기둥 구조물들(22) 각각은, 유전체 라이너들(51)이 채용되지 않는 경우 반도체 재료 층의 레벨에서와 동일한 측방향 범위를 전기 전도성 층들(46) 중 최하단 전기 전도성 층의 레벨에서 가질 수 있다.
일 실시예에서, 제2 유형 지지 기둥 구조물들(20B) 각각 내의 적어도 하나의 각자의 유전체 스페이서 재료 부분은, 제2 유형 지지 기둥 구조물들(20B, 20C) 중 각자의 것의 최상단 표면으로부터 교번하는 스택(32, 46) 아래에 놓인 반도체 재료 층 내로 연속적으로 연장되는 유전체 스페이서 재료 층(140)의 각자의 수직 연장 부분을 포함한다.
일 실시예에서, 유전체 스페이서 재료 층(140)은, 반도체 재료 층 내로 돌출되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 유전체 스페이서 재료 층(140)의 일부분보다 더 작은 측방향 범위를 갖는, 하향 돌출 부분을 포함한다.
일 실시예에서, 각자의 제2 더미 메모리 필름(150)의 외부 표면의 전체가 유전체 스페이서 재료 층(140)의 각자의 수직 연장 부분과 접촉한다.
일 실시예에서, 교번하는 스택(32, 46)을 통해 수직으로 연장되는 유전체 스페이서 재료 층(140)의 각자의 수직 연장 부분의 외부 측벽은, 외부 측벽이 절연 층들(32)의 레벨들에 대하여 전기 전도성 층들(46)의 레벨들에서 외향으로 측방향으로 돌출되거나 내향으로 측방향으로 리세스되는, 측방향으로 파상형인(laterally-undulating) 수직 단면 프로파일을 갖고; 교번하는 스택(32, 46)을 통해 수직으로 연장되는 유전체 스페이서 재료 층(140)의 각자의 수직 연장 부분의 내부 측벽은 직선형 수직 단면 프로파일을 갖는다.
일 실시예에서, 제1 유형 지지 기둥 구조물들(22) 각각은 각자의 제1 더미 수직 반도체 채널(60')의 상단 단부와 접촉하는 각자의 제1 더미 드레인 영역(63')을 포함하고; 제2 유형 지지 기둥 구조물들(20B, 20C) 각각은 각자의 제2 더미 수직 반도체 채널(160)의 상단 단부와 접촉하는 각자의 제2 더미 드레인 영역(163)을 포함하며; 제2 더미 드레인 영역들(163)의 상단 표면들은 제1 더미 드레인 영역들(63')의 상단 표면들을 포함하는 수평 평면 아래에 위치된다.
일 실시예에서, 제2 유형 지지 기둥 구조물들(20C) 각각 내의 적어도 하나의 각자의 유전체 스페이서 재료 부분은 전기 전도성 층들(46)의 레벨들에 위치된 유전체 스페이서 핀들(130)의 수직 스택을 포함한다. 일 실시예에서, 유전체 스페이서 핀들의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀은 환형 원통형 형상을 갖는다. 예를 들어, 최하단 유전체 스페이서 핀은 원통형 측벽, 원통형 측벽의 상부 주변부에 인접한 상단 환형 표면, 및 원통형 측벽의 하부 주변부에 인접한 하단 환형 표면을 포함할 수 있다.
일 실시예에서, 제2 더미 메모리 필름들(150) 각각은 절연 층들(32)의 서브세트의 측벽들과 직접 접촉한다. 일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택(32, 46)의 단차형 표면들 위에 놓인 역-단차형 유전체 재료 부분(65)을 포함하며, 여기서 유전체 스페이서 핀들(130)의 수직 스택 내의 최상단 유전체 스페이서 핀은 역-단차형 유전체 재료 부분(65)과 접촉하는 측벽을 갖는다.
일 실시예에서, 제1 유형 지지 기둥 구조물들(22) 각각은 유전체 스페이서 재료 부분(130 또는 140)이 없고, 제1 더미 메모리 필름(50')은 절연 층들(32) 및 전기 전도성 층들(46)의 서브세트의 측벽들과 직접 접촉한다.
본 개시내용의 다양한 실시예들은 2개 유형들의 지지 기둥 구조물들(22 및 (20, 20B 또는 20C))을 형성하기 위해 채용될 수 있다. 제1 유형 지지 기둥 구조물들(22)은 더 콤팩트하고, 후면 리세스들(43)의 형성 동안 절연 층들(32)의 침하(즉, 가라앉음 또는 침강)를 방지하기 위해, 후면 트렌치들(79)로부터 원위에 있는 구역들에서 더 높은 기계적 강도를 제공한다. 제2 유형 지지 기둥 구조물들(20, 20B, 20C)은 유전체 층들만을 포함하거나, 또는 메모리 필름들(50)보다 더 두꺼운 유전체 쉘을 각자의 더미 수직 반도체 채널(160) 주위에 포함한다. 대안적으로, 더미 메모리 필름(50')은 제2 유형 지지 기둥 구조물들(20, 20B, 20C) 내의 각자의 더미 수직 반도체 채널(60')을 둘러싼다. 따라서, 후면 트렌치들(79)이 전도성 재료로 충전되고, 제2 유형 지지 기둥 구조물들(20, 20B, 20C)과 접촉하도록 휘어지거나 틸팅하는 경우, 적어도 제2 유형 지지 기둥 구조물들(20, 20B, 20C)의 주변부 상에 위치된 두꺼운 유전체 재료로 인한 워드 라인들(46)과의 단락 회로는 없을 것이다. 제2 유형 지지 기둥 구조물들(20, 20B, 20C)은 또한 제1 유형 지지 기둥 구조물들(22)보다 더 큰 수평 단면 크기를 가져서 후면 트렌치의 휨 또는 틸팅을 감소시키면서, 더 콤팩트한 제1 유형 지지 기둥 구조물들(22)은 그들 사이에 콘택 비아 구조물들(86)을 형성하기에 충분한 공간을 제공할 수 있다.
도 26a 및 도 26b를 참조하면, 본 개시내용의 제6 실시예에 따른 예시적인 구조물의 제6 구성은 공정중 소스 레벨 재료 층들(10')을 수정함으로써 도 4a 및 도 4b의 제1 예시적인 구조물로부터 도출될 수 있다. 구체적으로, 소스 레벨 희생 층(104)은 교번하는 스택(32, 42) 내의 희생 재료 층들(42)과 동일한 재료 조성을 갖는 소스 레벨 희생 층(204)으로 대체된다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하고/하거나 그로 본질적으로 이루어지는 경우, 소스 레벨 희생 층(204)은 실리콘 질화물을 포함할 수 있고/있거나 그로 본질적으로 이루어질 수 있다. 소스 레벨 희생 층(204)의 두께는 20 nm 내지 200 nm, 예컨대 40 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 하부 희생 라이너(103) 및/또는 상부 희생 라이너(105)는 생략될 수 있거나, 생략되지 않을 수 있다. 도 26a에 도시된 일 실시예에서, 소스 레벨 희생 층(204)은 주변 영역(200) 및/또는 계단 영역(300)에 존재할 수 있다. 대안적인 실시예에서, 소스 레벨 희생 층(204)은 주변 영역(200) 및/또는 계단 영역(300)에 존재하지 않을 수 있으며, 공정중 소스 레벨 재료 층들(10')의 형성 동안 이러한 영역들로부터 에칭함으로써 제거될 수 있다.
일반적으로, 하부 소스 레벨 반도체 층(112)은 기판 내 또는 기판 위에 형성될 수 있고, 소스 레벨 희생 층(204)은 기판 내 또는 기판 위에서 하부 소스 레벨 반도체 층(112) 상에 형성될 수 있다. 상부 소스 레벨 반도체 층(116)은 소스 레벨 희생 층(204) 위에 형성될 수 있다. 절연 층들(32) 및 희생 재료 층(42)의 교번하는 스택이 상부 소스 레벨 반도체 층(116) 위에 형성될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)이 교번하는 스택(32, 42) 및 소스 레벨 희생 층(204)을 통해 수직으로 연장되도록 메모리 개구들(49) 및 지지 개구들(19)이 형성될 수 있다.
도 27a 내지 도 27e는 본 개시내용의 제6 실시예에 따른, 제6 구성의 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 동안의 도 26b의 힌지된 수직 평면 X - X'를 따른 순차적 수직 단면도들이다.
도 27a를 참조하면, 열 산화 공정 또는 플라즈마 산화 공정과 같은 산화 공정이 선택적으로 수행되어, 공정중 소스 레벨 재료 층들(10') 내의 반도체 재료들의 물리적으로 노출된 표면 부분들을 변환시킬 수 있다. 이 경우, 유전체 라이너들(51)은 지지 개구들(19) 및 메모리 개구들(49) 각각의 하단에 형성될 수 있다. 각각의 유전체 라이너(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일 실시예에서, 유전체 라이너(51)는 메모리 개구들(49) 및 지지 개구들(19) 각각의 하단에서 하부 소스 레벨 반도체 층(112)의 연속적인 표면 부분의 산화에 의해 형성될 수 있고, 다른 유전체 라이너(51)는 메모리 개구들(49) 및 지지 개구들(19) 각각의 하단에서 상부 소스 레벨 반도체 층(116)의 원통형 표면 부분의 산화에 의해 형성될 수 있다. 반도체 재료를 포함하는 소스 선택 레벨 전도성 층(118)이 존재하는 경우, 반도체 산화물 재료(예컨대, 실리콘 산화물)를 포함하는 추가 유전체 라이너(51)가, 메모리 개구들(49) 및 지지 개구들(19) 각각의 하단에서 소스 선택 레벨 전도성 층(118)의 원통형 표면 부분의 산화에 의해 형성될 수 있다. 그러나, 유전체 라이너(51)는 메모리 개구들(49) 및 지지 개구들(19)에 노출된 소스 레벨 희생 층(204)의 측벽들 상에는 형성되지 않는다.
도 27b를 참조하면, 커버 재료 층이 메모리 개구들(49) 위에 형성될 수 있다. 예를 들어, 커버 재료 층은 포토레지스트 및/또는 희생 하드 마스크와 같은 마스크 재료 층(213)을 포함할 수 있으며, 이는 예시적인 구조물 위에 침착되고, 메모리 개구들(49)을 덮고 지지 개구들(19)의 적어도 제1 서브세트를 덮지 않도록 리소그래피 방식으로 패턴화된다. 따라서, 메모리 개구들(49)은 지지 개구들(19)의 제1 서브세트를 덮지 않으면서 마스크 재료 층(213)으로 덮일 수 있다. 일 실시예에서, 마스크 재료 층(213)은 지지 개구들(19) 중 어느 것도 덮지 않는다. 다른 실시예에서, 마스크 재료 층(213)은 지지 개구들(19)의 제2 서브세트를 덮고, 지지 개구들(19)의 제1 서브세트는 덮지 않는다.
절연 층들(32) 및 유전체 라이너들(51)에 대해 선택적으로 희생 재료 층들(42) 및 소스 레벨 희생 층(204)을 측방향으로 리세스하기 위해 등방성 에칭 공정이 수행될 수 있다. 등방성 에칭 공정 동안, 희생 재료 층들(42) 및 소스 레벨 희생 층(204)은, 메모리 개구들(49)(및 선택적으로, 존재하는 경우, 지지 개구들(19)의 제2 서브세트)이 마스크 재료 층(213)과 같은 커버 재료 층으로 덮여 있는 동안, 지지 개구들(19)의 제1 서브세트 각각 주위에서 동시에 측방향으로 리세스될 수 있다. 예시적인 예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고 희생 재료 층들(42) 및 소스 레벨 희생 층(204)은 실리콘 질화물을 포함할 수 있으며, 고온 인산을 채용하는 습식 에칭 공정이 수행되어, 지지 개구들(19) 각각 주위의 절연 층들(32) 및 유전체 라이너들(51)에 대해 선택적으로 희생 재료 층들(42) 및 소스 레벨 희생 층(204)의 측벽들을 측방향으로 리세스할 수 있다. 등방성 에칭 공정의 측방향 리세스 거리는 지지 개구들(19) 사이에서 가장 가까운 이웃 거리의 1/2보다 작을 수 있다.
등방성 에칭 공정 후, 지지 개구들(19)의 제1 서브세트 내의 각각의 지지 개구(19)는 원통형 공동의 체적(이는 도 27a의 처리 단계들에서 형성된 바와 같은 지지 개구들(19)의 체적임), 원통형 공동에 인접한 환형 공동들(119)의 수직 스택, 및 소스 레벨 희생 층(204) 레벨에서 원통형 공동에 인접하는 소스 레벨 환형 공동(217)을 포함할 수 있다. 환형 공동들(119)의 수직 스택 및 소스 레벨 환형 공동들(217)은 절연 층들의 재료에 대해 선택적으로 희생 재료 층들 및 소스 레벨 희생 층의 재료들을 에칭하는 등방성 선택적 에칭 공정을 수행함으로써 동시에 형성될 수 있다.
도 27c를 참조하면, 실리콘 산화물과 같은 유전체 재료를 포함하는 유전체 스페이서 재료 층(130L)이, 지지 개구들(19)의 제1 서브세트의 각각의 지지 개구들(19)의 주변 부분들 내에 그리고 커버 재료 층(예컨대 마스크 재료 층(213)) 위에 침착될 수 있다. 유전체 스페이서 재료 층(130L)의 두께는 각각의 희생 재료 층(42)의 두께의 1/2보다 커서, 유전체 스페이서 재료 층(130L)이 환형 공동들(119)을 완전히 충전하도록 한다. 추가로, 유전체 스페이서 재료 층(130L)의 두께는 소스 레벨 희생 층(204)의 두께의 1/2보다 커서, 유전체 스페이서 재료 층(130L)이 소스 레벨 환형 공동들(217)을 완전히 충전하도록 할 수 있다.
일 실시예에서, 유전체 스페이서 재료 층(130L)은 도핑되지 않은 실리케이트 유리(즉, 실리콘 산화물) 또는 도핑된 실리케이트 유리와 같은 실리케이트 유리 재료를 포함한다. 유전체 스페이서 재료 층(130L)의 두께는 5 nm 내지 100 nm, 예컨대, 10 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일반적으로, 유전체 스페이서 재료 층(130L)은, 희생 재료 층들(42)을 측방향으로 리세스함으로써 형성된 환형 공동들(119)의 체적들 내에서 그리고 소스 레벨 희생 층(204)을 측방향으로 리세스함으로써 형성된 소스 레벨 환형 공동(217)의 체적 내에서 지지 개구들(19)의 제1 서브세트 각각 주위에서 컨포멀하게 침착될 수 있다.
도 27d를 참조하면, 유전체 스페이서 재료 층(130L)의 부분들이 지지 개구들(19)의 제1 서브세트 내부로부터 그리고 마스크 재료 층(213) 위로부터 에칭될 수 있다. 지지 개구들(19)의 제1 서브세트에서 (희생 재료 층들(42)을 측방향으로 리세스함으로써 형성된 바와 같은) 환형 공동들(119)의 체적들 외부에 그리고 소스 레벨 환형 공동(217)의 체적들 외부에 위치된 유전체 스페이서 재료 층(130L)의 부분들이 에칭 공정에 의해 에칭된다. 일 실시예에서, 에칭 공정은 이방성 에칭 공정을 포함할 수 있다. 지지 개구들(19)의 하단에 위치된 유전체 라이너들(51)은 환형 공동들(119)의 수직 스택들 및 소스 레벨 환형 공동(217) 외부에 위치된 유전체 스페이서 재료 층(130L)의 부분들을 제거하기 위해 채용된 에칭 백 공정 동안 부수적으로 제거될 수 있거나, 그렇지 않을 수 있다.
환형 공동들(119)의 수직 스택들 내의 유전체 스페이서 재료 층(130L)의 나머지 부분들은 유전체 스페이서 핀들(130)의 수직 스택들을 포함한다. 소스 레벨 환형 공동들(217) 내의 유전체 스페이서 재료 층(130L)의 나머지 부분들은 소스 레벨 유전체 스페이서 핀들(218)을 포함한다. 유전체 스페이서 핀들(130)의 수직 스택은 환형 공동들(119)의 각각의 수직 스택 내에 형성된다. 소스 레벨 유전체 스페이서 핀(218)은 소스 레벨 환형 공동들(217) 각각 내에 형성된다. 유전체 스페이서 핀들(130)의 각각의 수직 스택은 희생 재료 층들(42)의 원통형 측벽들과 접촉할 수 있다. 각각의 소스 레벨 유전체 스페이서 핀(218)은 소스 레벨 희생 층(204)의 각자의 원통형 측벽과 접촉할 수 있다.
도 27e를 참조하면, 커버 재료 층(예컨대, 마스크 재료 층(213))은, 예를 들어 애싱에 의해, 교번하는 스택(32, 42), 유전체 스페이서 핀들(130)의 수직 스택들, 소스 레벨 유전체 스페이서 핀들(218), 및 역-단차형 유전체 재료 부분(65)의 재료들에 대해 선택적으로 제거될 수 있다.
도 12a 내지 도 12d의 처리 단계들이 후속적으로 수행될 수 있다. 예를 들어, 재료 층들의 층 스택이 지지 개구들(19) 및 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 재료 층들의 층 스택은 예를 들어, 도 12b에 도시된 바와 같이, 연속적인 차단 유전체 층(52L), 연속적인 메모리 재료 층(54), 선택적 유전체 라이너(56), 및 반도체 채널 재료 층(60L)을 포함할 수 있다. 후속적으로, 도 12c에 도시된 바와 같이, 유전체 코어(62)가 메모리 개구들(49) 각각 내에 그리고 지지 개구들(19) 각각 내에 형성되고, 이어서 수직으로 리세스될 수 있다. 도핑된 반도체 재료가 각각의 유전체 코어(62) 위에 침착될 수 있고, 도 12d에 도시된 바와 같이, 평탄화 공정을 수행함으로써 재료 층들의 층 스택 및 도핑된 반도체 재료의 잉여 부분들이 절연 캡 층(70)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마 공정 및/또는 리세스 에칭 공정을 채용할 수 있다.
메모리 개구(49) 내에 남아있는 연속적인 차단 유전체 층(52L), 연속적인 메모리 재료 층(54), 및 선택적 유전체 라이너(56)의 나머지 부분들의 각각의 연속적인 조합은 도 12d에 도시된 바와 같이 메모리 필름(50)을 구성한다. 지지 개구(19) 내에 남아있는 연속적인 차단 유전체 층, 연속적인 메모리 재료 층, 및 선택적 유전체 라이너의 나머지 부분들의 각각의 연속적인 조합은 더미 메모리 필름(150)을 구성한다.
메모리 개구 내에 남아있는 반도체 채널 재료 층(60L)의 각각의 나머지 부분은, 도 12d에 도시된 바와 같이, 수직 반도체 채널(60)을 구성한다. 지지 개구(19) 내에 남아있는 반도체 채널 재료 층의 각각의 나머지 부분은 더미 수직 반도체 채널(160)을 구성한다.
메모리 개구 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 지지 개구들(19) 내에 남아있는 도핑된 반도체 재료의 각각의 나머지 부분은 더미 드레인 영역(163)을 구성한다.
메모리 개구(49)를 충전하는 재료 부분들의 각각의 인접한 세트는 메모리 개구 충전 구조물(58)을 구성한다. 지지 개구(19)의 제1 서브세트를 충전하는 재료 부분들의 각각의 인접한 세트는 지지 기둥 구조물(20D)을 구성하며, 이는 적어도 하나의 유전체 재료 및 적어도 하나의 반도체 재료를 포함하는 복합 지지 기둥 구조물이다.
일 실시예에서, 제2 더미 메모리 필름들(150) 각각은 절연 층들(32)의 서브세트의 측벽들과 직접 접촉할 수 있다. 일 실시예에서, 역-단차형 유전체 재료 부분(65)은 교번하는 스택(32, 42)의 단차형 표면들 위에 놓일 수 있다. 메모리 필름(50, 150)은 지지 개구들(19)의 제1 서브세트 주위의 절연 층들(32)의 물리적으로 노출된 표면들, 유전체 스페이서 핀들(130)의 수직 스택들의 내부 측벽들, 및 소스 레벨 유전체 스페이서 핀들(218)의 내부 측벽들 상에 직접 침착된다.
일반적으로, 지지 개구들(19) 및 메모리 개구들(49)은 충전 재료 부분들로 동시에 충전될 수 있다. 메모리 개구 충전 구조물들(58)은 메모리 개구들(49) 내에 형성되고, 지지 기둥 구조물들(20D)은 유전체 스페이서 핀들(130)의 수직 스택들의 체적들, 소스 레벨 유전체 스페이서 핀들(218)의 체적들, 및 도 27a의 처리 단계들에서 형성된 바와 같은 지지 개구들(19)의 체적들 내에(즉, 지지 개구들(19)의 원통형 공동 부분들 내에) 형성된다. 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함한다. 지지 기둥 구조물들(20D) 각각은 각자의 더미 수직 반도체 채널(160), 각자의 더미 메모리 필름(150), 유전체 스페이서 핀들(130)의 수직 스택, 및 소스 레벨 유전체 스페이서 핀(218)을 포함한다.
도 28을 참조하면, 3차원 메모리 디바이스를 형성하기 위해 도 18a 내지 도 21b의 처리 단계들이 후속적으로 수행될 수 있다.
도 29를 참조하면, 제6 예시적인 구조물의 제1 대안적인 실시예가 도 27b의 처리 단계들에서 마스크 재료 층(213)의 패턴을 수정함으로써 제6 예시적인 구조물로부터 도출될 수 있다. 구체적으로, 마스크 재료 층(213)은 지지 개구들(19)의 제1 서브세트 위로부터 제거되는 반면, 지지 개구들(19)의 제2 서브세트 및 메모리 개구들(49)은 마스크 재료 층(213)에 의해 덮인다. 지지 개구들(19)의 제2 서브세트는 도 27b 내지 도 27d의 처리 단계들 동안 마스크 재료 층(213)으로 덮인 채로 유지된다. 도 11e에 도시된 제1 유형 지지 기둥 구조물들(22)은 지지 개구들(19)의 제2 서브세트 내에 형성될 수 있다.
일 실시예에서, 지지 기둥 구조물들(20D)은 도 4b에 도시된 제2 유형 지지 개구들(19B)의 위치들에 형성될 수 있고, 도 11e에 도시된 제1 유형 지지 기둥 구조물들(22)과 동일한 세트의 재료 부분들을 갖는 추가 지지 기둥 구조물들(22)은 도 4b에 도시된 제1 유형 지지 개구들(19A)의 위치들에 형성될 수 있다.
도 30a를 참조하면, 제6 예시적인 구조물의 제2 대안적인 실시예는, 유전체 스페이서 핀들(130)의 수직 스택들이 하부 티어에만 위치되고 상부 티어에는 위치되지 않는, 멀티-티어 구조물(예컨대, 2 티어 구조물)을 포함한다. 도 30a의 제2 대안적인 제6 예시적인 구조물은 하부 티어 구조물(T1)을 도시하며, 절연 캡 층(70) 대신에 절연 층(32)을 채용하고 다양한 개구들을 희생 충전 재료로 충전함으로써 마스크 재료 층(213)을 제거한 후 도 27d에 도시된 제6 예시적인 구조물로부터 도출될 수 있다. 희생 충전 재료 부분들(157, 127)은 메모리 개구들(49) 및 지지 개구들(19) 내에 형성된다. 희생 충전 재료 부분들(157, 127)은 메모리 개구들(49) 중 각자의 것을 충전하는 희생 메모리 개구 충전 재료 부분들(157) 및 지지 개구들(19) 중 각자의 것을 충전하는 희생 지지 개구 충전 재료 부분들(127)을 포함한다. 희생 충전 재료 부분들(157, 127)의 희생 충전 재료는 후속 처리 단계에서 절연 층들(32) 및 희생 재료 층들(42)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 희생 충전 재료 부분들(157, 127)의 희생 충전 재료는 비정질 실리콘, 실리콘-게르마늄 합금, 비정질 탄소, 다이아몬드-유사 탄소, 또는 중합체 재료를 포함할 수 있고/있거나 그로 본질적으로 이루어질 수 있다.
추가(즉, 상부) 티어 구조물(T2)이 도 30a에 도시된 제6 예시적인 구조물의 제2 대안적인 실시예 위에 후속적으로 형성된다. 이 처리 단계까지 공정중 소스 레벨 재료 층들(10')의 최상단 표면 위에 놓인 모든 재료 부분들의 세트는 본 명세서에서 제1 티어 구조물(first-tier structure)(T1)로 지칭된다. 이와 같이, 역-단차형 유전체 재료 부분(165)은 본 명세서에서 제1 티어 역-단차형 유전체 재료 부분으로 지칭된다.
도 30b를 참조하면, 추가 절연 층들(32) 및 추가 희생 재료 층들(42)의 추가 교번하는 스택이 형성될 수 있다. 절연 캡 층(70)이 추가 교번하는 스택의 상단 상에 형성될 수 있다. 추가 교번하는 스택은 추가 단차형 표면들을 형성하도록 패턴화될 수 있고, 추가 역-단차형 유전체 재료 부분이 형성될 수 있으며, 이는 본 명세서에서 제2 티어 역-단차형 유전체 재료 부분(265)으로 지칭된다. 제1 티어 구조물(T1)의 최상단 표면 위에 형성되는 모든 재료 부분들의 세트는 제2 티어 구조물(T2)을 구성한다.
제2 티어 구조물(T2)을 통해 개구들이 형성된다. 제2 티어 구조물(T2)을 통한 개구들은 도 27a의 처리 단계들에서 형성된 바와 같은 메모리 개구들(49)과 동일한 패턴을 갖는 제2 티어 메모리 개구들(259), 및 도 27a의 처리 단계들에서 형성된 바와 같은 지지 개구들(19)과 동일한 패턴을 갖는 제2 티어 지지 개구들(259)을 포함한다. 따라서, 희생 메모리 개구 충전 재료 부분(157)의 상단 표면이 각각의 제2 티어 메모리 개구(259)의 하단에서 물리적으로 노출되고, 희생 지지 개구 충전 재료 부분(127)의 상단 표면이 각각의 제2 티어 지지 개구(229)의 하단에서 물리적으로 노출된다.
도 30c를 참조하면, 희생 충전 재료 부분들(157, 127)은 절연 층들(32) 및 희생 재료 층들(42)의 재료들에 대해 선택적으로 제거될 수 있다. 제1 티어 구조물(T1) 및 제2 티어 구조물(T2)을 통해 수직으로 연장되는 메모리 개구들 및 지지 개구들이 형성된다.
후속적으로, 도 27e의 처리 단계들이 후속적으로 수행되어, 도 27e의 제6 예시적인 구조물에서와 동일한 구조적 특성들을 갖는 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20D)을 형성할 수 있다.
도 30d를 참조하면, 3차원 메모리 디바이스를 형성하기 위해 도 18a 내지 도 21b의 처리 단계들이 후속적으로 수행될 수 있다. 따라서, 유전체 스페이서 핀들(130)의 수직 스택들은 하부 제1 티어 구조물(T1)에만 위치되고 상부 제2 티어 구조물(T2)에는 위치되지 않고, 제2 티어 구조물(T2)의 형성 후에 추가 리세스 에칭 단계가 수행되지 않기 때문에, 도 30a 내지 도 30d의 공정은 단순화된다.
모든 도면들을 집합적으로 참조하고 본 개시내용의 다양한 실시예들에 따르면, 다음을 포함하는 3차원 메모리 디바이스가 제공된다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택(32, 46) - 여기서 교번하는 스택(32, 46) 내의 각각의 층은 메모리 어레이 영역(100) 내에 존재하고, 교번하는 스택(32, 46)은, 전기 전도성 층들(46)이 기판(8)으로부터의 수직 거리에 의존하는 가변 측방향 범위들을 갖는, 계단 영역(300) 내의 단차형 표면들을 포함함 -; 메모리 어레이 영역(100) 내의 교번하는 스택(32, 46)을 통해 수직으로 연장되는 각자의 메모리 개구(49) 내에 위치된 메모리 개구 충전 구조물들(58) - 여기서 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함함 -; 및 계단 영역(300)에 위치되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 지지 기둥 구조물들(20D) - 여기서 지지 기둥 구조물들(20D) 각각은 각자의 더미 수직 반도체 채널(160), 각자의 더미 메모리 필름(150), 및 전기 전도성 층들(46)의 레벨들에 위치되고 전기 전도성 층들(46)과 각자의 더미 메모리 필름(150) 사이에 개재된 유전체 스페이서 핀들(130)의 수직 스택을 포함함 -.
일 실시예에서, 3차원 메모리 디바이스는 기판(8) 내에 또는 기판(8)과 교번하는 스택(32, 46) 사이에 위치된 소스 레벨 재료 층들(10)을 포함하고, 지지 기둥 구조물들(20D) 각각은 소스 레벨 재료 층들(10) 내에 매립된 소스 레벨 유전체 스페이서 핀(218)을 추가로 포함한다. 일 실시예에서, 소스 레벨 재료 층들(10)은, 도핑된 반도체 재료를 포함하고 지지 기둥 구조물들(20D)의 소스 레벨 유전체 스페이서 핀들(218)의 측벽들과 접촉하는 소스 콘택 층(114)을 포함한다. 일 실시예에서, 소스 레벨 재료 층들(10)은: 소스 콘택 층(114) 아래에 놓이고 소스 콘택 층(114)의 하단 표면과 접촉하는 하부 소스 레벨 반도체 층(112); 및 소스 콘택 층(114) 위에 놓이고 소스 콘택 층(114)의 상단 표면과 접촉하는 상부 소스 레벨 반도체 층(116)을 포함한다.
일 실시예에서, 소스 레벨 유전체 스페이서 핀들(218) 및 유전체 스페이서 핀들(130)은 동일한 유전체 재료(예컨대, 도핑되지 않은 실리케이트 유리)를 포함한다. 일 실시예에서, 소스 레벨 유전체 스페이서 핀들(218) 각각은 더미 메모리 필름들(50) 중 각자의 것을 측방향으로 둘러싸고 그와 접촉한다.
일 실시예에서, 메모리 개구 충전 구조물들(58)의 수직 반도체 채널들(60) 각각은 소스 콘택 층(114)의 원통형 표면과 직접 접촉하고, 지지 기둥 구조물들(20D)의 더미 수직 반도체 채널들(160) 각각은 각자의 소스 레벨 유전체 스페이서 핀(218)에 의해 소스 콘택 층(114)의 원통형 표면으로부터 오프셋된다.
일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택(32, 46)의 단차형 표면들 위에 놓인 역-단차형 유전체 재료 부분(65)을 포함하며, 여기서 지지 기둥 구조물들(20D)은 역-단차형 유전체 재료 부분(65)을 통해 수직으로 연장된다.
일 실시예에서, 유전체 스페이서 핀들(130)의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀(130)은 지지 기둥 구조물들(20D) 중 하나 이상을 위한 환형 원통형 형상을 갖는다. 일 실시예에서, 지지 기둥 구조물들(20D)의 더미 메모리 필름들(150) 각각은 절연 층들(32)의 서브세트의 측벽들과 직접 접촉한다.
도 29에 도시된 일 실시예에서, 3차원 메모리 디바이스는 계단 영역(300)에 위치되고 교번하는 스택(32, 46)을 통해 수직으로 연장되는 추가 지지 기둥 구조물들(22)을 포함하며, 여기서 추가 지지 기둥 구조물들(22) 각각은 각자의 추가 더미 수직 반도체 채널(60'), 및 교번하는 스택(32, 46)의 적어도 하나의 전기 전도성 층(46)과 직접 접촉하는 각자의 추가 더미 메모리 필름(50')을 포함한다.
일 실시예에서, 추가 더미 메모리 필름들(50) 각각은, 교번하는 스택(32, 46)의 최상단 표면을 포함하는 제1 수평 평면으로부터 교번하는 스택(32, 46)의 최하단 표면을 포함하는 제2 수평 평면까지 수직으로 연장되는 직선형 측벽을 갖는다.
일 실시예에서, 3차원 메모리 디바이스는 다음을 포함한다: 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번하는 스택(32, 46)의 측벽들의 제1 서브세트와 접촉하는 제1 후면 트렌치 충전 구조물(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충전 구조물(76)로부터 측방향으로 이격되고 교번하는 스택(32, 46)의 측벽들의 제2 서브세트와 접촉하는 제2 후면 트렌치 충전 구조물(76) - 여기서 지지 기둥 구조물들(20D)은, 추가 지지 기둥 구조물들(22)이 제1 후면 트렌치 충전 구조물(76) 또는 제2 후면 트렌치 충전 구조물(76)에 대해 근위에 있는 것보다, 제1 후면 트렌치 충전 구조물(76) 및 제2 후면 트렌치 충전 구조물(76) 중 하나에 대해 더 근위에 있다.
일 실시예에서, 수직 반도체 채널들(60), 추가 더미 수직 반도체 채널들(60'), 및 더미 수직 반도체 채널들(160)은 동일한 반도체 재료를 포함하고 동일한 제1 두께를 가지며; 메모리 필름들(50), 추가 더미 메모리 필름들(50'), 및 더미 메모리 필름들(150)은 동일한 세트의 적어도 하나의 재료를 포함하고 동일한 제2 두께를 갖는다. 일 실시예에서, 유전체 스페이서 핀들(130)의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀은 환형 원통형 형상을 갖는다.
도 30d에 도시된 일 실시예에서, 교번하는 스택은 제1 티어 구조물(T1) 및 제1 티어 구조물 위에 위치된 제2 티어 구조물(T2)을 포함하고, 유전체 스페이서 핀들(130)의 수직 스택은 제1 티어 구조물(T1)에만 위치되고 제2 티어 구조물(T2)에는 위치되지 않는다.
본 개시내용의 다양한 실시예들은 반도체 재료 및 적어도 하나의 유전체 재료를 포함하는 복합 지지 기둥 구조물들을 형성하기 위해 채용될 수 있다. 반도체 재료는 변형에 대한 지지 기둥 구조물들의 저항을 증가시키고, 3차원 메모리 디바이스의 공정 수율을 증가시키며, 3차원 메모리 디바이스의 신뢰성을 증가시킬 수 있다. 유전체 재료 핀들(130, 218)은 다양한 전기 전도성 층들(46, 114)과 지지 기둥 구조물들(20D)의 반도체 재료(160) 사이의 단락 회로들을 방지한다. 핀들은 또한 지지 기둥 구조물들(20D)의 반도체 재료(160)와 후면 트렌치 충전 구조물들(76) 사이의 단락 회로를 방지하거나 감소시킨다. 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20D)은 동일한 침착 단계들 동안 형성될 수 있으며, 이는 공정 단계들의 수를 감소시키고 공정 비용 및 복잡도를 감소시킨다. 또한, 도 30a 내지 도 30d의 멀티-티어 구조물 실시예에서 희생 지지 개구 충전 재료 부분들(127)의 희생 재료(예컨대, 비정질 실리콘) 잔류물에 의해 야기되는 워드 라인 단락들이 감소되거나 제거된다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (60)
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 상기 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 상기 교번하는 스택은, 상기 전기 전도성 층들이 상기 기판으로부터의 수직 거리에 의존하는 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -;
상기 메모리 어레이 영역 내의 상기 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물(memory opening fill structure)들 - 상기 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 및
상기 계단 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 지지 기둥 구조물(support pillar structure)들을 포함하며, 상기 지지 기둥 구조물들 각각은 각자의 더미 수직 반도체 채널, 각자의 더미 메모리 필름, 및 상기 전기 전도성 층들의 레벨들에 위치되고 상기 전기 전도성 층들과 상기 각자의 더미 메모리 필름 사이에 개재된 유전체 스페이서 핀(dielectric spacer fin)들의 수직 스택을 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 3차원 메모리 디바이스는, 상기 기판 내에 또는 상기 기판과 상기 교번하는 스택 사이에 위치된 소스 레벨 재료 층(source-level material layer)들을 추가로 포함하며, 상기 지지 기둥 구조물들 각각은 상기 소스 레벨 재료 층들 내에 매립된 소스 레벨 유전체 스페이서 핀을 추가로 포함하는, 3차원 메모리 디바이스.
- 제2항에 있어서, 상기 소스 레벨 재료 층들은, 도핑된 반도체 재료를 포함하고 상기 지지 기둥 구조물들의 상기 소스 레벨 유전체 스페이서 핀들의 측벽들과 접촉하는 소스 콘택 층(source contact layer)을 포함하는, 3차원 메모리 디바이스.
- 제3항에 있어서, 상기 소스 레벨 재료 층들은,
상기 소스 콘택 층 아래에 놓이고 상기 소스 콘택 층의 하단 표면과 접촉하는 하부 소스 레벨 반도체 층; 및
상기 소스 콘택 층 위에 놓이고 상기 소스 콘택 층의 상단 표면과 접촉하는 상부 소스 레벨 반도체 층을 포함하는, 3차원 메모리 디바이스. - 제2항에 있어서, 상기 소스 레벨 유전체 스페이서 핀들 및 상기 유전체 스페이서 핀들은 동일한 유전체 재료를 포함하는, 3차원 메모리 디바이스.
- 제2항에 있어서, 상기 소스 레벨 유전체 스페이서 핀들 각각은 상기 더미 메모리 필름들 중 각자의 것을 측방향으로 둘러싸고 그와 접촉하는, 3차원 메모리 디바이스.
- 제3항에 있어서,
상기 메모리 개구 충전 구조물들의 상기 수직 반도체 채널들 각각은 상기 소스 콘택 층의 원통형 표면과 직접 접촉하고;
상기 지지 기둥 구조물들의 상기 더미 수직 반도체 채널들 각각은 상기 각자의 소스 레벨 유전체 스페이서 핀에 의해 상기 소스 콘택 층의 원통형 표면으로부터 오프셋되는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 3차원 메모리 디바이스는, 상기 교번하는 스택의 상기 단차형 표면들 위에 놓인 역-단차형 유전체 재료 부분(retro-stepped dielectric material portion)을 추가로 포함하며, 상기 지지 기둥 구조물들은 상기 역-단차형 유전체 재료 부분을 통해 수직으로 연장되는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 3차원 메모리 디바이스는, 상기 계단 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 추가 지지 기둥 구조물들을 추가로 포함하며, 상기 추가 지지 기둥 구조물들 각각은 각자의 추가 더미 수직 반도체 채널, 및 상기 교번하는 스택의 적어도 하나의 전기 전도성 층과 직접 접촉하는 각자의 추가 더미 메모리 필름을 포함하는, 3차원 메모리 디바이스.
- 제9항에 있어서, 상기 추가 더미 메모리 필름들 각각은 상기 교번하는 스택의 최상단 표면을 포함하는 제1 수평 평면으로부터 상기 교번하는 스택의 최하단 표면을 포함하는 제2 수평 평면까지 수직으로 연장되는 직선형 측벽을 갖는, 3차원 메모리 디바이스.
- 제9항에 있어서, 상기 3차원 메모리 디바이스는,
상기 교번하는 스택의 측벽들의 제1 서브세트와 접촉하는 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번하는 스택의 상기 측벽들의 제2 서브세트와 접촉하는 제2 수평 방향을 따라 상기 제1 후면 트렌치 충전 구조물로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물을 추가로 포함하며,
상기 지지 기둥 구조물들은, 상기 추가 지지 기둥 구조물들이 상기 제1 후면 트렌치 충전 구조물 또는 상기 제2 후면 트렌치 충전 구조물에 대해 근위에 있는 것보다, 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 하나에 대해 더 근위에 있는, 3차원 메모리 디바이스. - 제9항에 있어서,
상기 수직 반도체 채널들, 상기 추가 더미 수직 반도체 채널들, 및 상기 더미 수직 반도체 채널들은 동일한 반도체 재료를 포함하고 동일한 제1 두께를 갖고;
상기 메모리 필름들, 상기 추가 더미 메모리 필름들, 및 상기 더미 메모리 필름들은 동일한 세트의 적어도 하나의 재료를 포함하고 동일한 제2 두께를 갖는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 유전체 스페이서 핀들의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀은 환형 원통형 형상을 갖는, 3차원 메모리 디바이스.
- 제1항에 있어서,
상기 교번하는 스택은 상기 제1 티어 구조물(first-tier structure) 및 상기 제1 티어 구조물 위에 위치된 제2 티어 구조물을 포함하고;
상기 유전체 스페이서 핀들의 수직 스택은 상기 제1 티어 구조물에만 위치되고 상기 제2 티어 구조물에는 위치되지 않는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
상기 교번하는 스택을 통해 메모리 개구들 및 지지 개구들을 형성하는 단계;
상기 메모리 개구들이 마스크 재료 층으로 덮이는 동안 상기 지지 개구들의 제1 서브세트 주위의 상기 희생 재료 층들을 측방향으로 리세스함으로써 상기 지지 개구들의 상기 제1 서브세트 내의 각각의 지지 개구 주위에 환형 공동들의 수직 스택을 형성하는 단계;
환형 공동들의 각각의 수직 스택 내에 유전체 스페이서 핀들의 수직 스택을 형성하는 단계;
상기 유전체 스페이서 핀들의 수직 스택을 형성한 후 상기 메모리 개구들 내의 메모리 개구 충전 구조물들 및 상기 지지 개구들 내의 지지 기둥 구조물들을 동시에 형성하는 단계; 및
상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함하는, 방법. - 제15항에 있어서,
상기 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함하고;
상기 지지 기둥 구조물들 각각은 각자의 더미 수직 반도체 채널, 각자의 더미 메모리 필름, 및 유전체 스페이서 핀들의 수직 스택을 포함하는, 방법. - 제15항에 있어서, 상기 방법은,
상기 기판 내에 또는 상기 기판 위에 소스 레벨 희생 층을 형성하는 단계 - 상기 교번하는 스택은 상기 소스 레벨 희생 층 위에 형성되고, 상기 메모리 개구들 및 상기 지지 개구들은 상기 소스 레벨 희생 층을 통해 수직으로 연장됨 -;
상기 소스 레벨 희생 층의 부분들을 측방향으로 리세스함으로써 상기 지지 개구들의 상기 제1 서브세트 각각 주위에 소스 레벨 환형 공동을 형성하는 단계; 및
상기 소스 레벨 환형 공동들 각각 내에서 소스 레벨 유전체 스페이서 핀을 형성하는 단계를 추가로 포함하는, 방법. - 제17항에 있어서, 상기 방법은,
상기 환형 공동들의 수직 스택들 내에 그리고 상기 소스 레벨 환형 공동들 내에 유전체 스페이서 재료 층을 컨포멀하게 침착시키는 단계; 및
상기 지지 개구들의 상기 제1 서브세트 내부로부터 그리고 상기 마스크 재료 층 위로부터 상기 유전체 스페이서 재료 층의 부분들을 에칭하는 단계를 추가로 포함하며, 상기 환형 공동들의 수직 스택 내의 상기 유전체 스페이서 재료 층의 나머지 부분들은 상기 유전체 스페이서 핀들의 수직 스택들을 포함하고, 상기 소스 레벨 환형 공동들 내의 상기 유전체 스페이서 재료 층의 나머지 부분들은 상기 소스 레벨 유전체 스페이서 핀들을 포함하는, 방법. - 제17항에 있어서,
상기 희생 재료 층들 및 상기 소스 레벨 희생 층은 동일한 재료를 포함하고;
상기 환형 공동들의 수직 스택 및 상기 소스 레벨 환형 공동들은 상기 절연 층들의 재료에 대해 선택적으로 상기 희생 재료 층들 및 상기 소스 레벨 희생 층의 재료들을 에칭하는 등방성 선택적 에칭 공정을 수행함으로써 동시에 형성되는, 방법. - 제15항에 있어서,
상기 교번하는 스택은 상기 제1 티어 구조물(first-tier structure) 및 상기 제1 티어 구조물 위에 위치된 제2 티어 구조물을 포함하고;
상기 유전체 스페이서 핀들의 수직 스택은 상기 제1 티어 구조물에만 위치되고 상기 제2 티어 구조물에는 위치되지 않는, 방법. - 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 상기 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 상기 교번하는 스택은, 상기 전기 전도성 층들이 상기 기판으로부터의 수직 거리에 따라 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -;
상기 메모리 어레이 영역 내의 상기 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물들 - 상기 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -;
상기 계단 영역에 위치되고, 상기 교번하는 스택을 통해 수직으로 연장되며, 내부에 어떠한 반도체 재료도 없는 유전체 지지 기둥 구조물들; 및
상기 계단 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 복합 지지 기둥 구조물들을 포함하며, 상기 복합 지지 기둥 구조물들 각각은 상기 수직 반도체 채널들과 동일한 재료를 포함하는 더미 수직 반도체 채널을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 메모리 필름들 각각은 메모리 재료의 각자의 층을 포함하는 메모리 재료 층을 포함하고;
상기 복합 지지 기둥 구조물들 각각은 상기 메모리 재료의 각자의 추가 층을 포함하는 각자의 더미 메모리 재료 층을 포함하고;
상기 유전체 지지 기둥 구조물들은 상기 메모리 재료가 없는, 3차원 메모리 디바이스. - 제22항에 있어서, 상기 유전체 지지 기둥 구조물들 각각은 상기 복합 지지 기둥 구조물들 각각보다 더 큰 최대 측방향 범위를 갖는, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 3차원 메모리 디바이스는,
상기 교번하는 스택의 상기 단차형 표면들 위에 놓이는 역-단차형 유전체 재료 부분; 및
상기 교번하는 스택 및 상기 역-단차형 유전체 재료 부분 위에 놓이는 콘택 레벨 유전체 층을 추가로 포함하며,
상기 유전체 지지 기둥 구조물들 각각의 전체 상단 표면 및 상기 복합 지지 기둥 구조물들 각각의 전체 상단 표면은 상기 콘택 레벨 유전체 층의 하단 표면과 접촉하는, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 메모리 개구 충전 구조물들 각각은 상기 각자의 수직 반도체 채널의 상단 단부와 접촉하는 각자의 드레인 영역을 포함하고;
상기 복합 지지 기둥 구조물들 각각은 상기 각자의 더미 수직 반도체 채널의 상단 단부와 접촉하는 각자의 더미 드레인 영역을 포함하는, 3차원 메모리 디바이스. - 제25항에 있어서, 상기 3차원 메모리 디바이스는,
상기 교번하는 스택 및 상기 역-단차형 유전체 재료 부분 위에 놓이는 콘택 레벨 유전체 층; 및
상기 콘택 레벨 유전체 층을 통해 수직으로 연장되고 상기 드레인 영역들 중 각자의 것의 상단 표면과 접촉하는 드레인 콘택 비아 구조물들을 추가로 포함하며,
상기 더미 드레인 영역들의 상단 표면들의 전체가 상기 콘택 레벨 유전체 층의 하단 표면과 접촉하고 상기 더미 드레인 영역들은 상기 드레인 콘택 비아 구조물들과 접촉하지 않는, 3차원 메모리 디바이스. - 제21항에 있어서, 상기 3차원 메모리 디바이스는,
상기 교번하는 스택의 측벽들의 제1 서브세트와 접촉하는 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번하는 스택의 상기 측벽들의 제2 서브세트와 접촉하는 제2 수평 방향을 따라 상기 제1 후면 트렌치 충전 구조물로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물을 추가로 포함하는, 3차원 메모리 디바이스. - 제27항에 있어서,
상기 교번하는 스택 내의 각각의 층은 상기 제1 후면 트렌치 충전 구조물과 접촉하는 각자의 제1 측벽 및 상기 제2 후면 트렌치 충전 구조물과 접촉하는 각자의 제2 측벽을 포함하고;
상기 유전체 지지 기둥 구조물들 각각은, 상기 복합 지지 기둥 구조물들이 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 각자의 근위의 것에 대해 근위에 있는 것보다, 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 각자의 근위의 것에 대해 더 근위에 있는, 3차원 메모리 디바이스. - 제28항에 있어서, 상기 유전체 지지 기둥 구조물들 중 적어도 하나는 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 하나와 접촉하는, 3차원 메모리 디바이스.
- 제21항에 있어서,
반도체 재료 층이 상기 교번하는 스택 아래에 놓이고;
상기 유전체 지지 기둥 구조물들 및 상기 복합 지지 기둥 구조물들 각각은, 상기 교번하는 스택 아래에 놓이고 상기 반도체 재료 층 내에 매립되고 그와 접촉하는 각자의 유전체 라이너(dielectric liner)를 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 메모리 필름들 각각은 차단 유전체 층(blocking dielectric layer), 메모리 재료 층, 및 유전체 라이너를 포함하는 층 스택을 포함하고;
상기 유전체 지지 기둥 구조물들 각각은 상기 차단 유전체 층들과 동일한 재료를 포함하는 더미 차단 유전체 층, 실리콘 산화물 라이너, 및 유전체 충전 재료 부분을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서, 상기 3차원 메모리 디바이스는,
제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 제2 수평 방향을 따라 상기 제1 후면 트렌치 충전 구조물로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물을 추가로 포함하며,
상기 유전체 지지 기둥 구조물들 각각은 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 각자의 것과 접촉하는 각자의 평면형 수직 표면을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 기판은 상기 메모리 개구 충전 구조물들 내의 상기 수직 반도체 채널들 각각 및 상기 복합 지지 기둥 구조물들 내의 상기 더미 수직 반도체 채널들 각각의 원통형 표면 세그먼트와 접촉하는 소스 콘택 층을 포함하고;
상기 유전체 지지 기둥 구조물들 각각은, 원통형 측벽 세그먼트가 각자의 유전체 지지 기둥 구조물의 위에 놓인 부분에 대해 내향으로 측방향으로 리세스되는, 각자의 원통형 만입부 영역을 포함하는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
상기 교번하는 스택을 통해 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들을 형성하는 단계;
상기 제2 유형 지지 개구들을 덮지 않으면서 상기 메모리 개구들 및 상기 제1 유형 지지 개구들을 마스크 재료 층으로 덮는 단계;
상기 제2 유형 지지 개구들 내에 유전체 충전 재료 층을 침착시키는 단계;
상기 제2 유형 지지 개구들 외부에 위치된 상기 유전체 충전 재료 층의 부분들 및 상기 마스크 재료 층을 제거하는 단계 - 유전체 지지 기둥 구조물들이 상기 제2 유형 지지 개구들 내에 형성됨 -;
메모리 재료 층 및 반도체 채널 재료 층을 포함하는 재료 층들을 침착 및 평탄화함으로써, 상기 메모리 개구들 및 상기 제1 유형 지지 개구들 내에 각각 메모리 개구 충전 구조물들 및 복합 지지 기둥 구조물들을 형성하는 단계; 및
상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함하는, 방법. - 제34항에 있어서, 상기 유전체 충전 재료 층은 상기 마스크 재료 층 위에 침착되는, 방법.
- 제34항에 있어서,
상기 메모리 개구들, 상기 제1 유형 지지 개구들, 및 상기 제2 유형 지지 개구들은 패턴화된 에칭 마스크 층을 채용하는 이방성 에칭 공정을 수행함으로써 동시에 형성되고;
상기 제2 유형 지지 개구들은 상기 제1 유형 지지 개구들보다 더 큰 최대 측방향 범위로 형성되는, 방법. - 제34항에 있어서, 상기 방법은, 상기 제1 유형 지지 개구들, 및 상기 제2 유형 지지 개구들 각각 내에서 상기 교번하는 스택의 물리적으로 노출된 측벽들 상에 연속적인 차단 유전체 층을 침착시키는 단계를 추가로 포함하며, 상기 마스크 재료 층은 상기 연속적인 차단 유전체 층 위에 형성되는, 방법.
- 제37항에 있어서, 상기 방법은,
상기 유전체 지지 기둥 구조물들의 형성 후에 상기 메모리 개구들 및 상기 제1 유형 지지 개구 내에서 상기 연속적인 차단 유전체 층의 나머지 부분들 상에 연속적인 메모리 재료 층을 침착시키는 단계;
상기 연속적인 메모리 재료 층 위에 반도체 채널 재료 층을 침착시키는 단계; 및
상기 메모리 개구들 및 상기 제1 유형 지지 개구들 외부로부터 상기 반도체 채널 재료 층 및 상기 연속적인 메모리 재료 층의 부분들을 제거하는 단계를 추가로 포함하며, 상기 메모리 개구 충전 구조물들 및 상기 복합 지지 기둥 구조물들은 상기 반도체 채널 재료 층 및 상기 연속적인 메모리 재료 층의 나머지 부분들을 포함하는, 방법. - 제34항에 있어서, 상기 방법은,
제1 수평 방향을 따라 측방향으로 연장되고 상기 교번하는 스택을 통해 제2 수평 방향을 따라 측방향으로 이격된 후면 트렌치들을 형성하는 단계 - 상기 유전체 지지 기둥 구조물들은, 상기 복합 지지 기둥 구조물들이 상기 후면 트렌치들에 대해 근위에 있는 것보다, 상기 후면 트렌치들 중 가장 근위의 것에 대해 더 근위에 있음 -;
상기 메모리 개구 충전 구조물들, 상기 유전체 지지 기둥 구조물들, 및 상기 복합 지지 기둥 구조물들이 상기 절연 층들에 구조적 지지를 제공하는 동안 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계; 및
상기 후면 리세스들 내에 적어도 하나의 전도성 재료를 침착시킴으로써 상기 전기 전도성 층들을 형성하는 단계를 추가로 포함하는, 방법. - 제39항에 있어서, 상기 후면 트렌치들은, 상기 유전체 지지 기둥 구조물들의 적어도 서브세트를, 상기 제2 수평 방향을 따라 측방향으로 이격되는 분할된 유전체 지지 기둥 구조물들의 각자의 쌍으로 절개하는, 방법.
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 상기 교번하는 스택 내의 각각의 층은 메모리 어레이 영역 내에 존재하고, 상기 교번하는 스택은, 상기 전기 전도성 층들이 상기 기판으로부터의 수직 거리에 따라 가변 측방향 범위들을 갖는, 계단 영역 내의 단차형 표면들을 포함함 -;
상기 메모리 어레이 영역 내의 상기 교번하는 스택을 통해 수직으로 연장되는 각자의 메모리 개구 내에 위치된 메모리 개구 충전 구조물들 - 상기 메모리 개구 충전 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -;
상기 계단 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 제1 유형 지지 기둥 구조물들 - 상기 제1 유형 지지 기둥 구조물들 각각은 각자의 제1 더미 수직 반도체 채널 및 각자의 제1 더미 메모리 필름을 포함함 -; 및
상기 계단 영역에 위치되고 상기 교번하는 스택을 통해 수직으로 연장되는 제2 유형 지지 기둥 구조물들 - 상기 제2 유형 지지 기둥 구조물들 각각은 각자의 제2 더미 수직 반도체 채널, 각자의 제2 더미 메모리 필름, 및 상기 각자의 제2 더미 메모리 필름을 측방향으로 둘러싸고 상기 전기 전도성 층들과 상기 각자의 제2 더미 메모리 필름 사이에 개재된 적어도 하나의 각자의 유전체 스페이서 재료 부분을 포함하는, 3차원 메모리 디바이스. - 제41항에 있어서, 상기 제2 유형 지지 기둥 구조물들 각각은 상기 제1 유형 지지 기둥 구조물들 각각보다 더 큰 최대 측방향 범위를 갖는, 3차원 메모리 디바이스.
- 제41항에 있어서, 상기 3차원 메모리 디바이스는,
상기 교번하는 스택의 측벽들의 제1 서브세트와 접촉하는 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치 충전 구조물; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번하는 스택의 상기 측벽들의 제2 서브세트와 접촉하는 제2 수평 방향을 따라 상기 제1 후면 트렌치 충전 구조물로부터 측방향으로 이격된 제2 후면 트렌치 충전 구조물을 추가로 포함하며,
상기 제2 유형 지지 기둥 구조물들 각각은, 상기 제1 유형 지지 기둥 구조물들이 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 각자의 근위의 것에 대해 근위에 있는 것보다, 상기 제1 후면 트렌치 충전 구조물 및 상기 제2 후면 트렌치 충전 구조물 중 하나에 대해 더 근위에 있는, 3차원 메모리 디바이스. - 제41항에 있어서,
상기 수직 반도체 채널들, 상기 제1 더미 수직 반도체 채널들, 및 상기 제2 더미 수직 반도체 채널들은 동일한 반도체 재료를 포함하고 동일한 제1 두께를 갖고;
상기 메모리 필름들, 상기 제1 더미 메모리 필름들, 및 상기 제2 더미 메모리 필름들은 동일한 세트의 적어도 하나의 재료를 포함하고 동일한 제2 두께를 갖는, 3차원 메모리 디바이스. - 제41항에 있어서, 상기 제2 유형 지지 기둥 구조물들 각각은 상기 교번하는 스택 아래에 놓인 반도체 재료 층의 레벨에서보다 상기 전기 전도성 층들 중 최하단 전기 전도성 층의 레벨에서 더 큰 측방향 범위를 갖는, 3차원 메모리 디바이스.
- 제41항에 있어서, 상기 제2 유형 지지 기둥 구조물들 각각 내의 상기 적어도 하나의 각자의 유전체 스페이서 재료 부분은, 상기 제2 유형 지지 기둥 구조물들 중 각자의 것의 최상단 표면으로부터 상기 교번하는 스택 아래에 놓인 반도체 재료 층 내로 연속적으로 연장되는 유전체 스페이서 재료 층의 각자의 수직 연장 부분을 포함하는, 3차원 메모리 디바이스.
- 제46항에 있어서, 상기 유전체 스페이서 재료 층은, 상기 반도체 재료 층 내로 돌출되고 상기 교번하는 스택을 통해 수직으로 연장되는 상기 유전체 스페이서 재료 층의 일부분보다 더 작은 측방향 범위를 갖는, 하향 돌출 부분을 포함하는, 3차원 메모리 디바이스.
- 제47항에 있어서, 상기 각자의 제2 더미 메모리 필름의 외부 표면의 전체가 상기 유전체 스페이서 재료 층의 상기 각자의 수직 연장 부분과 접촉하는, 3차원 메모리 디바이스.
- 제47항에 있어서,
상기 교번하는 스택을 통해 수직으로 연장되는 상기 유전체 스페이서 재료 층의 상기 각자의 수직 연장 부분의 외부 측벽은, 상기 외부 측벽이 상기 절연 층들의 레벨들에 대하여 상기 전기 전도성 층들의 레벨들에서 외향으로 측방향으로 돌출되거나 또는 내향으로 측방향으로 리세스되는, 측방향으로 파상형인(laterally-undulating) 수직 단면 프로파일을 갖고;
상기 교번하는 스택을 통해 수직으로 연장되는 상기 유전체 스페이서 재료 층의 상기 각자의 수직 연장 부분의 내부 측벽은 직선형 수직 단면 프로파일을 갖는, 3차원 메모리 디바이스. - 제46항에 있어서,
상기 제1 유형 지지 기둥 구조물들 각각은 상기 각자의 제1 더미 수직 반도체 채널의 상단 단부와 접촉하는 각자의 제1 더미 드레인 영역을 추가로 포함하고;
상기 제2 유형 지지 기둥 구조물들 각각은 상기 각자의 제2 더미 수직 반도체 채널의 상단 단부와 접촉하는 각자의 제2 더미 드레인 영역을 추가로 포함하고;
상기 제2 더미 드레인 영역들의 상단 표면들은 상기 제1 더미 드레인 영역들의 상단 표면들을 포함하는 수평 평면 아래에 위치되는, 3차원 메모리 디바이스. - 제41항에 있어서, 상기 제2 유형 지지 기둥 구조물들 각각 내의 상기 적어도 하나의 각자의 유전체 스페이서 재료 부분은 상기 전기 전도성 층들의 레벨들에 위치된 유전체 스페이서 핀들의 수직 스택을 포함하는, 3차원 메모리 디바이스.
- 제51항에 있어서, 상기 유전체 스페이서 핀들의 수직 스택 내의 적어도 최하단 유전체 스페이서 핀은 환형 원통형 형상을 갖는, 3차원 메모리 디바이스.
- 제51항에 있어서, 상기 제2 더미 메모리 필름들 각각은 상기 절연 층들의 서브세트의 측벽들과 직접 접촉하는, 3차원 메모리 디바이스.
- 제41항에 있어서, 상기 제1 유형 지지 기둥 구조물들 각각은 상기 유전체 스페이서 재료 부분이 없고, 상기 제1 더미 메모리 필름은 상기 절연 층들 및 상기 전기 전도성 층들의 서브세트의 측벽들과 직접 접촉하는, 3차원 메모리 디바이스.
- 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
상기 교번하는 스택을 통해 메모리 개구들, 제1 유형 지지 개구들, 및 제2 유형 지지 개구들을 형성하는 단계;
유전체 스페이서 재료가 상기 제2 유형 지지 개구들 내에 존재하고 상기 메모리 개구들 및 상기 제1 유형 지지 개구들 내에는 존재하지 않도록 상기 유전체 스페이서 재료를 침착 및 패턴화함으로써, 상기 제2 유형 지지 개구들 각각 내에 적어도 하나의 각자의 유전체 스페이서 재료 부분을 형성하는 단계;
상기 메모리 개구들, 상기 제1 유형 지지 개구들, 및 상기 제2 유형 지지 개구들의 나머지 체적들 내에 메모리 필름 및 반도체 채널 재료 층을 포함하는 재료 층들을 침착시키고 그리고 상기 재료 층들을 평탄화함으로써, 상기 메모리 개구들, 상기 제1 유형 지지 개구들, 및 상기 제2 유형 지지 개구들 내에 각각 메모리 개구 충전 구조물들, 제1 유형 지지 기둥 구조물들, 및 제2 유형 지지 기둥 구조물들을 형성하는 단계; 및
상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함하는, 방법. - 제55항에 있어서, 상기 메모리 개구들 및 상기 제1 유형 지지 개구들이 커버 재료 층으로 덮이는 동안 상기 제2 유형 지지 개구들 각각 주위의 상기 희생 재료 층들을 측방향으로 리세스하는 단계를 추가로 포함하는, 방법.
- 제56항에 있어서, 상기 방법은, 상기 메모리 개구들 및 상기 제1 유형 지지 개구들이 상기 마스크 재료 층으로 덮이는 동안 상기 제2 유형 지지 개구들 각각 주위의 상기 절연 층들을 측방향으로 리세스하는 단계를 추가로 포함하는, 방법.
- 제57항에 있어서,
상기 적어도 하나의 각자의 유전체 스페이서 재료 부분은 컨포멀 침착 공정에 의해 침착되는 유전체 스페이서 재료 층의 각자의 수직 연장 부분을 포함하고;
상기 메모리 필름은 상기 유전체 스페이서 재료 층 위에 침착되는, 방법. - 제56항에 있어서, 상기 방법은,
상기 제2 유형 지지 개구들 각각 주위의 상기 희생 재료 층들을 측방향으로 리세스함으로써 형성된 환형 공동들의 수직 스택 내에 유전체 스페이서 재료 층을 컨포멀하게 침착시키는 단계; 및
상기 환형 공동들의 수직 스택 외부에 위치된 상기 유전체 스페이서 재료 층의 부분들을 에칭하는 단계를 추가로 포함하며, 상기 유전체 스페이서 재료 층의 나머지 부분들은 유전체 스페이서 핀들의 수직 스택들을 포함하는, 방법. - 제59항에 있어서, 상기 메모리 필름은 상기 제2 유형 지지 개구들 주위의 상기 절연 층들의 물리적으로 노출된 표면들 및 상기 유전체 스페이서 핀들의 수직 스택들의 내부 측벽들 상에 직접, 그리고 상기 메모리 개구들 및 상기 제1 유형 지지 개구들 주위의 상기 절연 층들 및 상기 희생 재료 층들의 물리적으로 노출된 표면들 상에 직접 침착되는, 방법.
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