KR20200132493A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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나현석
정윤규
이희중
홍승완
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Abstract

수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들, 상기 게이트 전극들 사이에 각각 형성된 절연 패턴들, 상기 기판 상에 상기 수직 방향으로 연장되어, 상기 게이트 전극들 중 일부인 적어도 제1 게이트 전극들, 및 상기 절연 패턴들 중 적어도 상기 제1 게이트 전극들 사이에 형성된 절연 패턴들을 관통하는 채널, 상기 채널의 외측벽을 커버하도록 상기 수직 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 채널 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물, 및 상기 채널과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸여, 내측벽이 상기 터널 절연 패턴과 접촉하고 외측벽이 상기 전하 트래핑 패턴과 접촉하는 매립 패턴 구조물을 포함할 수 있고. 상기 채널과 상기 각 게이트 전극들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께는 상기 채널과 상기 각 절연 패턴들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께보다 크지 않을 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치에 관한 것이다.
수직형 메모리 장치에서 수직으로 적층되는 층들의 개수가 증가함에 따라, 스케일 다운을 위해 각 층들의 두께를 감소시킬 필요가 있다. 하지만 각 층들의 두께가 감소함에 따라, 수직으로 이웃하는 셀 들 사이에서 커플링이 발생할 수 있으며, 이에 따라 상기 수직형 메모리 장치의 전기적 특성이 열화될 수 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들, 상기 게이트 전극들 사이에 각각 형성된 절연 패턴들, 상기 기판 상에 상기 수직 방향으로 연장되어, 상기 게이트 전극들 중 일부인 적어도 제1 게이트 전극들, 및 상기 절연 패턴들 중 적어도 상기 제1 게이트 전극들 사이에 형성된 절연 패턴들을 관통하는 채널, 상기 채널의 외측벽을 커버하도록 상기 수직 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 채널 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물, 및 상기 채널과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸여, 내측벽이 상기 터널 절연 패턴과 접촉하고 외측벽이 상기 전하 트래핑 패턴과 접촉하는 매립 패턴 구조물을 포함할 수 있다. 상기 채널과 상기 각 게이트 전극들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께는 상기 채널과 상기 각 절연 패턴들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께보다 크지 않을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성된 지지 패턴 및 채널 연결 패턴, 상기 기판 상면에 수직한 수직 방향을 따라 상기 지지 패턴 및 상기 채널 연결 패턴 상에서 서로 이격된 게이트 전극들, 상기 게이트 전극들 사이에 각각 형성된 절연 패턴들, 각각이 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들 및 상기 절연 패턴들을 관통하는 복수의 채널들, 상기 각 채널들의 외측벽을 커버하도록 상기 수직 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 각 채널 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물, 및 상기 각 채널들과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸여, 내측벽이 상기 터널 절연 패턴과 접촉하고 외측벽, 하면 및 상면이 상기 전하 트래핑 패턴과 접촉하는 매립 패턴 구조물을 포함할 수 있다. 상기 채널들은 상기 채널 연결 패턴에 의해 서로 전기적으로 연결될 수 있고, 상기 전하 트래핑 패턴은 상기 수직 방향을 따라 일정한 두께를 가질 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법은 기판 상에 교대로 반복적으로 형성된 절연막들 및 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성하고, 상기 채널 홀에 의해 노출되는 상기 각 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 리세스를 형성하고, 상기 채널 홀의 측벽 및 상기 제1 리세스의 내벽 상에 블로킹 막, 전하 트래핑 막, 및 제1 및 제2 매립막들을 순차적으로 형성하고, 상기 제2 매립막의 표면에 제1 산화 공정을 수행한 후, 제1 식각 공정을 통해 상기 산화된 제2 매립막 부분을 제거하고, 잔류하는 상기 제2 매립막에 제2 산화 공정을 수행한 후, 제2 식각 공정을 통해 상기 산화된 제2 매립막 및 상기 제1 매립막의 일부를 제거하여 매립 패턴을 형성하고, 그리고 상기 매립 패턴 및 상기 전하 트래핑 막 상에 순차적으로 적층된 터널 절연막 및 채널막을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 교대로 반복적으로 형성된 게이트 전극들 및 절연 패턴들을 관통하는 채널의 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물을 포함할 수 있고, 상기 터널 절연 패턴과 상기 전하 트래핑 패턴 사이에는 매립 패턴 구조물이 형성될 수 있으며, 상기 전하 저장 구조물의 상기 절연 패턴들과 접촉하는 부분은 상기 채널로부터 돌출된 형상을 가질 수 있다. 이에 따라, 이웃하는 게이트 전극들 사이의 커플링이 감소할 수 있으므로, 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
도 1 내지 도 2b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 3 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 28 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 34 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 38 내지 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 내지 도 2b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 2a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 2b는 도 2a의 X 영역에 대한 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 및 도 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴들(115), 게이트 전극들(343, 345, 347), 채널(245), 전하 저장 구조물, 및 매립 패턴 구조물(210)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 반도체 패턴(150), 제3 매립 패턴(250), 패드(270), 제2 블로킹 패턴(310), 제2 스페이서(350), 공통 소스 라인(Common Source Line: CSL)(360), 제1 내지 제4 층간 절연막들(130, 280, 370, 390), 콘택 플러그(380) 및 비트 라인(400)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
절연 패턴들(115)은 기판(100) 상에 상기 제1 방향을 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 절연 패턴들(115)은 그 형성되는 층에 따라 상기 제1 방향으로의 두께가 서로 다를 수 있다. 예를 들어, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 절연 패턴(115)은 제4 두께(T4)를 가질 수 있고, 2번째 층에 형성되는 절연 패턴(115)은 제3 두께(T3)를 가질 수 있으며, 최상층에 형성되는 절연 패턴(115)은 제2 두께(T2)를 가질 수 있고, 나머지 가운데 층들에 형성되는 각 절연 패턴들(115)은 제1 두께(T1)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 두께(T4)는 제1 내지 제3 두께들(T1, T2, T3)보다 작을 수 있고, 제1 두께(T1)는 제2 및 제3 두께들(T2, T3)보다 작을 수 있으며, 제2 및 제3 두께들(T2, T3)은 서로 동일할 수도 있고 서로 다를 수도 있다.
게이트 전극들(343, 345, 347)은 절연 패턴들(115) 사이에 각각 형성될 수 있으며, 이에 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 즉, 절연 패턴들(115) 및 게이트 전극들(343, 345, 347)은 기판(100) 상에서 상기 제1 방향으로 교대로 반복적으로 적층될 수 있다. 각 게이트 전극들(343, 345, 347)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 각 게이트 전극들(343, 345, 347)은 상기 제2 방향으로 연장되는 제2 개구(290) 내에 형성되는 제2 스페이서(350) 및 공통 소스 라인(CSL)(360)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
각 게이트 전극들(343, 345, 347)의 상면, 하면 및 상기 측벽은 제2 블로킹 패턴(310)에 의해 커버될 수 있다. 또한, 제2 블로킹 패턴(310)은 절연 패턴들(115)의 측벽, 제1 및 제2 층간 절연막들(130, 280)의 측벽, 및 기판(100) 상면 일부도 커버할 수 있으며, 전체적으로 요철 형상을 가지면서 상기 제1 방향으로 연장될 수 있다.
채널(245)은 기판(100) 상면에 형성된 반도체 패턴(150) 상에 상기 제1 방향을 따라 연장될 수 있으며, 교대로 적층된 절연 패턴들(115), 및 제2 및 제3 게이트 전극들(345, 347)을 관통할 수 있다.
반도체 패턴(150)은 예를 들어 원기둥 형상과 같은 필라(pillar) 형상을 가질 수 있다.
일 실시예에 있어서, 반도체 패턴(150)은 그 상면이 절연 패턴들(115) 중에서 제3 두께(T3)를 갖는 절연 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
채널(245)은 제1 게이트 전극(343) 상부에 형성된 절연 패턴들(115) 및 제2 및 제3 게이트 전극들(345, 347)을 관통할 수 있다. 예시적인 실시예들에 있어서, 채널(245)은 컵 형상을 가질 수 있으며, 상기 컵 형상의 내부 공간은 필라 형상의 제3 매립 패턴(250)에 의해 채워질 수 있다. 이와는 달리, 채널(245)은 필라 형상을 가질 수도 있으며, 이 경우 제3 매립 패턴(250)은 형성되지 않을 수 있다.
채널(245)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다.
전하 저장 구조물은 채널(245)의 외측벽을 둘러싸면서 상기 제1 방향으로 연장되는 저면 가운데가 뚫린 컵 형상을 가질 수 있다. 이때, 상기 전하 저장 구조물은 채널(245)과 각 제2 및 제3 게이트 전극들(345, 347) 사이에 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(225), 전하 트래핑 패턴(185) 및 제1 블로킹 패턴(175)을 포함할 수 있다.
매립 패턴 구조물(210)은 전하 저장 구조물의 채널(245)과 각 절연 패턴들(115) 사이에서 상기 제1 방향을 따라 복수 개로 형성될 수 있고, 터널 절연 패턴(225)과 전하 트래핑 패턴(185)에 의해 둘러싸여 이들과 각각 접촉할 수 있으며, 각각의 매립 패턴 구조물들(210)은 터널 절연 패턴(225)과 접촉하는 내측벽 및 전하 트래핑 패턴(185)과 접촉하는 외측벽을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 각 매립 패턴 구조물(210)의 내측벽 및 외측벽은 채널(245)을 향해 오목한 형상을 가지도록 형성될 수 있다.
예시적인 실시예들에 있어서, 매립 패턴 구조물(210)은 전하 트래핑 패턴(185)의 내측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 및 제2 매립 패턴들(196, 206)을 포함할 수 있다. 이때, 제1 매립 패턴(196)은 제2 매립 패턴(206)의 외측벽, 상면 및 저면을 커버할 수 있으며, 제1 매립 패턴(196)의 내측벽은 터널 절연 패턴(225)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제1 매립 패턴(196)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 매립 패턴(206)은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제1 및 제2 매립 패턴들(196, 206)이 서로 동일한 물질을 포함하는 경우에, 이들은 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 매립 패턴 구조물(210)은 제1 두께(T1)를 갖는 절연 패턴들(115)에 인접한 터널 절연 패턴(225)과 전하 트래핑 패턴(185) 사이의 공간에 형성될 수 있고, 제2 내지 제4 두께들(T2, T3, T4)을 갖는 절연 패턴들(115)에 인접한 터널 절연 패턴(225)과 전하 트래핑 패턴(185) 사이의 공간들에는 형성되지 않을 수 있다. 이와는 달리, 매립 패턴 구조물(210)은 상기 제3 두께(T3)를 갖는 절연 패턴(115)에 인접한 터널 절연 패턴(225)과 전하 트래핑 패턴(185) 사이의 공간에 형성될 수도 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물은 채널(245)의 외측벽과 접촉하면서 상기 제1 방향을 따라 연장될 수 있고, 각 제1 내지 제3 게이트 전극들(343, 345, 347)과 채널(245) 사이에 형성된 전하 저장 구조물 부분의 내측벽 및 외측벽은 기판(100) 상면에 대해 수직한 기울기를 가질 수 있으며, 각 절연 패턴들(115)과 채널(245) 사이에 형성된 전하 저장 구조물 부분의 외측벽도 기판(100) 상면에 대해 수직한 기울기를 가질 수 있다.
제1 층간 절연막(130)은 매립 패턴 구조물(210), 전하 저장 구조물 및 채널(245)을 포함하는 제1 구조물, 및 최상층 절연 패턴(115) 상에 형성될 수 있으며, 패드(270)는 제1 층간 절연막(130)을 관통하여 상기 제1 구조물 상면에 접촉할 수 있다. 제2 층간 절연막(280)은 제1 층간 절연막(130) 및 패드(270) 상에 형성될 수 있다.
제2 스페이서(350)는 절연 패턴들(115) 및 게이트 전극들(363, 365, 367)을 관통하여 기판(100) 상면을 노출시키며 상기 제2 방향으로 연장되는 제2 개구(290)의 측벽에 형성될 수 있으며, 공통 소스 라인(CSL)(360)은 제2 개구(290)의 나머지 부분을 채울 수 있다.
제3 층간 절연막(370)은 제2 층간 절연막(280), 공통 소스 라인(CSL)(360), 제2 스페이서(350) 및 제2 블로킹 패턴(310) 상에 형성될 수 있다. 콘택 플러그(380)는 제2 및 제3 층간 절연막들(280, 370)을 관통하여 패드(270) 상면에 접촉할 수 있다. 비트 라인(400)은 제4 층간 층간 절연막(390)을 관통하여 콘택 플러그(380) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(400)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 각 절연 패턴들(115)과 채널(245) 사이에 형성된 상기 전하 저장 구조물 부분은 매립 패턴 구조물(210)을 더 포함하여, 이들 사이에 위치하는 전하 트래핑 패턴(185) 부분이 보다 굴곡진 형상을 가질 수 있으므로, 전하 트래핑 패턴(185)의 측방 전하 손실(Lateral Charge Loss)이 감소될 수 있다.
또한, 기판(100) 상에 교대로 반복적으로 적층된 제2 내지 제3 게이트 전극들(345, 347) 및 절연 패턴들(115)이 상기 제1 방향을 따라 전체적으로 요철 형상을 가지도록 형성됨에 따라, 이들에 접촉하는 상기 전하 저장 구조물의 외측벽도 전체적으로 요철을 가지도록 형성될 수 있다. 따라서, 전하 저장 구조물이 제2 내지 제3 게이트 전극들(345, 347) 사이에 적어도 부분적으로 개재될 수 있으므로, 제2 내지 제3 게이트 전극들(345, 347) 간의 간섭(Interference)이 최소화될 수 있고, 워드 라인의 역할을 수행하는 제2 전극들(345) 사이에서 커플링(Coupling)이 발생이 감소될 수 있으며, 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
도 3 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 3-7, 9 및 15, 17-22는 도 1의 A-A'선을 따라 절단한 단면도들이고, 도 8, 10-14 및 16은 각 대응하는 단면도들의 X 영역에 대한 확대 단면도들이다.
도 3을 참조하면, 기판(100) 상에 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 3에는 예시적으로, 8개 층의 절연막들(110) 및 7개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막(110) 및 희생막(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함할 수 있다. 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 4를 참조하면, 최상층 절연막(110) 상에 제1 층간 절연막(130)를 형성한 후, 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여 하부의 제1 층간 절연막(130), 절연막들(110) 및 희생막들(120)을 식각함으로써, 이들을 관통하여 기판(100) 상면을 노출시키는 채널 홀(hole)(140)을 형성할 수 있다.
도 5를 참조하면, 채널 홀(140)을 부분적으로 채우는 반도체 패턴(150)을 형성할 수 있다.
구체적으로, 채널 홀(140)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(140)을 부분적으로 채우는 반도체 패턴(150)을 형성할 수 있다. 이에 따라, 반도체 패턴(150)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 불순물이 도핑될 수도 있다.
이와는 달리, 채널 홀(140)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(150)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(150)은 그 상면이 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연막(110)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
반도체 패턴(150)은 후속하여 형성되는 채널(245, 도 17 참조)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
도 6을 참조하면, 채널 홀(140)에 의해 노출된 각 절연막들(110)의 측벽을 부분적으로 제거하여 제1 내지 제3 리세스들(160, 165, 167)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 리세스들(160, 165, 167)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
각 제1 내지 제3 리세스들(160, 165, 167)은 각 절연막들(110)을 전체적으로 제거하여 형성되는 것이 아니라 부분적으로만 제거하여 형성될 수 있으며, 예를 들어, 상기 제3 방향으로 일정한 깊이를 갖도록 형성될 수 있다. 각 절연막들(110)이 상기 제3 방향으로 일정한 깊이를 갖게 됨에 따라, 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120), 및 제1 층간 절연막(130)은 전체적으로 상기 제1 방향을 따라 요철 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 두께들(T1, T2)을 갖는 절연막들(110)에는 이들과 각각 실질적으로 동일한 제1 및 제2 폭들(W1, W2)을 갖는 제1 및 제2 리세스들(160, 165)이 각각 형성될 수 있고, 제3 두께(T3)를 갖는 절연막(110)에는 이보다 작은 제3 폭(W3)을 갖는 제3 리세스(167)가 형성될 수 있으며, 제4 두께(T4)를 갖는 절연막(110)에는 리세스가 형성되지 않을 수 있다. 즉, 채널 홀(140) 하부에 형성된 반도체 패턴(150)에 의해 측벽이 커버된 최하층 절연막(110)에는 리세스가 형성되지 않을 수 있으며, 반도체 패턴(150)에 의해 측벽이 부분적으로 커버된 기판(100) 상면으로부터 2번째 층 절연막(110)에는 제3 두께(T3)보다 작은 제3 폭(W3)을 갖는 제3 리세스(167)가 형성될 수 있다.
도 7 및 도 8을 참조하면, 채널 홀(140)의 측벽, 제1 내지 제3 리세스들(160, 165, 167)의 내벽, 반도체 패턴(150) 상면, 및 제1 층간 절연막(130) 상면에 제1 블로킹 막(170), 전하 트래핑 막(180) 및 제1 매립막(190)을 순차적으로 형성할 수 있다.
제1 블로킹 막(170), 전하 트래핑 막(180) 및 제1 매립막(190)은 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120)의 표면들, 및 제1 층간 절연막(130)의 표면을 따라 순차적으로 형성될 수 있다. 이때, 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120), 및 제1 층간 절연막(130)이 전체적으로 상기 제1 방향을 따라 요철 형상을 가지므로, 이에 대응하여 제1 블로킹 막(170), 전하 트래핑 막(180) 및 제1 매립막(190)도 전체적으로 상기 제1 방향을 따라 요철 형상을 가질 수 있다.
제1 블로킹 막(170)은 재질의 특성 및/또는 공정의 특성에 따라, 각 제1 내지 제3 리세스들(160, 165, 167)의 내측 모서리 부분을 더 채우도록 형성될 수 있다. 다만, 전하 트래핑 막(180) 및 제1 매립막(190)은 컨포멀하게 형성되어 일정한 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 기판 상면(100)에 대해 변동하는 기울기를 갖는 제1 블로킹 막(170), 전하 트래핑 막(180) 및 제1 매립막(190) 부분들은 각각 일정하지 않은 두께를 가질 수 있으나, 적어도 기판 상면(100)에 대해 수직한 기울기를 갖는 제1 블로킹 막(170), 전하 트래핑 막(180) 및 제1 매립막(190) 부분들은 각각 일정한 두께를 가질 수 있다.
제1 매립막(190) 상에는 절연막(110)에 형성된 제1 내지 제3 리세스들(160, 165, 167)에 각각 대응하는 제4 내지 제6 리세스들(193, 195, 197)이 형성될 수 있다. 이때, 제4 내지 제6 리세스들(193, 195, 197)은 제1 내지 제3 리세스들(160, 165, 167)의 제1 내지 제3 폭들(W1, W2, W3)보다 각각 작은 폭들을 가질 수 있다.
제1 블로킹 막(170) 및 제1 매립막(190)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 트래핑 막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일 실시예에 있어서, 각 제1 블로킹 막(170) 및 제1 매립막(190)은 절연막(110)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 제1 블로킹 막(170)이 절연막(110)에 병합될 수도 있다.
도 9 및 도 10을 참조하면, 제1 매립막(190) 상에 제2 매립막(200)을 컨포멀하게 형성할 수 있다. 제2 매립막(200)은 상기 제3 방향을 따라 각 희생막들(120)에 인접한 제1 부분 및 각 절연막들(110)에 인접한 제2 부분을 포함할 수 있다.
이때, 제2 매립막(200)의 상기 제2 부분 상에는 제1 매립막(190)에 형성된 제4 및 제5 리세스들(193, 195)에 각각 대응하는 제7 및 제8 리세스들(203, 205)이 형성될 수 있다. 이때, 제7 및 제8 리세스들(203, 205)은 제4 및 제5 리세스들(193, 195)의 폭들보다 각각 작은 폭들을 가질 수 있다. 한편, 도 9는 제2 매립막(200) 상에 제1 매립막(190)에 형성된 제6 리세스(197)에 대응하는 리세스가 형성되지 않은 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있으며, 제2 매립막(200) 상에 제6 리세스(197)에 대응하는 제9 리세스가 형성될 수도 있다.
예시적인 실시예들에 있어서, 기판 상면(100)에 대해 수직한 기울기를 갖는 제2 매립막(200) 부분은 일정한 두께를 가질 수 있다.
제2 매립막(200)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 11을 참조하면, 제2 매립막(200) 상에 제1 산화 공정을 수행하여, 제2 매립막(200)의 각 희생막들(120)에 인접한 상기 제1 부분 및 각 절연막들(110)에 인접한 상기 제2 부분을 각각 산화시킬 수 있고, 이에 따라 제2 매립막(200) 상에는 제1 산화막(202)이 형성될 수 있으며, 제2 매립막(200)은 두께가 감소할 수 있다.
제2 매립막(200)의 상기 제2 부분에는 제7 리세스(203) 혹은 제8 리세스(205)가 형성되어 있으므로, 제2 매립막(200)의 상기 제2 부분은 상기 제1 부분에 비해 표면이 적게 노출될 수 있고, 상기 제1 산화 공정의 영향을 상대적으로 적게 받을 수 있다. 따라서, 제2 매립막(200)의 상기 제2 부분의 표면이 산화되어 형성된 제1 산화막(202)의 제4 부분은 제2 매립막(200)의 상기 제1 부분의 표면이 산화되어 형성된 제1 산화막(202)의 제3 부분보다 더 작은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 산화막(202)의 상기 제4 부분은 채널 홀(140)에 의해 노출된 표면이 각 절연막들(110)에 가까워 질수록 감소하는 두께를 가질 수 있다.
제1 산화막(202)는 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물과 같은 산화물을 포함할 수 있다.
도 12를 참조하면, 제1 식각 공정을 수행하여 제1 산화막(202)만을 선택적으로 제거할 수 있고, 이에 따라 제2 매립막(200)의 표면이 채널 홀(140)을 통하여 노출될 수 있다. 이때, 제1 산화막(202)의 상기 제3 및 제4 부분들이 서로 다른 두께를 가지므로, 제2 매립막(200)의 상기 제1 및 제2 부분들도 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 매립막(200)의 상기 제1 부분은 일정한 두께를 가질 수 있으나, 제2 매립막(200)의 제2 부분은 절연막(110)에 가까워 질수록 증가하는 두께를 가질 수 있다.
상기 제1 식각 공정은 습식 식각 공정 혹은 건식 식각 공정을 포함할 수 있다.
도 13을 참조하면, 제2 산화 공정을 수행하여 제2 매립막(200)의 상기 제1 및 제2 부분들을 모두 산화시킬 수 있으며, 이에 따라 제2 산화막(204)이 제1 매립막(190) 상에 형성될 수 있다.
제2 산화막(204)은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물과 같은 산화물을 포함할 수 있으며, 제1 매립막(190)과 실질적으로 동일한 물질을 포함하는 경우 이에 병합될 수도 있다.
도 14를 참조하면, 제2 식각 공정을 전하 트래핑 막(180)의 각 희생막들(120)에 인접한 부분 상면이 노출될 때까지 수행하여, 제2 산화막(204) 및 제1 매립막(190)을 각각 전하 트래핑 막(180)으로부터 일정한 두께만큼 제거할 수 있으며, 이에 따라 제1 매립 패턴(196) 및 제2 매립 패턴(206)이 형성될 수 있으며, 이들은 함께 매립 패턴 구조물(210)을 형성할 수 있다.
각 희생막들(120)에 인접한 제2 매립막(200) 및 제1 매립막(190) 부분들은 각각 일정한 두께를 가지는 반면, 각 절연막들(110)에 인접한 제2 매립막(200) 및 제1 매립막(190) 부분들은 절연막(110)에 가까워 질수록 증가하는 두께를 가질 수 있다. 이에 따라, 상대적으로 얇은 두께를 갖는 각 희생막들(120)에 인접한 제2 매립막(200) 및 제1 매립막(190) 부분들은 모두 제거되는 반면, 상대적으로 두꺼운 두께를 갖는 각 절연막들(110)에 인접한 제2 매립막(200) 및 제1 매립막(190) 부분들은 잔류하여 매립 패턴 구조물(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 홀(140)에 의해 노출된 매립 패턴 구조물(210)의 표면은 기판 상면(100)에 대해 변동하는 기울기를 가질 수 있고, 매립 패턴 구조물(210)은 상기 노출된 표면이 각 절연막들(120)에 가까워 질수록 감소하는 두께를 가질 수 있다.
상기 제2 식각 공정은 습식 식각 공정 혹은 건식 식각 공정을 포함할 수 있다.
도 15 및 도 16을 참조하면, 전하 트래핑 막(180) 및 매립 패턴 구조물(210) 상에 터널 절연막(220) 및 제1 스페이서 막(230)을 순차적으로 형성할 수 있다.
터널 절연막(220)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제1 스페이서 막(230)은 예를 들어 실리콘 질화물을 포함할 수 있다.
도 17을 참조하면, 제1 스페이서 막(230)을 이방성 식각하여 채널 홀(140)의 측벽 상에만 형성되는 제1 스페이서(235)를 형성함으로써 하부의 터널 절연막(220)을 노출시킨 후, 제1 스페이서(235)를 식각 마스크로 사용하여 터널 절연막(220), 전하 트래핑 막(180) 및 제1 블로킹 막(170)을 식각할 수 있다.
이에 따라, 반도체 패턴(150) 상면에 형성된 터널 절연막(220), 전하 트래핑 막(180) 및 제1 블로킹 막(170) 부분들과, 제1 층간 절연막(130) 상면에 형성된 터널 절연막(220), 전하 트래핑 막(180) 및 제1 블로킹 막(170) 부분들이 제거될 수 있으며, 반도체 패턴(150) 상부도 부분적으로 식각될 수 있다.
상기 식각 공정에 의해, 터널 절연막(220)은 터널 절연 패턴(225)으로 변환될 수 있고, 전하 트래핑 막(180)은 전하 트래핑 패턴(185)으로 변환될 수 있으며, 제1 블로킹 막(170)은 제1 블로킹 패턴(175)으로 변환될 수 있다. 이에 따라, 터널 절연 패턴(225), 전하 트래핑 패턴(185) 및 제1 블로킹 패턴(175)은 각각 저면 중앙부가 뚫린 컵 형상을 가질 수 있다. 한편, 전하 트래핑 패턴(185)과 터널 절연 패턴(225) 사이의 매립 패턴 구조물(210)은 링 형상을 가질 수 있다.
상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(225), 전하 트래핑 패턴(185) 및 제1 블로킹 패턴(175)은 전하 저장 구조물을 형성할 수 있다.
도 18을 참조하면, 제1 스페이서(235)를 제거하여 터널 절연 패턴(225)을 노출시킨 후, 노출된 터널 절연 패턴(225), 반도체 패턴(150), 및 제1 층간 절연막(130) 상에 채널막을 형성하고, 채널 홀들(140)의 나머지 부분을 충분히 채우는 제3 매립막을 상기 채널막 상에 형성할 수 있다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하는 경우, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 제3 매립막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제3 매립막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(140)의 나머지 부분을 채우는 제3 매립 패턴(250)을 형성할 수 있으며, 상기 채널막은 채널(245)로 변환될 수 있다.
이에 따라, 각 채널 홀들(140) 내 반도체 패턴(150) 상에는 상기 전하 저장 구조물, 채널(245) 및 제3 매립 패턴(250)이 순차적으로 적층될 수 있다. 이때, 상기 전하 저장 구조물은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(245)은 컵 형상으로 형성될 수 있으며, 제3 매립 패턴(250)은 필라(pillar) 형상으로 형성될 수 있다.
채널들(245)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어, 채널 어레이를 형성할 수 있다.
이후, 제3 매립 패턴(250), 채널(245), 및 상기 전하 저장 구조물로 구성되는 제1 구조물의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 패드(270)를 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 패드막을 상기 제1 구조물 및 제1 층간 절연막(130) 상에 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(270)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 패드막은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있으며, 상기 패드막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
도 19를 참조하면, 제1 층간 절연막(130) 및 패드(270) 상에 제2 층간 절연막(280)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해 제1 및 제2 층간 절연막들(130, 280), 절연막들(110) 및 희생막들(120)을 관통하는 제2 개구(290)를 형성하여 기판(100) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제2 개구(290)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
제2 개구(290)가 형성됨에 따라서, 절연막(110)은 절연 패턴(115)으로 변환될 수 있으며, 희생막(120)은 희생 패턴(도시되지 않음)으로 변환될 수 있다.
이후, 제2 개구(290)에 의해 노출된 상기 희생 패턴들을 제거하여, 각 층의 절연 패턴들(115) 사이에 갭(300)을 형성할 수 있으며, 갭(300)에 의해 제1 블로킹 패턴(175)의 외측벽 일부 및 반도체 패턴(150)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(290)에 의해 노출된 상기 희생 패턴들을 제거할 수 있다.
도 20을 참조하면, 노출된 제1 블로킹 패턴(175)의 외측벽, 노출된 반도체 패턴(150)의 측벽, 갭(300)의 내벽, 절연 패턴들(115)의 표면, 노출된 기판(100) 상면, 및 제2 층간 절연막(280)의 상면에 제2 블로킹 패턴(310)을 형성하고, 제2 블로킹 패턴(310) 상에 게이트 배리어막(320)을 형성한 후, 갭(300)의 나머지 부분을 충분히 채우는 게이트 도전막(330)을 게이트 배리어막(320) 상에 형성할 수 있다.
제2 블로킹 패턴(310)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다. 게이트 도전막(330)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다. 게이트 배리어막(320)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 게이트 배리어막(320)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 21을 참조하면, 게이트 도전막(330) 및 게이트 배리어막(320)을 부분적으로 제거하여, 갭(300) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(330) 및 게이트 배리어막(320)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 각각 연장되는 상기 복수 개의 게이트 전극들은 제2 개구(290)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(343, 345, 347)을 포함할 수 있다. 이때, 제1 게이트 전극(343)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(345)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(347)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(343, 345, 347)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(343, 345) 사이 및/또는 제2 및 제3 게이트 전극들(345, 347) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(343)은 최하층에 형성되고, 제3 게이트 전극(347)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(345)은 제1 게이트 전극(343) 및 제3 게이트 전극(347) 사이에서 복수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(343)은 반도체 패턴(150)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(345, 347)은 채널(245)에 인접하여 형성될 수 있다.
제1 게이트 전극(343)은 제1 게이트 도전 패턴(333) 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴(323)을 포함할 수 있고, 제2 게이트 전극(345)은 제2 게이트 도전 패턴(335) 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴(325)을 포함할 수 있으며, 제3 게이트 전극(347)은 제3 게이트 도전 패턴(337) 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴(327)을 포함할 수 있다.
도 22를 참조하면, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성한 후, 불순물 영역(105) 상면, 제2 개구(290)의 측벽 및 제2 층간 절연막(280) 상면에 제2 스페이서 막을 형성하고, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(290)의 측벽 상에 제2 스페이서(350)를 형성할 수 있으며, 이에 따라 기판(100) 상부에 형성된 불순물 영역(105)이 부분적으로 노출될 수 있다.
상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있고, 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 노출된 불순물 영역(105) 상에 제2 개구(290)의 나머지 부분을 채우는 공통 소스 라인(CSL)(360)을 형성한다.
예시적인 실시예들에 따르면, 제2 개구(290)를 채우는 도전막을 노출된 불순물 영역(105), 제2 스페이서(350) 및 제2 층간 절연막(280) 상에 형성한 후, 제2 층간 절연막(280)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(360)을 형성할 수 있다. 이때, 제2 층간 절연막(280) 상면에 형성된 제2 블로킹 패턴(310) 부분도 함께 제거될 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
다시 도 1 내지 2b를 참조하면, 제2 층간 절연막(280), 공통 소스 라인(CSL)(360), 제2 스페이서(350) 및 제2 블로킹 패턴(130) 상에 제3 층간 절연막(370)을 형성한 후, 제3 층간 절연막(370) 및 제2 층간 절연막(280)를 관통하여 패드(270) 상면에 접촉하는 콘택 플러그(380)를 형성할 수 있다.
이후, 제3 층간 절연막(370) 및 콘택 플러그(380) 상에 제4 층간 절연막(390)(도시되지 않음)을 형성한 후, 제4 층간 절연막(390)을 관통하여 콘택 플러그(380) 상면에 접촉하는 비트 라인(400)을 형성함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
제3 및 제4 층간 절연막들(370, 390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 콘택 플러그(380) 및 비트 라인(400)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(400)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 매립 패턴 구조물(210), 터널 절연 패턴(225) 및 채널(245)의 형상들을 제외하고는 도 1 내지 2b에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴들(115), 게이트 전극들(343, 345, 347), 채널(245), 전하 저장 구조물, 및 매립 패턴 구조물(210)을 포함할 수 있다.
다만, 매립 패턴 구조물(210)의 외측벽은 채널(245)을 향해 오목한 형상을 가지는 반면, 매립 패턴 구조물(210)의 내측벽은 기판(100) 상면에 대해 수직한 기울기를 가질 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 24는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 25-26은 도 24의 X 영역에 대한 확대 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 3 내지 22 및 도 1 내지 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 24 및 25를 참조하면, 도 1 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 절연막들(110)에 인접한 제2 매립막(200)의 제2 부분 상에는 제1 매립막(190)에 형성된 제4 및 제5 리세스들(193, 195)에 각각 대응하는 제7 및 제8 리세스들(203, 205)이 형성되지 않을 수 있다.
이에 따라, 채널 홀(140)에 의해 노출된 제2 매립막(200)의 표면은 기판 상면(100)에 대해 수직한 기울기를 가질 수 있으며, 각 절연막들(110)에 인접한 제2 매립막(200) 부분은 다른 부분에 비해 두꺼운 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 매립막(200)은 예를 들어, 뛰어난 갭필 특성을 가지는 실리콘 질화물과 같은 질화물을 포함할 수 있고, 이에 따라 제1 매립막(190)에 형성된 제4 및 제5 리세스들(193, 195)을 모두 채울 수 있다. 경우에 따라, 채널 홀(140)에 의해 노출된 제2 매립막(200)의 표면이 기판 상면(100)에 대해 수직한 기울기를 가지게 하기 위하여, 추가적인 식각 공정을 더 수행할 수도 있다.
도 26을 참조하면, 도 11 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 각 절연막들(110)에 인접한 전하 트래핑 막(180)의 부분 상에는 제1 및 제2 매립 패턴들(196, 206)을 포함하는 매립 패턴 구조물(210)이 형성될 수 있으며, 그 내측벽은 기판 상면(100)에 대해 수직한 기울기를 가질 수 있다.
다시 도 23을 참조하면, 도 15 내지 도 22 및 도 1 내지 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 매립 패턴 구조물(210), 터널 절연 패턴(225) 및 채널(245)의 형상들을 제외하고는 도 1 및 도 2에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴들(115), 게이트 전극들(343, 345, 347), 채널(245), 전하 저장 구조물, 및 매립 패턴 구조물(210)을 포함할 수 있다.
다만, 도 2에 도시된 것과는 달리, 매립 패턴 구조물(210)의 외측벽은 채널(245)을 향해 오목한 형상을 가지되, 매립 패턴 구조물(210)의 내측벽은 채널(245)을 향해 볼록한 형상를 가질 수 있다.
도 28 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 28은 도 1의 A-A'선을 따라 절단한 단면도이며, 도 29-33는 도 28의 X 영역에 대한 확대 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 3 내지 도 22 및 도 1 내지 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 28 및 29를 참조하면, 도 1 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 각 절연막들(110)에 인접한 제2 매립막(200)의 제2 부분 상에는 제1 매립막(190)에 형성된 제4 및 제5 리세스들(193, 195)에 각각 대응하는 제7 및 제8 리세스들(203, 205)이 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 매립막들(190, 200)은 서로 다른 물질 즉, 예를 들어, 실리콘 산화물과 같은 산화물 및 실리콘 질화물과 같은 질화물을 각각 포함할 수 있다. 이에 더하여, 제1 및 제2 매립막들(190, 200)은 서로 다른 밀도(Density)를 갖도록 형성되거나, 혹은 각각의 기준 물질에 비해 크거나 작은 비중(Specific Gravity)을 갖도록 형성될 수 있다. 이에 따라, 이후에 도 41을 참조로 설명되는 제2 식각 공정에 의해 서로 다른 두께로 식각될 수 있다.
도 30을 참조하면, 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제1 산화 공정을 통해 제1 산화막(202)이 형성되되, 각 희생막들(120)에 인접한 제1 매립막(190)의 부분 상에는 제2 매립막(200)이 잔류하지 않을 수 있다.
도 31을 참조하면, 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 식각 공정을 수행하여 제1 산화막(202)이 선택적으로 제거될 수 있으며, 제2 매립막(200)은 각 절연막들(110)에 인접한 제1 매립막(190)의 부분 상에만 형성될 수 있다.
도 32를 참조하면, 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 산화 공정을 수행하여 제2 매립막(200)을 모두 산화시킴으로써 제2 산화막(204)을 형성할 수 있다.
도 33을 참조하면, 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 식각 공정을 통해 제1 매립막(190) 및 제2 산화막(204)을 제거할 수 있다. 다만, 제1 매립막(190) 및 제2 산화막(204)이 서로 다른 밀도를 갖거나 혹은 기준 물질과 비교했을 때 각각 서로 다른 비중 값을 가짐에 따라, 상기 제2 식각 공정은 이들을 서로 다른 두께만큼 제거하도록 수행될 수 있다.
예시적인 실시예들에 있어서, 채널 홀(140)에 의해 노출된 제1 매립 패턴(196)의 표면은 적어도 상기 제1 방향으로의 양단에서 기판(100) 상면에 대해 수직한 기울기를 가질 수 있고, 채널 홀(140)에 의해 노출된 제2 매립 패턴(206)의 표면은 기판 상면(100)에 대해 변동하는 기울기를 가질 수 있으며, 이때 제2 매립 패턴(206)은 제1 매립 패턴(196)으로부터 상기 제3 방향으로 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 매립 패턴들(196, 206)을 포함하는 매립 패턴 구조물(210)은 상기 제1 방향으로의 가운데 부분이 최대 두께를 가지며, 상기 제1 방향으로의 양단이 최소 두께를 가질 수 있다.
다시 도 27을 참조하면, 도 15 내지 도 22 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 34 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 34는 평면도이고, 도 35는 도 34의 B-B'선을 따라 절단한 단면도이고, 도 36은 도 35의 Y 영역에 대한 확대 단면도이며, 도 37은 도 35의 Z 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치는 도 1 및 도 2에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 전하 저장 구조물, 매립 패턴 구조물 및 채널을 포함하며, 이에 대한 자세한 설명은 생략한다.
도 34 및 도 35를 참조하면, 상기 수직형 메모리 장치는 기판(500) 상에 형성된 채널 연결 패턴(735), 채널 연결 패턴(735) 상에 형성되어 상기 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 제2 방향으로 각각 연장된 게이트 전극들(760, 770, 780), 게이트 전극들(760, 770, 780) 및 채널 연결 패턴(735)을 관통하도록 기판(500) 상에 상기 제1 방향으로 연장된 채널(660), 및 기판(500) 상에 상기 제2 방향으로 연장되어 게이트 전극들(760, 770, 780) 및 채널 연결 패턴(735)을 상기 제3 방향으로 분리시키는 공통 소스 라인(CSL)(800)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 기판(500) 상부에 형성된 불순물 영역(505), 기판(500) 상에 형성되어 채널 연결 패턴(735)의 측벽과 접촉하는 지지 패턴(540), 채널 연결 패턴(735) 및 지지 패턴(540)과 게이트 전극들(760, 770, 780) 중 최하층 게이트 전극(760) 사이에 형성된 지지막(550), 게이트 전극들(760, 770, 780) 사이에 형성된 절연 패턴(565), 채널(660)의 외측벽 및 저면을 커버하는 전하 저장 구조물, 채널(660)이 정의하는 공간을 채우는 제3 매립 패턴(670), 채널(660), 제3 매립 패턴(670) 및 상기 전하 저장 구조물 상에 형성된 패드(680), CSL(800)의 측벽을 커버하는 제2 스페이서(790), 게이트 전극들(760, 770, 780)의 상하면 및 일부 측벽을 커버하는 제2 블로킹 패턴(750), 게이트 전극들(760, 770, 780) 상에 순차적으로 적층된 제1 내지 제4 층간 절연막들(580, 690, 810, 830), 제2 및 제3 층간 절연막들(690, 810)을 관통하여 패드(680) 상면에 접촉하는 콘택 플러그(820), 및 제4 층간 절연막(830)을 관통하여 콘택 플러그(820)에 접촉하는 비트 라인(840)을 더 포함할 수 있다.
도 36 및 도 37을 참조하면, 상기 전하 저장 구조물은 순차적으로 적층된 제1 블로킹 패턴(600), 전하 트래핑 패턴(610), 터널 절연 패턴(650)을 포함할 수 있고, 전하 트래핑 패턴(610) 및 터널 절연 패턴(650) 사이에는 복수의 매립 패턴 구조물(640)을 포함할 수 있다. 매립 패턴 구조물(640)은 제1 매립 패턴(620) 및 제2 매립 패턴(630)을 포함할 수 있다.
매립 패턴 구조물(640)은 전하 저장 구조물의 채널(660)과 각 절연 패턴들(565) 사이에서 상기 제1 방향을 따라 복수 개로 형성될 수 있고, 터널 절연 패턴(650)과 전하 트래핑 패턴(610)에 의해 둘러싸여 이들과 각각 접촉할 수 있으며, 각각의 매립 패턴 구조물들(640)은 터널 절연 패턴(650)과 접촉하는 내측벽 및 전하 트래핑 패턴(610)과 접촉하는 외측벽을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 각 매립 패턴 구조물(640)의 내측벽 및 외측벽은 채널(660)을 향해 오목한 형상을 가지도록 형성될 수 있다.
한편, 도 1 및 도 2에 도시된 수직형 메모리 장치의 반도체 패턴(150) 대신에, 상기 수직형 메모리 장치는 지지막(550) 및 채널 연결 패턴(735)을 포함하므로, 최하층 게이트 전극(760)과 지지막(550) 사이에 형성된 절연 패턴(565)의 측벽 상에도 상기 전하 저장 구조물 및 매립 패턴 구조물(640)이 형성될 수 있다.
예시적인 실시예들에 있어서, 채널(660)을 둘러싸도록 순차적으로 적층된 제1 블로킹 패턴(600), 전하 트래핑 패턴(610) 및 터널 절연 패턴(650) 즉, 전하 저장 구조물은 링 형상을 가질 수 있고, 상기 전하 저장 구조물의 전하 트래핑 패턴(610)과 터널 절연 패턴(650) 사이에 형성된 복수 개의 매립 패턴 구조물들(640)도 각각 링 형상을 가질 수 있다.
도 38 내지 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 38-40 및 43- 48은 도 34의 B-B'선을 따라 절단한 단면도들이고, 도 41은 도 40의 Y 영역에 대한 확대 단면도이며, 도 42는 도 40의 Z 영역에 대한 확대 단면도이다.
도 38을 참조하면, 기판(500) 상에 제1 내지 제3 희생막들(510, 520, 530)을 순차적으로 적층하고, 제1 내지 제3 희생막들(510, 520, 530)을 부분적으로 제거하여 기판(500) 상에 지지 패턴(540)을 형성한 후, 제3 희생막(530) 및 지지 패턴(540) 상에 지지막(550)을 형성할 수 있다.
제1 및 제3 희생막들(510, 530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(520)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지 패턴(540)은 제1 내지 제3 희생막들(510, 520, 530)을 부분적으로 제거하여 제1 개구를 형성한 후, 상기 제1 개구를 채우도록 형성될 수 있다. 이에 따라, 지지 패턴(540)은 제1 내지 제3 희생막들(510, 520, 530)을 포함하는 구조물과 동일한 높이에 형성될 수 있으며, 그 측벽은 제1 내지 제3 희생막들(510, 520, 530)의 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 지지 패턴(540) 및 지지막(550)은 제1 내지 제3 희생막들(510, 520, 530)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되거나 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 지지 패턴(540) 및 지지막(550)은 먼저 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 폴리실리콘을 포함하도록 형성될 수도 있다.
지지 패턴(540)은 도 10 및 11을 참조로 설명될 제2 개구(680)가 형성되는 영역에 오버랩되도록 형성될 수 있다. 제2 개구(680)는 상기 제2 방향으로 연장되고 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 지지 패턴(540)은 상기 제2 방향으로 하나 혹은 복수 개로 형성될 수 있으며, 또한 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이후, 지지막(550) 상에 절연막(560) 및 제4 희생막(570)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드를 형성할 수 있다.
도 39를 참조하면, 최상층 절연막(560) 상에 제1 층간 절연막(580)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(580), 상기 몰드, 지지막(550), 및 제1 내지 제3 희생막들(510, 520, 530)을 관통하는 채널 홀(590)을 형성할 수 있다.
도 40 내지 도 42를 참조하면, 도 5 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 순차적으로 적층된 제1 블로킹 패턴(600), 전하 트래핑 패턴(610), 터널 절연 패턴(650)을 포함하는 전하 저장 구조물, 전하 트래핑 패턴(610)과 터널 절연 패턴(650) 사이에 형성된 복수 개의 절연 패턴 구조물(640), 및 채널(660)이 채널 홀(590)을 부분적으로 채우도록 형성될 수 있고, 제3 매립 패턴(670)이 채널 홀(590)의 나머지 부분을 채우도록 형성될 수 있다. 이때, 복수 개의 절연 패턴 구조물(620)은 각각 제1 매립 패턴(620) 및 제2 매립 패턴(630)을 포함할 수 있다.
이후, 제3 매립 패턴(670), 채널(660), 및 상기 전하 저장 구조물로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 패드(680)를 형성할 수 있다.
다만, 도 5 내지 도 19에 도시된 반도체 패턴(150)은 형성하지 않을 수 있으며, 이에 따라 순차적으로 형성된 상기 전하 저장 구조물이 기판(500) 상면의 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 저장 구조물 및 채널(660)은 컵 형상을 가질 수 있고, 상기 컵 형상의 내부 공간에 형성된 제3 매립 패턴(670)은 필라 형상을 가질 수 있으며, 상기 전하 저장 구조물의 전하 트래핑 패턴(610)과 터널 절연 패턴(650) 사이에 형성된 복수 개의 절연 패턴 구조물(640)은 각각 링 형상을 가질 수 있다.
도 43을 참조하면, 제1 층간 절연막(580) 및 패드(680) 상에 제2 층간 절연막(690)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(580, 690), 및 상기 몰드를 관통하는 제2 개구(700)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(700)가 지지막(550)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 지지막(550)의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(700)가 형성됨에 따라서, 제2 개구(700)의 측벽에 의해 상기 몰드에 포함된 절연막(560) 및 제4 희생막(570)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(700)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(700)가 형성됨에 따라서, 절연막(560)은 상기 제2 방향으로 연장되는 절연 패턴(565)으로 변환될 수 있으며, 제4 희생막(570)은 상기 제2 방향으로 연장되는 제4 희생 패턴(575)으로 변환될 수 있다.
도 44를 참조하면, 제2 개구(700)의 측벽 상에 제1 스페이서(710)를 형성한 후, 제2 개구(700)의 저면에 의해 노출된 지지막(550) 부분 및 그 하부의 제1 내지 제3 희생막들(510, 520, 530) 부분을 제거함으로써 제2 개구(700)를 하부로 확장할 수 있으며, 이에 따라 형성되는 제3 개구(705)는 기판(500) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(710)는 제2 개구(700)의 내벽 및 제2 층간 절연막(690) 상면을 커버하는 제1 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다. 제1 스페이서(710)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제3 개구(705)는 기판(500) 상면을 노출시킬 뿐만 아니라, 기판(500) 상부 일부까지도 관통할 수 있다. 한편, 제3 개구(705)는 지지 패턴(540)의 상면을 노출시킬 수 있으며, 지지 패턴(540)의 상부 일부도 관통할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(705)를 형성할 때 제2 개구(700)의 측벽 상에는 제1 스페이서(710)가 형성되어 있으므로, 제2 개구(700)가 하부로 확장되어 형성된 부분 즉, 제3 개구(705)의 하부는 제2 개구(700)의 폭 즉, 제3 개구(285)의 상부의 폭보다 작을 수 있다.
도 45를 참조하면, 제3 개구(705)에 의해 측벽이 노출된 각 제1 내지 제3 희생막들(510, 520, 530)을 제거하여 제1 갭(720)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 희생막(520)은 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있으며, 제1 및 제3 희생막들(510, 530)은 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있다.
제1 갭(720)이 형성됨에 따라서, 채널(600)의 하부 외측벽을 커버하는 전하 저장 구조물 부분이 노출될 수 있으며, 상기 노출된 전하 저장 구조물 부분을 추가적으로 제거하여, 채널(660)의 상기 하부 외측벽을 노출시킬 수 있다.
상기 전하 저장 구조물 부분은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거되거나, 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있다. 상기 전하 저장 구조물 부분이 제거됨에 따라서, 전하 저장 구조물이 상하부 2개로 분리될 수 있다. 즉, 전하 저장 구조물의 상부는 상기 몰드를 관통하여 채널(660)의 대부분의 외측벽을 커버할 수 있으며, 전하 저장 구조물의 하부는 기판(500) 상면에 형성되어 채널(660)의 저면을 커버할 수 있다.
제1 갭(720)은 채널(660)의 외측벽에 인접하는 부분의 상면이 지지막(550)의 저면보다 높아질 수 있으며, 또한 채널(660)의 외측벽에 인접하는 부분의 저면이 기판(500) 상면보다 낮아질 수 있다.
제1 갭(720)이 형성될 때 지지 패턴(540)은 제거되지 않을 수 있으며, 이에 따라 상기 몰드는 무너지지 않을 수 있다. 또한, 제1 갭(720)이 형성될 때 지지막(550)에 의해 상기 몰드의 저면이 커버되므로, 상기 몰드의 하부가 제거되지 않을 수 있다.
도 46을 참조하면, 제1 갭(720)을 채우는 채널 연결층(730)을 형성할 수 있다.
채널 연결층(730)은 제1 갭(720)을 채울 뿐만 아니라, 제3 개구(705)의 측벽 및 저면, 및 제2 층간 절연막(690) 상면에도 형성될 수 있다. 제1 갭(720)을 채우는 채널 연결층(730)이 형성됨에 따라서, 채널 어레이를 형성하는 채널들(660)이 서로 연결될 수 있다.
제1 갭(720) 내의 채널 연결층(730) 부분은 내부에 에어 갭(740)을 포함할 수 있다.
채널 연결층(730)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 47을 참조하면, 채널 연결층(730)을 부분적으로 제거하여 제1 갭(720) 내에만 채널 연결 패턴(735)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(735)은 에치 백 공정을 수행하여 제3 개구(705) 내에 형성된 채널 연결층(730) 부분을 제거함으로써 형성될 수 있다. 상기 에치 백 공정 시, 제3 개구(705)의 측벽에 형성된 제1 스페이서(690)도 함께 제거될 수 있다.
이후, 제3 개구(705)에 의해 노출된 기판(100) 상부에 불순물을 도핑하여 불순물 영역(505)을 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(505)은 채널 연결 패턴(735)의 저면에 접촉할 수 있으며, 이에 따라 불순물이 도핑된 폴리실리콘을 포함하는 채널 연결 패턴(735)과 전기적으로 연결될 수 있다.
도 48을 참조하면, 도 20 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
구체적으로, 각 제4 희생 패턴들(575)을 제거하여 제2 갭을 형성한 후, 노출된 제1 블로킹 패턴(600)의 외측벽, 상기 제2 갭의 내벽, 절연 패턴들(565), 지지막(550) 및 채널 연결 패턴(735)의 측벽, 기판(500)의 상면, 지지 패턴(540)의 상면, 및 제2 층간 절연막(690)의 측벽에 제2 블로킹 패턴(750)을 형성하고, 제2 블로킹 패턴(750) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제2 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 상기 각 제2 갭들의 일부 혹은 전부를 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 제3 개구(705)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(500) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(760), 복수의 제2 게이트 전극들(770), 및 하나 이상의 제3 게이트 전극(780)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(760, 770, 780)이 형성되는 층수는 제4 희생 패턴들(575)의 층수에 의해 변동될 수 있다.
이후, 제2 블로킹 패턴(750) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제3 개구(705)의 측벽 상에 제2 스페이서(790)를 형성할 수 있으며, 이에 따라 제2 블로킹 패턴(750)의 상면이 부분적으로 노출될 수 있다.
이후, 제2 스페이서(790)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 패턴(750) 부분을 식각할 수 있으며, 제2 층간 절연막(690) 상면의 제2 블로킹 패턴(750) 부분도 함께 제거될 수 있다. 이때, 기판(500) 즉, 불순물 영역(505)의 상부 및 지지 패턴(540)도 부분적으로 제거될 수 있다.
이후, 기판(500) 즉, 불순물 영역(505) 상면, 지지 패턴(540) 상면, 제2 스페이서(790), 및 제2 층간 절연막(690) 상에 제3 개구(705)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(690)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(800)을 형성할 수 있다. CSL(800)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, CSL(800)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, CSL(800)의 저면은 기판(500) 즉, 불순물 영역(505) 및 지지 패턴(540)에 의해 커버될 수 있다. 다만, CSL(800)은 지지 패턴(540)을 관통하여 하부의 기판(500) 부분에 의해 커버될 수도 있다.
이후, 제2 층간 절연막(690), CSL(800), 제2 스페이서(790), 및 제2 블로킹 패턴(750) 상에 제3 층간 절연막(810)을 형성한 후, 제2 및 제3 층간 절연막들(690, 810)을 관통하여 패드(680)의 상면에 접촉하는 콘택 플러그(820)를 형성할 수 있다. 제3 층간 절연막(810) 및 콘택 플러그(820) 상에 제4 층간 절연막(830)을 형성한 후, 제4 층간 절연막(830)을 관통하여 콘택 플러그(820) 상면에 접촉하는 비트 라인(840)을 형성하여 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 상기 각 절연 패턴들(565)과 채널(660) 사이에 형성된 전하 저장 구조물 부분은 매립 패턴 구조물(640)을 더 포함하여, 이들 사이에 위치하는 전하 트래핑 패턴(610) 부분이 보다 굴곡진 형상을 가질 수 있으므로, 전하 트래핑 패턴(610)의 측방 전하 손실(Lateral Charge Loss)이 감소될 수 있다.
또한, 기판(500) 상에 교대로 반복적으로 적층된 제1 내지 제3 게이트 전극들(760, 770, 780) 및 절연 패턴들(565)이 전체적으로 요철 형상을 가지도록 형성됨에 따라, 이들에 접촉하는 상기 전하 저장 구조물의 외측벽도 전체적으로 요철을 가지도록 형성될 수 있다. 따라서, 전하 저장 구조물이 제1 내지 제3 게이트 전극들(760, 770, 780) 사이에 적어도 부분적으로 개재될 수 있으므로, 제1 내지 제3 게이트 전극들(760, 770, 780) 간의 간섭(Interference)이 최소화될 수 있고, 적어도 워드 라인의 역할을 수행하는 제2 전극들(770) 사이에서 커플링(Coupling)이 발생하지 않을 수 있으며, 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500: 기판 105, 505: 불순물 영역
110: 절연막 115, 565: 절연 패턴
120: 희생막
130, 580: 제1 층간 절연막 140: 채널 홀
150: 반도체 패턴 160, 165, 167: 제1 내지 제3 리세스들
170: 제1 블로킹 막 175, 600: 제1 블로킹 패턴
180: 전하 트래핑 막 185, 610: 전하 트래핑 패턴
190, 200: 제1 및 제2 매립막 196, 620: 제1 매립 패턴
202, 204: 제1 및 제2 산화막 206, 630: 제2 매립 패턴
210, 640: 매립 패턴 구조물 220: 터널 절연막
225, 650: 터널 절연 패턴 230: 제1 스페이서 막
235, 710: 제1 스페이서 245, 660: 채널
250, 670: 제3 매립 패턴 270, 680: 패드
280, 690: 제2 층간 절연막 290, 680: 제2 개구
300: 갭 310, 750: 제2 블로킹 패턴
320: 게이트 배리어막 330: 게이트 도전막
323, 325, 327: 제1 내지 제3 게이트 배리어 패턴
333, 335, 337: 제1 내지 제3 게이트 도전 패턴
343, 760: 제1 게이트 전극 345, 770: 제2 게이트 전극
347, 780: 제3 게이트 전극 350, 790: 제2 스페이서
360, 800: 공통 소스 라인(CSL) 370, 810: 제3 층간 절연막
390, 830: 제4 층간 절연막 380, 820: 콘택 플러그
400, 840: 비트 라인 510, 520, 530: 제1 내지 제3 희생막들
540: 지지 패턴550: 지지막
735: 채널 연결 패턴740: 에어 갭

Claims (10)

  1. 기판 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들;
    상기 게이트 전극들 사이에 각각 형성된 절연 패턴들;
    상기 기판 상에 상기 수직 방향으로 연장되어, 상기 게이트 전극들 중 일부인 적어도 제1 게이트 전극들, 및 상기 절연 패턴들 중 적어도 상기 제1 게이트 전극들 사이에 형성된 절연 패턴들을 관통하는 채널;
    상기 채널의 외측벽을 커버하도록 상기 수직 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 채널 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물; 및
    상기 채널과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸여, 내측벽이 상기 터널 절연 패턴과 접촉하고 외측벽이 상기 전하 트래핑 패턴과 접촉하는 매립 패턴 구조물을 포함하며,
    상기 채널과 상기 각 게이트 전극들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께는 상기 채널과 상기 각 절연 패턴들 사이에서 상기 기판 상면에 대해 수직한 기울기를 가지는 전하 트래핑 패턴 부분의 최대 두께보다 크지 않는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 전하 트래핑 패턴의 두께는 상기 수직 방향을 따라 일정한 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 매립 패턴 구조물의 내측벽은 상기 수평 방향을 따라 상기 채널을 향해 오목한 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 매립 패턴 구조물의 내측벽은 상기 수직 방향으로 연장된 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 매립 패턴 구조물의 내측벽은 상기 수평 방향을 따라 상기 채널을 향해 볼록한 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 매립 패턴 구조물은 상기 전하 트래핑 패턴의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 및 제2 매립 패턴들을 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 제1 매립 패턴은 실리콘 산화물을 포함하고, 상기 제2 매립 패턴은 실리콘 산화물 혹은 실리콘 산질화물을 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 게이트 전극들은 상기 제1 게이트 전극들 하부에 형성된 제2 게이트 전극을 더 포함하고,
    상기 채널은 상기 제1 및 제2 게이트 전극들을 관통하고, 상기 매립 패턴은 상기 채널과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸이는 수직형 메모리 장치.
  9. 기판 상에 형성된 지지 패턴 및 채널 연결 패턴;
    상기 기판 상면에 수직한 수직 방향을 따라 상기 지지 패턴 및 상기 채널 연결 패턴 상에서 서로 이격된 게이트 전극들;
    상기 게이트 전극들 사이에 각각 형성된 절연 패턴들;
    각각이 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들 및 상기 절연 패턴들을 관통하는 복수의 채널들;
    상기 각 채널들의 외측벽을 커버하도록 상기 수직 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 각 채널 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 갖는 전하 저장 구조물; 및
    상기 각 채널들과 상기 각 절연 패턴들 사이에서 상기 터널 절연 패턴과 상기 전하 트래핑 패턴에 의해 둘러싸여, 내측벽이 상기 터널 절연 패턴과 접촉하고 외측벽, 하면 및 상면이 상기 전하 트래핑 패턴과 접촉하는 매립 패턴 구조물을 포함하며,
    상기 채널들은 상기 채널 연결 패턴에 의해 서로 전기적으로 연결되고,
    상기 전하 트래핑 패턴은 상기 수직 방향을 따라 일정한 두께를 갖는 수직형 메모리 장치.
  10. 기판 상에 교대로 반복적으로 형성된 절연막들 및 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성하고;
    상기 채널 홀에 의해 노출되는 상기 각 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 리세스를 형성하고;
    상기 채널 홀의 측벽 및 상기 제1 리세스의 내벽 상에 블로킹 막, 전하 트래핑 막, 및 제1 및 제2 매립막들을 순차적으로 형성하고;
    상기 제2 매립막의 표면에 제1 산화 공정을 수행한 후, 제1 식각 공정을 통해 상기 산화된 제2 매립막 부분을 제거하고;
    잔류하는 상기 제2 매립막에 제2 산화 공정을 수행한 후, 제2 식각 공정을 통해 상기 산화된 제2 매립막 및 상기 제1 매립막의 일부를 제거하여 매립 패턴을 형성하고; 그리고
    상기 매립 패턴 및 상기 전하 트래핑 막 상에 순차적으로 적층된 터널 절연막 및 채널막을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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